JPH11265652A - Vacuum microelement - Google Patents

Vacuum microelement

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Publication number
JPH11265652A
JPH11265652A JP6830398A JP6830398A JPH11265652A JP H11265652 A JPH11265652 A JP H11265652A JP 6830398 A JP6830398 A JP 6830398A JP 6830398 A JP6830398 A JP 6830398A JP H11265652 A JPH11265652 A JP H11265652A
Authority
JP
Japan
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layer
thin film
emitter
amorphous carbon
dlc
Prior art date
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Application number
JP6830398A
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Japanese (ja)
Inventor
Hisashi Sakuma
尚志 佐久間
Tomio Ono
富男 小野
Tadashi Sakai
忠司 酒井
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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  • Cold Cathode And The Manufacture (AREA)

Abstract

PROBLEM TO BE SOLVED: To attain an improvement in heat radiating property and low voltage drive in a vacuum microelement having an amorphous carbon thin film as an emitter. SOLUTION: A Mo metal layer (metal thin film) with a protruding part which is an emitter, a Si layer 103 and a DLC layer 104 consisting of an amorphous carbon such as diamond-like carbon or amorphous carbon are successively laminated on a quartz glass 101. A gate insulating film 105 and gate electrode having opening parts in the protruding part are successively laminated on the DLC layer 103.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、電界放出型冷陰極
を有する真空マイクロ素子に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vacuum micro device having a field emission cold cathode.

【0002】[0002]

【従来の技術】電界放出型の真空マイクロ素子はその高
速応答の可能性、耐放射線・耐高温特性の向上の可能
性、さらに高精細で自発光型のディスプレイの可能性な
どから、近年活発に研究開発が行われている。
2. Description of the Related Art In recent years, field-emission vacuum microdevices have been actively used due to their high-speed response, the possibility of improving radiation and high temperature resistance, and the possibility of high-definition, self-luminous display. R & D is ongoing.

【0003】エミッタ材料には、低電界で電子放出が可
能な電子親和力の小さい材料が使用されている。近年、
ダイヤモンドの電子親和力が0に近いことが見出され
(例えばJ.Van らJ.Vac.Sci.Technol.B,10,4,(1992)
)、ダイヤモンドをエミッタ材料にした真空マイクロ
素子の形成方法はさまざま提案されている。又、ダイヤ
モンドよりも低温で形成可能であり、且つドーピングが
容易な非晶質の炭素系薄膜もエミッタ材料として開発さ
れている。
As an emitter material, a material having a small electron affinity capable of emitting electrons in a low electric field is used. recent years,
It has been found that the electron affinity of diamond is close to zero (for example, J. Van et al., J. Vac. Sci. Technol. B, 10, 4, (1992)
Various methods have been proposed for forming a vacuum microelement using diamond as an emitter material. Also, an amorphous carbon-based thin film that can be formed at a lower temperature than diamond and that can be easily doped has been developed as an emitter material.

【0004】非晶質の炭素系薄膜は、ダイヤモンドライ
クカーボン(DLC)、アモルファスカーボン(a−
C)と呼ばれている。以降、非晶質炭素系薄膜をDLC
と記述する。DLCをエミッタに使用する場合、Si基
板を薄膜プロセスにより加工し、円錐状の突起を形成す
る。次いで、この突起の表面にDLCを形成する。
Amorphous carbon-based thin films include diamond-like carbon (DLC), amorphous carbon (a-
C). Hereafter, the amorphous carbon-based thin film
It is described. When DLC is used for the emitter, a Si substrate is processed by a thin film process to form conical projections. Next, DLC is formed on the surface of the projection.

【0005】この構造の場合、素子に大電流を流すとS
iの放熱効果が小さいためエミッタの発熱を抑制するこ
とが困難であるという問題があった。また、低電界で電
子放出を行うことに対してもSiの抵抗により低電圧化
が難しいという問題があった。
In this structure, when a large current flows through the element, S
There is a problem that it is difficult to suppress the heat generation of the emitter due to the small heat radiation effect of i. Also, there is a problem that it is difficult to lower the voltage due to the resistance of Si even when performing electron emission in a low electric field.

【0006】[0006]

【発明が解決しようとする課題】上述したように、従来
のDLCを用いた真空マイクロ素子において、エミッタ
が高抵抗で、低電圧化が困難であるという問題があっ
た。本発明の目的は、非晶質炭素系薄膜をエミッタとし
て用いた場合にも、エミッタの低抵抗化を図り、低電圧
で駆動可能な真空マイクロ素子を提供することにある。
As described above, the conventional vacuum micro device using DLC has a problem that the emitter has a high resistance and it is difficult to reduce the voltage. An object of the present invention is to provide a vacuum micro device which can be driven at a low voltage by reducing the resistance of the emitter even when an amorphous carbon-based thin film is used as the emitter.

【0007】[0007]

【課題を解決するための手段】[構成]本発明は、上記
目的を達成するために以下のように構成されている。本
発明の骨子は、エミッタを3層構造にすることにある。
即ち、最表面層である第1層目にDLC薄膜、第2層目
にSi薄膜、第3層目に金属薄膜を用いる。 (1) 本発明(請求項1)は、電子を放出するエミッ
タと、前記エミッタからの電子の放出を制御するゲート
電極とを具備してなる真空マイクロ素子において、記エ
ミッタは、最表面層に形成された非晶質炭素薄膜と、こ
の非晶質炭素薄膜の下方に順次形成されたシリコン薄膜
及び金属薄膜とから構成されていることを特徴とする。
Means for Solving the Problems [Configuration] The present invention is configured as follows to achieve the above object. The gist of the present invention resides in that the emitter has a three-layer structure.
That is, a DLC thin film is used as a first layer, an Si thin film as a second layer, and a metal thin film as a third layer, which is the outermost layer. (1) The present invention (claim 1) provides a vacuum micro-element comprising an emitter for emitting electrons and a gate electrode for controlling emission of electrons from the emitter, wherein the emitter is provided on the outermost surface layer. It is characterized by comprising an amorphous carbon thin film formed, a silicon thin film and a metal thin film sequentially formed below the amorphous carbon thin film.

【0008】前記シリコン薄膜の厚みは、500nm以
下である前記シリコン薄膜の比抵抗は10-2Ωcm以下
である。 [作用]本発明は、上記構成によって以下の作用・効果
を有する。
[0008] The thickness of the silicon thin film is 500 nm or less, and the specific resistance of the silicon thin film is 10 -2 Ωcm or less. [Operation] The present invention has the following operation / effect by the above configuration.

【0009】本発明によれば、金属薄膜による放熱効果
の向上、並びに低抵抗化を図り得ると共に、DLC薄膜
と低抵抗Si薄膜のコンタクトによる低電界放出の実現
を可能にする。
According to the present invention, the heat radiation effect can be improved and the resistance can be reduced by the metal thin film, and the low field emission can be realized by the contact between the DLC thin film and the low-resistance Si thin film.

【0010】[0010]

【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。図1は、本発明の一実施形態に係
わる真空マイクロ素子の構成を示す断面図である。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a cross-sectional view showing a configuration of a vacuum micro device according to one embodiment of the present invention.

【0011】石英ガラス(絶縁基板)101上に、凸部
を有しエミッタであるMo金属層(金属薄膜)102,
Si層103及びダイヤモンドライクカーボン又はアモ
ルファスカーボン等の非晶質炭素からなるDLC層10
4が順次積層されている。そして、DLC層103上に
凸部に開口部を有するゲート絶縁膜105及びゲート電
極106が順次積層されている。
On a quartz glass (insulating substrate) 101, a Mo metal layer (metal thin film) 102 having a projection and serving as an emitter,
Si layer 103 and DLC layer 10 made of amorphous carbon such as diamond-like carbon or amorphous carbon
4 are sequentially stacked. Then, a gate insulating film 105 having an opening in a convex portion and a gate electrode 106 are sequentially laminated on the DLC layer 103.

【0012】本実施形態の場合、エミッタがMo金属層
102,Si層103及びDLC層104が積層された
構成を有しているので、低電界で電子放出が生じる。ま
た、Mo金属層102によって、エミッタ全体の抵抗が
下がると共に、放熱効果の向上を図ることができる。
In this embodiment, since the emitter has a structure in which the Mo metal layer 102, the Si layer 103, and the DLC layer 104 are stacked, electron emission occurs in a low electric field. Further, the Mo metal layer 102 can reduce the resistance of the entire emitter and improve the heat radiation effect.

【0013】次に、この真空マイクロ素子の製造工程に
ついて説明する。図2は、本発明の一実施形態に係わる
真空マイクロ素子の製造方法を示す図である。先ず、図
2(a)に示すように、Si(100)単結晶基板20
1に底部を尖らせた凹部202を形成する。このような
凹部202の形成方法としては、以下に示すようなSi
単結晶基板の異方性エッチングを利用する方法が挙げら
れる。
Next, a manufacturing process of the vacuum micro device will be described. FIG. 2 is a diagram showing a method for manufacturing a vacuum micro device according to one embodiment of the present invention. First, as shown in FIG.
1 is formed with a concave portion 202 having a sharpened bottom. As a method for forming such a concave portion 202, a Si
A method utilizing anisotropic etching of a single crystal substrate may be used.

【0014】すなわち、先ず、(100)結晶方位のS
i単結晶基板上に、厚さ0.1μm程度の熱酸化SiO
2 層を形成し、更にレジストをスピンコート法により塗
布する。次いで露光・現像を行い、NH4 F・HF混合
溶液によりSiO2 熱酸化膜のエッチングを行う。レジ
ストを除去した後、KOH水溶液を用いて異方性エッチ
ングを行うことによりSi基板201に逆ピラミッド状
の凹部202を形成する。
That is, first, S in the (100) crystal orientation
A thermally oxidized SiO layer having a thickness of about 0.1 μm
Two layers are formed, and a resist is further applied by spin coating. Next, exposure and development are performed, and the SiO 2 thermal oxide film is etched with a mixed solution of NH 4 F and HF. After removing the resist, an inverse pyramid-shaped concave portion 202 is formed in the Si substrate 201 by performing anisotropic etching using a KOH aqueous solution.

【0015】次いで、図2(b)に示すように、Si基
板201を熱酸化することによってゲート絶縁膜105
を形成する。熱酸化によってゲート絶縁膜105を形成
することにより、逆ピラミッド状の凹部202が先鋭化
する。このため、凹部の先鋭化によって、後に形成され
るエミッタの先端部で電界がより集中するので低電圧で
電子放出が可能となる。本実施形態ではゲート絶縁膜1
05の厚さを0.4μmとして形成した。ゲート絶縁膜
105は、CVD法等によっても形成可能であるが、熱
酸化膜は緻密で、厚さ制御等が容易である。
Next, as shown in FIG. 2B, the gate insulating film 105 is formed by thermally oxidizing the Si substrate 201.
To form By forming the gate insulating film 105 by thermal oxidation, the inverted pyramid-shaped concave portion 202 is sharpened. For this reason, the sharpening of the concave portion causes the electric field to be more concentrated at the tip portion of the emitter formed later, so that the electron emission can be performed at a low voltage. In the present embodiment, the gate insulating film 1
05 was formed with a thickness of 0.4 μm. Although the gate insulating film 105 can be formed by a CVD method or the like, the thermal oxide film is dense and the thickness control and the like are easy.

【0016】そして、ゲート絶縁膜105上に、エミッ
タの第1層目のDLC層(炭素薄膜)104を形成す
る。なお、本実施形態ではDLC層104の形成にマイ
クロ波CVD法を用いて形成した。また、原料ガスとし
てH2 流量100sccm、メタン(CH4 )流量0.
5sccmからなる混合ガス、マイクロ波パワー1k
W、圧力6Torr、基板温度500℃の成膜条件で、
膜厚0.3μmのDLC層104を形成した。
Then, a first DLC layer (carbon thin film) 104 of the emitter is formed on the gate insulating film 105. In this embodiment, the DLC layer 104 is formed by using a microwave CVD method. Further, as a raw material gas, an H 2 flow rate of 100 sccm and a methane (CH 4 ) flow rate of 0.
5sccm mixed gas, microwave power 1k
W, pressure 6 Torr, substrate temperature 500 ° C.
A DLC layer 104 having a thickness of 0.3 μm was formed.

【0017】そして、DLC層104上に、エミッタの
第2層となるSi層(Si薄膜)103をスパッタリン
グ法により0.5μm形成する。このSi層103の比
抵抗は本実施形態では、0.01Ωcmであった。そし
て、更にエミッタの第3層となるモリブデン(Mo)金
属層(金属薄膜)102をスパッタ法により3μm形成
する。
On the DLC layer 104, a Si layer (Si thin film) 103 serving as a second layer of the emitter is formed to a thickness of 0.5 μm by a sputtering method. The specific resistance of the Si layer 103 was 0.01 Ωcm in this embodiment. Then, a molybdenum (Mo) metal layer (metal thin film) 102 serving as a third layer of the emitter is formed to a thickness of 3 μm by a sputtering method.

【0018】一方、第2の基板となる構造基板として、
背面に厚さ0.3μmのAl層203がコートされた厚
さ1mmの石英ガラス基板(厚さ1mm)101を用意
する。そして、図2(c)に示すように、ガラス基板1
01とSi基板201とをエミッタの第3層であるMo
金属層102が介するように接着する。この接着には、
例えば静電接着法を用いることができる。
On the other hand, as a structural substrate serving as a second substrate,
A 1 mm thick quartz glass substrate (1 mm thick) 101 having a 0.3 μm thick Al layer 203 coated on the back surface is prepared. Then, as shown in FIG.
01 and the Si substrate 201 are connected to the third layer of the emitter, Mo.
Adhesion is performed with the metal layer 102 interposed therebetween. For this bonding,
For example, an electrostatic bonding method can be used.

【0019】次いで、図2(d)に示すように、ガラス
基板101背面のAL層203をHNO3 ・CH3 CO
OH・HF混合液で除去した後、KOH水溶液等でSi
単結晶基板201のみを選択的にエッチングし、ゲート
絶縁膜105を露出させる。
Next, as shown in FIG. 2D, the AL layer 203 on the back surface of the glass substrate 101 is made of HNO 3 .CH 3 CO 3.
After removal with OH / HF mixture,
Only the single crystal substrate 201 is selectively etched to expose the gate insulating film 105.

【0020】次いで、図2(e)に示すように、ゲート
絶縁膜105上に、例えば膜厚0.5μmのW層を堆積
し、ゲート電極106を形成する。次いで、図2(f)
に示すように、ゲート電極106とゲート絶縁膜105
に覆われたエミッタの凸部の先端がわずかに隠れる程度
に、レジスト204を形成する。
Then, as shown in FIG. 2E, a 0.5 μm-thick W layer is deposited on the gate insulating film 105 to form a gate electrode 106. Next, FIG.
As shown in FIG.
The resist 204 is formed to such an extent that the tip of the convex portion of the emitter covered with is slightly hidden.

【0021】次いで、図2(g)に示すように、酸素プ
ラズマによるドライエッチングを行い、ピラミッド状凸
部に沿ったゲート電極106の先端がある程度現れるよ
うにレジスト204をエッチングする。
Next, as shown in FIG. 2 (g), dry etching is performed by oxygen plasma to etch the resist 204 so that the tip of the gate electrode 106 along the pyramid-shaped projections appears to some extent.

【0022】次いで、図2(h)に示すように、ピラミ
ッド状凸部に沿ったゲート絶縁膜105の先端がある程
度現れるようにゲート電極106をエッチングする。そ
して、ピラミッド状凸部の先端、この場合エミッタ層で
ある第1層のDLC層104がある程度現れるように、
NH4 F・HF混合溶液によりゲート絶縁膜105の除
去後、レジスト204を除去して、真空マイクロ素子が
完成する。
Next, as shown in FIG. 2 (h), the gate electrode 106 is etched so that the tip of the gate insulating film 105 along the pyramid-shaped projections appears to some extent. Then, the tip of the pyramid-shaped convex portion, in this case, the DLC layer 104 of the first layer which is the emitter layer appears to some extent,
After removing the gate insulating film 105 with a mixed solution of NH 4 F and HF, the resist 204 is removed to complete the vacuum micro device.

【0023】なお、上述した工程を経て形成される真空
マイクロ素子のSi層103の膜厚を変化させたとこ
ろ、表1に示すように、膜厚が800nmになると、S
i層103の膜剥がれが生じた。従って、Si層103
の膜厚は、500nm以下を選択することが好ましい。
When the film thickness of the Si layer 103 of the vacuum micro device formed through the above-described steps was changed, as shown in Table 1, when the film thickness reached 800 nm, S
Peeling of the i-layer 103 occurred. Therefore, the Si layer 103
Is preferably selected to be 500 nm or less.

【0024】[0024]

【表1】 [Table 1]

【0025】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨を逸脱しない範囲で種々変形
して実施する事が可能である。例えば、DLCをnタイ
プあるいはpタイプの膜にしても良い。nタイプの場
合、ドーパントとしてN2 ガスを導入することが可能で
ある。また、N2 ガスに限らず窒素源となる材料であれ
ば用いることができ、例えば、尿素、エチレンジアミ
ン、ジメチルアミン等の材料を用いることができる。ま
た、炭素源としてもメタンガスに限ったものでなく、炭
素を含む有機溶剤、例えばアセトン、エタノール、メタ
ノール等を用いることができる。
It should be noted that the present invention is not limited to the above embodiment, but can be implemented in various modifications without departing from the spirit of the present invention. For example, the DLC may be an n-type or p-type film. In the case of the n-type, it is possible to introduce N 2 gas as a dopant. Further, the material is not limited to N 2 gas, and any material that can be a nitrogen source can be used. For example, materials such as urea, ethylenediamine, and dimethylamine can be used. Further, the carbon source is not limited to methane gas, but may be an organic solvent containing carbon, for example, acetone, ethanol, methanol, or the like.

【0026】また、DLCの形成に本実施例ではマイク
ロ波CVD法を用いたが、この形成方法に限ったもので
はなく、熱フィラメント法、RFグロー放電法等さまざ
まな成膜方法が考えられる。
In this embodiment, the microwave CVD method is used for forming the DLC. However, the present invention is not limited to this method, and various film forming methods such as a hot filament method and an RF glow discharge method can be considered.

【0027】また、ゲート電極には、タングステン
(W)以外にもモリブデン(Mo)を用いることが可能
である。また、ゲート電極に用いる材料は金属薄膜に限
らず、第一のSi基板101の一部を使用することも可
能である。その例を以下に示す。(100)結晶方位の
- Si基板にゲート電極層になるp+ 層をイオンドー
ピング法により形成する。p+ 層側のSi基板上に逆ピ
ラミッド状の凹部を形成する。次いで、ゲート絶縁膜と
なる熱酸化膜を約0.4μm形成する。次に熱酸化膜上
にエミッタ層となるDLC、Si薄膜、金属薄膜を順次
形成する。一方、第2の基板となる構造基板として背面
に厚さ0.3μmのAL層をコートした石英ガラス基板
(厚さ1mm)を用意し、ガラス基板と上記Si基板と
をエミッタの第3層であるMo金属層を介するように接
着する。接着後、AL層を除去した後、KOH水溶液等
でSi基板に対し電気化学エッチングを行う。この電気
化学エッチング法を用いればn- Si層のみが除去さ
れ、ゲート層となるp+ Si層のみが残る。次にp+
iゲート層より露出したSiO2 ゲート絶縁層を除去す
ることによりエミッタ層である第1層のDLCが露出
し、真空マイクロ素子が完成する。
In addition, molybdenum (Mo) can be used for the gate electrode in addition to tungsten (W). Further, the material used for the gate electrode is not limited to the metal thin film, and a part of the first Si substrate 101 can be used. An example is shown below. A p + layer serving as a gate electrode layer is formed on an n Si substrate having a (100) crystal orientation by an ion doping method. An inverted pyramid-shaped concave portion is formed on the Si substrate on the p + layer side. Next, a thermal oxide film serving as a gate insulating film is formed to a thickness of about 0.4 μm. Next, a DLC, a Si thin film, and a metal thin film which are to be an emitter layer are sequentially formed on the thermal oxide film. On the other hand, a quartz glass substrate (1 mm thick) having a 0.3 μm-thick AL layer coated on the back surface is prepared as a structural substrate serving as a second substrate, and the glass substrate and the Si substrate are combined with a third layer of an emitter. Adhesion is performed through a certain Mo metal layer. After bonding, the AL layer is removed, and then the Si substrate is subjected to electrochemical etching using a KOH aqueous solution or the like. By using this electrochemical etching method, only the n - Si layer is removed, and only the p + Si layer serving as the gate layer remains. Then p + S
By removing the SiO 2 gate insulating layer exposed from the i-gate layer, the first layer DLC as the emitter layer is exposed, and the vacuum micro device is completed.

【0028】次に、上記実施例による真空マイクロ素子
を用いた平板型画像表示装置について述べる。この実施
例の平板型画像表示装置は図3に示すように、上述した
方法を用いて真空マイクロ素子のピラミッド状エミッタ
が多数配置されたエミッタ層301が表面に形成された
ガラス基板101(真空マイクロ素子部300と記)と
蛍光体層313及びITOから成る透明電極(アノード
電極)層312が順次形成されたガラスフェースプレー
ト311とが所定の間隔を設けて対抗配置されており、
これらにより真空筐体が構成されている。すなわち真空
マイクロ素子部300は真空筐体の一部として用いられ
ている。その他、本発明は、その要旨を逸脱しない範囲
で、種々変形して実施することが可能である。
Next, a flat panel type image display device using the vacuum micro device according to the above embodiment will be described. As shown in FIG. 3, the flat panel type image display device of this embodiment uses the above-described method to form a glass substrate 101 (vacuum micro-element) on the surface of which an emitter layer 301 on which a large number of pyramid-shaped emitters of a vacuum micro-element are arranged is formed. An element unit 300) and a glass face plate 311 on which a transparent electrode (anode electrode) layer 312 composed of a phosphor layer 313 and ITO are sequentially formed, are arranged at predetermined intervals, and are opposed to each other.
These form a vacuum housing. That is, the vacuum micro element unit 300 is used as a part of a vacuum housing. In addition, the present invention can be variously modified and implemented without departing from the gist thereof.

【0029】[0029]

【発明の効果】以上説明したように本発明によれば、エ
ミッタを金属薄膜,Si薄膜及び炭素薄膜の3層構造に
することによって、大電流下においても低電界放出が可
能であり、更にエミッタ自体からの発熱を第3層の金属
層の放熱効果により抑制が可能な真空マイクロ素子を提
供することができる。
As described above, according to the present invention, by forming the emitter into a three-layer structure of a metal thin film, a Si thin film, and a carbon thin film, low field emission is possible even under a large current. It is possible to provide a vacuum micro element capable of suppressing heat generation from itself by the heat radiation effect of the third metal layer.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1実施形態に係わる真空マイクロ素
子の構成を示す断面図。
FIG. 1 is a sectional view showing a configuration of a vacuum micro device according to a first embodiment of the present invention.

【図2】図1の真空マイクロ素子の製造工程を示す工程
断面図。
FIG. 2 is a process cross-sectional view showing a manufacturing process of the vacuum micro device of FIG.

【図3】本発明の真空マイクロ素子を平板型画像表示装
置に適用した例を示す図。
FIG. 3 is a diagram showing an example in which the vacuum micro device of the present invention is applied to a flat panel display.

【符号の説明】[Explanation of symbols]

101…石英ガラス 102…Mo金属層(金属薄膜) 103…Si層 104…DLC層 105…ゲート絶縁膜 106…ゲート電極 201…Si(100)単結晶基板 202…凹部 203…AL層 204…レジスト DESCRIPTION OF SYMBOLS 101 ... Quartz glass 102 ... Mo metal layer (metal thin film) 103 ... Si layer 104 ... DLC layer 105 ... Gate insulating film 106 ... Gate electrode 201 ... Si (100) single crystal substrate 202 ... Concave 203 ... AL layer 204 ... Resist

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】電子を放出するエミッタと、前記エミッタ
からの電子の放出を制御するゲート電極とを具備してな
る真空マイクロ素子において、 前記エミッタは、最表面層に形成された非晶質炭素薄膜
と、この非晶質炭素薄膜の下方に順次形成されたシリコ
ン薄膜及び金属薄膜とから構成されていることを特徴と
する真空マイクロ素子。
1. A vacuum micro device comprising: an emitter for emitting electrons; and a gate electrode for controlling emission of electrons from the emitter, wherein the emitter is an amorphous carbon formed on an outermost surface layer. A vacuum micro device comprising: a thin film; a silicon thin film and a metal thin film sequentially formed below the amorphous carbon thin film.
【請求項2】前記Si薄膜の厚みは、500nm以下で
あることを特徴とする請求項1に記載の真空マイクロ素
子。
2. The vacuum micro device according to claim 1, wherein said Si thin film has a thickness of 500 nm or less.
JP6830398A 1998-03-18 1998-03-18 Vacuum microelement Pending JPH11265652A (en)

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JP6830398A JPH11265652A (en) 1998-03-18 1998-03-18 Vacuum microelement

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010097569A (en) * 2000-04-24 2001-11-08 권상직 Fabrication method of triode diamond field emission array on glass plate by using acf bonding and apparatus made by using the method

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KR20010097569A (en) * 2000-04-24 2001-11-08 권상직 Fabrication method of triode diamond field emission array on glass plate by using acf bonding and apparatus made by using the method

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