JPH11251852A - Limiter amplifier - Google Patents
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- JPH11251852A JPH11251852A JP10051919A JP5191998A JPH11251852A JP H11251852 A JPH11251852 A JP H11251852A JP 10051919 A JP10051919 A JP 10051919A JP 5191998 A JP5191998 A JP 5191998A JP H11251852 A JPH11251852 A JP H11251852A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は無線通信分野、特
に送受信機で用いられるＣＭＯＳアナログＬＳＩに関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of wireless communication, and more particularly to a CMOS analog LSI used in a transceiver.
【０００２】[0002]
【従来の技術】差動対を多段縦接続してリミッタアンプ
を構成した場合、差動対を構成するトランジスタの特性
の不一致により最大数ｍＶのオフセット電圧が発生す
る。リミッタアンプはアナログ信号をデジタル信号に変
換する目的で用いられ、数ｕＶから数ｍＶのアナログ信
号を数Ｖの矩形波（デジタル信号）に変換する。そのた
めその電圧ゲインは非常に高く、オフセット電圧が存在
するとリミッタアンプの出力ＤＣ電圧が飽和してしまう
ので、適切な変換動作ができなくなる。2. Description of the Related Art When a limiter amplifier is formed by connecting a plurality of differential pairs longitudinally, an offset voltage of a maximum of several mV is generated due to mismatch of characteristics of transistors forming the differential pair. The limiter amplifier is used for converting an analog signal into a digital signal, and converts an analog signal of several uV to several mV into a square wave (digital signal) of several V. Therefore, the voltage gain is very high, and if an offset voltage exists, the output DC voltage of the limiter amplifier is saturated, so that an appropriate conversion operation cannot be performed.
【０００３】そこで、従来はリミッタアンプにフィード
バック系回路を付加し、オフセット電圧をキャンセルし
たり、また差動段と差動段を容量結合することでＤＣ電
圧自体を遮断する方法が用いられてきた。Therefore, conventionally, a method has been used in which a feedback system circuit is added to a limiter amplifier to cancel the offset voltage, or to cut off the DC voltage itself by capacitively coupling the differential stages. .
【０００４】図５は、後者の例として、差動段と差動段
を容量結合することでＤＣ電圧自体を遮断する方法を用
いた従来のリミッタアンプを示す回路図である。図５に
おいて、２１は入力波形、２２は負荷抵抗、２３は正電
源電圧ノード、２４は差動対ゲートバイアス回路、２５
はＡＣブロッキング抵抗、２６は抵抗負荷で、且つハイ
パスフィルタを構成する抵抗、２７は２段目以降の差動
対（２段目、３段目…）、２８はＡＣブロッキング抵抗
で、且つハイパスフィルタを構成する抵抗、２９は出力
リミッティング波形、２１０は負電源電圧ノード、２１
１はバイアス供給ノード、２１２はＤＣ遮断用コンデン
サを示している。FIG. 5 is a circuit diagram showing, as an example of the latter, a conventional limiter amplifier using a method of shutting off the DC voltage itself by capacitively coupling the differential stages. 5, 21 is an input waveform, 22 is a load resistance, 23 is a positive power supply voltage node, 24 is a differential pair gate bias circuit, 25
Is an AC blocking resistor, 26 is a resistance load and a resistor constituting a high-pass filter, 27 is a differential pair of the second and subsequent stages (second stage, third stage ...), 28 is an AC blocking resistor and a high-pass filter. , 29 is an output limiting waveform, 210 is a negative power supply voltage node, 21
1 is a bias supply node, and 212 is a DC blocking capacitor.
【０００５】[0005]
【発明が解決しようとする課題】しかし、フィードバッ
ク系回路を付加する場合、当然消費電流・基板面積（Ｌ
ＳＩの場合チップ面積）が増大し、またアナログ信号か
らはＤＣ電圧だけを取り出すために時定数の大きなルー
プフィルタが必要になり、結果的に大きな抵抗または容
量が必要となるため、面積の大幅な増加は免れない。こ
れは使用できる抵抗値と容量値に限界があるＬＳＩの場
合は、致命的になることがある。すなわち周波数が数ｋ
Ｈｚの場合、抵抗値は数百Ｋオーム・容量値は数ｕＦに
もなるためＬＳＩ内部で実現することは不可能である。
また周波数が数百ｋＨｚの場合も数十Ｋオームと数十ｐ
Ｆの容量が必要になり、この場合ＬＳＩ内部でも実現可
能ではあるが、消費電流の増大とチップ面積の増大は避
けられない。However, when a feedback system circuit is added, the current consumption and the board area (L
In the case of SI, the chip area is increased, and a loop filter having a large time constant is required to extract only a DC voltage from an analog signal. The increase is inevitable. This may be fatal in the case of an LSI having a limit in usable resistance and capacitance. That is, the frequency is several k
In the case of Hz, the resistance value is several hundred K ohms and the capacitance value is several uF, so that it is impossible to realize it inside the LSI.
Also, when the frequency is several hundreds kHz, it is several tens K ohm and several tens p.
A capacity of F is required. In this case, it is feasible even inside the LSI, but an increase in current consumption and an increase in chip area are inevitable.
【０００６】同様に、図５に示した差動対間を容量結合
する場合においても、大きなコンデンサが必要になり、
しかも直接信号経路に挿入されるため信号の損失の原因
にもなる。差動対一段で得られるゲインは１０〜２０ｄ
Ｂであるため、百ｄＢ以上の電圧ゲインを必要とするリ
ミッタアンプでは、差動対を７〜１０段縦続接続しなけ
ればならない。また扱う信号を差動信号とすると、２倍
のコンデンサが必要になる。Similarly, a large capacitor is required for capacitive coupling between the differential pairs shown in FIG.
In addition, since the signal is directly inserted into the signal path, the signal may be lost. The gain obtained by one stage of the differential pair is 10 to 20 d
Because of B, in a limiter amplifier requiring a voltage gain of 100 dB or more, 7 to 10 differential pairs must be cascaded. If the signal to be handled is a differential signal, a double capacitor is required.
【０００７】周波数が数百ｋＨｚでループフィルタを構
成する抵抗が数十Ｋオームの時、数百ｋＨｚの信号を低
損失で通過させ、かつＤＣ成分のみ遮断するためには数
十ｐＦのコンデンサが必要になる。これをＬＳＩ内部で
作るダブルポリシリコンで作る場合、コンデンサ１個あ
たり０．０５８ｍｍ2の面積が必要になり（１００ｐＦ
とした）、段数によってはコンデンサの占める面積は１
ｍｍ2にもなってしまう。これは全チップ面積が数ｍｍ2
のＬＳＩの中で、非常に大きな面積を占めることにな
る。When the frequency is several hundred kHz and the resistance constituting the loop filter is several tens of ohms, a capacitor of several tens of pF is required to pass a signal of several hundred kHz with low loss and to cut off only the DC component. Will be needed. If this is made of double polysilicon made inside the LSI, 0.058 mm 2 area is required for each capacitor (100 pF
The area occupied by the capacitor depends on the number of stages.
It will also become a mm 2. This means that the total chip area is several mm 2
Occupies a very large area in the LSI.
【０００８】さらに各段でコンデンサ接続すると、初段
と同様２段目以降の差動対にもゲートバイアス回路が必
要になり、消費電流の増加とチップ面積の増大につなが
るのである。図５の符号２４に示したように、従来差動
対のゲートバイアスは、電源電圧を抵抗分割することで
得ていた。しかし、ＬＳＩ内部でポリシリコン抵抗を使
って得られる抵抗値は現実的には数十Ｋオームが限界で
ある。当然バイアス回路（図２の２４）を流れる電流は
数十ｕＡにもなり、これが各段に必要になるのであるか
ら、ゲートバイアス回路だけでもかなりの数百ｕＡの電
流を消費していることになる。Further, when a capacitor is connected in each stage, a gate bias circuit is required for the second and subsequent differential pairs as in the first stage, which leads to an increase in current consumption and an increase in chip area. As indicated by reference numeral 24 in FIG. 5, the gate bias of the differential pair has conventionally been obtained by dividing the power supply voltage by resistance. However, the resistance value obtained by using a polysilicon resistor inside the LSI is practically limited to several tens of ohms. Naturally, the current flowing through the bias circuit (24 in FIG. 2) is several tens of uA, which is required for each stage. Therefore, the gate bias circuit alone consumes a considerable hundred of uA. Become.
【０００９】また、一般的に知られているようにＬＳＩ
内部では精度良い抵抗比が得られるため、常に一定のバ
イアス電圧を差動対のゲートに供給することができる。
しかし、差動対を構成するＭＯＳ特性がプロセス・温度
・電源電圧等の変動により変化するために、常に一定の
バイアス電圧を供給することが、安定した特性を得る最
良の方法ではなく、特に電源電圧が２．０Ｖ以下と低い
場合は、常に差動対のＭＯＳを飽和領域で動作させるこ
とさえ困難になってしまう。Also, as generally known, an LSI
Since an accurate resistance ratio is obtained inside, a constant bias voltage can always be supplied to the gates of the differential pair.
However, since the MOS characteristics of the differential pair change due to variations in process, temperature, power supply voltage, etc., it is not always the best way to obtain stable characteristics by always supplying a constant bias voltage. When the voltage is as low as 2.0 V or less, it is difficult to always operate the MOS of the differential pair in the saturation region.
【００１０】そこで、この発明の目的は、上述した従来
技術の問題点を解決し、低電圧動作が可能で、消費電
流、チップ面積と信号の損失を低減できるオフセットキ
ャンセル機能を有するリミッタアンプを提供することに
ある。An object of the present invention is to solve the above-mentioned problems of the prior art and to provide a limiter amplifier capable of operating at a low voltage and having an offset canceling function capable of reducing current consumption, chip area and signal loss. Is to do.
【００１１】[0011]
【課題を解決するための手段】上述した課題を解決する
ため、この発明は、ＣＭＯＳアナログ回路による差動対
をＤＣオフセットを遮断するためのコンデンサを介して
多段に接続してなるリミッタアンプにおいて、前記コン
デンサを前記多段に接続される差動対の数段おきに挿入
するようにしたものである。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention relates to a limiter amplifier in which a differential pair of a CMOS analog circuit is connected in multiple stages via a capacitor for cutting off a DC offset. The capacitor is inserted every several stages of the differential pair connected in multiple stages.
【００１２】また、この発明は、ＣＭＯＳアナログ回路
による差動対をＤＣオフセットを遮断するためのコンデ
ンサを介して多段に接続してなるリミッタアンプにおい
て、前記差動対のゲートバイアス回路をダイオード接続
したＮＭＯＳ、ＰＭＯＳと電流源から構成するようにし
たものである。According to the present invention, in a limiter amplifier in which a differential pair formed by a CMOS analog circuit is connected in multiple stages via a capacitor for blocking a DC offset, a gate bias circuit of the differential pair is diode-connected. It comprises an NMOS, a PMOS and a current source.
【００１３】以上のように、この発明は、多段の差動対
から構成されるリミッタアンプにおいて、その特徴は、
オフセット電圧を遮断するため、差動対数段毎にコンデ
ンサを介して接続していることと、低電圧動作が可能で
プロセス・温度・電源電圧等の変動に対して安定な回路
動作を可能にするゲートバイアス回路を用いていること
にある。As described above, the present invention provides a limiter amplifier comprising a multi-stage differential pair.
In order to cut off the offset voltage, it is connected via a capacitor for each differential logarithmic stage, and low voltage operation is possible, enabling stable circuit operation against fluctuations in process, temperature, power supply voltage, etc. That is, a gate bias circuit is used.
【００１４】従来の技術において述べたように、ＤＣオ
フセットをコンデンサで遮断する場合、コンデンサはＬ
ＳＩチップ上で非常に大きな面積を占める。これを避け
るために数段毎にコンデンサ結合した。As described in the prior art, when the DC offset is cut off by a capacitor, the capacitor is L
It occupies a very large area on the SI chip. To avoid this, capacitors were connected every several stages.
【００１５】また、コンデンサを介して接続をすると、
信号の損失がある。この発明では、数段毎にコンデンサ
接続するため従来に比べ、ＬＳＩのチップ面積を小さく
でき損失も低減することができる。ただし、あるコンデ
ンサと次のコンデンサの間の差動対でオフセット電圧が
飽和しないように、差動対のゲイン、またはコンデンサ
間の段数を適切に設定する必要がある。When connection is made through a capacitor,
There is signal loss. According to the present invention, since a capacitor is connected every several stages, the chip area of the LSI can be reduced and the loss can be reduced as compared with the related art. However, it is necessary to appropriately set the gain of the differential pair or the number of stages between the capacitors so that the offset voltage does not saturate in the differential pair between a certain capacitor and the next capacitor.
【００１６】また、差動対のゲートバイアス回路を、図
２の如くダイオード接続したＰＭＯＳ・ＮＭＯＳと電流
源により構成することで、従来のゲートバイアス回路に
比べ低電圧化に適し、プロセス・温度・電源電圧の変動
に対し安定な回路動作を保証し、低消費電流化を実現で
きる。Further, by forming the gate bias circuit of the differential pair with a diode-connected PMOS / NMOS and a current source as shown in FIG. 2, it is more suitable for lowering the voltage than the conventional gate bias circuit, Stable circuit operation is guaranteed against fluctuations in power supply voltage, and low current consumption can be achieved.
【００１７】また、ゲートバイアス回路は、差動対と以
下のように対応させて考える。すなわち、図２における
ＰＭＯＳ（Ｍ６）と負荷抵抗（Ｒ１とＲ２）、ＮＭＯＳ
（Ｍ５）とＮＭＯＳ（Ｍ１またはＭ２）、電流源（Ｍ
３）と電流源（Ｍ４）である。The gate bias circuit is considered to correspond to a differential pair as follows. That is, the PMOS (M6), the load resistors (R1 and R2), and the NMOS (M6) in FIG.
(M5), NMOS (M1 or M2), and current source (M
3) and the current source (M4).
【００１８】ゲートバイアス回路と差動対を流れる電流
を１：ｎとすると、図３のごとく、ゲートバイアス回路
のＮＭＯＳ（Ｍ５）と差動対のＮＭＯＳであるＭ１及び
Ｍ２のサイズの比は１：（ｎ／２）、ゲートバイアス回
路の電流源Ｍ４のサイズと差動対の電流源Ｍ３のサイズ
の比は１：ｎに設定する。Assuming that the current flowing through the gate bias circuit and the differential pair is 1: n, as shown in FIG. 3, the size ratio between the NMOS (M5) of the gate bias circuit and the NMOSs M1 and M2 of the differential pair is 1 : (N / 2), the ratio of the size of the current source M4 of the gate bias circuit to the size of the current source M3 of the differential pair is set to 1: n.
【００１９】ゲートバイアス回路のＰＭＯＳ（Ｍ６）に
関しては、設計階段で各種の変動に対し回路動作がもっ
とも安定するように、適切に設定する必要がある。そし
て、以上にように構成することにより、次のような作
用、効果を奏する。With respect to the PMOS (M6) of the gate bias circuit, it is necessary to appropriately set the PMOS (M6) so that the circuit operation is most stable against various fluctuations in the design steps. With the above configuration, the following operation and effect can be obtained.
【００２０】（１）各ＭＯＳトランジスタとそれに流れ
る電流の関係が一定になるため、プロセス・温度・電源
電圧が変動した場合、ＭＯＳトランジスタの特性が極め
て近い挙動を示す。 （２）さらに、ゲートバイアス回路を構成するＮＭＯＳ
は、ダイオード接続されているため、電源電圧が低い場
合、プロセス・温度が変動した場合、いずれの場合でも
飽和領域で動作するようなゲートバイアスを差動対に供
給する。(1) Since the relationship between each MOS transistor and the current flowing through it becomes constant, when the process, temperature, and power supply voltage fluctuate, the characteristics of the MOS transistor behave very close. (2) Further, NMOS constituting a gate bias circuit
Is diode-connected, supplies a gate bias to the differential pair that operates in the saturation region in any case when the power supply voltage is low, or when the process or temperature fluctuates.
【００２１】（１）及び（２）により、プロセス・温度
・電源電圧が変動しても安定に動作し、２．０Ｖ以下の
電圧でも動作するリミッタアンプを作成することができ
る。According to (1) and (2), a limiter amplifier that operates stably even when the process, temperature, and power supply voltage fluctuates, and that operates even at a voltage of 2.0 V or less can be manufactured.
【００２２】[0022]
【発明の実施の形態】実施の形態１．ＬＳＩのプロセス
がダブルポリ・ダブルメタルの０．４ｕｍＣＭＯＳ、電
源電圧２．０Ｖ、中間周波数４５０ｋＨｚのページング
受信機の場合、一段の差動対で得られる電圧ゲインは２
０ｄＢ程度である。この差動対を８段接続し、リミッタ
アンプを構成した場合、差動対２段で得られる電圧ゲイ
ンは４０ｄＢ、３段で得られる電圧ゲインは６０ｄＢで
ある。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 When the LSI process is a paging receiver with a double poly / double metal 0.4 um CMOS, a power supply voltage of 2.0 V, and an intermediate frequency of 450 kHz, the voltage gain obtained by a single-stage differential pair is 2
It is about 0 dB. When this differential pair is connected in eight stages to form a limiter amplifier, the voltage gain obtained by two stages of the differential pair is 40 dB, and the voltage gain obtained by three stages is 60 dB.
【００２３】差動対を構成するＭＯＳ特性の不一致によ
り発生するオフセット電圧を１０ｍＶより低いと仮定す
ると、差動対３段ではオフセット電圧が１Ｖ程度になっ
てしまい、電源電圧２Ｖのこの回路ではＤＣレベルで飽
和してしまい、正常にリミッタ波形が得られなくなる可
能性がある。そこで、この発明の実施の形態では２段ご
とにコンデンサ接続することにする。Assuming that the offset voltage generated due to the mismatch of the MOS characteristics of the differential pair is lower than 10 mV, the offset voltage becomes about 1 V in the three stages of the differential pair, and in this circuit having the power supply voltage of 2 V, the DC voltage is reduced. There is a possibility that saturation occurs at the level and a limiter waveform cannot be obtained normally. Therefore, in the embodiment of the present invention, a capacitor is connected every two stages.
【００２４】図１は、実施の形態におけるリミッタアン
プを示す回路図である。図１において、正電源電圧ノー
ド１３と負電源電圧ノード１１０との間に、第１乃至第
３（差動対）ゲートバイアス回路１４Ａ，１４Ｂ，１４
Ｃが設けられ、第１〜第４（第１段〜第４段）差動対３
０，４０，５０，６０が設けられている。なお、設けら
れる差動対の段数は、任意であり、図１ではその一部を
示しているに過ぎない。FIG. 1 is a circuit diagram showing a limiter amplifier according to the embodiment. In FIG. 1, first to third (differential pair) gate bias circuits 14A, 14B, 14 are provided between a positive power supply voltage node 13 and a negative power supply voltage node 110.
C, and a first to fourth (first to fourth) differential pairs 3
0, 40, 50, and 60 are provided. The number of stages of the differential pair provided is arbitrary, and FIG. 1 shows only a part thereof.
【００２５】ここで、第１差動対３０はゲートバイアス
回路１４Ａ，１４Ｂによりバイアスを供給され、その出
力が第２差動対４０のゲートに入力されている。第２差
動対４０の出力はＤＣ遮断用コンデンサ１１２を介して
第３差動対のゲートに入力される。第３差動対のゲート
には、上記第２差動対４０からの交流入力と、第３ゲー
トバイアス回路１４Ｃからの直流バイアスとが印加され
る構成となっている。Here, the first differential pair 30 is supplied with a bias by the gate bias circuits 14A and 14B, and its output is input to the gate of the second differential pair 40. The output of the second differential pair 40 is input to the gate of the third differential pair via the DC blocking capacitor 112. An AC input from the second differential pair 40 and a DC bias from the third gate bias circuit 14C are applied to the gate of the third differential pair.
【００２６】また、第１、第２ゲートバイアス回路１４
Ａ，１４Ｂと第１差動対のゲートとの間、第３ゲートバ
イアス回路１４Ｃと第３差動対のゲートとの間には、そ
れぞれ、ＡＣブロッキング抵抗１５、１８が設けられて
いる。The first and second gate bias circuits 14
AC blocking resistors 15 and 18 are provided between A, 14B and the gate of the first differential pair, and between the third gate bias circuit 14C and the gate of the third differential pair, respectively.
【００２７】なお、図１において、１１は入力波形、１
２は負荷抵抗、１６は負荷抵抗かつ、ハイパスフィルタ
を構成する抵抗、１７は３段目と４段目の（第３、第
４）差動対（以降５段目と６段目、７段目と８段目と続
く）を含むリミッタアンプ部、１８は上述したＡＣブロ
ッキング抵抗であり、これらはさらにハイパスフィルタ
を構成している。１９は出力リミッティング波形、１１
１はバイアス供給ノードである。In FIG. 1, reference numeral 11 denotes an input waveform, 1
2 is a load resistance, 16 is a load resistance and a resistance constituting a high-pass filter, 17 is a third and fourth (third and fourth) differential pairs (fifth, sixth, and seventh stages) The limiter amplifier unit 18 including the second and eighth stages) is the above-described AC blocking resistor, and further constitutes a high-pass filter. 19 is an output limiting waveform, 11
1 is a bias supply node.
【００２８】コンデンサ１１２と１次のハイパスフィル
タを構成する抵抗１８は、２０Ｋオームである。この場
合、カットオフ周波数を１００ｋＨｚにするためには８
０ｐＦのコンデンサが必要であり、そのＬＳＩ内部での
面積は０．０４６ｍｍ2である。各段をコンデンサ結合
した場合、１４×０．０４６ｍｍ2＝０．６４ｍｍ2の面
積が必要であるが、実施の形態では６×０．０４６ｍｍ
2＝０．２７６ｍｍ2となり、コンデンサの占める面積を
半分以下にすることができる。The resistor 18 constituting the first-order high-pass filter with the capacitor 112 has a resistance of 20K ohms. In this case, to make the cutoff frequency 100 kHz, 8
A capacitor of 0 pF is required, and the area inside the LSI is 0.046 mm 2 . When each stage is capacitor-coupled, an area of 14 × 0.046 mm 2 = 0.64 mm 2 is required, but in the embodiment, 6 × 0.046 mm 2
2 = 0.276 mm 2 , and the area occupied by the capacitor can be reduced to half or less.
【００２９】また、コンデンサ１１２での損失も１段当
たり−１．７ｄＢであり、各段をコンデンサ接続した場
合７×（−１．７）ｄＢで−１２ｄＢの損失であるが、
一方、この発明の実施の形態では３×（−１．７）＝５
ｄＢの損失のみである。また、４段分のゲートバイアス
回路が不必要になり、その分の消費電流とチップ面積を
省くことができる。The loss in the capacitor 112 is -1.7 dB per stage, and when each stage is connected with a capacitor, the loss is 7 × (-1.7) dB, which is -12 dB.
On the other hand, in the embodiment of the present invention, 3 × (−1.7) = 5
There is only a loss of dB. Further, a gate bias circuit for four stages is not required, and the current consumption and the chip area can be saved.
【００３０】図２はゲートバイアス回路（図１の１４
Ｃ）、差動対５０の一例を示した回路図である。ゲート
バイアス回路１４Ｃは、正電源電圧ノード１３から負電
源電圧ノード１１０にかけて、ダイオード接続されたＰ
ＭＯＳ（Ｍ６），ＮＭＯＳ（Ｍ５），及び電流源Ｍ４を
順次接続して構成されている。差動対５０は、正電源電
圧ノード１３から負電源電圧ノード１１０にかけて、負
荷抵抗（１２）Ｒ１，Ｒ２、ＮＭＯＳ（Ｍ１，Ｍ２）を
それぞれ対に設け、これらＮＭＯＳ（Ｍ１，Ｍ２）のド
レインと負電源電圧ノード１１０との間に電流回路Ｍ３
を設けて構成されている。FIG. 2 shows a gate bias circuit (14 in FIG. 1).
3C is a circuit diagram illustrating an example of the differential pair 50. FIG. The gate bias circuit 14C has a diode-connected P from the positive power supply voltage node 13 to the negative power supply voltage node 110.
The MOS (M6), the NMOS (M5), and the current source M4 are sequentially connected. The differential pair 50 includes load resistors (12) R1, R2 and NMOSs (M1, M2) provided in pairs from the positive power supply voltage node 13 to the negative power supply voltage node 110, and the drains of these NMOSs (M1, M2) A current circuit M3 is connected to the negative power supply voltage node 110.
Is provided.
【００３１】図２に示した如く、ゲートバイアス回路と
差動対の消費電流が１ｕＡと１０ｕＡならば、Ｍ５とＭ
１（Ｍ２）のサイズ比が１：５、Ｍ４とＭ５のサイズ比
も１：１０になるように設定する。差動対を流れる電流
に依らず、ゲートバイアス回路の電流は１ｕＡ程度で十
分であり、従来のゲートバイアス回路では回路を構成す
る抵抗値の合計（図５のＲ１＋Ｒ２）が１００Ｋオーム
の場合に、電流が２０ｕＡ（電源電圧２．０Ｖ）流れる
ことを考えると、この発明のバイアス回路で大幅な消費
電流削減が図られていることが分かる。As shown in FIG. 2, if the current consumption of the gate bias circuit and the differential pair is 1 uA and 10 uA, M5 and M5
The size ratio of 1 (M2) is set to 1: 5, and the size ratio of M4 and M5 is set to 1:10. Regardless of the current flowing through the differential pair, the current of the gate bias circuit is about 1 uA is sufficient. In the conventional gate bias circuit, when the total resistance value (R1 + R2 in FIG. 5) of the circuit is 100K ohm, Considering that the current flows by 20 uA (power supply voltage: 2.0 V), it can be seen that the bias circuit of the present invention achieves a significant reduction in current consumption.
【００３２】図３（ａ）に、この発明の実施の形態の周
波数特性を示し、図３（ｂ）にその拡大図を示す。この
実施の形態のアプリケーションは、ページング受信機で
あり、信号の周波数偏差は±４．８ｋＨｚである。図３
より４５０ｋＨｚ±４．８ｋＨｚの帯域で十分な平坦性
を実現していることを示している。FIG. 3A shows a frequency characteristic of the embodiment of the present invention, and FIG. 3B shows an enlarged view thereof. The application of this embodiment is a paging receiver, and the frequency deviation of the signal is ± 4.8 kHz. FIG.
This indicates that sufficient flatness is realized in a band of 450 kHz ± 4.8 kHz.
【００３３】また、図４は、この発明の実施の形態にお
ける入力が１ｍＶｐｋのサイン波の時の出力波形（図４
の５１）であり、１ｍＶｐｋのサイン波を６５０ｍＶｐ
ｐの矩形波に変換している様子を示した。先にも述べた
が、この発明の実施の形態の電源電圧は２．０Ｖであ
り、消費電流は１００ｕＡである。FIG. 4 shows an output waveform (FIG. 4) when the input is a sine wave of 1 mVpk in the embodiment of the present invention.
51), and the sine wave of 1 mVpk is changed to 650 mVp
This shows a state of conversion into a rectangular wave of p. As described above, the power supply voltage of the embodiment of the present invention is 2.0 V, and the current consumption is 100 uA.
【００３４】[0034]
【発明の効果】以上に詳述したように、この発明によれ
ば、オフセット電圧の影響が無いリミッタアンプを従来
技術に比べ小面積、低損失、低消費電流で構成すること
ができるという効果を奏する。そして、小面積化が図ら
れるので結果的に低コストが図れ、特に、２．０Ｖ以下
の低電圧化に顕著な効果を発揮する。またオフセットキ
ャンセルのためのフィードバック回路を持たないので、
発振のない安定化を実現できるという効果を奏する。As described in detail above, according to the present invention, a limiter amplifier free from the influence of an offset voltage can be configured with a smaller area, lower loss, and lower current consumption than the conventional technology. Play. Further, since the area can be reduced, the cost can be reduced as a result. In particular, a remarkable effect can be exhibited when the voltage is reduced to 2.0 V or less. Also, since there is no feedback circuit for offset cancellation,
There is an effect that stabilization without oscillation can be realized.
【図１】この発明の実施の形態におけるリミッタアンプ
の回路図である。FIG. 1 is a circuit diagram of a limiter amplifier according to an embodiment of the present invention.
【図２】実施の形態におけるゲートバイアス回路と差動
対を詳細に示す回路図である。FIG. 2 is a circuit diagram showing a gate bias circuit and a differential pair in the embodiment in detail.
【図３】実施の形態におけるリミッタアンプの周波数特
性図である。FIG. 3 is a frequency characteristic diagram of the limiter amplifier according to the embodiment.
【図４】実施の形態におけるリミッタアンプの入力波形
と出力波形である。FIG. 4 shows an input waveform and an output waveform of the limiter amplifier according to the embodiment.
【図５】従来のリミッタアンプを示す回路図である。FIG. 5 is a circuit diagram showing a conventional limiter amplifier.
１１ 入力波形 １２ 負荷抵抗 １３ 正電源電圧ノード １４Ａ，１４Ｂ，１４Ｃ （第１〜第３）ゲートバイア
ス回路 １５ ＡＣブロッキング抵抗 １６ 負荷抵抗かつ、ハイパスフィルタを構成する抵抗 １７ 第３、第４差動対によるリミッタアンプ部 １８ ＡＣブロッキング抵抗かつ、ハイパスフィルタを
構成する抵抗 １９ 出力リミッティング波形 ３０、４０、５０、６０ 第１〜第４（第１段〜第４
段）差動対 １１０ 負電源電圧ノード １１１ バイアス供給ノード １１２ ＤＣ遮断用コンデンサReference Signs List 11 input waveform 12 load resistance 13 positive power supply voltage node 14A, 14B, 14C (first to third) gate bias circuit 15 AC blocking resistance 16 load resistance and resistance constituting high-pass filter 17 third and fourth differential pairs 18 AC blocking resistance and resistance constituting a high-pass filter 19 Output limiting waveform 30, 40, 50, 60 1st to 4th (1st to 4th)
Stage) Differential pair 110 Negative power supply voltage node 111 Bias supply node 112 DC blocking capacitor
Claims (2)
Ｃオフセットを遮断するためのコンデンサを介して多段
に接続してなるリミッタアンプにおいて、 前記コンデンサを前記多段に接続される差動対の数段お
きに挿入したことを特徴とするリミッタアンプ。1. A differential pair formed by a CMOS analog circuit is represented by D
A limiter amplifier having a plurality of stages connected via a capacitor for cutting off a C offset, wherein the capacitor is inserted every several stages of the differential pair connected in the multistage.
Ｃオフセットを遮断するためのコンデンサを介して多段
に接続してなるリミッタアンプにおいて、 前記差動対のゲートバイアス回路をダイオード接続した
ＮＭＯＳ、ＰＭＯＳと電流源から構成したことを特徴と
するリミッタアンプ。2. A differential pair formed by a CMOS analog circuit is denoted by D.
A limiter amplifier connected in multiple stages via a capacitor for blocking a C offset, wherein the gate bias circuit of the differential pair comprises a diode-connected NMOS, PMOS and a current source.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10051919A JPH11251852A (en) | 1998-03-04 | 1998-03-04 | Limiter amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10051919A JPH11251852A (en) | 1998-03-04 | 1998-03-04 | Limiter amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251852A true JPH11251852A (en) | 1999-09-17 |
Family
ID=12900295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10051919A Withdrawn JPH11251852A (en) | 1998-03-04 | 1998-03-04 | Limiter amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11251852A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002052737A1 (en) * | 2000-12-22 | 2002-07-04 | Niigata Seimitsu Co., Ltd. | Limit circuit |
| JP2005236971A (en) * | 2004-01-23 | 2005-09-02 | Matsushita Electric Ind Co Ltd | Low-noise bias circuit for differential, and differential signal processor |
| JP2009147800A (en) * | 2007-12-17 | 2009-07-02 | Fujitsu Ltd | Bias circuit |
| JP2010166271A (en) * | 2009-01-15 | 2010-07-29 | Fujitsu Ltd | Direct-current voltage potential generation circuit, multistage circuit and communication apparatus |
-
1998
- 1998-03-04 JP JP10051919A patent/JPH11251852A/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2002052737A1 (en) * | 2000-12-22 | 2002-07-04 | Niigata Seimitsu Co., Ltd. | Limit circuit |
| US7368981B2 (en) | 2000-12-22 | 2008-05-06 | Niigata Seimitsu Co., Ltd. | Limit circuit |
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