JPH11212456A - モンゴメリ法による乗算剰余計算装置 - Google Patents
モンゴメリ法による乗算剰余計算装置Info
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- JPH11212456A JPH11212456A JP10014681A JP1468198A JPH11212456A JP H11212456 A JPH11212456 A JP H11212456A JP 10014681 A JP10014681 A JP 10014681A JP 1468198 A JP1468198 A JP 1468198A JP H11212456 A JPH11212456 A JP H11212456A
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Abstract
(57)【要約】
【課題】 積和回路の構成を単純化することができ、ま
た、パイプライン処理が可能になる、モンゴメリのアル
ゴリズムを用いて乗算剰余計算を高速に行う計算装置を
提供する。 【解決手段】 積和回路21は、Ａレジスタ３及びＢレジ
スタ４の出力を乗算し、その乗算結果にｃ3 レジスタ26
の出力及びＹレジスタ５の出力を加算する。積和回路22
は、Ｎレジスタ７及びｍレジスタ８の出力を乗算し、そ
の乗算結果にｃ4 レジスタ29の出力及び積和回路21の出
力を加算する。２つの積和回路21，22におけるキャリー
用のレジスタ26，29を各別に設けて自身の積和回路にキ
ャリーを戻す構成とする。全ての処理を処理単位（ｋビ
ット）内で行う。積和回路22の動作中に、積和回路21の
次回の動作が可能である。
た、パイプライン処理が可能になる、モンゴメリのアル
ゴリズムを用いて乗算剰余計算を高速に行う計算装置を
提供する。 【解決手段】 積和回路21は、Ａレジスタ３及びＢレジ
スタ４の出力を乗算し、その乗算結果にｃ3 レジスタ26
の出力及びＹレジスタ５の出力を加算する。積和回路22
は、Ｎレジスタ７及びｍレジスタ８の出力を乗算し、そ
の乗算結果にｃ4 レジスタ29の出力及び積和回路21の出
力を加算する。２つの積和回路21，22におけるキャリー
用のレジスタ26，29を各別に設けて自身の積和回路にキ
ャリーを戻す構成とする。全ての処理を処理単位（ｋビ
ット）内で行う。積和回路22の動作中に、積和回路21の
次回の動作が可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば公開鍵暗号
系のＲＳＡ暗号処理において、モンゴメリのアルゴリズ
ム（Modulo Multiplication Without Trial Division,
Peter L. Montgomery, Mathematics of Computation, V
olume 44, Number 170, April 1985 pp. 519〜528 参
照）を用いて乗算剰余計算を高速に行う乗算剰余計算装
置に関する。
系のＲＳＡ暗号処理において、モンゴメリのアルゴリズ
ム（Modulo Multiplication Without Trial Division,
Peter L. Montgomery, Mathematics of Computation, V
olume 44, Number 170, April 1985 pp. 519〜528 参
照）を用いて乗算剰余計算を高速に行う乗算剰余計算装
置に関する。
【０００２】
【従来の技術】近年におけるコンピュータネットワーク
の発達により、データベースを検索する機会、電子メー
ル，電子ニュース等の電子化された情報をネットワーク
を経由して送受する機会が急速に増加してきている。更
に、これらを利用して、オンラインショッピング等のサ
ービスも提供されつつある。しかし、それに伴って、ネ
ットワーク上の電子化されたデータを盗聴する、改竄す
る、他人になりすましてサービスを無償で受ける等の問
題も指摘されている。特に無線を利用したネットワーク
においては、傍受が容易なためにこれらの問題を防止す
る対策が望まれている。
の発達により、データベースを検索する機会、電子メー
ル，電子ニュース等の電子化された情報をネットワーク
を経由して送受する機会が急速に増加してきている。更
に、これらを利用して、オンラインショッピング等のサ
ービスも提供されつつある。しかし、それに伴って、ネ
ットワーク上の電子化されたデータを盗聴する、改竄す
る、他人になりすましてサービスを無償で受ける等の問
題も指摘されている。特に無線を利用したネットワーク
においては、傍受が容易なためにこれらの問題を防止す
る対策が望まれている。
【０００３】これらの問題に対して暗号技術を応用した
暗号化電子メール，利用者認証システムが提案され、種
々のネットワークにも導入されつつある。この意味でコ
ンピュータネットワークにおいては暗号化が必須の技術
であるといえる。このような暗号技術の中の一つにディ
ジタル署名即ち認証に適した公開鍵暗号方式があるが、
暗号化／復号に大量の処理が必要なために高速化が望ま
れており、様々な高速化アルゴリズムが発表されてい
る。
暗号化電子メール，利用者認証システムが提案され、種
々のネットワークにも導入されつつある。この意味でコ
ンピュータネットワークにおいては暗号化が必須の技術
であるといえる。このような暗号技術の中の一つにディ
ジタル署名即ち認証に適した公開鍵暗号方式があるが、
暗号化／復号に大量の処理が必要なために高速化が望ま
れており、様々な高速化アルゴリズムが発表されてい
る。
【０００４】暗号化方式は、大別すると秘密鍵暗号系と
公開鍵暗号系との二つに分類できる。秘密鍵暗号系は、
送信者と受信者とが同じ暗号鍵を持つことにより暗号通
信を行う方式である。即ち、秘密鍵暗号系では、あるメ
ッセージを秘密の暗号鍵に基づいて暗号化して相手に送
り、受け手はこの暗号鍵を用いて暗号文を復号して元の
メッセージに戻して情報を入手する。
公開鍵暗号系との二つに分類できる。秘密鍵暗号系は、
送信者と受信者とが同じ暗号鍵を持つことにより暗号通
信を行う方式である。即ち、秘密鍵暗号系では、あるメ
ッセージを秘密の暗号鍵に基づいて暗号化して相手に送
り、受け手はこの暗号鍵を用いて暗号文を復号して元の
メッセージに戻して情報を入手する。
【０００５】公開鍵暗号系は、送信者が公開されている
受信者の公開鍵でメッセージを暗号化して送信し、受信
者が自分の秘密鍵でその暗号化メッセージを復号するこ
とにより通信を行う方式である。即ち、公開鍵暗号系で
は、公開鍵は暗号化のための鍵、秘密鍵は公開鍵により
暗号化された暗号を復号するための鍵であり、公開鍵で
暗号化した暗号は秘密鍵でのみ復号することができる。
受信者の公開鍵でメッセージを暗号化して送信し、受信
者が自分の秘密鍵でその暗号化メッセージを復号するこ
とにより通信を行う方式である。即ち、公開鍵暗号系で
は、公開鍵は暗号化のための鍵、秘密鍵は公開鍵により
暗号化された暗号を復号するための鍵であり、公開鍵で
暗号化した暗号は秘密鍵でのみ復号することができる。
【０００６】秘密鍵暗号系では、個人が秘密に保管しな
ければならない鍵が通信相手の数だけ必要であり、必要
な総鍵数はｎ人のネットワークの場合（ｎ−１）／２個
である。また、初めて通信する相手に対しては、何らか
の方法で秘密鍵の配送が必要であるという欠点がある。
この欠点を解消するために、大規模なネットワークでは
鍵管理センタを設置し、センタとの間の秘密鍵のみを保
管し、暗号通信を行う場合はセンタから送信相手との秘
密鍵を得る方法が用いられる。この場合、秘密鍵の総数
はｎ個となる。
ければならない鍵が通信相手の数だけ必要であり、必要
な総鍵数はｎ人のネットワークの場合（ｎ−１）／２個
である。また、初めて通信する相手に対しては、何らか
の方法で秘密鍵の配送が必要であるという欠点がある。
この欠点を解消するために、大規模なネットワークでは
鍵管理センタを設置し、センタとの間の秘密鍵のみを保
管し、暗号通信を行う場合はセンタから送信相手との秘
密鍵を得る方法が用いられる。この場合、秘密鍵の総数
はｎ個となる。
【０００７】一方、公開鍵暗号系では、個人が秘密に保
管する鍵は自分の秘密鍵のみであり、必要な総秘密鍵数
もｎ人のネットワークの場合ｎ個である。また、初めて
通信する相手に対しては、公開鍵の配送を行えば良く、
鍵管理センタを設置して、ユーザの公開鍵をｎ個公開簿
に登録し、センタから送信相手の公開鍵を得る方法が用
いられる。この場合、センタは公開鍵の改竄を防ぐだけ
で、秘密に保管する必要がない。但し、公開鍵方式は秘
密鍵方式に比べて鍵のビット数が大きいため保管に要す
るファイルサイズは大きくなる。
管する鍵は自分の秘密鍵のみであり、必要な総秘密鍵数
もｎ人のネットワークの場合ｎ個である。また、初めて
通信する相手に対しては、公開鍵の配送を行えば良く、
鍵管理センタを設置して、ユーザの公開鍵をｎ個公開簿
に登録し、センタから送信相手の公開鍵を得る方法が用
いられる。この場合、センタは公開鍵の改竄を防ぐだけ
で、秘密に保管する必要がない。但し、公開鍵方式は秘
密鍵方式に比べて鍵のビット数が大きいため保管に要す
るファイルサイズは大きくなる。
【０００８】また、認証の場合、秘密鍵暗号系では、例
えば送信するメッセージを秘密鍵で圧縮変換し、送信文
に付加して送り、受信側では同様に圧縮変換して比較す
る方式がとられている。しかし、送受信が同じ鍵である
ため、受信者は認証データを偽造することができる。こ
れに対して、公開鍵暗号系では、秘密鍵で暗号化するこ
とができるのは本人だけであるという特徴を利用する。
送信者はメッセージを圧縮変換して秘密鍵で暗号化し、
送信文に付加して送り、受信者は送信者の公開鍵で付加
されたデータを復号し、同様に圧縮変換したものと比較
する方式がとられている。この場合、受信者は不正がで
きない。
えば送信するメッセージを秘密鍵で圧縮変換し、送信文
に付加して送り、受信側では同様に圧縮変換して比較す
る方式がとられている。しかし、送受信が同じ鍵である
ため、受信者は認証データを偽造することができる。こ
れに対して、公開鍵暗号系では、秘密鍵で暗号化するこ
とができるのは本人だけであるという特徴を利用する。
送信者はメッセージを圧縮変換して秘密鍵で暗号化し、
送信文に付加して送り、受信者は送信者の公開鍵で付加
されたデータを復号し、同様に圧縮変換したものと比較
する方式がとられている。この場合、受信者は不正がで
きない。
【０００９】このように認証系では公開鍵暗号系の技術
は必要不可欠であるといえる。しかし、公開鍵暗号系に
は、暗号化／復号に大量の処理が必要であるという大き
な欠点があるため、一般には処理が速い秘密鍵暗号系を
メッセージの暗号化に、公開鍵暗号系は認証用にという
ように組み合わせて用いられる場合が多い。
は必要不可欠であるといえる。しかし、公開鍵暗号系に
は、暗号化／復号に大量の処理が必要であるという大き
な欠点があるため、一般には処理が速い秘密鍵暗号系を
メッセージの暗号化に、公開鍵暗号系は認証用にという
ように組み合わせて用いられる場合が多い。
【００１０】公開鍵暗号系の中で、現在最も有力なもの
が1977年にリヴェスト（Rivest），シャミア（Shamir）
及びエイドルマン（Adlman）の三人によって発明された
ＲＳＡ暗号である。このＲＳＡ暗号の基本原理は次のよ
うなものである。
が1977年にリヴェスト（Rivest），シャミア（Shamir）
及びエイドルマン（Adlman）の三人によって発明された
ＲＳＡ暗号である。このＲＳＡ暗号の基本原理は次のよ
うなものである。
【００１１】（ＲＳＡの基本アルゴリズム）暗号鍵
（ｅ，Ｎ）と対応する復号鍵（ｄ，Ｎ）とにおいて、ｅ
とＮとは公開鍵であり、ｄは秘密鍵である。平文をＭ，
暗号文をＣとすると、暗号化Ｅと復号Ｄとのアルゴリズ
ムは次のようにあらわされる。 Ｃ＝Ｅ（Ｍ）＝Ｍe mod Ｎ Ｍ＝Ｄ（Ｃ）＝Ｃd mod Ｎ 但し、ｄ・ｅ＝１mod ＬＣＭ｛（ｐ−１），（ｑ−
１）｝ Ｎ＝ｐ・ｑ ＬＣＭ：最小公倍数（lowest common multiple） ｐ，ｑは大きな素数
（ｅ，Ｎ）と対応する復号鍵（ｄ，Ｎ）とにおいて、ｅ
とＮとは公開鍵であり、ｄは秘密鍵である。平文をＭ，
暗号文をＣとすると、暗号化Ｅと復号Ｄとのアルゴリズ
ムは次のようにあらわされる。 Ｃ＝Ｅ（Ｍ）＝Ｍe mod Ｎ Ｍ＝Ｄ（Ｃ）＝Ｃd mod Ｎ 但し、ｄ・ｅ＝１mod ＬＣＭ｛（ｐ−１），（ｑ−
１）｝ Ｎ＝ｐ・ｑ ＬＣＭ：最小公倍数（lowest common multiple） ｐ，ｑは大きな素数
【００１２】通常、ｅ，ｄ，Ｍ，Ｎなどは1024ビット程
度の大きな整数が用いられているので、高速指数計算法
を使用しても１回のＲＳＡ演算で平均1500回程度の多重
精度乗算と剰余算とを行わなければならない。特に剰余
計算は、近似法，剰余テーブル方式，モンゴメリのアル
ゴリズム等、多くの高速化手法が提案されている。この
ような、ＲＳＡ暗号に代表される公開鍵暗号系の多くで
利用される、べき乗剰余アルゴリズムを高速に処理する
ためには、１回あたりの剰余アルゴリズムの高速化が要
求される。
度の大きな整数が用いられているので、高速指数計算法
を使用しても１回のＲＳＡ演算で平均1500回程度の多重
精度乗算と剰余算とを行わなければならない。特に剰余
計算は、近似法，剰余テーブル方式，モンゴメリのアル
ゴリズム等、多くの高速化手法が提案されている。この
ような、ＲＳＡ暗号に代表される公開鍵暗号系の多くで
利用される、べき乗剰余アルゴリズムを高速に処理する
ためには、１回あたりの剰余アルゴリズムの高速化が要
求される。
【００１３】この剰余演算の高速化を実現する一方法で
あるモンゴメリのアルゴリズムについて説明する。 （モンゴメリのアルゴリズム）モンゴメリのアルゴリズ
ムは、剰余の法Ｎ（Ｎ＞１）と、剰余の法Ｎと互いに素
である基数Ｒ（Ｒ＞Ｎ）とを用いると、被剰余数Ｔから
ＴＲ-1mod Ｎの計算が基数Ｒによる除算のみで行えるこ
とを利用して、Ｎによる除算を用いることなく剰余計算
を行うアルゴリズムである。ここで、Ｎ，Ｎ′，Ｒ，Ｒ
-1及びＴは整数であり、被剰余数Ｔは０≦Ｔ＜Ｒ・Ｎ、
Ｒ-1は剰余の法Ｎの上での基数Ｒの逆数であり、Ｒ・Ｒ
-1−Ｎ・Ｎ′＝１（０≦Ｒ-1＜Ｎ，０≦Ｎ′＜Ｒ）の関
係を満たす。
あるモンゴメリのアルゴリズムについて説明する。 （モンゴメリのアルゴリズム）モンゴメリのアルゴリズ
ムは、剰余の法Ｎ（Ｎ＞１）と、剰余の法Ｎと互いに素
である基数Ｒ（Ｒ＞Ｎ）とを用いると、被剰余数Ｔから
ＴＲ-1mod Ｎの計算が基数Ｒによる除算のみで行えるこ
とを利用して、Ｎによる除算を用いることなく剰余計算
を行うアルゴリズムである。ここで、Ｎ，Ｎ′，Ｒ，Ｒ
-1及びＴは整数であり、被剰余数Ｔは０≦Ｔ＜Ｒ・Ｎ、
Ｒ-1は剰余の法Ｎの上での基数Ｒの逆数であり、Ｒ・Ｒ
-1−Ｎ・Ｎ′＝１（０≦Ｒ-1＜Ｎ，０≦Ｎ′＜Ｒ）の関
係を満たす。
【００１４】更に、この基数Ｒに２のベキ乗数を使用し
た場合、基数Ｒによる除算をシフト操作に置き換えるこ
とができるため、Ｔ→ＴＲ-1mod Ｎの計算の高速処理が
可能となる。次に、アルゴリズム１として、Ｔ→ＴＲ-1
mod ＮのアルゴリズムＲＥＤＣ（Ｔ）を示す。但し、ア
ルゴリズム１において（Ｔ＋ｍ・Ｎ）／Ｒは必ず割り切
れることが証明されている。
た場合、基数Ｒによる除算をシフト操作に置き換えるこ
とができるため、Ｔ→ＴＲ-1mod Ｎの計算の高速処理が
可能となる。次に、アルゴリズム１として、Ｔ→ＴＲ-1
mod ＮのアルゴリズムＲＥＤＣ（Ｔ）を示す。但し、ア
ルゴリズム１において（Ｔ＋ｍ・Ｎ）／Ｒは必ず割り切
れることが証明されている。
【００１５】（アルゴリズム１）Ｔ→ＴＲ-1mod Ｎのア
ルゴリズムＹ＝ＲＥＤＣ（Ｔ）は次のようにあらわされ
る。 Ｍ＝（Ｔmod Ｒ）・Ｎ′mod Ｒ Ｙ＝（Ｔ＋Ｍ・Ｎ）／Ｒ if Ｙ≧Ｎ then Ｙ＝Ｙ−Ｎ Ｙ＜Ｎ then return Ｙ
ルゴリズムＹ＝ＲＥＤＣ（Ｔ）は次のようにあらわされ
る。 Ｍ＝（Ｔmod Ｒ）・Ｎ′mod Ｒ Ｙ＝（Ｔ＋Ｍ・Ｎ）／Ｒ if Ｙ≧Ｎ then Ｙ＝Ｙ−Ｎ Ｙ＜Ｎ then return Ｙ
【００１６】１回のＲＥＤＣでは、剰余Ｔmod Ｎではな
くＴＲ-1mod Ｎが求められるだけである。よって、剰余
Ｔmod Ｎを求めるためには、次に示すようにＲＥＤＣ
（Ｔ）と予め求めておいたＲ2 mod Ｎとの積で、再びＲ
ＥＤＣを行えば良い。 ＲＥＤＣ（ＲＥＤＣ（Ｔ）・（Ｒ2 mod Ｎ）） ＝（ＴＲ-1mod Ｎ）・（Ｒ2 mod Ｎ）・Ｒ-1mod Ｎ ＝ＴＲ-1・Ｒ2 ・Ｒ-1mod Ｎ ＝Ｔmod Ｎ このようにして、剰余Ｔmod Ｎを求めることができる。
くＴＲ-1mod Ｎが求められるだけである。よって、剰余
Ｔmod Ｎを求めるためには、次に示すようにＲＥＤＣ
（Ｔ）と予め求めておいたＲ2 mod Ｎとの積で、再びＲ
ＥＤＣを行えば良い。 ＲＥＤＣ（ＲＥＤＣ（Ｔ）・（Ｒ2 mod Ｎ）） ＝（ＴＲ-1mod Ｎ）・（Ｒ2 mod Ｎ）・Ｒ-1mod Ｎ ＝ＴＲ-1・Ｒ2 ・Ｒ-1mod Ｎ ＝Ｔmod Ｎ このようにして、剰余Ｔmod Ｎを求めることができる。
【００１７】（ＲＥＤＣの多重精度計算への拡張）次
に、剰余の法Ｎまたは基数Ｒが多倍長即ち多重精度であ
る場合について、ＲＥＤＣのアルゴリズムを拡張する。
剰余の法Ｎ，基数Ｒが多重精度である場合、ＲＥＤＣの
（Ｔmod Ｒ）・Ｎ′及びＭ・Ｎの計算は、多重精度×多
重精度の処理となり、汎用の計算機では非常に大きな処
理量と処理時間とが必要となる。そこで、この部分を多
重精度×単精度の処理で行えるように拡張したアルゴリ
ズム２を示す。
に、剰余の法Ｎまたは基数Ｒが多倍長即ち多重精度であ
る場合について、ＲＥＤＣのアルゴリズムを拡張する。
剰余の法Ｎ，基数Ｒが多重精度である場合、ＲＥＤＣの
（Ｔmod Ｒ）・Ｎ′及びＭ・Ｎの計算は、多重精度×多
重精度の処理となり、汎用の計算機では非常に大きな処
理量と処理時間とが必要となる。そこで、この部分を多
重精度×単精度の処理で行えるように拡張したアルゴリ
ズム２を示す。
【００１８】（アルゴリズム２）ＲＥＤＣを多重精度へ
拡張したアルゴリズムは次に示すようになる。被剰余数
Ｔ，パラメータＮ′，出力用変数Ｙが何れもｒ進数で、 Ｔ＝（ｔ2g-1，ｔ2g-2，…，ｔ0 ）r ， Ｎ′＝（ｎ′g-1 ，ｎ′g-2 ，…，ｎ′0 ）r ， Ｙ＝（ｙg ，ｙg-1 ，…，ｙ0 ）r ， Ｒ＝ｒg ， ｒ＝２k とあらわされる場合、次に示すｊ＝０〜ｇ−１の繰り返
し処理によりＴＲ-1modＮを多重精度×単精度として求
めることができる。ここで単精度とはｒ進数１桁のこと
とし、同じ文字を使用した場合、基本的に大文字を多重
精度、小文字を単精度、小文字の添字を多重精度での桁
の位置とする。
拡張したアルゴリズムは次に示すようになる。被剰余数
Ｔ，パラメータＮ′，出力用変数Ｙが何れもｒ進数で、 Ｔ＝（ｔ2g-1，ｔ2g-2，…，ｔ0 ）r ， Ｎ′＝（ｎ′g-1 ，ｎ′g-2 ，…，ｎ′0 ）r ， Ｙ＝（ｙg ，ｙg-1 ，…，ｙ0 ）r ， Ｒ＝ｒg ， ｒ＝２k とあらわされる場合、次に示すｊ＝０〜ｇ−１の繰り返
し処理によりＴＲ-1modＮを多重精度×単精度として求
めることができる。ここで単精度とはｒ進数１桁のこと
とし、同じ文字を使用した場合、基本的に大文字を多重
精度、小文字を単精度、小文字の添字を多重精度での桁
の位置とする。
【００１９】Ｙ＝Ｔ for ｊ＝０ to ｇ−１ ｍ＝ｙ0 ・ｎ′0 mod ｒ Ｙ＝Ｙ＋ｍ・Ｎ Ｙ＝Ｙ／ｒ next if Ｙ≧Ｎ then Ｙ＝Ｙ−Ｎ Ｙ＜Ｎ then return Ｙ このようにして得られるＴＲ-1mod Ｎと、上述したよう
に予め求めておいたＲ 2 mod Ｎとの積で再びＲＥＤＣを
行うことにより、ＴＲ-1mod Ｎを求めることができる。
に予め求めておいたＲ 2 mod Ｎとの積で再びＲＥＤＣを
行うことにより、ＴＲ-1mod Ｎを求めることができる。
【００２０】（ＲＥＤＣの多重精度乗算剰余への拡張）
次に、ＲＥＤＣのアルゴリズムを乗算剰余演算に拡張す
る。上記のアルゴリズムにおいて、入力Ｔは０≦Ｔ＜Ｒ
・Ｎを満たす値であるが、実際のＲＳＡ演算では、入力
Ｔが整数Ａ，Ｂ（０≦Ａ，Ｂ＜Ｎ）の乗算結果であるこ
とが多い。その場合、整数Ａ，Ｂの乗算も多重精度整数
演算であるため、多重精度拡張ＲＥＤＣと同様の繰り返
し計算が行われる。この場合、乗算とＲＥＤＣとを別々
に繰り返し計算すると、繰り返し計算制御によるロスが
２倍になってしまう。そこで、乗算とＲＥＤＣとを同一
の繰り返しループで行えるように拡張したアルゴリズム
３を示す。
次に、ＲＥＤＣのアルゴリズムを乗算剰余演算に拡張す
る。上記のアルゴリズムにおいて、入力Ｔは０≦Ｔ＜Ｒ
・Ｎを満たす値であるが、実際のＲＳＡ演算では、入力
Ｔが整数Ａ，Ｂ（０≦Ａ，Ｂ＜Ｎ）の乗算結果であるこ
とが多い。その場合、整数Ａ，Ｂの乗算も多重精度整数
演算であるため、多重精度拡張ＲＥＤＣと同様の繰り返
し計算が行われる。この場合、乗算とＲＥＤＣとを別々
に繰り返し計算すると、繰り返し計算制御によるロスが
２倍になってしまう。そこで、乗算とＲＥＤＣとを同一
の繰り返しループで行えるように拡張したアルゴリズム
３を示す。
【００２１】（アルゴリズム３）ＲＥＤＣを多重精度乗
算剰余へ拡張したアルゴリズムＲＥＤＣ（Ａ×Ｂ）は次
に示すようになる。乗算する２数Ａ，Ｂ，パラメータ
Ｎ′，出力用変数Ｙが何れもｒ進数で、 Ａ＝（ａg-1 ，ａg-2 ，…，ａ0 ）r ， Ｂ＝（ｂg-1 ，ｂg-2 ，…，ｂ0 ）r ， Ｎ′＝（ｎ′g-1 ，ｎ′g-2 ，…，ｎ′0 ）r ， Ｙ＝（ｙg ，ｙg-1 ，…，ｙ0 ）r ， Ｒ＝ｒg ， ｒ＝２k とあらわされる場合、次に示すｊ＝０〜ｇ−１の繰り返
し処理により、ＡＢＲ-1mod Ｎを多重精度×単精度の計
算として求めることができる。
算剰余へ拡張したアルゴリズムＲＥＤＣ（Ａ×Ｂ）は次
に示すようになる。乗算する２数Ａ，Ｂ，パラメータ
Ｎ′，出力用変数Ｙが何れもｒ進数で、 Ａ＝（ａg-1 ，ａg-2 ，…，ａ0 ）r ， Ｂ＝（ｂg-1 ，ｂg-2 ，…，ｂ0 ）r ， Ｎ′＝（ｎ′g-1 ，ｎ′g-2 ，…，ｎ′0 ）r ， Ｙ＝（ｙg ，ｙg-1 ，…，ｙ0 ）r ， Ｒ＝ｒg ， ｒ＝２k とあらわされる場合、次に示すｊ＝０〜ｇ−１の繰り返
し処理により、ＡＢＲ-1mod Ｎを多重精度×単精度の計
算として求めることができる。
【００２２】Ｙ＝０ for ｊ＝０ to ｇ−１ Ｙ＝Ｙ＋Ａ・ｂj ｍ＝ｙ0 ・ｎ′0 mod ｒ Ｙ＝Ｙ＋ｍ・Ｎ Ｙ＝Ｙ／ｒ next if Ｙ≧Ｎ then Ｙ＝Ｙ−Ｎ Ｙ＜Ｎ then return Ｙ このようにして得られるＡＢＲ-1mod Ｎと、上述したよ
うに予め求めておいたＲ 2 mod Ｎとの積で再びＲＥＤＣ
を行うことにより、ＡＢＲ-1mod Ｎを求めることができ
る。
うに予め求めておいたＲ 2 mod Ｎとの積で再びＲＥＤＣ
を行うことにより、ＡＢＲ-1mod Ｎを求めることができ
る。
【００２３】（ＲＥＤＣの単精度×単精度処理への拡
張）アルゴリズム３では、多重精度のモンゴメリ乗算剰
余を多重精度×単精度で実現可能としているが、この多
重精度×単精度の計算部分をさらに単精度×単精度の計
算を組み合わせて行えるよう拡張する。この場合、Ａ×
ｂi の計算部分とｍ×Ｎの計算部分とが繰り返し計算と
なり、上述の場合と同様に２つの乗算を別々に繰り返し
計算すると、繰り返し計算制御によるロスが２倍になっ
てしまう。そこで、２つの乗算を同一の繰り返しループ
で行えるようにすれば、ロスの低減が可能である。２つ
の乗算を同一の繰り返しループで行えるように拡張した
アルゴリズム４を示す。
張）アルゴリズム３では、多重精度のモンゴメリ乗算剰
余を多重精度×単精度で実現可能としているが、この多
重精度×単精度の計算部分をさらに単精度×単精度の計
算を組み合わせて行えるよう拡張する。この場合、Ａ×
ｂi の計算部分とｍ×Ｎの計算部分とが繰り返し計算と
なり、上述の場合と同様に２つの乗算を別々に繰り返し
計算すると、繰り返し計算制御によるロスが２倍になっ
てしまう。そこで、２つの乗算を同一の繰り返しループ
で行えるようにすれば、ロスの低減が可能である。２つ
の乗算を同一の繰り返しループで行えるように拡張した
アルゴリズム４を示す。
【００２４】（アルゴリズム４）ＲＥＤＣを単精度×単
精度へ拡張したアルゴリズムＲＥＤＣ（Ａ×Ｂ）は次に
示すようになる。乗算する２数Ａ，Ｂ，パラメータ
Ｎ′，出力用変数Ｙ，キャリー変数Ｃが何れもｒ進数
で、 Ａ＝（ａg-1 ，ａg-2 ，…，ａ0 ）r ， Ｂ＝（ｂg-1 ，ｂg-2 ，…，ｂ0 ）r ， Ｎ′＝（ｎ′g-1 ，ｎ′g-2 ，…，ｎ′0 ）r ， Ｙ＝（ｙg ，ｙg-1 ，…，ｙ0 ）r ， Ｃ＝（ｃ1 ，ｃ0 ）r ， Ｒ＝ｒg ， ｒ＝２k とあらわされ、ｒ進１桁の一時変数tmp1，tmp2，tmp3，
tmp4とする場合、次に示すｉ，ｊの繰り返し処理により
ＡＢＲ-1mod Ｎを単精度×単精度の計算で求めることが
できる。
精度へ拡張したアルゴリズムＲＥＤＣ（Ａ×Ｂ）は次に
示すようになる。乗算する２数Ａ，Ｂ，パラメータ
Ｎ′，出力用変数Ｙ，キャリー変数Ｃが何れもｒ進数
で、 Ａ＝（ａg-1 ，ａg-2 ，…，ａ0 ）r ， Ｂ＝（ｂg-1 ，ｂg-2 ，…，ｂ0 ）r ， Ｎ′＝（ｎ′g-1 ，ｎ′g-2 ，…，ｎ′0 ）r ， Ｙ＝（ｙg ，ｙg-1 ，…，ｙ0 ）r ， Ｃ＝（ｃ1 ，ｃ0 ）r ， Ｒ＝ｒg ， ｒ＝２k とあらわされ、ｒ進１桁の一時変数tmp1，tmp2，tmp3，
tmp4とする場合、次に示すｉ，ｊの繰り返し処理により
ＡＢＲ-1mod Ｎを単精度×単精度の計算で求めることが
できる。
【００２５】 Ｙ＝０ for ｊ＝０ to ｇ−１ …………………………… （tmp2，tmp1）r ＝ｙ0 ＋ａi ・ｂj ｍ＝tmp1・ｎ′0 mod ｒ （tmp4，tmp1）r ＝tmp1＋ｍ・ｎ0 コア前処理 （ｃ1 ，ｃ0 ）r ＝tmp2＋tmp4 for ｉ＝０ to ｇ−１ …………………………… （tmp3，tmp2，tmp1）r ＝ｙi ＋（ｃ1 ，ｃ0 ）r ＋ａi ・ｂj （tmp4，ｙi-1 ）r ＝tmp1＋ｍ・ｎi コア処理 （ｃ1 ，ｃ0 ）r ＝tmp4＋（tmp3，tmp2）r next ｉ …………………………… （ｃ1 ，ｃ0 ）r ＝（ｃ1 ，ｃ0 ）r ＋ｙg ｙg-1 ＝ｃ0 コア後処理 ｙg ＝ｃ1 next ｊ …………………………… if Ｙ≧Ｎ then Ｙ＝Ｙ−Ｎ 補正処理 Ｙ＜Ｎ then return Ｙ
【００２６】ここで、（ ）r は、括弧内のｒ進数１桁
の変数を多重精度として扱うことを示している。tmp3，
ｃ1 はｒ進数１桁で表現しているが、内容は１ビットの
値である。出力用変数Ｙについて、計算に使用する値が
ｙi のとき、出力がｙi-1 に格納されるのは、アルゴリ
ズム３におけるＹ＝Ｙ／ｒの機能をこれにより実現して
いるためである。また、便宜上、外側のループをｊルー
プ、内側のループをｉループと呼び、ｊループの始めか
らｉループまでをコア前処理、ｉループ内の処理をコア
処理、ｉループの終わりからｊループの終わりまでをコ
ア後処理と呼ぶこととする。
の変数を多重精度として扱うことを示している。tmp3，
ｃ1 はｒ進数１桁で表現しているが、内容は１ビットの
値である。出力用変数Ｙについて、計算に使用する値が
ｙi のとき、出力がｙi-1 に格納されるのは、アルゴリ
ズム３におけるＹ＝Ｙ／ｒの機能をこれにより実現して
いるためである。また、便宜上、外側のループをｊルー
プ、内側のループをｉループと呼び、ｊループの始めか
らｉループまでをコア前処理、ｉループ内の処理をコア
処理、ｉループの終わりからｊループの終わりまでをコ
ア後処理と呼ぶこととする。
【００２７】図11は、上述したアルゴリズム４のコア処
理を実行する乗算剰余計算装置の構成図である。図11に
示す乗算剰余計算装置は、内部で乗算及び加算を行うα
積和回路51及びβ積和回路52と、乗算する一方の数Ａ：
（ａg-1 ，ａg-2 ，…，ａ0）を保持するＡレジスタ53
と、乗算する一方の数Ｂ：（ｂg-1 ，ｂg-2 ，…，
ｂ 0 ）を保持するＢレジスタ54と、剰余の法Ｎ：（ｎ
g-1 ，ｎg-2 ，…，ｎ0 ）を保持するＮレジスタ55と、
β積和回路52の出力の下位ｋビットを格納するＹレジス
タ56と、モンゴメリのパラータｍを保持するｍレジスタ
57と、α積和回路51の出力の上位（ｋ＋１）ビット及び
β積和回路52の出力の上位ｋビットを加算するキャリー
計算部としての加算回路58と、加算回路58の加算結果を
格納するＣレジスタ59と、ｊの値と０とを比較して出力
を選択する選択回路60とを有する。
理を実行する乗算剰余計算装置の構成図である。図11に
示す乗算剰余計算装置は、内部で乗算及び加算を行うα
積和回路51及びβ積和回路52と、乗算する一方の数Ａ：
（ａg-1 ，ａg-2 ，…，ａ0）を保持するＡレジスタ53
と、乗算する一方の数Ｂ：（ｂg-1 ，ｂg-2 ，…，
ｂ 0 ）を保持するＢレジスタ54と、剰余の法Ｎ：（ｎ
g-1 ，ｎg-2 ，…，ｎ0 ）を保持するＮレジスタ55と、
β積和回路52の出力の下位ｋビットを格納するＹレジス
タ56と、モンゴメリのパラータｍを保持するｍレジスタ
57と、α積和回路51の出力の上位（ｋ＋１）ビット及び
β積和回路52の出力の上位ｋビットを加算するキャリー
計算部としての加算回路58と、加算回路58の加算結果を
格納するＣレジスタ59と、ｊの値と０とを比較して出力
を選択する選択回路60とを有する。
【００２８】また、α積和回路51，β積和回路52の内部
構成を図12（ａ），（ｂ）に夫々示す。α積和回路51
は、Ａレジスタ53及びＢレジスタ54からの出力を乗算す
るｋビット乗算器511 と、ｋビット乗算器511 の出力及
び選択回路60（Ｙレジスタ56）の出力を加算する2kビッ
ト加算器512 と、2kビット加算器512 の出力及びＣレジ
スタ59の出力を加算する2k＋１ビット加算器513 とを有
する。β積和回路52は、Ｎレジスタ55及びｍレジスタ57
からの出力を乗算するｋビット乗算器521 と、ｋビット
乗算器521 の出力及びα積和回路51からの下位ｋビット
の出力を加算する2kビット加算器522 とを有する。
構成を図12（ａ），（ｂ）に夫々示す。α積和回路51
は、Ａレジスタ53及びＢレジスタ54からの出力を乗算す
るｋビット乗算器511 と、ｋビット乗算器511 の出力及
び選択回路60（Ｙレジスタ56）の出力を加算する2kビッ
ト加算器512 と、2kビット加算器512 の出力及びＣレジ
スタ59の出力を加算する2k＋１ビット加算器513 とを有
する。β積和回路52は、Ｎレジスタ55及びｍレジスタ57
からの出力を乗算するｋビット乗算器521 と、ｋビット
乗算器521 の出力及びα積和回路51からの下位ｋビット
の出力を加算する2kビット加算器522 とを有する。
【００２９】図13は、アルゴリズム４のコア処理の内容
を示す説明図である。α積和回路51内にて、Ａレジスタ
53の出力ａi （ｋビット）とＢレジスタ54の出力ｂ
j （ｋビット）とを乗算し、その乗算結果（２ｋビッ
ト）に、選択回路60（Ｙレジスタ56）の出力（ｋビッ
ト）とＣレジスタ59の出力（ｋ＋１ビット）とを加算す
る。なお、選択回路60は、ｊの値と０とを比較し、ｊの
値が０である場合にはα積和回路51へ０を出力し、ｊの
値が０でない場合にはＹレジスタ56の格納値ｙi をα積
和回路51へ出力する。α積和回路51は、その演算結果
（２ｋ＋１ビット）の上位（ｋ＋１）ビットを加算回路
58へ出力し、その下位ｋビットをβ積和回路52へ出力す
る。
を示す説明図である。α積和回路51内にて、Ａレジスタ
53の出力ａi （ｋビット）とＢレジスタ54の出力ｂ
j （ｋビット）とを乗算し、その乗算結果（２ｋビッ
ト）に、選択回路60（Ｙレジスタ56）の出力（ｋビッ
ト）とＣレジスタ59の出力（ｋ＋１ビット）とを加算す
る。なお、選択回路60は、ｊの値と０とを比較し、ｊの
値が０である場合にはα積和回路51へ０を出力し、ｊの
値が０でない場合にはＹレジスタ56の格納値ｙi をα積
和回路51へ出力する。α積和回路51は、その演算結果
（２ｋ＋１ビット）の上位（ｋ＋１）ビットを加算回路
58へ出力し、その下位ｋビットをβ積和回路52へ出力す
る。
【００３０】β積和回路52内にて、Ｎレジスタ55の出力
ｎi （ｋビット）とｍレジスタ57の出力（ｋビット）と
を乗算し、その乗算結果（２ｋビット）にα積和回路51
からの下位ｋビット出力を加算する。β積和回路52は、
その演算結果（２ｋビット）の上位ｋビットを加算回路
58へ出力し、その下位ｋビットをＹレジスタ56へ出力す
る。Ｙレジスタ56は、そのｋビットのデータを値ｙi-1
として格納する。
ｎi （ｋビット）とｍレジスタ57の出力（ｋビット）と
を乗算し、その乗算結果（２ｋビット）にα積和回路51
からの下位ｋビット出力を加算する。β積和回路52は、
その演算結果（２ｋビット）の上位ｋビットを加算回路
58へ出力し、その下位ｋビットをＹレジスタ56へ出力す
る。Ｙレジスタ56は、そのｋビットのデータを値ｙi-1
として格納する。
【００３１】加算回路58は、α積和回路51からの出力
（ｋ＋１ビット）とβ積和回路52からの出力（ｋビッ
ト）とを加算し、その加算結果（ｋ＋１ビット）をＣレ
ジスタ59へ出力する。Ｃレジスタ59は、これを格納す
る。
（ｋ＋１ビット）とβ積和回路52からの出力（ｋビッ
ト）とを加算し、その加算結果（ｋ＋１ビット）をＣレ
ジスタ59へ出力する。Ｃレジスタ59は、これを格納す
る。
【００３２】
【発明が解決しようとする課題】上述したような従来の
乗算剰余計算装置の構成では、２つの乗算を同一の繰り
返しループで行えるが、Ｃレジスタ59から出力される次
ループへのキャリーが（ｋ＋１）ビットとなり、そのた
めα積和回路51の出力が（２ｋ＋１）ビットとなってし
まっており、１つ目の積和回路（α積和回路51）の構成
を単純化できないという問題がある。
乗算剰余計算装置の構成では、２つの乗算を同一の繰り
返しループで行えるが、Ｃレジスタ59から出力される次
ループへのキャリーが（ｋ＋１）ビットとなり、そのた
めα積和回路51の出力が（２ｋ＋１）ビットとなってし
まっており、１つ目の積和回路（α積和回路51）の構成
を単純化できないという問題がある。
【００３３】また、キャリー計算部である加算回路58に
おいて、次回演算用のキャリーが２つのα積和回路51及
びβ積和回路52での演算結果に基づいて計算されるた
め、２つ目の積和回路（β積和回路52）での演算が終了
しなければ、次回の１つ目の積和回路（α積和回路51）
での演算を行うことができず、処理能率が悪いという問
題がある。
おいて、次回演算用のキャリーが２つのα積和回路51及
びβ積和回路52での演算結果に基づいて計算されるた
め、２つ目の積和回路（β積和回路52）での演算が終了
しなければ、次回の１つ目の積和回路（α積和回路51）
での演算を行うことができず、処理能率が悪いという問
題がある。
【００３４】本発明は斯かる事情に鑑みてなされたもの
であり、１つ目の積和回路への次回演算用のキャリーを
ｋビットにすることにより、積和回路の構成を単純化す
ることができ、また、これによりＤＳＰ（Digital Sign
al Processor），マイクロコントローラ等の上のソフト
ウェアとして実現が容易になるモンゴメリ法による乗算
剰余計算装置を提供することを目的とする。
であり、１つ目の積和回路への次回演算用のキャリーを
ｋビットにすることにより、積和回路の構成を単純化す
ることができ、また、これによりＤＳＰ（Digital Sign
al Processor），マイクロコントローラ等の上のソフト
ウェアとして実現が容易になるモンゴメリ法による乗算
剰余計算装置を提供することを目的とする。
【００３５】本発明の他の目的は、キャリーの伝搬を各
積和回路でのループ内に押さえることにより、２つの積
和回路での演算を独立して行え、つまり、２つ目の積和
回路での積和を行っている間に１つ目の積和回路で次回
の積和を行え、これによりパイプライン処理が可能にな
るモンゴメリ法による乗算剰余計算装置を提供すること
にある。
積和回路でのループ内に押さえることにより、２つの積
和回路での演算を独立して行え、つまり、２つ目の積和
回路での積和を行っている間に１つ目の積和回路で次回
の積和を行え、これによりパイプライン処理が可能にな
るモンゴメリ法による乗算剰余計算装置を提供すること
にある。
【００３６】
【課題を解決するための手段】請求項１に係るモンゴメ
リ法による乗算剰余計算装置（第１発明）は、モンゴメ
リのアルゴリズムを用いて乗算剰余計算を行う装置にお
いて、積和演算を行いその演算結果を上位ｋビットと下
位ｋビットとに分けて出力する第１積和回路と、積和演
算を行いその演算結果を上位ｋビットと下位ｋビットと
に分けて出力する第２積和回路と、加算演算を行いその
演算結果を上位１ビットと下位ｋビットとに分けて出力
する加算回路と、乗算される２数を保持する第１及び第
２レジスタと、前記第２積和回路の下位ｋビット出力を
保持し、前記第２積和回路のその次の回の下位ｋビット
出力を格納する第３レジスタと、前記加算回路の下位ｋ
ビット出力を保持し、前記加算回路のその次の回の下位
ｋビット出力を格納する第４レジスタと、剰余の法を保
持する第５レジスタと、モンゴメリのアルゴリズムにお
けるパラメータの値を保持する第６レジスタと、前記加
算回路の上位１ビット出力を保持し、前記加算回路のそ
の次の回の上位１ビット出力を格納する第７レジスタと
を備え、前記第１積和回路は、前記第１及び第２レジス
タに保持された２数の所定ビットの値を乗算し、その乗
算結果に前記第３レジスタに保持された数の所定ビット
の値及び前記第４レジスタに保持された値を加算する演
算を行い、前記第２積和回路は、前記第５レジスタに保
持された数の所定ビットの値と前記第６レジスタに保持
された値とを乗算し、その乗算結果に前記第１積和回路
の下位ｋビット出力を加算する演算を行い、前記加算回
路は、前記第１積和回路の上位ｋビット出力と前記第２
積和回路の上位ｋビット出力と前記第７レジスタに保持
された値とを加算する演算を行うように構成したことを
特徴とする。
リ法による乗算剰余計算装置（第１発明）は、モンゴメ
リのアルゴリズムを用いて乗算剰余計算を行う装置にお
いて、積和演算を行いその演算結果を上位ｋビットと下
位ｋビットとに分けて出力する第１積和回路と、積和演
算を行いその演算結果を上位ｋビットと下位ｋビットと
に分けて出力する第２積和回路と、加算演算を行いその
演算結果を上位１ビットと下位ｋビットとに分けて出力
する加算回路と、乗算される２数を保持する第１及び第
２レジスタと、前記第２積和回路の下位ｋビット出力を
保持し、前記第２積和回路のその次の回の下位ｋビット
出力を格納する第３レジスタと、前記加算回路の下位ｋ
ビット出力を保持し、前記加算回路のその次の回の下位
ｋビット出力を格納する第４レジスタと、剰余の法を保
持する第５レジスタと、モンゴメリのアルゴリズムにお
けるパラメータの値を保持する第６レジスタと、前記加
算回路の上位１ビット出力を保持し、前記加算回路のそ
の次の回の上位１ビット出力を格納する第７レジスタと
を備え、前記第１積和回路は、前記第１及び第２レジス
タに保持された２数の所定ビットの値を乗算し、その乗
算結果に前記第３レジスタに保持された数の所定ビット
の値及び前記第４レジスタに保持された値を加算する演
算を行い、前記第２積和回路は、前記第５レジスタに保
持された数の所定ビットの値と前記第６レジスタに保持
された値とを乗算し、その乗算結果に前記第１積和回路
の下位ｋビット出力を加算する演算を行い、前記加算回
路は、前記第１積和回路の上位ｋビット出力と前記第２
積和回路の上位ｋビット出力と前記第７レジスタに保持
された値とを加算する演算を行うように構成したことを
特徴とする。
【００３７】請求項２に係るモンゴメリ法による乗算剰
余計算装置は、請求項１において、前記第１積和回路
は、前記第１及び第２レジスタに保持された２数の所定
ビットの値を乗算し、その乗算結果に前記第３レジスタ
に保持された数の所定ビットの値を加算し、その加算結
果に前記第４レジスタに保持された値を加算するように
構成したことを特徴とする。
余計算装置は、請求項１において、前記第１積和回路
は、前記第１及び第２レジスタに保持された２数の所定
ビットの値を乗算し、その乗算結果に前記第３レジスタ
に保持された数の所定ビットの値を加算し、その加算結
果に前記第４レジスタに保持された値を加算するように
構成したことを特徴とする。
【００３８】請求項３に係るモンゴメリ法による乗算剰
余計算装置は、請求項１において、前記第１積和回路
は、前記第１及び第２レジスタに保持された２数の所定
ビットの値を乗算し、その乗算結果に前記第４レジスタ
に保持された値を加算し、その加算結果に前記第３レジ
スタに保持された数の所定ビットの値を加算するように
構成したことを特徴とする。
余計算装置は、請求項１において、前記第１積和回路
は、前記第１及び第２レジスタに保持された２数の所定
ビットの値を乗算し、その乗算結果に前記第４レジスタ
に保持された値を加算し、その加算結果に前記第３レジ
スタに保持された数の所定ビットの値を加算するように
構成したことを特徴とする。
【００３９】請求項４に係るモンゴメリ法による乗算剰
余計算装置（第２発明）は、モンゴメリのアルゴリズム
を用いて乗算剰余計算を行う装置において、積和演算を
行いその演算結果を上位ｋビットと下位ｋビットとに分
けて出力する第１積和回路と、積和演算を行いその演算
結果を上位ｋビットと下位ｋビットとに分けて出力する
第２積和回路と、乗算される２数を保持する第１及び第
２レジスタと、前記第２積和回路の下位ｋビット出力を
保持し、前記第２積和回路のその次の回の下位ｋビット
出力を格納する第３レジスタと、前記第１積和回路の上
位ｋビット出力を保持し、前記第１積和回路のその次の
回の上位ｋビット出力を格納する第４レジスタと、剰余
の法を保持する第５レジスタと、モンゴメリのアルゴリ
ズムにおけるパラメータの値を保持する第６レジスタ
と、前記第２積和回路の上位ｋビット出力を保持し、前
記第２積和回路のその次の回の上位ｋビット出力を格納
する第７レジスタとを備え、前記第１積和回路は、前記
第１及び第２レジスタに保持された２数の所定ビットの
値を乗算し、その乗算結果に前記第３レジスタに保持さ
れた数の所定ビットの値及び前記第４レジスタに保持さ
れた値を加算する演算を行い、前記第２積和回路は、前
記第５レジスタに保持された数の所定ビットの値と前記
第６レジスタに保持された値とを乗算し、その乗算結果
に前記第１積和回路の下位ｋビット出力及び前記第７レ
ジスタに保持された値を加算する演算を行うように構成
したことを特徴とする。
余計算装置（第２発明）は、モンゴメリのアルゴリズム
を用いて乗算剰余計算を行う装置において、積和演算を
行いその演算結果を上位ｋビットと下位ｋビットとに分
けて出力する第１積和回路と、積和演算を行いその演算
結果を上位ｋビットと下位ｋビットとに分けて出力する
第２積和回路と、乗算される２数を保持する第１及び第
２レジスタと、前記第２積和回路の下位ｋビット出力を
保持し、前記第２積和回路のその次の回の下位ｋビット
出力を格納する第３レジスタと、前記第１積和回路の上
位ｋビット出力を保持し、前記第１積和回路のその次の
回の上位ｋビット出力を格納する第４レジスタと、剰余
の法を保持する第５レジスタと、モンゴメリのアルゴリ
ズムにおけるパラメータの値を保持する第６レジスタ
と、前記第２積和回路の上位ｋビット出力を保持し、前
記第２積和回路のその次の回の上位ｋビット出力を格納
する第７レジスタとを備え、前記第１積和回路は、前記
第１及び第２レジスタに保持された２数の所定ビットの
値を乗算し、その乗算結果に前記第３レジスタに保持さ
れた数の所定ビットの値及び前記第４レジスタに保持さ
れた値を加算する演算を行い、前記第２積和回路は、前
記第５レジスタに保持された数の所定ビットの値と前記
第６レジスタに保持された値とを乗算し、その乗算結果
に前記第１積和回路の下位ｋビット出力及び前記第７レ
ジスタに保持された値を加算する演算を行うように構成
したことを特徴とする。
【００４０】請求項５に係るモンゴメリ法による乗算剰
余計算装置は、請求項４において、前記第１積和回路
は、前記第１及び第２レジスタに保持された２数の所定
ビットの値を乗算し、その乗算結果に前記第３レジスタ
に保持された数の所定ビットの値を加算し、その加算結
果に前記第４レジスタに保持された値を加算するように
構成したことを特徴とする。
余計算装置は、請求項４において、前記第１積和回路
は、前記第１及び第２レジスタに保持された２数の所定
ビットの値を乗算し、その乗算結果に前記第３レジスタ
に保持された数の所定ビットの値を加算し、その加算結
果に前記第４レジスタに保持された値を加算するように
構成したことを特徴とする。
【００４１】請求項６に係るモンゴメリ法による乗算剰
余計算装置は、請求項４において、前記第１積和回路
は、前記第１及び第２レジスタに保持された２数の所定
ビットの値を乗算し、その乗算結果に前記第４レジスタ
に保持された値を加算し、その加算結果に前記第３レジ
スタに保持された数の所定ビットの値を加算するように
構成したことを特徴とする。
余計算装置は、請求項４において、前記第１積和回路
は、前記第１及び第２レジスタに保持された２数の所定
ビットの値を乗算し、その乗算結果に前記第４レジスタ
に保持された値を加算し、その加算結果に前記第３レジ
スタに保持された数の所定ビットの値を加算するように
構成したことを特徴とする。
【００４２】請求項７に係るモンゴメリ法による乗算剰
余計算装置は、請求項４において、前記第２積和回路
は、前記第５レジスタに保持された数の所定ビットの値
と前記第６レジスタに保持された値とを乗算し、その乗
算結果に前記第１積和回路の下位ｋビット出力を加算
し、その加算結果に前記第７レジスタに保持された値を
加算するように構成したことを特徴とする。
余計算装置は、請求項４において、前記第２積和回路
は、前記第５レジスタに保持された数の所定ビットの値
と前記第６レジスタに保持された値とを乗算し、その乗
算結果に前記第１積和回路の下位ｋビット出力を加算
し、その加算結果に前記第７レジスタに保持された値を
加算するように構成したことを特徴とする。
【００４３】請求項８に係るモンゴメリ法による乗算剰
余計算装置は、請求項４において、前記第２積和回路
は、前記第５レジスタに保持された数の所定ビットの値
と前記第６レジスタに保持された値とを乗算し、その乗
算結果に前記第７レジスタに保持された値を加算し、そ
の加算結果に前記第１積和回路の下位ｋビット出力を加
算するように構成したことを特徴とする。
余計算装置は、請求項４において、前記第２積和回路
は、前記第５レジスタに保持された数の所定ビットの値
と前記第６レジスタに保持された値とを乗算し、その乗
算結果に前記第７レジスタに保持された値を加算し、そ
の加算結果に前記第１積和回路の下位ｋビット出力を加
算するように構成したことを特徴とする。
【００４４】請求項９に係るモンゴメリ法による乗算剰
余計算装置は、請求項４〜８の何れかにおいて、前記第
２積和回路による演算中に、前記第１積和回路によりそ
の次の回の演算を行うように構成したことを特徴とす
る。
余計算装置は、請求項４〜８の何れかにおいて、前記第
２積和回路による演算中に、前記第１積和回路によりそ
の次の回の演算を行うように構成したことを特徴とす
る。
【００４５】請求項10に係るモンゴメリ法による乗算剰
余計算装置は、暗号化／復号化のためのモンゴンメリ法
による乗算剰余計算を行う装置において、乗算演算を行
う第１積和手段と、モンゴンメリ剰余演算を行う第２積
和手段とを備え、前記第１積和手段の出力を前記第２積
和手段の入力とする構成を有し、前記第２積和手段が演
算を行う間、前記第１積和手段で次の回の演算を行うよ
うに、パイプライン処理すべく構成したことを特徴とす
る。
余計算装置は、暗号化／復号化のためのモンゴンメリ法
による乗算剰余計算を行う装置において、乗算演算を行
う第１積和手段と、モンゴンメリ剰余演算を行う第２積
和手段とを備え、前記第１積和手段の出力を前記第２積
和手段の入力とする構成を有し、前記第２積和手段が演
算を行う間、前記第１積和手段で次の回の演算を行うよ
うに、パイプライン処理すべく構成したことを特徴とす
る。
【００４６】請求項11に係るモンゴメリ法による乗算剰
余計算装置は、請求項10において、前記第１積和手段及
び第２積和手段にあって、各自身の上位出力を各自身の
次の回のキャリア入力とするようにしたことを特徴とす
る。
余計算装置は、請求項10において、前記第１積和手段及
び第２積和手段にあって、各自身の上位出力を各自身の
次の回のキャリア入力とするようにしたことを特徴とす
る。
【００４７】請求項12に係るモンゴメリ法による乗算剰
余計算装置は、請求項10において、前記第１積和手段及
び第２積和手段における演算量が等しいことを特徴とす
る。
余計算装置は、請求項10において、前記第１積和手段及
び第２積和手段における演算量が等しいことを特徴とす
る。
【００４８】請求項13に係るモンゴメリ法による乗算剰
余計算装置は、請求項10において、前記第１積和手段及
び第２積和手段は、２つのｋビットの数を乗算する手段
と、その乗算結果に２つのｋビットの数を加算する手段
とを有することを特徴とする。
余計算装置は、請求項10において、前記第１積和手段及
び第２積和手段は、２つのｋビットの数を乗算する手段
と、その乗算結果に２つのｋビットの数を加算する手段
とを有することを特徴とする。
【００４９】第１発明の乗算剰余計算装置では、従来例
において問題となっている（ｋ＋１）ビットのキャリー
を上位１ビットと下位ｋビットとに分離し、その下位ｋ
ビットは１つのキャリーとして従来例と同様に１つ目の
積和回路に戻し、その上位１ビットはもう１つのキャリ
ーとして、キャリー計算用の加算回路に戻す。この構成
をとることにより、１つ目の積和回路の構成の単純化を
図れる。
において問題となっている（ｋ＋１）ビットのキャリー
を上位１ビットと下位ｋビットとに分離し、その下位ｋ
ビットは１つのキャリーとして従来例と同様に１つ目の
積和回路に戻し、その上位１ビットはもう１つのキャリ
ーとして、キャリー計算用の加算回路に戻す。この構成
をとることにより、１つ目の積和回路の構成の単純化を
図れる。
【００５０】第２発明の乗算剰余計算装置では、２つの
積和回路から出力される上位データを加算するのではな
く、各積和回路におけるキャリー用のレジスタを各別に
設けて自身の積和回路にキャリーを戻す構成とすること
により、第１発明と同様に１つ目の積和回路の構成の単
純化を図れると共に、更に各積和回路のキャリー処理が
閉じているので、２つ目の積和回路の動作中に、１つ目
の積和回路の次回の動作が可能となる。
積和回路から出力される上位データを加算するのではな
く、各積和回路におけるキャリー用のレジスタを各別に
設けて自身の積和回路にキャリーを戻す構成とすること
により、第１発明と同様に１つ目の積和回路の構成の単
純化を図れると共に、更に各積和回路のキャリー処理が
閉じているので、２つ目の積和回路の動作中に、１つ目
の積和回路の次回の動作が可能となる。
【００５１】
【発明の実施の形態】以下、本発明をその実施の形態を
示す図面を参照して具体的に説明する。 （第１発明）１つ目の積和回路へのキャリーをｋビット
にした第１発明について説明する。第１発明では、１つ
目の積和回路の出力と２つ目の積和回路の出力との加算
結果である（ｋ＋１）ビットのキャリーを上位１ビット
と下位ｋビットとに分離し、その下位ｋビットはキャリ
ー変数ｃ1 として１つ目の積和回路に戻し、その上位１
ビットはもう１つのキャリー変数ｃ2 として、キャリー
計算用の加算回路に戻す。この場合のアルゴリズム５を
以下に示す。
示す図面を参照して具体的に説明する。 （第１発明）１つ目の積和回路へのキャリーをｋビット
にした第１発明について説明する。第１発明では、１つ
目の積和回路の出力と２つ目の積和回路の出力との加算
結果である（ｋ＋１）ビットのキャリーを上位１ビット
と下位ｋビットとに分離し、その下位ｋビットはキャリ
ー変数ｃ1 として１つ目の積和回路に戻し、その上位１
ビットはもう１つのキャリー変数ｃ2 として、キャリー
計算用の加算回路に戻す。この場合のアルゴリズム５を
以下に示す。
【００５２】（アルゴリズム５）乗算する２数Ａ，Ｂ，
パラメータＮ′，出力用変数Ｙが何れもｒ進数で、 Ａ＝（ａg-1 ，ａg-2 ，…，ａ0 ）r ， Ｂ＝（ｂg-1 ，ｂg-2 ，…，ｂ0 ）r ， Ｎ′＝（ｎ′g-1 ，ｎ′g-2 ，…，ｎ′0 ）r ， Ｙ＝（ｙg ，ｙg-1 ，…，ｙ0 ）r ， Ｒ＝ｒg ， ｒ＝２k とあらわされ、ｒ進１桁の一時変数tmp1，tmp2，tmp4，
キャリー変数ｃ1 ，ｃ2とする場合、次に示すｉ，ｊの
繰り返し処理によりＡＢＲ-1mod Ｎを単精度×単精度の
計算として求めることができる。
パラメータＮ′，出力用変数Ｙが何れもｒ進数で、 Ａ＝（ａg-1 ，ａg-2 ，…，ａ0 ）r ， Ｂ＝（ｂg-1 ，ｂg-2 ，…，ｂ0 ）r ， Ｎ′＝（ｎ′g-1 ，ｎ′g-2 ，…，ｎ′0 ）r ， Ｙ＝（ｙg ，ｙg-1 ，…，ｙ0 ）r ， Ｒ＝ｒg ， ｒ＝２k とあらわされ、ｒ進１桁の一時変数tmp1，tmp2，tmp4，
キャリー変数ｃ1 ，ｃ2とする場合、次に示すｉ，ｊの
繰り返し処理によりＡＢＲ-1mod Ｎを単精度×単精度の
計算として求めることができる。
【００５３】 Ｙ＝０ for ｊ＝０ to ｇ−１ …………………………… （tmp2，tmp1）r ＝ｙ0 ＋ａi ・ｂj ｍ＝tmp1・ｎ′0 mod ｒ （tmp4，tmp1）r ＝tmp1＋ｍ・ｎ0 コア前処理 （ｃ2 ，ｃ1 ）r ＝tmp2＋tmp4 for ｉ＝１ to ｇ−１ …………………………… （tmp2，tmp1）r ＝ｙi ＋ｃ1 ＋ａi ・ｂj （tmp4，ｙi-1 ）r ＝tmp1＋ｍ・ｎi コア処理 （ｃ2 ，ｃ1 ）r ＝tmp4＋tmp2＋ｃ2 next ｉ …………………………… （ｃ2 ，ｃ1 ）r ＝（ｃ2 ，ｃ1 ）r ＋ｙg ｙg-1 ＝ｃ1 コア後処理 ｙg ＝ｃ2 next ｊ …………………………… if Ｙ≧Ｎ then Ｙ＝Ｙ−Ｎ 補正処理 Ｙ＜Ｎ then return Ｙ ここで、（ ）r は、括弧内のｒ進数１桁の変数を多重
精度として扱うことを示している。またキャリー変数ｃ
2 はｒ進数１桁で表現しているが、内容は１ビットの値
である。
精度として扱うことを示している。またキャリー変数ｃ
2 はｒ進数１桁で表現しているが、内容は１ビットの値
である。
【００５４】図１は、上述したアルゴリズム５のコア処
理を実行する乗算剰余計算装置の構成図である。図１に
示す乗算剰余計算装置は、内部で乗算及び加算を行う第
１積和回路１及び第２積和回路２と、乗算する一方の数
Ａ：（ａg-1 ，ａg-2 ，…，ａ0 ）を保持する第１レジ
スタとしてのＡレジスタ３と、乗算する一方の数Ｂ：
（ｂg-1 ，ｂg-2 ，…，ｂ0 ）を保持する第２レジスタ
としてのＢレジスタ４と、第２積和回路２の前回の下位
ｋビット出力を保持し次回の下位ｋビット出力を格納す
る第３レジスタとしてのＹレジスタ５と、キャリー変数
ｃ1 を保持する第４レジスタとしてのｃ1 レジスタ６
と、剰余の法Ｎ：（ｎg-1 ，ｎg-2 ，…，ｎ 0 ）を保持
する第５レジスタとしてのＮレジスタ７と、モンゴメリ
アルゴリズムにおけるパラータｍを保持する第６レジス
タとしてのｍレジスタ８と、キャリー変数ｃ2 を保持す
る第７レジスタとしてのｃ2 レジスタ９と、第１積和回
路１の上位ｋビット出力，第２積和回路２の上位ｋビッ
ト出力及びｃ2 レジスタ９の出力を加算するキャリー計
算部としての加算回路10と、ｊの値と０とを比較してそ
の出力を選択する選択回路11とを有する。
理を実行する乗算剰余計算装置の構成図である。図１に
示す乗算剰余計算装置は、内部で乗算及び加算を行う第
１積和回路１及び第２積和回路２と、乗算する一方の数
Ａ：（ａg-1 ，ａg-2 ，…，ａ0 ）を保持する第１レジ
スタとしてのＡレジスタ３と、乗算する一方の数Ｂ：
（ｂg-1 ，ｂg-2 ，…，ｂ0 ）を保持する第２レジスタ
としてのＢレジスタ４と、第２積和回路２の前回の下位
ｋビット出力を保持し次回の下位ｋビット出力を格納す
る第３レジスタとしてのＹレジスタ５と、キャリー変数
ｃ1 を保持する第４レジスタとしてのｃ1 レジスタ６
と、剰余の法Ｎ：（ｎg-1 ，ｎg-2 ，…，ｎ 0 ）を保持
する第５レジスタとしてのＮレジスタ７と、モンゴメリ
アルゴリズムにおけるパラータｍを保持する第６レジス
タとしてのｍレジスタ８と、キャリー変数ｃ2 を保持す
る第７レジスタとしてのｃ2 レジスタ９と、第１積和回
路１の上位ｋビット出力，第２積和回路２の上位ｋビッ
ト出力及びｃ2 レジスタ９の出力を加算するキャリー計
算部としての加算回路10と、ｊの値と０とを比較してそ
の出力を選択する選択回路11とを有する。
【００５５】また、第１積和回路１，第２積和回路２の
内部構成を図２（ａ），（ｂ）に夫々示す。第１積和回
路１は、ｋビット乗算器101 と2kビット加算器102 と2k
ビット加算器103 とを有する。ｋビット乗算器101 は、
Ａレジスタ３及びＢレジスタ４からの出力を乗算し、2k
ビット加算器102 は、ｋビット乗算器101 の出力と選択
回路11（Ｙレジスタ５）の出力とを加算し、2kビット加
算器103 は、2kビット加算器102 の出力とｃ1 レジスタ
６の出力とを加算する。なお、図２（ａ）に示す構成例
では、乗算結果に選択回路11（Ｙレジスタ５）の出力を
先に加算し、その後にｃ1 レジスタ６の出力を加算する
ようになっているが、これとは逆に、先にｃ1 レジスタ
６の出力、その後に選択回路11（Ｙレジスタ５）の出力
を加算するように構成しても良い。
内部構成を図２（ａ），（ｂ）に夫々示す。第１積和回
路１は、ｋビット乗算器101 と2kビット加算器102 と2k
ビット加算器103 とを有する。ｋビット乗算器101 は、
Ａレジスタ３及びＢレジスタ４からの出力を乗算し、2k
ビット加算器102 は、ｋビット乗算器101 の出力と選択
回路11（Ｙレジスタ５）の出力とを加算し、2kビット加
算器103 は、2kビット加算器102 の出力とｃ1 レジスタ
６の出力とを加算する。なお、図２（ａ）に示す構成例
では、乗算結果に選択回路11（Ｙレジスタ５）の出力を
先に加算し、その後にｃ1 レジスタ６の出力を加算する
ようになっているが、これとは逆に、先にｃ1 レジスタ
６の出力、その後に選択回路11（Ｙレジスタ５）の出力
を加算するように構成しても良い。
【００５６】第２積和回路２は、Ｎレジスタ７及びｍレ
ジスタ８からの出力を乗算するｋビット乗算器201 と、
ｋビット乗算器201 の出力及び第１積和回路１からの下
位ｋビットの出力を加算する2kビット加算器202 とを有
する。
ジスタ８からの出力を乗算するｋビット乗算器201 と、
ｋビット乗算器201 の出力及び第１積和回路１からの下
位ｋビットの出力を加算する2kビット加算器202 とを有
する。
【００５７】図３は、アルゴリズム５のコア処理の内容
を示す説明図である。第１積和回路１内にて、Ａレジス
タ３の出力ａi （ｋビット）とＢレジスタ４の出力ｂj
（ｋビット）とを乗算し、その乗算結果（２ｋビット）
に、選択回路11（Ｙレジスタ５）の出力（ｋビット）と
ｃ1 レジスタ６の出力（ｋビット）とを加算する。な
お、選択回路11は、ｊの値と０とを比較し、ｊの値が０
である場合には第１積和回路１へ０を出力し、ｊの値が
０でない場合にはＹレジスタ５の格納値ｙi を第１積和
回路１へ出力する。第１積和回路１は、その演算結果
（２ｋビット）の上位ｋビットを加算回路10へ出力し、
その下位ｋビットを第２積和回路２へ出力する。
を示す説明図である。第１積和回路１内にて、Ａレジス
タ３の出力ａi （ｋビット）とＢレジスタ４の出力ｂj
（ｋビット）とを乗算し、その乗算結果（２ｋビット）
に、選択回路11（Ｙレジスタ５）の出力（ｋビット）と
ｃ1 レジスタ６の出力（ｋビット）とを加算する。な
お、選択回路11は、ｊの値と０とを比較し、ｊの値が０
である場合には第１積和回路１へ０を出力し、ｊの値が
０でない場合にはＹレジスタ５の格納値ｙi を第１積和
回路１へ出力する。第１積和回路１は、その演算結果
（２ｋビット）の上位ｋビットを加算回路10へ出力し、
その下位ｋビットを第２積和回路２へ出力する。
【００５８】第２積和回路２内にて、Ｎレジスタ７の出
力ｎi （ｋビット）とｍレジスタ８の出力（ｋビット）
とを乗算し、その乗算結果（２ｋビット）に、第１積和
回路１からの出力下位ｋビットを加算する。第２積和回
路２は、その演算結果（２ｋビット）の上位ｋビットを
加算回路10へ出力し、その下位ｋビットをＹレジスタ５
へ出力する。Ｙレジスタ５は、そのｋビットのデータを
値ｙi-1 として格納する。
力ｎi （ｋビット）とｍレジスタ８の出力（ｋビット）
とを乗算し、その乗算結果（２ｋビット）に、第１積和
回路１からの出力下位ｋビットを加算する。第２積和回
路２は、その演算結果（２ｋビット）の上位ｋビットを
加算回路10へ出力し、その下位ｋビットをＹレジスタ５
へ出力する。Ｙレジスタ５は、そのｋビットのデータを
値ｙi-1 として格納する。
【００５９】加算回路10は、第１積和回路１からの出力
（ｋビット）と第２積和回路２からの出力（ｋビット）
とｃ2 レジスタ９からの出力（１ビット）とを加算す
る。そして、次回の演算用として、その加算結果（ｋ＋
１ビット）の上位１ビットをｃ2 レジスタ９へ、その下
位ｋビットをｃ1 レジスタ６へ夫々出力する。各ｃ1 レ
ジスタ６，ｃ2 レジスタ９は、これを格納する。
（ｋビット）と第２積和回路２からの出力（ｋビット）
とｃ2 レジスタ９からの出力（１ビット）とを加算す
る。そして、次回の演算用として、その加算結果（ｋ＋
１ビット）の上位１ビットをｃ2 レジスタ９へ、その下
位ｋビットをｃ1 レジスタ６へ夫々出力する。各ｃ1 レ
ジスタ６，ｃ2 レジスタ９は、これを格納する。
【００６０】（第２発明）キャリー用のレジスタを各積
和回路毎に設けた第２発明について説明する。第２発明
では、各積和回路におけるキャリー用のレジスタを各別
に設けて自身の積和回路にキャリー変数を戻す構成とす
る。このアルゴリズム６を以下に示す。
和回路毎に設けた第２発明について説明する。第２発明
では、各積和回路におけるキャリー用のレジスタを各別
に設けて自身の積和回路にキャリー変数を戻す構成とす
る。このアルゴリズム６を以下に示す。
【００６１】（アルゴリズム６）乗算する２数Ａ，Ｂ，
パラメータＮ′，出力用変数Ｙが何れもｒ進数で、 Ａ＝（ａg-1 ，ａg-2 ，…，ａ0 ）r ， Ｂ＝（ｂg-1 ，ｂg-2 ，…，ｂ0 ）r ， Ｎ′＝（ｎ′g-1 ，ｎ′g-2 ，…，ｎ′0 ）r ， Ｙ＝（ｙg ，ｙg-1 ，…，ｙ0 ）r ， Ｒ＝ｒg ， ｒ＝２k とあらわされ、ｒ進１桁の一時変数tmp1，キャリー変数
ｃ3 ，ｃ4 とする場合、次に示すｉ，ｊの繰り返し処理
によりＡＢＲ-1mod Ｎを単精度×単精度の計算として求
めることができる。
パラメータＮ′，出力用変数Ｙが何れもｒ進数で、 Ａ＝（ａg-1 ，ａg-2 ，…，ａ0 ）r ， Ｂ＝（ｂg-1 ，ｂg-2 ，…，ｂ0 ）r ， Ｎ′＝（ｎ′g-1 ，ｎ′g-2 ，…，ｎ′0 ）r ， Ｙ＝（ｙg ，ｙg-1 ，…，ｙ0 ）r ， Ｒ＝ｒg ， ｒ＝２k とあらわされ、ｒ進１桁の一時変数tmp1，キャリー変数
ｃ3 ，ｃ4 とする場合、次に示すｉ，ｊの繰り返し処理
によりＡＢＲ-1mod Ｎを単精度×単精度の計算として求
めることができる。
【００６２】 Ｙ＝０ for ｊ＝０ to ｇ−１ …………………………… （ｃ3 ，tmp1）r ＝ｙ0 ＋ａi ・ｂj ｍ＝tmp1・ｎ′0 mod ｒ コア前処理 （ｃ4 ，tmp1）r ＝tmp1＋ｍ・ｎ0 for ｉ＝１ to ｇ−１ …………………………… （ｃ3 ，tmp1）r ＝ｙi ＋ｃ3 ＋ａi ・ｂj （ｃ4 ，ｙi-1 ）r ＝tmp1＋ｍ・ｎi コア処理 next ｉ …………………………… （ｃ4 ，ｃ3 ）r ＝ｃ3 ＋ｃ4 ＋ｙg ｙg-1 ＝ｃ3 コア後処理 ｙg ＝ｃ4 next ｊ …………………………… if Ｙ≧Ｎ then Ｙ＝Ｙ−Ｎ 補正処理 Ｙ＜Ｎ then return Ｙ
【００６３】図４は、上述したアルゴリズム６のコア処
理を実行する乗算剰余計算装置の構成図である。図４に
示す乗算剰余計算装置は、内部で乗算及び加算を行う第
３積和回路21及び第４積和回路22と、図１に示すものと
同様の第１レジスタとしてのＡレジスタ３，第２レジス
タとしてのＢレジスタ４，第３レジスタとしてのＹレジ
スタ５，第５レジスタとしてのＮレジスタ７，第６レジ
スタとしてのｍレジスタ８及び選択回路11と、キャリー
変数ｃ3 を保持する第４レジスタとしてのｃ3レジスタ2
6と、キャリー変数ｃ4 を保持する第７レジスタとして
のｃ4 レジスタ29とを有する。
理を実行する乗算剰余計算装置の構成図である。図４に
示す乗算剰余計算装置は、内部で乗算及び加算を行う第
３積和回路21及び第４積和回路22と、図１に示すものと
同様の第１レジスタとしてのＡレジスタ３，第２レジス
タとしてのＢレジスタ４，第３レジスタとしてのＹレジ
スタ５，第５レジスタとしてのＮレジスタ７，第６レジ
スタとしてのｍレジスタ８及び選択回路11と、キャリー
変数ｃ3 を保持する第４レジスタとしてのｃ3レジスタ2
6と、キャリー変数ｃ4 を保持する第７レジスタとして
のｃ4 レジスタ29とを有する。
【００６４】なお、第３積和回路21及び第４積和回路22
の内部構成は、図２（ａ）に示す第１積和回路１の内部
構成と同じであり、各積和回路21及び22は、ｋビット乗
算器101 と2kビット加算器102 と2kビット加算器103 と
から構成されている。
の内部構成は、図２（ａ）に示す第１積和回路１の内部
構成と同じであり、各積和回路21及び22は、ｋビット乗
算器101 と2kビット加算器102 と2kビット加算器103 と
から構成されている。
【００６５】第３積和回路21のｋビット乗算器101 は、
Ａレジスタ３及びＢレジスタ４からの出力を乗算し、2k
ビット加算器102 は、ｋビット乗算器101 の出力と選択
回路11（Ｙレジスタ５）の出力とを加算し、2kビット加
算器103 は、2kビット加算器102 の出力とｃ3 レジスタ
26の出力とを加算する。なお、図２（ａ）に示す構成例
では、乗算結果に選択回路11（Ｙレジスタ５）の出力を
先に加算し、その後にｃ3 レジスタ26の出力を加算する
ようになっているが、これとは逆に、先にｃ3レジスタ2
6の出力、その後に選択回路11（Ｙレジスタ５）の出力
を加算するように構成しても良い。
Ａレジスタ３及びＢレジスタ４からの出力を乗算し、2k
ビット加算器102 は、ｋビット乗算器101 の出力と選択
回路11（Ｙレジスタ５）の出力とを加算し、2kビット加
算器103 は、2kビット加算器102 の出力とｃ3 レジスタ
26の出力とを加算する。なお、図２（ａ）に示す構成例
では、乗算結果に選択回路11（Ｙレジスタ５）の出力を
先に加算し、その後にｃ3 レジスタ26の出力を加算する
ようになっているが、これとは逆に、先にｃ3レジスタ2
6の出力、その後に選択回路11（Ｙレジスタ５）の出力
を加算するように構成しても良い。
【００６６】一方、第４積和回路22のｋビット乗算器10
1 は、Ｎレジスタ７及びｍレジスタ８からの出力を乗算
し、2kビット加算器102 は、ｋビット乗算器101 の出力
と第３積和回路21からの下位ｋビットの出力とを加算
し、2kビット加算器103 は、2kビット加算器102 の出力
とｃ4 レジスタ29の出力とを加算する。なお、図２
（ａ）に示す構成例では、乗算結果に第３積和回路21か
らの下位ｋビットの出力を先に加算し、その後にｃ4 レ
ジスタ29の出力を加算するようになっているが、これと
は逆に、先にｃ4 レジスタ29の出力、その後に第３積和
回路21からの下位ｋビットの出力を加算するように構成
しても良い。
1 は、Ｎレジスタ７及びｍレジスタ８からの出力を乗算
し、2kビット加算器102 は、ｋビット乗算器101 の出力
と第３積和回路21からの下位ｋビットの出力とを加算
し、2kビット加算器103 は、2kビット加算器102 の出力
とｃ4 レジスタ29の出力とを加算する。なお、図２
（ａ）に示す構成例では、乗算結果に第３積和回路21か
らの下位ｋビットの出力を先に加算し、その後にｃ4 レ
ジスタ29の出力を加算するようになっているが、これと
は逆に、先にｃ4 レジスタ29の出力、その後に第３積和
回路21からの下位ｋビットの出力を加算するように構成
しても良い。
【００６７】図５は、アルゴリズム６のコア処理の内容
を示す説明図である。第３積和回路21内にて、Ａレジス
タ３の出力ａi （ｋビット）とＢレジスタ４の出力ｂj
（ｋビット）とを乗算し、その乗算結果（２ｋビット）
に、選択回路11（Ｙレジスタ５）の出力（ｋビット）と
ｃ3 レジスタ26の出力（ｋビット）とを加算する。な
お、選択回路11は、ｊの値と０とを比較し、ｊの値が０
である場合には第３積和回路21へ０を出力し、ｊの値が
０でない場合には第３Ｙレジスタ５の格納値ｙiを積和
回路21へ出力する。第３積和回路21は、その演算結果
（２ｋビット）の上位ｋビットをｃ3 レジスタ26へ出力
し、その下位ｋビットを第４積和回路22へ出力する。ｃ
3 レジスタ26は、このｋビットを次回の演算用のキャリ
ー変数として格納する。
を示す説明図である。第３積和回路21内にて、Ａレジス
タ３の出力ａi （ｋビット）とＢレジスタ４の出力ｂj
（ｋビット）とを乗算し、その乗算結果（２ｋビット）
に、選択回路11（Ｙレジスタ５）の出力（ｋビット）と
ｃ3 レジスタ26の出力（ｋビット）とを加算する。な
お、選択回路11は、ｊの値と０とを比較し、ｊの値が０
である場合には第３積和回路21へ０を出力し、ｊの値が
０でない場合には第３Ｙレジスタ５の格納値ｙiを積和
回路21へ出力する。第３積和回路21は、その演算結果
（２ｋビット）の上位ｋビットをｃ3 レジスタ26へ出力
し、その下位ｋビットを第４積和回路22へ出力する。ｃ
3 レジスタ26は、このｋビットを次回の演算用のキャリ
ー変数として格納する。
【００６８】第４積和回路22内にて、Ｎレジスタ７の出
力ｎi （ｋビット）とｍレジスタ８の出力ｍ（ｋビッ
ト）とを乗算し、その乗算結果（２ｋビット）に、第３
積和回路21からの下位ｋビット出力を加算する。第４積
和回路22は、その演算結果（２ｋビット）の上位ｋビッ
トをｃ4 レジスタ29へ出力し、その下位ｋビットをＹレ
ジスタ５へ出力する。ｃ4 レジスタ29は、このｋビット
を次回の演算用のキャリー変数として格納する。また、
Ｙレジスタ５は、そのｋビットのデータを値ｙi- 1 とし
て格納する。
力ｎi （ｋビット）とｍレジスタ８の出力ｍ（ｋビッ
ト）とを乗算し、その乗算結果（２ｋビット）に、第３
積和回路21からの下位ｋビット出力を加算する。第４積
和回路22は、その演算結果（２ｋビット）の上位ｋビッ
トをｃ4 レジスタ29へ出力し、その下位ｋビットをＹレ
ジスタ５へ出力する。ｃ4 レジスタ29は、このｋビット
を次回の演算用のキャリー変数として格納する。また、
Ｙレジスタ５は、そのｋビットのデータを値ｙi- 1 とし
て格納する。
【００６９】図６は、モンゴメリ法による乗算剰余処理
の一例を示すフローチャートである。このフローチャー
トにおいて、ｊループが（アルゴリズム３）のループ処
理に当たる。ｊループの内側では、Ａ×ｂj 及びｍ×Ｎ
の多重精度×単精度の部分乗算を行っている。ｉループ
は、Ａ×ｂj 及びｍ×Ｎの多重精度×単精度の計算を単
精度×単精度の部分乗算で行っている部分である。ｉル
ープの内部ではａi ×ｂj とｍ×ｎi との部分乗算を行
っている。
の一例を示すフローチャートである。このフローチャー
トにおいて、ｊループが（アルゴリズム３）のループ処
理に当たる。ｊループの内側では、Ａ×ｂj 及びｍ×Ｎ
の多重精度×単精度の部分乗算を行っている。ｉループ
は、Ａ×ｂj 及びｍ×Ｎの多重精度×単精度の計算を単
精度×単精度の部分乗算で行っている部分である。ｉル
ープの内部ではａi ×ｂj とｍ×ｎi との部分乗算を行
っている。
【００７０】次に、第２発明における更なる具体例につ
いて説明する。以下の例では、Ｎ，Ａ，Ｂのビット長を
1024ビット、ｇ＝32、処理単位ｋ＝32、Ｒ＝２1024、ｒ
＝２32とする。
いて説明する。以下の例では、Ｎ，Ａ，Ｂのビット長を
1024ビット、ｇ＝32、処理単位ｋ＝32、Ｒ＝２1024、ｒ
＝２32とする。
【００７１】（コア前処理）図７は、コア前処理を行う
構成の一例を示す図である。31はモンゴメリ計算用のパ
ラメータｎ′0 を保持するレジスタ、32は第３積和回路
21の出力とレジスタ31の出力とを乗算する乗算回路であ
る。
構成の一例を示す図である。31はモンゴメリ計算用のパ
ラメータｎ′0 を保持するレジスタ、32は第３積和回路
21の出力とレジスタ31の出力とを乗算する乗算回路であ
る。
【００７２】このコア前処理では、コア処理で使用する
ｃ3 レジスタ26，ｃ4 レジスタ29及びｍレジスタ８の初
期化を行っている。第３積和回路21は、まず、Ａレジス
タ３，Ｂレジスタ４からの入力ａ0 ，ｂj を乗算し、そ
の乗算結果とＹレジスタ５からの入力ｙi とを加算す
る。なお、コア処理と同じ積和回路を使用する場合は、
更にその結果と０とを加算する。そして、結果の上位32
ビットをｃ3 レジスタ26に格納し、下位32ビットを第３
積和回路21とパラメータｍを計算するための乗算回路32
とへ出力する。乗算回路32は、第３積和回路21の出力と
レジスタ31の出力ｎ′0 とを乗算し、その乗算結果の下
位32ビットをｍレジスタへに出力する。
ｃ3 レジスタ26，ｃ4 レジスタ29及びｍレジスタ８の初
期化を行っている。第３積和回路21は、まず、Ａレジス
タ３，Ｂレジスタ４からの入力ａ0 ，ｂj を乗算し、そ
の乗算結果とＹレジスタ５からの入力ｙi とを加算す
る。なお、コア処理と同じ積和回路を使用する場合は、
更にその結果と０とを加算する。そして、結果の上位32
ビットをｃ3 レジスタ26に格納し、下位32ビットを第３
積和回路21とパラメータｍを計算するための乗算回路32
とへ出力する。乗算回路32は、第３積和回路21の出力と
レジスタ31の出力ｎ′0 とを乗算し、その乗算結果の下
位32ビットをｍレジスタへに出力する。
【００７３】第４積和回路22は、Ｎレジスタ７からの入
力ｎ0 とｍレジスタ８の値とを乗算し、その乗算結果と
第３積和回路21からの出力とを加算する。なお、コア処
理と同じ積和回路を使用する場合は、更にその結果と０
とを加算する。そして、結果の上位32ビットをｃ4 レジ
スタ29に格納する。下位32ビットは使用しない。
力ｎ0 とｍレジスタ８の値とを乗算し、その乗算結果と
第３積和回路21からの出力とを加算する。なお、コア処
理と同じ積和回路を使用する場合は、更にその結果と０
とを加算する。そして、結果の上位32ビットをｃ4 レジ
スタ29に格納する。下位32ビットは使用しない。
【００７４】（コア処理）図８は、ｉループ内部処理で
あるコア処理を行う構成の一例を示す図である。Ｙレジ
スタ５は前回の処理結果の保持及び今回の処理結果の出
力用レジスタである。選択回路11は、（アルゴリズム
３）でＹ＝０の処理に相当するものである。
あるコア処理を行う構成の一例を示す図である。Ｙレジ
スタ５は前回の処理結果の保持及び今回の処理結果の出
力用レジスタである。選択回路11は、（アルゴリズム
３）でＹ＝０の処理に相当するものである。
【００７５】第３積和回路21は、まず、Ａレジスタ３，
Ｂレジスタ４からの入力ａi ，ｂjを乗算し、その乗算
結果とＹレジスタ５からの入力ｙi とを加算し、更にそ
の加算結果とｃ3 レジスタ26の値とを加算する。そし
て、結果の上位32ビットをｃ3レジスタ26に格納し、下
位32ビットを第４積和回路22へ出力する。
Ｂレジスタ４からの入力ａi ，ｂjを乗算し、その乗算
結果とＹレジスタ５からの入力ｙi とを加算し、更にそ
の加算結果とｃ3 レジスタ26の値とを加算する。そし
て、結果の上位32ビットをｃ3レジスタ26に格納し、下
位32ビットを第４積和回路22へ出力する。
【００７６】第４積和回路22は、まず、Ｎレジスタ７か
らの入力ｎi とｍレジスタ８の値とを乗算し、その乗算
結果と第３積和回路21からの出力とを加算し、更にその
加算結果とｃ4 レジスタ29の値とを加算する。そして、
結果の上位32ビットをｃ4 レジスタ29に格納し、下位32
ビットをＹレジスタ５のｙi-1 に格納する。（アルゴリ
ズム３）のＹ＝Ｙ／ｒの処理は、ｉ回目の計算結果をｙ
i-1 に格納することで実現している。
らの入力ｎi とｍレジスタ８の値とを乗算し、その乗算
結果と第３積和回路21からの出力とを加算し、更にその
加算結果とｃ4 レジスタ29の値とを加算する。そして、
結果の上位32ビットをｃ4 レジスタ29に格納し、下位32
ビットをＹレジスタ５のｙi-1 に格納する。（アルゴリ
ズム３）のＹ＝Ｙ／ｒの処理は、ｉ回目の計算結果をｙ
i-1 に格納することで実現している。
【００７７】（コア後処理）図９は、コア後処理を行う
構成の一例を示す図である。33はｃ3 レジスタ26の出力
とｃ4 レジスタ29の出力と選択回路11の出力とを加算す
る加算回路、34は加算回路33からのキャリー出力を０，
１と比較し、０であれば０を、１であれば１を、Ｙレジ
スタ５へ出力する選択回路である。
構成の一例を示す図である。33はｃ3 レジスタ26の出力
とｃ4 レジスタ29の出力と選択回路11の出力とを加算す
る加算回路、34は加算回路33からのキャリー出力を０，
１と比較し、０であれば０を、１であれば１を、Ｙレジ
スタ５へ出力する選択回路である。
【００７８】このコア後処理では、コア処理終了後のキ
ャリー変数ｃ3 ，ｃ4 の値の処理を行っている。ｃ3 レ
ジスタ26，ｃ4 レジスタ29の値及びＹレジスタ５からの
入力ｙ32を加算回路33に入力し、その加算結果をＹレジ
スタ５のｙ31に出力し、キャリーを処理単位である32ビ
ットの値に変換してＹレジスタ５のｙ32に出力する。こ
こで、出力からもわかるように、ｙ32の値はＹレジスタ
５では32ビットとして扱われているが、実際は１ビット
の値であるので、加算結果は32ビット＋キャリーの範囲
で収まる。
ャリー変数ｃ3 ，ｃ4 の値の処理を行っている。ｃ3 レ
ジスタ26，ｃ4 レジスタ29の値及びＹレジスタ５からの
入力ｙ32を加算回路33に入力し、その加算結果をＹレジ
スタ５のｙ31に出力し、キャリーを処理単位である32ビ
ットの値に変換してＹレジスタ５のｙ32に出力する。こ
こで、出力からもわかるように、ｙ32の値はＹレジスタ
５では32ビットとして扱われているが、実際は１ビット
の値であるので、加算結果は32ビット＋キャリーの範囲
で収まる。
【００７９】（積和回路の構成）図10は、上述の構成例
で用いた積和回路の構成の一例を示す図である。ここで
は、全ての処理単位を32ビットになるように構成してい
る。積和回路は、１個の32ビット乗算器41と、４個の32
ビット加算器42，43，44，45とを有する。
で用いた積和回路の構成の一例を示す図である。ここで
は、全ての処理単位を32ビットになるように構成してい
る。積和回路は、１個の32ビット乗算器41と、４個の32
ビット加算器42，43，44，45とを有する。
【００８０】Ａ，Ｂの入力値は32ビット乗算器41で乗算
され、上位32ビットと下位32ビットとの２つで出力され
る。32ビット加算器43は、32ビット乗算器41の出力下位
32ビットと入力Ｒの値とを加算し、その加算結果の出力
32ビットを32ビット加算器45へ、キャリーを32ビット加
算器42へそれぞれ出力する。32ビット加算器42は、32ビ
ット乗算器41の出力上位32ビットと32ビット加算器43の
キャリー出力とを加算し、その加算結果の出力32ビット
を32ビット加算器44へ出力する。この加算ではキャリー
が発生しないことが理論的に証明されている。
され、上位32ビットと下位32ビットとの２つで出力され
る。32ビット加算器43は、32ビット乗算器41の出力下位
32ビットと入力Ｒの値とを加算し、その加算結果の出力
32ビットを32ビット加算器45へ、キャリーを32ビット加
算器42へそれぞれ出力する。32ビット加算器42は、32ビ
ット乗算器41の出力上位32ビットと32ビット加算器43の
キャリー出力とを加算し、その加算結果の出力32ビット
を32ビット加算器44へ出力する。この加算ではキャリー
が発生しないことが理論的に証明されている。
【００８１】32ビット加算器45は、32ビット加算器43の
出力と入力Ｃの値とを加算し、その加算結果の出力32ビ
ットは積和回路のＬ出力（下位32ビット）となり、キャ
リーは32ビット加算器44へ出力される。32ビット加算器
44は、32ビット加算器42の出力と32ビット加算器45のキ
ャリー出力とを加算し、その加算結果の出力32ビットは
積和回路のＨ出力（上位32ビット）となる。この加算で
はキャリーが発生しないことが理論的に証明されてい
る。
出力と入力Ｃの値とを加算し、その加算結果の出力32ビ
ットは積和回路のＬ出力（下位32ビット）となり、キャ
リーは32ビット加算器44へ出力される。32ビット加算器
44は、32ビット加算器42の出力と32ビット加算器45のキ
ャリー出力とを加算し、その加算結果の出力32ビットは
積和回路のＨ出力（上位32ビット）となる。この加算で
はキャリーが発生しないことが理論的に証明されてい
る。
【００８２】なお、本発明の乗算剰余計算装置は、ハー
ドウェアに限らず、同様の機能構成の少なくとも一部を
ソフトウェアで実現することもでき、そのような場合に
も処理の高速化を達成することができる。例えば、ソフ
トウェアで第２発明の乗算剰余計算装置を実現し、パイ
プライン処理が可能な32ビットプロセッサ上で実行した
場合、乗算剰余処理時間を比較すれば、従来の方式の約
半分の時間で処理が可能となり、その効果が明らかであ
る。
ドウェアに限らず、同様の機能構成の少なくとも一部を
ソフトウェアで実現することもでき、そのような場合に
も処理の高速化を達成することができる。例えば、ソフ
トウェアで第２発明の乗算剰余計算装置を実現し、パイ
プライン処理が可能な32ビットプロセッサ上で実行した
場合、乗算剰余処理時間を比較すれば、従来の方式の約
半分の時間で処理が可能となり、その効果が明らかであ
る。
【００８３】
【発明の効果】以上説明したように、第１，第２発明に
よれば、モンゴメリ法を用いた乗算剰余計算について、
全ての処理を処理単位内で行えるので、ＤＳＰ，マイク
ロコントローラ等の上のソフトウェアとして実現が容易
になる。
よれば、モンゴメリ法を用いた乗算剰余計算について、
全ての処理を処理単位内で行えるので、ＤＳＰ，マイク
ロコントローラ等の上のソフトウェアとして実現が容易
になる。
【００８４】また、第２発明によれば、キャリー伝搬を
各積和毎に制限でき、一方の積和処理中にもう一方の積
和処理も可能となるので、パイプライン処理などによっ
て、高速に乗算剰余計算を行うことが可能である。
各積和毎に制限でき、一方の積和処理中にもう一方の積
和処理も可能となるので、パイプライン処理などによっ
て、高速に乗算剰余計算を行うことが可能である。
【図１】本発明の乗算剰余計算装置（第１発明）の構成
図である。
図である。
【図２】積和回路の構成図である。
【図３】本発明の乗算剰余計算装置（第１発明）の動作
説明図である。
説明図である。
【図４】本発明の乗算剰余計算装置（第２発明）の構成
図である。
図である。
【図５】本発明の乗算剰余計算装置（第２発明）の動作
説明図である。
説明図である。
【図６】モンゴメリ法による乗算剰余処理の一例を示す
フローチャートである。
フローチャートである。
【図７】コア前処理を行うための構成図である。
【図８】コア処理を行うための構成図である。
【図９】コア後処理を行うための構成図である。
【図１０】積和回路の構成図である。
【図１１】従来の乗算剰余計算装置の構成図である。
【図１２】従来の積和回路の構成図である。
【図１３】従来の乗算剰余計算装置の動作説明図であ
る。
る。
１ 第１積和回路 ２ 第２積和回路 ３ Ａレジスタ ４ Ｂレジスタ ５ Ｙレジスタ ６ ｃ1 レジスタ ７ Ｎレジスタ ８ ｍレジスタ ９ ｃ2 レジスタ 10 加算回路 21 第３積和回路 22 第４積和回路 26 ｃ3 レジスタ 29 ｃ4 レジスタ
Claims (13)
- 【請求項１】 モンゴメリのアルゴリズムを用いて乗算
剰余計算を行う装置において、 積和演算を行いその演算結果を上位ｋビットと下位ｋビ
ットとに分けて出力する第１積和回路と、積和演算を行
いその演算結果を上位ｋビットと下位ｋビットとに分け
て出力する第２積和回路と、加算演算を行いその演算結
果を上位１ビットと下位ｋビットとに分けて出力する加
算回路と、乗算される２数を保持する第１及び第２レジ
スタと、前記第２積和回路の下位ｋビット出力を保持
し、前記第２積和回路のその次の回の下位ｋビット出力
を格納する第３レジスタと、前記加算回路の下位ｋビッ
ト出力を保持し、前記加算回路のその次の回の下位ｋビ
ット出力を格納する第４レジスタと、剰余の法を保持す
る第５レジスタと、モンゴメリのアルゴリズムにおける
パラメータの値を保持する第６レジスタと、前記加算回
路の上位１ビット出力を保持し、前記加算回路のその次
の回の上位１ビット出力を格納する第７レジスタとを備
え、 前記第１積和回路は、前記第１及び第２レジスタに保持
された２数の所定ビットの値を乗算し、その乗算結果に
前記第３レジスタに保持された数の所定ビットの値及び
前記第４レジスタに保持された値を加算する演算を行
い、 前記第２積和回路は、前記第５レジスタに保持された数
の所定ビットの値と前記第６レジスタに保持された値と
を乗算し、その乗算結果に前記第１積和回路の下位ｋビ
ット出力を加算する演算を行い、 前記加算回路は、前記第１積和回路の上位ｋビット出力
と前記第２積和回路の上位ｋビット出力と前記第７レジ
スタに保持された値とを加算する演算を行うように構成
したことを特徴とするモンゴメリ法による乗算剰余計算
装置。 - 【請求項２】 前記第１積和回路は、前記第１及び第２
レジスタに保持された２数の所定ビットの値を乗算し、
その乗算結果に前記第３レジスタに保持された数の所定
ビットの値を加算し、その加算結果に前記第４レジスタ
に保持された値を加算するように構成した請求項１記載
のモンゴメリ法による乗算剰余計算装置。 - 【請求項３】 前記第１積和回路は、前記第１及び第２
レジスタに保持された２数の所定ビットの値を乗算し、
その乗算結果に前記第４レジスタに保持された値を加算
し、その加算結果に前記第３レジスタに保持された数の
所定ビットの値を加算するように構成した請求項１記載
のモンゴメリ法による乗算剰余計算装置。 - 【請求項４】 モンゴメリのアルゴリズムを用いて乗算
剰余計算を行う装置において、 積和演算を行いその演算結果を上位ｋビットと下位ｋビ
ットとに分けて出力する第１積和回路と、積和演算を行
いその演算結果を上位ｋビットと下位ｋビットとに分け
て出力する第２積和回路と、乗算される２数を保持する
第１及び第２レジスタと、前記第２積和回路の下位ｋビ
ット出力を保持し、前記第２積和回路のその次の回の下
位ｋビット出力を格納する第３レジスタと、前記第１積
和回路の上位ｋビット出力を保持し、前記第１積和回路
のその次の回の上位ｋビット出力を格納する第４レジス
タと、剰余の法を保持する第５レジスタと、モンゴメリ
のアルゴリズムにおけるパラメータの値を保持する第６
レジスタと、前記第２積和回路の上位ｋビット出力を保
持し、前記第２積和回路のその次の回の上位ｋビット出
力を格納する第７レジスタとを備え、 前記第１積和回路は、前記第１及び第２レジスタに保持
された２数の所定ビットの値を乗算し、その乗算結果に
前記第３レジスタに保持された数の所定ビットの値及び
前記第４レジスタに保持された値を加算する演算を行
い、 前記第２積和回路は、前記第５レジスタに保持された数
の所定ビットの値と前記第６レジスタに保持された値と
を乗算し、その乗算結果に前記第１積和回路の下位ｋビ
ット出力及び前記第７レジスタに保持された値を加算す
る演算を行うように構成したことを特徴とするモンゴメ
リ法による乗算剰余計算装置。 - 【請求項５】 前記第１積和回路は、前記第１及び第２
レジスタに保持された２数の所定ビットの値を乗算し、
その乗算結果に前記第３レジスタに保持された数の所定
ビットの値を加算し、その加算結果に前記第４レジスタ
に保持された値を加算するように構成した請求項４記載
のモンゴメリ法による乗算剰余計算装置。 - 【請求項６】 前記第１積和回路は、前記第１及び第２
レジスタに保持された２数の所定ビットの値を乗算し、
その乗算結果に前記第４レジスタに保持された値を加算
し、その加算結果に前記第３レジスタに保持された数の
所定ビットの値を加算するように構成した請求項４記載
のモンゴメリ法による乗算剰余計算装置。 - 【請求項７】 前記第２積和回路は、前記第５レジスタ
に保持された数の所定ビットの値と前記第６レジスタに
保持された値とを乗算し、その乗算結果に前記第１積和
回路の下位ｋビット出力を加算し、その加算結果に前記
第７レジスタに保持された値を加算するように構成した
請求項４記載のモンゴメリ法による乗算剰余計算装置。 - 【請求項８】 前記第２積和回路は、前記第５レジスタ
に保持された数の所定ビットの値と前記第６レジスタに
保持された値とを乗算し、その乗算結果に前記第７レジ
スタに保持された値を加算し、その加算結果に前記第１
積和回路の下位ｋビット出力を加算するように構成した
請求項４記載のモンゴメリ法による乗算剰余計算装置。 - 【請求項９】 前記第２積和回路による演算中に、前記
第１積和回路によりその次の回の演算を行うように構成
した請求項４〜８の何れかに記載のモンゴメリ法による
乗算剰余計算装置。 - 【請求項１０】 暗号化／復号化のためのモンゴンメリ
法による乗算剰余計算を行う装置において、乗算演算を
行う第１積和手段と、モンゴンメリ剰余演算を行う第２
積和手段とを備え、前記第１積和手段の出力を前記第２
積和手段の入力とする構成を有し、前記第２積和手段が
演算を行う間、前記第１積和手段で次の回の演算を行う
ように、パイプライン処理すべく構成したことを特徴と
するモンゴンメリ法による乗算剰余計算装置。 - 【請求項１１】 前記第１積和手段及び第２積和手段に
あって、各自身の上位出力を各自身の次の回のキャリア
入力とするようにした請求項１０記載のモンゴンメリ法
による乗算剰余計算装置。 - 【請求項１２】 前記第１積和手段及び第２積和手段に
おける演算量が等しい請求項１０記載のモンゴンメリ法
による乗算剰余計算装置。 - 【請求項１３】 前記第１積和手段及び第２積和手段
は、２つのｋビットの数を乗算する手段と、その乗算結
果に２つのｋビットの数を加算する手段とを有する請求
項１０記載のモンゴンメリ法による乗算剰余計算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01468198A JP3616897B2 (ja) | 1998-01-27 | 1998-01-27 | モンゴメリ法による乗算剰余計算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01468198A JP3616897B2 (ja) | 1998-01-27 | 1998-01-27 | モンゴメリ法による乗算剰余計算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11212456A true JPH11212456A (ja) | 1999-08-06 |
| JP3616897B2 JP3616897B2 (ja) | 2005-02-02 |
Family
ID=11867967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01468198A Expired - Fee Related JP3616897B2 (ja) | 1998-01-27 | 1998-01-27 | モンゴメリ法による乗算剰余計算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3616897B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100441036B1 (ko) * | 2000-12-19 | 2004-07-21 | 인터내셔널 비지네스 머신즈 코포레이션 | 연산 회로 및 연산 방법 |
| US7024560B2 (en) | 2001-01-30 | 2006-04-04 | Renesas Technology Corp. | Power-residue calculating unit using Montgomery algorithm |
| US7171437B2 (en) | 2002-09-30 | 2007-01-30 | Renesas Technology Corp. | Residue calculating unit immune to power analysis |
| US7206799B2 (en) | 2002-04-19 | 2007-04-17 | Oki Electric Industry Co., Ltd. | Modular multiplication method and calculating device |
| WO2007080652A1 (ja) | 2006-01-13 | 2007-07-19 | Fujitsu Limited | モンゴメリ法用乗算剰余計算装置 |
| JP2008535011A (ja) * | 2005-04-01 | 2008-08-28 | テールズ | モンゴメリーのモジュラー乗算を実行する方法及びそのための装置 |
| US7471789B2 (en) | 2002-10-24 | 2008-12-30 | Renesas Technology Corp. | Encryption circuit achieving higher operation speed |
| US7480691B2 (en) | 2003-02-24 | 2009-01-20 | Fujitsu Limited | Arithmetic device for multiple precision arithmetic for Montgomery multiplication residue arithmetic |
| JP2015068880A (ja) * | 2013-09-27 | 2015-04-13 | 富士通セミコンダクター株式会社 | 演算回路および演算方法 |
| WO2016046949A1 (ja) * | 2014-09-26 | 2016-03-31 | 株式会社日立製作所 | 楕円曲線スカラー倍演算方法 |
-
1998
- 1998-01-27 JP JP01468198A patent/JP3616897B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| WO2007080652A1 (ja) | 2006-01-13 | 2007-07-19 | Fujitsu Limited | モンゴメリ法用乗算剰余計算装置 |
| US8352529B2 (en) | 2006-01-13 | 2013-01-08 | Fujitsu Limited | Modular multiplication calculation apparatus used for montgomery method |
| JP2015068880A (ja) * | 2013-09-27 | 2015-04-13 | 富士通セミコンダクター株式会社 | 演算回路および演算方法 |
| WO2016046949A1 (ja) * | 2014-09-26 | 2016-03-31 | 株式会社日立製作所 | 楕円曲線スカラー倍演算方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3616897B2 (ja) | 2005-02-02 |
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