JPH11145371A - Lead frame for semiconductor integrated circuit device and semiconductor integrated circuit device - Google Patents
Lead frame for semiconductor integrated circuit device and semiconductor integrated circuit deviceInfo
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- Lead Frames For Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、高周波用半導体素
子を組み入れる樹脂モールド形やセラミック形の半導体
集積回路装置に関し、特にリードフレームの半導体素子
マウント部の形状に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a resin-molded or ceramic semiconductor integrated circuit device incorporating a high-frequency semiconductor element, and more particularly to a semiconductor element mounting portion of a lead frame.
【０００２】[0002]
【従来の技術】図１１は、特開平６−１０４３７２号公
報による従来の高周波用半導体集積回路装置の封止パッ
ケージ内のリード部分を示す平面図である。この図に示
すような従来例は、インナーリード部３０，３１をスパ
イラル状に形成するとともに、平板状のマウントアイラ
ンド部３２の半導体チップ３３の搭載領域以外にスパイ
ラル部分３４，３５を付加形成することで、高周波回路
に必要なインダクタとしての機能をインナーリード部と
アイランド部に持たせたものである。2. Description of the Related Art FIG. 11 is a plan view showing a lead portion in a sealed package of a conventional high frequency semiconductor integrated circuit device disclosed in Japanese Patent Application Laid-Open No. 6-104372. In the conventional example shown in this figure, the inner lead portions 30 and 31 are formed in a spiral shape, and the spiral portions 34 and 35 are additionally formed in the flat mount island portion 32 other than the mounting region of the semiconductor chip 33. Thus, the inner lead portion and the island portion have a function as an inductor necessary for a high-frequency circuit.
【０００３】近年、携帯電話端末に見られるように、高
周波用半導体素子を使用する半導体集積回路装置は小型
化が進んでおり、それに伴って高周波用半導体素子も小
型化する必要がある。しかしながらこの方法では、イン
ダクタを半導体素子の外に形成するために半導体素子の
面積を縮小することは可能だが、インナーリード部、マ
ウントアイランド部がスパイラル状に加工した分だけ大
きくなってしまい、その結果、封止パッケージそのもの
が大きくなってしまう。In recent years, as seen in mobile phone terminals, semiconductor integrated circuit devices using high-frequency semiconductor elements have been miniaturized, and accordingly, high-frequency semiconductor elements also need to be miniaturized. However, in this method, although the area of the semiconductor element can be reduced because the inductor is formed outside the semiconductor element, the inner lead portion and the mount island portion are enlarged by the amount processed in a spiral shape. As a result, As a result, the size of the sealing package itself increases.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来例には次
のような問題点がある。The above-mentioned prior art has the following problems.
【０００５】大きなインダクタンスを持つインダクタを
インナーリード部、マウントアイランド部で形成しよう
とした場合、封止パッケージの面積が大きくなってしま
うことである。[0005] When an inductor having a large inductance is formed in the inner lead portion and the mount island portion, the area of the sealed package is increased.
【０００６】その理由は、インダクタのインダクタンス
はインダクタの線路長によって決まり、インダクタンス
を大きくする為には、例えばスパイラルインダクタの場
合、巻き数を多くしなければならない。従来の技術では
スパイラルインダクタを半導体チップの横側に形成し、
半導体チップとスパイラルインダクタを同一平面上の異
なる位置に配置しているため、巻き数の多い、つまり面
積の大きなスパイラルインダクタが封止パッケージ全体
の面積を大きくしてしまうからである。[0006] The reason is that the inductance of the inductor is determined by the line length of the inductor. In order to increase the inductance, for example, in the case of a spiral inductor, the number of turns must be increased. In the conventional technology, a spiral inductor is formed on the side of the semiconductor chip,
Because the semiconductor chip and the spiral inductor are arranged at different positions on the same plane, the spiral inductor having a large number of turns, that is, a large area, increases the area of the entire sealed package.
【０００７】そこで本発明の目的は、上述の従来例の有
する問題点に鑑み、高周波用半導体素子を組み入れる半
導体集積回路装置において、封止パッケージの面積を小
さくすることができる半導体集積回路装置用リードフレ
ームを実現することにある。Accordingly, an object of the present invention is to provide a semiconductor integrated circuit device in which a high-frequency semiconductor element is incorporated, in which the area of a sealed package can be reduced in view of the above-mentioned problems of the conventional example. The realization of a frame.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
の本発明は、高周波用半導素子を使用する半導体集積回
路装置に適用可能な半導体集積回路装置用リードフレー
ムであって、全体がスパイラル状もしくはミアンダ状に
加工された、半導体素子を搭載するためのアイランド部
と、前記アイランド部の周囲に配置された複数のリード
部とを備えたことを特徴とする。According to the present invention, there is provided a lead frame for a semiconductor integrated circuit device which can be applied to a semiconductor integrated circuit device using a high-frequency semiconductor element. The semiconductor device according to the present invention is characterized by comprising an island portion for mounting a semiconductor element, which is processed into a shape or meander shape, and a plurality of leads arranged around the island portion.
【０００９】また本発明は、上記のリードフレームを用
いた半導体集積回路装置であって、スパイラル状もしく
はミアンダ状のアイランド部上に半導体素子がマウント
されている半導体集積回路装置も提供する。The present invention also provides a semiconductor integrated circuit device using the above-described lead frame, wherein a semiconductor element is mounted on a spiral or meandering island portion.
【００１０】上記のような本発明の半導体集積回路装置
用リードフレームおよび半導体集積回路装置は、マウン
トアイランド部のみにインダクタ機能を持たせているた
め、従来のチップマウント部以外の部分でインダクタを
形成する方法に比べて、リードフレームの小型化、ひい
ては封止パッケージの小型化を実現できる。In the above-described lead frame for a semiconductor integrated circuit device and the semiconductor integrated circuit device according to the present invention, only the mount island portion has the inductor function. Therefore, the inductor is formed in a portion other than the conventional chip mount portion. In comparison with the method, the size of the lead frame and the size of the sealed package can be reduced.
【００１１】さらに、上記の半導体集積回路装置におい
ては、半導体素子は素子表面から裏面に貫通するスルー
ホールを持ち、所望の素子表面電極はマウントアイラン
ド部のスパイラル線路もしくはミアンダ線路の所望の箇
所にスルーホール及び半田バンプによって接続されるこ
とが好ましい。すなわち、リードフレームに搭載できる
半導体素子の大きさはマウントアイランド部の大きさに
等しいものまで可能となるので好ましい。何故なら、マ
ウントアイランド自体にインダクタ機能を持たせる際
に、アイランド部に搭載した半導体素子の表面電極とス
パイラル線路またはミアンダ線路の先端と接続するが、
この接続を従来通りのＡｕ線で行う場合は接続部分が半
導体素子で覆われないように搭載する結果、半導体素子
のサイズが制限されてしまうからである。Further, in the above semiconductor integrated circuit device, the semiconductor element has a through hole penetrating from the front surface to the back surface of the element, and a desired element surface electrode is formed through a desired portion of the spiral line or meander line of the mount island. Preferably, the connection is made by holes and solder bumps. That is, the size of the semiconductor element that can be mounted on the lead frame can be equal to the size of the mount island portion, which is preferable. Because when the mount island itself has an inductor function, it is connected to the surface electrode of the semiconductor element mounted on the island part and the tip of the spiral line or meander line,
This is because, when this connection is made with a conventional Au wire, the size of the semiconductor element is limited as a result of mounting so that the connection portion is not covered with the semiconductor element.
【００１２】さらに、上記の半導体集積回路装置の場
合、半導体素子の裏面に電気的に独立したパッドを持
ち、当該パッドに半田バンプを使用して半導体素子が固
定されることが考えられる。Further, in the case of the above-mentioned semiconductor integrated circuit device, it is conceivable that an electrically independent pad is provided on the back surface of the semiconductor element, and the semiconductor element is fixed to the pad by using a solder bump.
【００１３】また、上記の半導体集積回路装置におい
て、半導体素子がフリップチップ構造を持ち、所望の素
子表面電極はマウントアイランド部のスパイラル線路も
しくはミアンダ線路の所望の箇所にフェースダウンボン
ディングによって接続されるものであってもよい。さら
に、この装置の場合も、半導体素子の表面に電気的に独
立したパッドを持ち、当該パッドに半田バンプを使用し
て半導体素子が固定されることが考えられる。In the above semiconductor integrated circuit device, the semiconductor element has a flip chip structure, and a desired element surface electrode is connected to a desired portion of the spiral line or meander line of the mount island by face-down bonding. It may be. Further, in the case of this device, it is conceivable that the semiconductor element has an electrically independent pad on the surface of the semiconductor element, and the semiconductor element is fixed to the pad using a solder bump.
【００１４】[0014]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１５】（第１の実施の形態）図１は本発明の第１
の実施の形態の半導体集積回路装置に使用するリードフ
レームを示す概略平面図、図２は図１に示したリードフ
レームに半導体素子を搭載した状態を示す概略平面図で
ある。FIG. 1 shows a first embodiment of the present invention.
FIG. 2 is a schematic plan view showing a lead frame used in the semiconductor integrated circuit device according to the embodiment, and FIG. 2 is a schematic plan view showing a state where a semiconductor element is mounted on the lead frame shown in FIG.
【００１６】図１に示される本形態の半導体集積回路装
置用リードフレーム２は、高周波用半導素子を使用する
半導体集積回路装置に適用可能で、半導体素子のマウン
トアイランド部１自身がスパイラル状に加工されたもの
である。リードフレームの整形は金型打ち抜きか、エッ
チングにて行うのが一般的であるが、本形態のマウント
アイランド部１はこれらの工法でスパイラル状に形成す
ればよい。The lead frame 2 for a semiconductor integrated circuit device according to the present embodiment shown in FIG. 1 is applicable to a semiconductor integrated circuit device using a high-frequency semiconductor element, and the mount island portion 1 of the semiconductor element itself has a spiral shape. It has been processed. The lead frame is generally shaped by punching out a die or etching, but the mount island portion 1 of the present embodiment may be formed in a spiral shape by these methods.
【００１７】また、このスパイラル状のマウントアイラ
ンド部１の周囲には、半導体集積回路装置完成後にパッ
ケージ内に位置される複数のインナーリード部３が配置
されている。Around the spiral mount island 1, a plurality of inner lead portions 3 which are located in the package after the completion of the semiconductor integrated circuit device are arranged.
【００１８】上記のリードフレーム２を使用して半導体
集積回路装置を製造するには、まず、スパイラル状のマ
ウントアイランド部１上は図２に示すように半導体素子
４を非導電性の接着剤を介して搭載（マウント）する。
このマウントの際、導電性の材料をソルダとして使用す
るとスパイラル線路が短絡してしまうので、ソルダには
例えばエポキシ樹脂などの非導電性のものを使う。次
に、マウントアイランド部１の所望の箇所と半導体素子
４の所望の電極パッドとをＡｕ線５にてワイヤボンディ
ングする。次に、半導体素子４およびインナーリード部
３を樹脂モールドやセラミックでパッケージングする。
リードフレーム２を個々にリードフレーム支持部（不図
示）から切断することで、スパイラル状のマウントアイ
ランド部１がインダクタとして機能するものとなる。In order to manufacture a semiconductor integrated circuit device using the above-described lead frame 2, first, as shown in FIG. 2, a semiconductor element 4 is coated with a non-conductive adhesive on the spiral mount island 1 as shown in FIG. Mounted via
In this mounting, if a conductive material is used as a solder, the spiral line will be short-circuited. Therefore, a non-conductive material such as an epoxy resin is used as the solder. Next, a desired portion of the mount island portion 1 and a desired electrode pad of the semiconductor element 4 are wire-bonded with the Au wire 5. Next, the semiconductor element 4 and the inner lead portion 3 are packaged with a resin mold or ceramic.
By cutting the lead frame 2 individually from a lead frame support (not shown), the spiral mount island 1 functions as an inductor.
【００１９】ボンディングの際には、マウントアイラン
ド部１を形成するスパイラル部の先端（中心部）１ａに
ボンディングすることで、ある最大のインダクタンスＬ
oが得られ、このボンディングする位置を変えることで
インダクタンスを０からＬoの間で任意に変えることが
できる。At the time of bonding, by bonding to the tip (center) 1a of the spiral portion forming the mount island portion 1, a certain maximum inductance L is obtained.
o is obtained, the inductance by changing the position of the bonding can be arbitrarily varied between 0 and L o.
【００２０】一般にスパイラルインダクタの線路幅、線
路間隔と線路長がインダクタのインダクタンスを決め、
線路幅、線路間隔を小さく、線路長を大きくすることで
インダクタンスが大きくなる。In general, the line width, line interval, and line length of a spiral inductor determine the inductance of the inductor.
The inductance is increased by reducing the line width and line interval and increasing the line length.
【００２１】線路長は任意の値をとることができるが、
線路長が大きいほどスパイラルの大きさが大きくなるこ
とは明らかである。よって線路長はパッケージの外形寸
法で制限される。線路幅、線路間隔はその加工精度によ
り微細加工の制限がある。一般に金型打ち抜きまたはエ
ッチングで成型をする場合、０．１ｍｍが量産に適した
最小の寸法である。The line length can take any value,
It is clear that the larger the line length, the larger the spiral size. Therefore, the line length is limited by the external dimensions of the package. The line width and the line interval are limited in fine processing depending on the processing accuracy. In general, when molding by die punching or etching, 0.1 mm is the minimum size suitable for mass production.
【００２２】例えばスパイラルが１ｍｍ角で線路幅と線
路間隔が０．１ｍｍの時、約４ｎＨのインダクタンスを
持つインダクタとなる。スパイラルが２ｍｍ角で線路幅
と線路間隔がどちらも０．１ｍｍの時、約２５ｎＨのイ
ンダクタンスを持つインダクタとなる。For example, when the spiral is 1 mm square and the line width and the line interval are 0.1 mm, the inductor has an inductance of about 4 nH. When the spiral is 2 mm square and the line width and the line interval are both 0.1 mm, the inductor has an inductance of about 25 nH.
【００２３】携帯電話端末などで使われる高周波用半導
体素子に使用するインダクタは、直流バイアス回路で１
０〜２０ｎＨ、マッチング回路で数ｎＨでそれぞれ十分
であるため、マウントアイランド部１の大きさは１〜２
ｍｍ角程度でよい。一方、携帯電話端末などで使われ
る、高周波用半導体素子の大きさは、一辺が０．５〜２
ｍｍの長方形である場合が多い。つまりマウントアイラ
ンド部１が１〜２ｍｍ角というのは高周波用半導体素子
を搭載するマウント部として十分な大きさであり、か
つ、インダクタとしても十分な特性を持つことが分か
る。この結果、このスパイラル状に形成したマウントア
イランド部をインダクタとして使用することで、半導体
素子、特にＭＭＩＣ（モノリシックマイクロウェーブＩ
Ｃ）内部のインダクタをなくすことができ、チップサイ
ズの縮小を実現できる。以上の事は以下の実施の形態に
も同じ事が言える。An inductor used for a high-frequency semiconductor element used in a mobile phone terminal or the like is a DC bias circuit.
Since 0 to 20 nH and several nH are sufficient for the matching circuit, the size of the mount island 1 is 1 to 2
It may be about mm square. On the other hand, the size of a high-frequency semiconductor element used in a mobile phone terminal is 0.5 to 2 on each side.
It is often a rectangle of mm. In other words, it is understood that the mount island portion 1 having a size of 1 to 2 mm square is sufficiently large as a mount portion for mounting a high-frequency semiconductor element, and has sufficient characteristics as an inductor. As a result, by using the spirally formed mount island portion as an inductor, a semiconductor device, in particular, an MMIC (monolithic microwave I
C) The internal inductor can be eliminated, and the chip size can be reduced. The same can be said for the following embodiments.
【００２４】（第２の実施の形態）図３は本発明の第２
の実施の形態の半導体集積回路装置に使用するリードフ
レームを示す概略平面図、図４は図３に示したリードフ
レームに半導体素子を搭載した状態を示す概略平面図で
ある。(Second Embodiment) FIG. 3 shows a second embodiment of the present invention.
FIG. 4 is a schematic plan view showing a lead frame used in the semiconductor integrated circuit device according to the embodiment, and FIG. 4 is a schematic plan view showing a state where a semiconductor element is mounted on the lead frame shown in FIG.
【００２５】図３に示される本形態の半導体集積回路装
置用リードフレーム６は、半導体素子のマウントアイラ
ンド部７自身がミアンダ状に加工されたものである。す
なわち、この実施の形態は第１の実施の形態と比較し
て、インダクタを構成するマウントアイランド部の形状
がスパイラル型からミアンダ型に変わっている。The lead frame 6 for a semiconductor integrated circuit device according to the present embodiment shown in FIG. 3 is obtained by processing the mount island portion 7 of the semiconductor element itself in a meandering shape. That is, in this embodiment, as compared with the first embodiment, the shape of the mount island portion forming the inductor is changed from a spiral type to a meander type.
【００２６】このミアンダ状のマウントアイランド部７
の周囲には、半導体集積回路装置完成後にパッケージ内
に位置される複数のインナーリード部８が配置されてい
る。This meandering mount island portion 7
A plurality of inner lead portions 8 located in the package after the completion of the semiconductor integrated circuit device are arranged around the package.
【００２７】上記のリードフレーム２を使用して半導体
集積回路装置を製造する場合も、第１の実施形態と同様
で、図４に示すとおりである。The case of manufacturing a semiconductor integrated circuit device using the above-described lead frame 2 is the same as that of the first embodiment, as shown in FIG.
【００２８】本実施の形態のようにマウントアイランド
７の形状がミアンダ型の時、１ｍｍ角で線路幅、線路間
隔がどちらも０．１ｍｍの時、約３ｎＨのインダクタン
スを持つインダクタとなる。２ｍｍ角で線路幅、線路間
隔がどちらも０．１ｍｍの時、約１９ｎＨとなる。When the mount island 7 has a meander shape as in this embodiment, when the line width and the line interval are both 1 mm square and 0.1 mm, the inductor has an inductance of about 3 nH. When both the line width and the line interval are 0.1 mm in a 2 mm square, the value is about 19 nH.
【００２９】マウントアイランド部をミアンダ状にする
ことで、スパイラル状に比べてミアンダ線路の先端７ａ
がマウントアイランド部７の周辺に配置される。このよ
うにミアンダ線路の先端が周辺にくる結果、同じ大きさ
のマウントアイランド部に搭載できる半導体素子の大き
さをスパイラル状に比べて大きくすることができる。By forming the mount island portion in a meandering shape, the tip 7a of the meandering line 7a can be compared with a spiral shape.
Are arranged around the mount island portion 7. As a result, the tip of the meander line comes to the periphery, so that the size of the semiconductor element that can be mounted on the mount island portion of the same size can be made larger than that of the spiral shape.
【００３０】（第３の実施の形態）図５は本発明の第３
の実施の形態の半導体集積回路装置における半導体素子
搭載時の様子を示す概略平面図、図６は図５のａ−ａ’
間の断面図、図７は図５に示した半導体素子の裏面を示
す平面図である。(Third Embodiment) FIG. 5 shows a third embodiment of the present invention.
FIG. 6 is a schematic plan view showing a state when a semiconductor element is mounted in the semiconductor integrated circuit device according to the embodiment, and FIG.
FIG. 7 is a plan view showing the back surface of the semiconductor device shown in FIG.
【００３１】図５及び図６に示す本形態の半導体集積回
路装置は第１の実施の形態と同一のリードフレーム、つ
まりマウントアイランド部がスパイラル形状のリードフ
レーム１１を使用するものであるが、第１の実施の形態
と比較してマウントアイランド部上に半導体素子を搭載
する手法が異なっている。The semiconductor integrated circuit device of the present embodiment shown in FIGS. 5 and 6 uses the same lead frame as the first embodiment, that is, the lead frame 11 having a spiral mount island portion. The method of mounting the semiconductor element on the mount island portion is different from that of the first embodiment.
【００３２】すなわち、半導体素子１２は素子表面から
裏面に貫通するスルーホール１３を持ち、所望の素子表
面電極はリードフレーム１１のマウントアイランド部１
９のスパイラル線路の所望の箇所とＡｕ線ではなく、図
６に示すようにスルーホール１３及び半田バンプ１４に
よって接続される。That is, the semiconductor element 12 has a through hole 13 penetrating from the element surface to the rear surface, and a desired element surface electrode is mounted on the mount island portion 1 of the lead frame 11.
Nine spiral lines are connected to desired portions of the spiral lines by the through holes 13 and the solder bumps 14 as shown in FIG.
【００３３】そして、図７に示すように半導体素子１２
の裏面の周辺にはスルーホール１３に接続せず、他の配
線・電極等からも電気的に独立した半田バンプ１５，１
６，１７，１８がパッド（不図示）を介して配設され、
これらの半田バンプによって半導体素子１２はリードフ
レーム１１上に固定される。そのため、第１の実施の形
態や第２の実施の形態のように、非導電性樹脂などで固
定する必要はない。Then, as shown in FIG.
The solder bumps 15, 1 which are not connected to the through holes 13 and are electrically independent from other wirings / electrodes, etc. around the rear surface of
6, 17, 18 are arranged via pads (not shown),
The semiconductor element 12 is fixed on the lead frame 11 by these solder bumps. Therefore, it is not necessary to fix with a non-conductive resin or the like as in the first embodiment and the second embodiment.
【００３４】このように半導体素子１２がスルーホール
１３を持ち、半導体素子１２の裏面でリードフレーム１
１に接続できるので、第１の実施の形態や第２の実施の
形態のようにＡｕ線を使う場合と比べ、本形態のリード
フレーム１１に搭載できる半導体素子１２の大きさはマ
ウントアイランド部の大きさに等しいものまで可能とな
る。As described above, the semiconductor element 12 has the through hole 13, and the lead frame 1 is provided on the back surface of the semiconductor element 12.
1, the size of the semiconductor element 12 that can be mounted on the lead frame 11 of the present embodiment is smaller than that of the case where the Au wire is used as in the first and second embodiments. It is possible to have something equal to the size.
【００３５】なお、この実施形態ではスパイラル状のマ
ウントアイランド部を持つリードフレーム１１を例に挙
げたが、ミアンダ状のものでも上記と同様である。In this embodiment, the lead frame 11 having a spiral mount island portion has been described as an example. However, the same applies to a meander shape lead frame.
【００３６】（第４の実施の形態）図８は本発明の第４
の実施の形態の半導体集積回路装置における半導体素子
搭載時の様子を示す概略平面図、図９は図８のｂ−ｂ’
間の断面図、図１０は図９に示した半導体素子の表面を
示す平面図である。(Fourth Embodiment) FIG. 8 shows a fourth embodiment of the present invention.
FIG. 9 is a schematic plan view showing a state when a semiconductor element is mounted in the semiconductor integrated circuit device according to the embodiment, and FIG. 9 is bb ′ in FIG.
FIG. 10 is a plan view showing the surface of the semiconductor device shown in FIG.
【００３７】図８及び図９に示す本形態の半導体集積回
路装置も第１の実施の形態と同一のリードフレームを使
用するものであるが、第１の実施の形態と比較してマウ
ントアイランド部上に半導体素子を搭載する手法が異な
っている。The semiconductor integrated circuit device of the present embodiment shown in FIGS. 8 and 9 also uses the same lead frame as that of the first embodiment. The method for mounting the semiconductor element on the top is different.
【００３８】すなわち、半導体素子２１はフリップチッ
プ構造をしており、素子表面をリードフレーム２０側に
向け（フェースダウン）、リードフレーム２０上に直接
マウントされる。このとき、マウントアイランド部２２
のスパイラル線路の所要のインダクタンスを実現できる
部位に半田バンプ２３を配置しておくことで半導体素子
２１はフリップチップ実装されるため、Ａｕ線でボンデ
ィングする必要がなくなる。That is, the semiconductor element 21 has a flip chip structure, and is mounted directly on the lead frame 20 with the element surface facing the lead frame 20 (face down). At this time, the mount island section 22
Since the semiconductor element 21 is flip-chip mounted by arranging the solder bumps 23 at a position where the required inductance of the spiral line can be realized, there is no need to bond with an Au wire.
【００３９】そして、図１０に示すように半導体素子２
１の裏面の周辺には他の配線・電極等から電気的に独立
した半田バンプ２４，２５，２６，２７は配設され、こ
れらの半田バンプによって半導体素子２１はリードフレ
ーム２０上に固定される。そのため、第１の実施の形態
や第２の実施の形態のように、非導電性樹脂などで固定
する必要はない。Then, as shown in FIG.
Solder bumps 24, 25, 26, 27 electrically independent from other wirings, electrodes, etc. are provided around the back surface of 1, and the semiconductor element 21 is fixed on the lead frame 20 by these solder bumps. . Therefore, it is not necessary to fix with a non-conductive resin or the like as in the first embodiment and the second embodiment.
【００４０】このように半導体素子２１をフリップチッ
プ構造にしておくことで、第１の実施の形態や第２の実
施の形態のようにＡｕ線を使う場合と比べ、本形態のリ
ードフレーム１１に搭載できる半導体素子１２の大きさ
はマウントアイランド部の大きさに等しいものまでとな
る。By using the flip-chip structure of the semiconductor element 21 in this way, the lead frame 11 of the present embodiment can be compared with the case of using the Au wire as in the first and second embodiments. The size of the semiconductor element 12 that can be mounted is up to the size of the mount island portion.
【００４１】なお、この実施形態ではスパイラル状のマ
ウントアイランド部を持つリードフレーム２０を例に挙
げたが、ミアンダ状のものでも上記と同様である。In this embodiment, the lead frame 20 having a spiral mount island portion has been described as an example. However, the same applies to a meander type lead frame.
【００４２】[0042]
【発明の効果】以上説明したように、本発明は、従来同
一平面上の異なる位置に配置していたマウントアイラン
ドとインダクタ部分とに代えて、マウントアイランド部
自体をスパイラル状又はミアンダ状に形成して、マウン
トアイランド部のみで搭載機能とインダクタ機能の両方
を実現したことにより、リードフレームの小型化、ひい
ては封止パッケージの小型化を達成できる。As described above, according to the present invention, the mount island portion itself is formed in a spiral or meander shape in place of the mount island and the inductor portion which are conventionally arranged at different positions on the same plane. By realizing both the mounting function and the inductor function only by the mount island portion, it is possible to reduce the size of the lead frame and, consequently, the size of the sealing package.
【図１】本発明の第１の実施の形態の半導体集積回路装
置に使用するリードフレームを示す概略平面図である。FIG. 1 is a schematic plan view showing a lead frame used in a semiconductor integrated circuit device according to a first embodiment of the present invention.
【図２】図１に示したリードフレームに半導体素子を搭
載した状態を示す概略平面図である。FIG. 2 is a schematic plan view showing a state where a semiconductor element is mounted on the lead frame shown in FIG.
【図３】本発明の第２の実施の形態の半導体集積回路装
置に使用するリードフレームを示す概略平面図である。FIG. 3 is a schematic plan view showing a lead frame used in a semiconductor integrated circuit device according to a second embodiment of the present invention.
【図４】図３に示したリードフレームに半導体素子を搭
載した状態を示す概略平面図である。FIG. 4 is a schematic plan view showing a state where a semiconductor element is mounted on the lead frame shown in FIG. 3;
【図５】本発明の第３の実施の形態の半導体集積回路装
置における半導体素子搭載時の様子を示す概略平面図で
ある。FIG. 5 is a schematic plan view showing a state when a semiconductor element is mounted in a semiconductor integrated circuit device according to a third embodiment of the present invention.
【図６】図５のａ−ａ’間の断面図である。FIG. 6 is a sectional view taken along line a-a 'of FIG.
【図７】図５に示した半導体素子の裏面を示す平面図で
ある。FIG. 7 is a plan view showing a back surface of the semiconductor element shown in FIG. 5;
【図８】本発明の第４の実施の形態の半導体集積回路装
置における半導体素子搭載時の様子を示す概略平面図で
ある。FIG. 8 is a schematic plan view showing a state when a semiconductor element is mounted in a semiconductor integrated circuit device according to a fourth embodiment of the present invention.
【図９】図８のｂ−ｂ’間の断面図である。FIG. 9 is a sectional view taken along line b-b 'of FIG.
【図１０】図９に示した半導体素子の表面を示す平面図
である。FIG. 10 is a plan view showing the surface of the semiconductor device shown in FIG. 9;
【図１１】特開平６−１０４３７２号公報による従来の
高周波用半導体集積回路装置の封止パッケージ内のリー
ド部分を示す平面図である。FIG. 11 is a plan view showing a lead portion in a sealing package of a conventional high frequency semiconductor integrated circuit device according to Japanese Patent Application Laid-Open No. 6-104372.
１、７、１９、２２ マウントアイランド部 １ａ スパイラル線路の先端 ２、６、１１、２０ リードフレーム ３、８ インナーリード部 ４、９、１２、２１ 半導体素子 ５、１０ Ａｕ線（ボンディングワイヤ） ７ａ ミアンダ線路の先端 １３ スルーホール １４、１５、１６、１７、１８、２３、２４、２５、２
６、２７ 半田バンプ1, 7, 19, 22 Mount island part 1a Tip of spiral line 2, 6, 11, 20 Lead frame 3, 8 Inner lead part 4, 9, 12, 21 Semiconductor element 5, 10 Au wire (bonding wire) 7a Meander Line tip 13 Through hole 14, 15, 16, 17, 18, 23, 24, 25, 2
6, 27 Solder bump
Claims (6)
回路装置に適用可能な半導体集積回路装置用リードフレ
ームであって、 全体がスパイラル状もしくはミアンダ状に加工された、
半導体素子を搭載するためのアイランド部と、 前記アイランド部の周囲に配置された複数のリード部と
を備えたことを特徴とする半導体集積回路装置用リード
フレーム。1. A lead frame for a semiconductor integrated circuit device applicable to a semiconductor integrated circuit device using a high-frequency semiconductor element, the whole being processed into a spiral or meander shape.
A lead frame for a semiconductor integrated circuit device, comprising: an island portion for mounting a semiconductor element; and a plurality of lead portions arranged around the island portion.
た半導体集積回路装置であって、スパイラル状もしくは
ミアンダ状のアイランド部上に半導体素子がマウントさ
れている半導体集積回路装置。2. A semiconductor integrated circuit device using the lead frame according to claim 1, wherein a semiconductor element is mounted on a spiral or meandering island portion.
おいて、半導体素子は素子表面から裏面に貫通するスル
ーホールを持ち、所望の素子表面電極はマウントアイラ
ンド部のスパイラル線路もしくはミアンダ線路の所望の
箇所にスルーホール及び半田バンプによって接続される
ことを特徴とする半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 2, wherein the semiconductor element has a through hole penetrating from the front surface to the back surface of the device, and the desired device surface electrode is a desired one of the spiral line or meander line of the mount island portion. A semiconductor integrated circuit device characterized by being connected to a location by a through hole and a solder bump.
おいて、半導体素子の裏面に電気的に独立したパッドを
持ち、当該パッドに半田バンプを使用して半導体素子が
固定されることを特徴とする半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 3, wherein an electrically independent pad is provided on a back surface of the semiconductor element, and the semiconductor element is fixed to the pad by using a solder bump. Semiconductor integrated circuit device.
おいて、半導体素子がフリップチップ構造を持ち、所望
の素子表面電極はマウントアイランド部のスパイラル線
路もしくはミアンダ線路の所望の箇所にフェースダウン
ボンディングによって接続されることを特徴とする半導
体集積回路装置。5. The semiconductor integrated circuit device according to claim 2, wherein the semiconductor element has a flip-chip structure, and a desired element surface electrode is face-down bonded to a desired portion of the spiral line or meander line of the mount island portion. A semiconductor integrated circuit device which is connected.
おいて、半導体素子の表面に電気的に独立したパッドを
持ち、当該パッドに半田バンプを使用して半導体素子が
固定されることを特徴とする半導体集積回路装置。6. The semiconductor integrated circuit device according to claim 4, wherein an electrically independent pad is provided on the surface of the semiconductor element, and the semiconductor element is fixed to the pad by using a solder bump. Semiconductor integrated circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9308788A JP2970626B2 (en) | 1997-11-11 | 1997-11-11 | Lead frame for semiconductor integrated circuit device and semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9308788A JP2970626B2 (en) | 1997-11-11 | 1997-11-11 | Lead frame for semiconductor integrated circuit device and semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145371A true JPH11145371A (en) | 1999-05-28 |
| JP2970626B2 JP2970626B2 (en) | 1999-11-02 |
Family
ID=17985322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9308788A Expired - Fee Related JP2970626B2 (en) | 1997-11-11 | 1997-11-11 | Lead frame for semiconductor integrated circuit device and semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970626B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006085363A1 (en) * | 2005-02-09 | 2006-08-17 | Renesas Technology Corp. | Semiconductor apparatus and electronic circuit |
| JP2007157877A (en) * | 2005-12-02 | 2007-06-21 | Sony Corp | Passive-element package and its manufacturing method, semiconductor module, and mounting structures of them |
| JP2008124510A (en) * | 2008-02-12 | 2008-05-29 | Matsushita Electric Ind Co Ltd | Resin-encapsulated type semiconductor device |
-
1997
- 1997-11-11 JP JP9308788A patent/JP2970626B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006085363A1 (en) * | 2005-02-09 | 2006-08-17 | Renesas Technology Corp. | Semiconductor apparatus and electronic circuit |
| JP2007157877A (en) * | 2005-12-02 | 2007-06-21 | Sony Corp | Passive-element package and its manufacturing method, semiconductor module, and mounting structures of them |
| JP2008124510A (en) * | 2008-02-12 | 2008-05-29 | Matsushita Electric Ind Co Ltd | Resin-encapsulated type semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2970626B2 (en) | 1999-11-02 |
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