JPH1097341A - シャドウアドレスを使用するクロック停止信号を制御することによるコンピュータシステムにおける電力節約方法及び装置 - Google Patents
シャドウアドレスを使用するクロック停止信号を制御することによるコンピュータシステムにおける電力節約方法及び装置Info
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- JPH1097341A JPH1097341A JP9161459A JP16145997A JPH1097341A JP H1097341 A JPH1097341 A JP H1097341A JP 9161459 A JP9161459 A JP 9161459A JP 16145997 A JP16145997 A JP 16145997A JP H1097341 A JPH1097341 A JP H1097341A
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Abstract
(57)【要約】 （修正有）
【課題】 電力消費を制限するためにプロセサにおける
クロック停止信号の印加を制御する。 【解決手段】 システム制御器がアドレス、一次的及び
二次的システム動作を表わす信号、及び少なくとも１個
のナップタイムアウト信号を受取る。インタラプトアド
レス又はプログラムされているアドレスがトラップされ
且つシャドウアドレスとして格納される。現在のアドレ
スをシャドウアドレスと比較する。アドレスが一致する
とナップモードをトリガし、スロットリング期間中にク
ロック停止信号を印加することが可能とする。スロット
リング期間中にプログラム可能なデューティサイクルを
有するクロック停止信号を印加することは、一次的及び
二次的動作の検知及び実行に必要な処理を可能とする。
一次的又は二次的動作が検知された場合又はナップタイ
マーが期間満了した場合にクロック停止信号が取除かれ
るか又は禁止される。
クロック停止信号の印加を制御する。 【解決手段】 システム制御器がアドレス、一次的及び
二次的システム動作を表わす信号、及び少なくとも１個
のナップタイムアウト信号を受取る。インタラプトアド
レス又はプログラムされているアドレスがトラップされ
且つシャドウアドレスとして格納される。現在のアドレ
スをシャドウアドレスと比較する。アドレスが一致する
とナップモードをトリガし、スロットリング期間中にク
ロック停止信号を印加することが可能とする。スロット
リング期間中にプログラム可能なデューティサイクルを
有するクロック停止信号を印加することは、一次的及び
二次的動作の検知及び実行に必要な処理を可能とする。
一次的又は二次的動作が検知された場合又はナップタイ
マーが期間満了した場合にクロック停止信号が取除かれ
るか又は禁止される。
Description
【０００１】
【発明の属する技術分野】本発明は、パソコン電力節約
及び管理技術に関するものであって、更に詳細には、電
力を節約するためにプロセサへのクロック停止信号の印
加を制御する方法及び装置に関するものである。
及び管理技術に関するものであって、更に詳細には、電
力を節約するためにプロセサへのクロック停止信号の印
加を制御する方法及び装置に関するものである。
【０００２】
【従来の技術】バッテリ駆動型小型パソコンの急増及び
省エネルギに関連する実際的及び環境上の問題の益々高
まる一般大衆の意識が、コンピュータ装置における電力
の節約に対する要求を発生させる可能性がある。小型の
コンピュータの場合には、熱管理及びバッテリ寿命が駆
動電力節約の努力に関連している。デスクトップコンピ
ュータ装置においては、省エネルギ即ち電力節約は、例
えばアメリカ合衆国環境保護庁（ＥＰＡ）のエネルギス
ター（ＥｎｅｒｇｙＳｔａｒ）スタンダード等の政府及
び業界スタンダードと歩調を合わせる天然資源の節約に
関連している。
省エネルギに関連する実際的及び環境上の問題の益々高
まる一般大衆の意識が、コンピュータ装置における電力
の節約に対する要求を発生させる可能性がある。小型の
コンピュータの場合には、熱管理及びバッテリ寿命が駆
動電力節約の努力に関連している。デスクトップコンピ
ュータ装置においては、省エネルギ即ち電力節約は、例
えばアメリカ合衆国環境保護庁（ＥＰＡ）のエネルギス
ター（ＥｎｅｒｇｙＳｔａｒ）スタンダード等の政府及
び業界スタンダードと歩調を合わせる天然資源の節約に
関連している。
【０００３】ポータブル即ち小型のコンピュータは、バ
ッテリ寿命が充電間に妥当な使用期間をサポートする場
合にのみ有用なものである場合がある。ユーザが長い作
業又は一連の作業を完了することを可能とするために充
分な期間が必要とされる場合がある。最近のポータブル
コンピュータのバッテリは、例え８時間使用できるもの
として定格されている場合であっても、ＣＰＵを連続的
に稼動させる集中的な作業を行なう場合には充電間にお
いて２，３時間の寿命を有するに過ぎない場合がある。
熱暴走に関する懸念は、長期間の高い処理負荷の下での
速いクロック速度環境において増大される場合がある。
ッテリ寿命が充電間に妥当な使用期間をサポートする場
合にのみ有用なものである場合がある。ユーザが長い作
業又は一連の作業を完了することを可能とするために充
分な期間が必要とされる場合がある。最近のポータブル
コンピュータのバッテリは、例え８時間使用できるもの
として定格されている場合であっても、ＣＰＵを連続的
に稼動させる集中的な作業を行なう場合には充電間にお
いて２，３時間の寿命を有するに過ぎない場合がある。
熱暴走に関する懸念は、長期間の高い処理負荷の下での
速いクロック速度環境において増大される場合がある。
【０００４】クロック速度は電力消費と直接的な関係を
有するものであることが当該技術分野において公知であ
る。１９９３年１０月１９日付で発行されており且つ引
用によって本明細書に取込む米国特許第５，２５４，８
８８号（Ｌｅｅ ｅｔ ａｌ．）は、３３ＭＨｚで動作
するインテル４８６ＣＰＵが約４ワットの電力を散逸さ
せる場合があることを開示している。該特許は、待機状
態期間中にクロックを低速化させることにより電力を節
約する技術を開示している。然しながら、該特許に開示
されている技術は、システムが幾つかの電力節約モード
のうちの１つにある間に、プログラムされたインターバ
ル内においてクロック停止信号の選択的印加を達成する
ことが可能なものでない場合がある。
有するものであることが当該技術分野において公知であ
る。１９９３年１０月１９日付で発行されており且つ引
用によって本明細書に取込む米国特許第５，２５４，８
８８号（Ｌｅｅ ｅｔ ａｌ．）は、３３ＭＨｚで動作
するインテル４８６ＣＰＵが約４ワットの電力を散逸さ
せる場合があることを開示している。該特許は、待機状
態期間中にクロックを低速化させることにより電力を節
約する技術を開示している。然しながら、該特許に開示
されている技術は、システムが幾つかの電力節約モード
のうちの１つにある間に、プログラムされたインターバ
ル内においてクロック停止信号の選択的印加を達成する
ことが可能なものでない場合がある。
【０００５】例えば、グラフィカルユーザインターフェ
ース（ＧＵＩ）を有するマイクロソフトウインドウズ等
の最近の動作環境は、例えアイドル期間中であっても、
ＧＵＩを有することのないオペレーティングシステムと
比較してＣＰＵからより多くの処理を必要とする場合が
ある。従って、ＧＵＩをベースとしたオペレーティング
システムを稼動しているポータブルなコンピュータは、
ＧＵＩをベースとすることのないオペレーティングシス
テムがアイドル状態にある場合と比較して、アイドル状
態にある場合により短いバッテリ寿命となる場合があ
る。例えばディスプレイ、ディスクドライブ及びキーボ
ード等のその他のシステムコンポーネントもプロセサ源
へアクセスする場合にシステム電力を消費する。これら
のシステムコンポーネントをモニタし且つそれらに遅滞
なく処理資源を供給する能力を維持しながらこれらのシ
ステムコンポーネントによって消費される電力を減少さ
せることが望ましい場合がある。
ース（ＧＵＩ）を有するマイクロソフトウインドウズ等
の最近の動作環境は、例えアイドル期間中であっても、
ＧＵＩを有することのないオペレーティングシステムと
比較してＣＰＵからより多くの処理を必要とする場合が
ある。従って、ＧＵＩをベースとしたオペレーティング
システムを稼動しているポータブルなコンピュータは、
ＧＵＩをベースとすることのないオペレーティングシス
テムがアイドル状態にある場合と比較して、アイドル状
態にある場合により短いバッテリ寿命となる場合があ
る。例えばディスプレイ、ディスクドライブ及びキーボ
ード等のその他のシステムコンポーネントもプロセサ源
へアクセスする場合にシステム電力を消費する。これら
のシステムコンポーネントをモニタし且つそれらに遅滞
なく処理資源を供給する能力を維持しながらこれらのシ
ステムコンポーネントによって消費される電力を減少さ
せることが望ましい場合がある。
【０００６】プロセサをより完全にディスエーブル即ち
動作不能状態とさせるスリープモード等の従来の電力節
約方法は、ウエークアップ（起床）待ち時間が長いとい
う欠点を有している場合がある。プロセサが完全にウエ
ークアップ即ち起床するまで、システム周辺機器を使用
することが不可能な場合がある。システム周辺機器にプ
ロセサ機能に対するより速いアクセスを与えることによ
りウエークアップ待ち時間を短縮させることが可能であ
る。ウエークアップ待ち時間を短縮させることは、シス
テムがウエークアップ即ち起床する場合にユーザにとっ
てより寛容性のある待機時間とさせることを可能とす
る。更に、ある処理要求は、完全なウエークアップを必
要とすることなしに、バックグラウンドにおいて処理す
ることが可能な場合がある。スリープモード期間中にあ
る動作を処理することを可能とすることにより、ウエー
クアップ即ち起床をトリガさせるためにより広範な動作
を使用することが可能である。
動作不能状態とさせるスリープモード等の従来の電力節
約方法は、ウエークアップ（起床）待ち時間が長いとい
う欠点を有している場合がある。プロセサが完全にウエ
ークアップ即ち起床するまで、システム周辺機器を使用
することが不可能な場合がある。システム周辺機器にプ
ロセサ機能に対するより速いアクセスを与えることによ
りウエークアップ待ち時間を短縮させることが可能であ
る。ウエークアップ待ち時間を短縮させることは、シス
テムがウエークアップ即ち起床する場合にユーザにとっ
てより寛容性のある待機時間とさせることを可能とす
る。更に、ある処理要求は、完全なウエークアップを必
要とすることなしに、バックグラウンドにおいて処理す
ることが可能な場合がある。スリープモード期間中にあ
る動作を処理することを可能とすることにより、ウエー
クアップ即ち起床をトリガさせるためにより広範な動作
を使用することが可能である。
【０００７】インタラプトは当該技術分野において公知
であり且つユーザ入力からか又はプロセサの動作を必要
とする周辺機器からのいずれかからシステム動作が存在
する場合に発生される場合がある。周辺装置は、インタ
ラプト要求を介してプロセサからの動作を要求する場合
がある。インタラプト要求は、インタラプトサービスル
ーチン（ＩＳＲ）の実行を介して処理することが可能で
ある。インタラプトが発生すると、プロセサは現在のプ
ログラムの実行を停止し且つＩＳＲの実行を開始する。
この点については、シャンリー（Ｓｈａｎｌｅｙ）及び
アンダーソン（Ａｎｄｅｒｓｏｎ）著「ＩＳＡシステム
アーキテクチュア（ＩＳＡ Ｓｙｓｔｅｍ Ａｒｃｈｉ
ｔｅｃｔｕｒｅ）」、１８章、３３１−３６６頁、マイ
ンドシェアプレス（ＭｉｎｄＳｈａｒｅ Ｐｒｅｓ
ｓ）、１９９１，１９９３に記載されており、この文献
を引用により本明細書に取込む。プロセサはインタラプ
ト要求に応答し且つ関連するインタラプト番号を得るこ
とによってどの装置又はソフトウエアプロセスがその要
求を開始させたかを決定する。インタラプト番号によっ
てインタラプトの識別が決定されると、そのＩＳＲのア
ドレスはインタラプトベクトルテーブル（ＩＶＴ）から
見つけ出し且つそのＩＳＲを実行することが可能であ
る。ＩＳＲが実行を終了すると、プロセサがインタラプ
タトされた時に格納した位置において実行を再開するこ
とが可能である。
であり且つユーザ入力からか又はプロセサの動作を必要
とする周辺機器からのいずれかからシステム動作が存在
する場合に発生される場合がある。周辺装置は、インタ
ラプト要求を介してプロセサからの動作を要求する場合
がある。インタラプト要求は、インタラプトサービスル
ーチン（ＩＳＲ）の実行を介して処理することが可能で
ある。インタラプトが発生すると、プロセサは現在のプ
ログラムの実行を停止し且つＩＳＲの実行を開始する。
この点については、シャンリー（Ｓｈａｎｌｅｙ）及び
アンダーソン（Ａｎｄｅｒｓｏｎ）著「ＩＳＡシステム
アーキテクチュア（ＩＳＡ Ｓｙｓｔｅｍ Ａｒｃｈｉ
ｔｅｃｔｕｒｅ）」、１８章、３３１−３６６頁、マイ
ンドシェアプレス（ＭｉｎｄＳｈａｒｅ Ｐｒｅｓ
ｓ）、１９９１，１９９３に記載されており、この文献
を引用により本明細書に取込む。プロセサはインタラプ
ト要求に応答し且つ関連するインタラプト番号を得るこ
とによってどの装置又はソフトウエアプロセスがその要
求を開始させたかを決定する。インタラプト番号によっ
てインタラプトの識別が決定されると、そのＩＳＲのア
ドレスはインタラプトベクトルテーブル（ＩＶＴ）から
見つけ出し且つそのＩＳＲを実行することが可能であ
る。ＩＳＲが実行を終了すると、プロセサがインタラプ
タトされた時に格納した位置において実行を再開するこ
とが可能である。
【０００８】インタラプトは、キーボード入力、ディス
クドライブアクセス、周辺アクセス及びその他のシステ
ムイベントに関連するシステム動作から発生させること
が可能である。逆に、その他のインタラプトはシステム
が動作状態にない即ち不活性状態にあることを表わすこ
とが可能である。ソフトウエアインタラプトに対するＩ
ＳＲはＢＩＯＳ ＲＯＭ内にプログラムさせ且つ始動時
にＩＶＴ内の対応するインタラプト番号エントリ内にロ
ードさせることが可能である。ＩＶＴは実モードアドレ
ス空間０００００Ｈ乃至００３ＦＦＨ内に常駐すること
が可能である。プロテクトモードにおいては、ＩＶＴは
メモリ内のどこかへリロケート即ち再配置させることが
可能である。
クドライブアクセス、周辺アクセス及びその他のシステ
ムイベントに関連するシステム動作から発生させること
が可能である。逆に、その他のインタラプトはシステム
が動作状態にない即ち不活性状態にあることを表わすこ
とが可能である。ソフトウエアインタラプトに対するＩ
ＳＲはＢＩＯＳ ＲＯＭ内にプログラムさせ且つ始動時
にＩＶＴ内の対応するインタラプト番号エントリ内にロ
ードさせることが可能である。ＩＶＴは実モードアドレ
ス空間０００００Ｈ乃至００３ＦＦＨ内に常駐すること
が可能である。プロテクトモードにおいては、ＩＶＴは
メモリ内のどこかへリロケート即ち再配置させることが
可能である。
【０００９】ある従来のシステムは、１９９４年１２月
２７日付で発行された米国特許第５，３７７，３４４号
（Ｓｔａｇｅｒ ｅｔ ａｌ．）におけるように、選択
的なメモリ動作モニタを行ない且つシャドウＲＡＭ内に
値を格納する。ＲＡＭ内に値を格納することは当該技術
分野において公知である。１９９５年１月３１日付で発
行された米国特許第５，３８６，５５２号（Ｇａｒｎｅ
ｙ）は、大量記憶システムにおいて処理状態を保存する
ためのシステムを開示している。該特許のシステムにお
いては、シャドウインタラプトベクトルは、ナップ（居
眠り）トリガイベントとして開示されておらず、且つい
ずれのインタラプトもナップトリガイベントとして開示
されているものではないものと思料される。
２７日付で発行された米国特許第５，３７７，３４４号
（Ｓｔａｇｅｒ ｅｔ ａｌ．）におけるように、選択
的なメモリ動作モニタを行ない且つシャドウＲＡＭ内に
値を格納する。ＲＡＭ内に値を格納することは当該技術
分野において公知である。１９９５年１月３１日付で発
行された米国特許第５，３８６，５５２号（Ｇａｒｎｅ
ｙ）は、大量記憶システムにおいて処理状態を保存する
ためのシステムを開示している。該特許のシステムにお
いては、シャドウインタラプトベクトルは、ナップ（居
眠り）トリガイベントとして開示されておらず、且つい
ずれのインタラプトもナップトリガイベントとして開示
されているものではないものと思料される。
【００１０】例えば、一般的なＤＯＳ固定ソフトウエア
インタラプトＩＮＴ１６Ｈは公知である。キーボードサ
ービスインタラプトとして知られているインタラプトＩ
ＮＴ１６Ｈは、トムホーガン（Ｔｏｍ Ｈｏｇａｎ）著
「プログラマーのＰＣソースブック（Ｔｈｅ Ｐｒｏｇ
ｒａｍｍｅｒ’ｓ ＰＣ Ｓｏｕｒｃｅｂｏｏｋ）」、
第２版、マイクロソフトプレス、１９９１年の文献に記
載されており、それを引用によって本明細書に取込む。
ユーザからの入力が存在しない場合には、キーボード動
作を探してＤＯＳがＩＮＴ１６Ｈ上でループ動作する。
このようなＩＮＴ１６Ｈに関するシステムループ動作自
身を検知することを使用してスリープモードをトリガさ
せることが可能である。この後の動作はシステムをウエ
ークアップ即ち起床させるべくトリガさせることが可能
である。然しながら、前述したように、作業を開始する
か又は再開させるためにシステムがウエークアップ即ち
起床するのに長い時間がかかる場合が多々ある。次い
で、処理が回復されると、全ての処理資源を使用するこ
とが可能である。
インタラプトＩＮＴ１６Ｈは公知である。キーボードサ
ービスインタラプトとして知られているインタラプトＩ
ＮＴ１６Ｈは、トムホーガン（Ｔｏｍ Ｈｏｇａｎ）著
「プログラマーのＰＣソースブック（Ｔｈｅ Ｐｒｏｇ
ｒａｍｍｅｒ’ｓ ＰＣ Ｓｏｕｒｃｅｂｏｏｋ）」、
第２版、マイクロソフトプレス、１９９１年の文献に記
載されており、それを引用によって本明細書に取込む。
ユーザからの入力が存在しない場合には、キーボード動
作を探してＤＯＳがＩＮＴ１６Ｈ上でループ動作する。
このようなＩＮＴ１６Ｈに関するシステムループ動作自
身を検知することを使用してスリープモードをトリガさ
せることが可能である。この後の動作はシステムをウエ
ークアップ即ち起床させるべくトリガさせることが可能
である。然しながら、前述したように、作業を開始する
か又は再開させるためにシステムがウエークアップ即ち
起床するのに長い時間がかかる場合が多々ある。次い
で、処理が回復されると、全ての処理資源を使用するこ
とが可能である。
【００１１】このようなアプローチは非効率的なもので
ある場合がある。何故ならば、ウエークアップイベント
自身によってウエークアップ動作が検知されると、すぐ
さま処理を行なう要求が存在する場合があるからであ
る。その他のシステムイベント又は動作が短い時間を除
いてすぐさま処理を行なうことを要求する場合があり、
一方更にその他のシステムイベント又は動作がバックグ
ラウンドで処理を行なうことを要求する場合がある。更
に、スリープモードを活性化させるのには小さすぎるが
電力節約を行なうために使用する可能性のある小さなイ
ンターバル（間隔）がイベント間に存在する場合があ
る。このような完全なプロセサ資源が使用可能である比
較的短い時間インターバル期間中に、処理を行なうこと
の必要性がない場合がある。
ある場合がある。何故ならば、ウエークアップイベント
自身によってウエークアップ動作が検知されると、すぐ
さま処理を行なう要求が存在する場合があるからであ
る。その他のシステムイベント又は動作が短い時間を除
いてすぐさま処理を行なうことを要求する場合があり、
一方更にその他のシステムイベント又は動作がバックグ
ラウンドで処理を行なうことを要求する場合がある。更
に、スリープモードを活性化させるのには小さすぎるが
電力節約を行なうために使用する可能性のある小さなイ
ンターバル（間隔）がイベント間に存在する場合があ
る。このような完全なプロセサ資源が使用可能である比
較的短い時間インターバル期間中に、処理を行なうこと
の必要性がない場合がある。
【００１２】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、コンピュータシステムにおける電力を節約
する装置及び方法を提供することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、コンピュータシステムにおける電力を節約
する装置及び方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は、アドレス信号
と、一次的及び二次的動作を表わす信号と、少なくとも
１つのナップ（ｎａｐ、即ち居眠り）タイムアウト信号
とを含む信号を受取るコンピュータシステムにおいて設
けられるシステム制御器において実現される。シャドウ
アドレスと一致するアドレスがナップ信号の発生をトリ
ガする。そのナップ信号はクロック停止信号を発生する
停止クロックステートマシンへ印加させることが可能で
ある。そのクロック停止信号はプロセサへ印加されて処
理を中断させる。複数個のモードタイマーが、いつコン
ピュータシステムが段階的により低いパワーモードへ前
進することが可能であるかを決定する。何らかの一次的
又は二次的動作が論理回路へ印加されると、少なくとも
２つのモードのうちの１つにおいてナップ信号を脱活性
化させる。ナップ信号が脱活性化されると、クロック停
止信号が取除かれる。ある場合においては、クロック停
止信号が取除かれると、全速力での処理が再開する。
と、一次的及び二次的動作を表わす信号と、少なくとも
１つのナップ（ｎａｐ、即ち居眠り）タイムアウト信号
とを含む信号を受取るコンピュータシステムにおいて設
けられるシステム制御器において実現される。シャドウ
アドレスと一致するアドレスがナップ信号の発生をトリ
ガする。そのナップ信号はクロック停止信号を発生する
停止クロックステートマシンへ印加させることが可能で
ある。そのクロック停止信号はプロセサへ印加されて処
理を中断させる。複数個のモードタイマーが、いつコン
ピュータシステムが段階的により低いパワーモードへ前
進することが可能であるかを決定する。何らかの一次的
又は二次的動作が論理回路へ印加されると、少なくとも
２つのモードのうちの１つにおいてナップ信号を脱活性
化させる。ナップ信号が脱活性化されると、クロック停
止信号が取除かれる。ある場合においては、クロック停
止信号が取除かれると、全速力での処理が再開する。
【００１４】本発明の好適実施形態においては、バスか
らデコードされた現在のアドレスがレジスタ内に格納さ
れている前のアドレスから１だけオフセットされている
場合に、プリフェッチ検知回路がプリフェッチ検知信号
を発生することが可能である。プリフェッチを行なう場
合に、プロセサはメモリ内の隣接した連続的な位置から
所定量の情報を読出すことが可能である。連続的なメモ
リ位置は、前のアドレスよりも１だけ大きな値でアドレ
スされる特性を有している。このような内在的な特性
は、プロセサが実行ではなくプリフェッチを行なってい
ることを表わす場合がある。
らデコードされた現在のアドレスがレジスタ内に格納さ
れている前のアドレスから１だけオフセットされている
場合に、プリフェッチ検知回路がプリフェッチ検知信号
を発生することが可能である。プリフェッチを行なう場
合に、プロセサはメモリ内の隣接した連続的な位置から
所定量の情報を読出すことが可能である。連続的なメモ
リ位置は、前のアドレスよりも１だけ大きな値でアドレ
スされる特性を有している。このような内在的な特性
は、プロセサが実行ではなくプリフェッチを行なってい
ることを表わす場合がある。
【００１５】プリフェッチ期間中にアクセスされた情報
はプリフェッチラインと呼ばれる。プリフェッチライン
の長さは、任意的に変化することが可能であり且つアド
レス動作上の制限を受ける場合がある。本実施形態にお
いては、プリフェッチラインは３２バイトとすることが
可能である。現在のアドレスか又は前のアドレスのいず
れかとしてプリフェッチ検知回路内に存在することによ
って決定されてプリフェッチラインの最初の８バイト内
においてインタラプトアドレスの一致が見出された場合
には、プリフェッチ検知信号が発生される。アドレスバ
ス上に新たなアドレスが表われると、現在のアドレスは
レジスタ内に格納させ且つ次のサイクル期間中における
比較目的のための前のアドレスとなることが可能であ
る。現在のアドレスが前のアドレス＋１に等しい場合に
は、プリフェッチ検知信号が発生され且つナップ信号の
発生を禁止する論理回路へ印加される。プリフェッチラ
イン内のインタラプトアドレスはプリフェッチ期間中に
ナップ信号を活性化させ且つ誤ったナップトリガ動作を
行なうことによって性能を劣化させることが防止されて
いる。
はプリフェッチラインと呼ばれる。プリフェッチライン
の長さは、任意的に変化することが可能であり且つアド
レス動作上の制限を受ける場合がある。本実施形態にお
いては、プリフェッチラインは３２バイトとすることが
可能である。現在のアドレスか又は前のアドレスのいず
れかとしてプリフェッチ検知回路内に存在することによ
って決定されてプリフェッチラインの最初の８バイト内
においてインタラプトアドレスの一致が見出された場合
には、プリフェッチ検知信号が発生される。アドレスバ
ス上に新たなアドレスが表われると、現在のアドレスは
レジスタ内に格納させ且つ次のサイクル期間中における
比較目的のための前のアドレスとなることが可能であ
る。現在のアドレスが前のアドレス＋１に等しい場合に
は、プリフェッチ検知信号が発生され且つナップ信号の
発生を禁止する論理回路へ印加される。プリフェッチラ
イン内のインタラプトアドレスはプリフェッチ期間中に
ナップ信号を活性化させ且つ誤ったナップトリガ動作を
行なうことによって性能を劣化させることが防止されて
いる。
【００１６】この好適な実施形態においては、スロット
リング回路が設けられており、それは選択的にイネーブ
ル即ち動作可能状態とされて、スロットリング期間中ク
ロック停止信号の印加を制御する。スロットリング期間
に対応する値はスロットリング回路へ結合されているレ
ジスタ内に格納することが可能である。特定のデューテ
ィサイクルのクロック停止信号がスロットリング期間中
に印加される。クロック停止信号の現在のデューティサ
イクルに対応する値がスロットリング回路に結合されて
いる別のレジスタ内に格納される。クロック停止信号
は、スロットリングがディスエーブル即ち動作不能状態
とされると、継続的に印加させることが可能である。
リング回路が設けられており、それは選択的にイネーブ
ル即ち動作可能状態とされて、スロットリング期間中ク
ロック停止信号の印加を制御する。スロットリング期間
に対応する値はスロットリング回路へ結合されているレ
ジスタ内に格納することが可能である。特定のデューテ
ィサイクルのクロック停止信号がスロットリング期間中
に印加される。クロック停止信号の現在のデューティサ
イクルに対応する値がスロットリング回路に結合されて
いる別のレジスタ内に格納される。クロック停止信号
は、スロットリングがディスエーブル即ち動作不能状態
とされると、継続的に印加させることが可能である。
【００１７】前述した如く、システム動作が存在する場
合に、ユーザ入力からか又はプロセサの動作を要求する
周辺装置からのいずれかからインタラプトを発生するこ
とが可能である。典型的なシステム動作は、本発明にお
いては、一次的及び二次的動作として特性づけられてい
る。一次的又は二次的な動作は、スロットリング期間中
に発生することが可能である。一次的動作の発生はシス
テムを完全にオンのモードへ復帰させることが可能であ
る。二次的動作は、その動作を処理させ且つその処理の
完了した後に前の電力節約モードへシステムを復帰させ
ることが可能である。スロットリング期間中に周期的な
対応でクロック停止信号を印加することは、このような
一次的及び二次的動作の検知が劣化されることがないこ
とを確保している。複数個の省エネルギ即ち電力節約モ
ードは、システムが瞬間的に処理状態へ復帰することを
可能としている。電力管理モードは、完全にオン（Ｆｕ
ｌｌｙ−Ｏｎ）、節約（Ｃｏｎｓｅｒｖｅ）、ドーズ
（Ｄｏｚｅ）、スリープ（Ｓｌｅｅｐ）、ディープスリ
ープ（Ｄｅｅｐ−Ｓｌｅｅｐ）、中断（Ｓｕｓｐｅｎ
ｄ）等を包含している。
合に、ユーザ入力からか又はプロセサの動作を要求する
周辺装置からのいずれかからインタラプトを発生するこ
とが可能である。典型的なシステム動作は、本発明にお
いては、一次的及び二次的動作として特性づけられてい
る。一次的又は二次的な動作は、スロットリング期間中
に発生することが可能である。一次的動作の発生はシス
テムを完全にオンのモードへ復帰させることが可能であ
る。二次的動作は、その動作を処理させ且つその処理の
完了した後に前の電力節約モードへシステムを復帰させ
ることが可能である。スロットリング期間中に周期的な
対応でクロック停止信号を印加することは、このような
一次的及び二次的動作の検知が劣化されることがないこ
とを確保している。複数個の省エネルギ即ち電力節約モ
ードは、システムが瞬間的に処理状態へ復帰することを
可能としている。電力管理モードは、完全にオン（Ｆｕ
ｌｌｙ−Ｏｎ）、節約（Ｃｏｎｓｅｒｖｅ）、ドーズ
（Ｄｏｚｅ）、スリープ（Ｓｌｅｅｐ）、ディープスリ
ープ（Ｄｅｅｐ−Ｓｌｅｅｐ）、中断（Ｓｕｓｐｅｎ
ｄ）等を包含している。
【００１８】
【発明の実施の形態】本明細書の記載は本発明の好適実
施例を例示的に示すに過ぎないものである。本発明方法
及び装置は本発明の技術的範囲を逸脱することなしにそ
の他の実施例においても同様の態様で適用可能であるこ
とを理解すべきである。
施例を例示的に示すに過ぎないものである。本発明方法
及び装置は本発明の技術的範囲を逸脱することなしにそ
の他の実施例においても同様の態様で適用可能であるこ
とを理解すべきである。
【００１９】一般的に、本発明は、一次的及び二次的な
イベントを検知し且つ処理することを可能としながら、
パソコンシステムにおいて電力を節約している。本発明
においては、夫々のモードタイマの時間が経過するに伴
い、一次的な動作が存在しない場合に、複数個の電力節
約モードが段階的に達成される。ある一次的及び二次的
イベントが検知されると、必要な処理を行なうために完
全な又は部分的なウエークアップ（起床）がトリガされ
る。システムが既に完全にオンのモードにあり且つ一次
的又は二次的な動作が存在しない場合には、システムの
不動作状態を表わすプログラムされているアドレスの発
生によってナップ（居眠り）モードがトリガされる。
イベントを検知し且つ処理することを可能としながら、
パソコンシステムにおいて電力を節約している。本発明
においては、夫々のモードタイマの時間が経過するに伴
い、一次的な動作が存在しない場合に、複数個の電力節
約モードが段階的に達成される。ある一次的及び二次的
イベントが検知されると、必要な処理を行なうために完
全な又は部分的なウエークアップ（起床）がトリガされ
る。システムが既に完全にオンのモードにあり且つ一次
的又は二次的な動作が存在しない場合には、システムの
不動作状態を表わすプログラムされているアドレスの発
生によってナップ（居眠り）モードがトリガされる。
【００２０】図１は、メモリエリア１００内のアドレス
空間１１０内に位置されているインタラプトベクトルテ
ーブルの一例を示している。本発明のコンピュータシス
テムがパワーオンから実行を開始すると、一般的なソフ
トウエアインタラプト用のＩＳＲアドレスが夫々のイン
タラプト番号にしたがってインタラプトテーブルアドレ
ス内にロードされる。インタラプト番号に対応するＩＳ
Ｒアドレスは、ＢＩＯＳ始動ルーチンによって００００
０Ｈから００３ＦＦＨへのアドレス空間１１０内へロー
ドされる。インタラプトエントリ１４０はインタラプト
番号ＩＮＴ１６Ｈに対応している。インタラプトエント
リ１４０用のインタラプトエントリアドレス１２０は０
００５８Ｈである。インタラプトエントリアドレス１２
０は、例えばＩＮＴ１６Ｈ等のインタラプト番号に４を
乗算することによって計算することが可能である。数値
４は、一般的にセグメント＋オフセット形態として呼ば
れているコードセグメント（ＣＳ）＋命令ポインタ（Ｉ
Ｐ）形態でＩＳＲアドレスを形成するバイト数に対応し
ている。インタラプトアドレス１２０における２つの最
大桁バイトはＣＳ値を表わしている。２つの最小桁バイ
トはＩＰ値を表わしている。例えば、インタラプト１４
０はＩＮＴ１６Ｈに対応している。１６に４を乗算し且
つ１６進数へ変換させて、０００５８Ｈのインタラプト
テーブルアドレス１２０を計算することが可能である。
好適実施例においては、インタラプトアドレス１２０は
ＣＳとＩＰ値を包含している。本発明においては、イン
タラプト番号即ちインタラプトベクトルのＣＳ及びＩＰ
値はレジスタにおいてプログラムすることが可能であ
り、且つ入力アドレスがこれらのうちのいずれかと一致
する場合には、ナップトリガが発生する。
空間１１０内に位置されているインタラプトベクトルテ
ーブルの一例を示している。本発明のコンピュータシス
テムがパワーオンから実行を開始すると、一般的なソフ
トウエアインタラプト用のＩＳＲアドレスが夫々のイン
タラプト番号にしたがってインタラプトテーブルアドレ
ス内にロードされる。インタラプト番号に対応するＩＳ
Ｒアドレスは、ＢＩＯＳ始動ルーチンによって００００
０Ｈから００３ＦＦＨへのアドレス空間１１０内へロー
ドされる。インタラプトエントリ１４０はインタラプト
番号ＩＮＴ１６Ｈに対応している。インタラプトエント
リ１４０用のインタラプトエントリアドレス１２０は０
００５８Ｈである。インタラプトエントリアドレス１２
０は、例えばＩＮＴ１６Ｈ等のインタラプト番号に４を
乗算することによって計算することが可能である。数値
４は、一般的にセグメント＋オフセット形態として呼ば
れているコードセグメント（ＣＳ）＋命令ポインタ（Ｉ
Ｐ）形態でＩＳＲアドレスを形成するバイト数に対応し
ている。インタラプトアドレス１２０における２つの最
大桁バイトはＣＳ値を表わしている。２つの最小桁バイ
トはＩＰ値を表わしている。例えば、インタラプト１４
０はＩＮＴ１６Ｈに対応している。１６に４を乗算し且
つ１６進数へ変換させて、０００５８Ｈのインタラプト
テーブルアドレス１２０を計算することが可能である。
好適実施例においては、インタラプトアドレス１２０は
ＣＳとＩＰ値を包含している。本発明においては、イン
タラプト番号即ちインタラプトベクトルのＣＳ及びＩＰ
値はレジスタにおいてプログラムすることが可能であ
り、且つ入力アドレスがこれらのうちのいずれかと一致
する場合には、ナップトリガが発生する。
【００２１】アドレス１２０の４バイトは、ＩＳＲ１５
０のアドレスを形成するために使用されたＣＳ及びＩＰ
値を有している。ＩＳＲ１５０は、ＩＮＴ１６Ｈが現在
のインタラプト番号として識別される場合には、ＣＳＰ
ＩＮＴサイクルの一部として実行することが可能であ
る。ＩＳＲアドレス１３０に位置されているＩＳＲ１５
０は、インタラプトアドレス１２０の３番目及び４番目
のバイトから読取られたＣＳ値に１６を乗算し、次いで
インタラプトアドレス１２０の１番目及び２番目のバイ
トから得られたＩＰ値へ加算することによって計算する
ことが可能である。前述した如く、ＩＳＲ１５０は、一
般的なソフトウエアインタラプト用のＢＩＯＳによっ
て、始動期間中にＩＳＲアドレス１３０へロードさせる
ことが可能である。ＩＳＲ１５０は、又、アプリケーシ
ョン又はその他のソフトウエアによってロードさせるこ
とも可能である。ＩＳＲ１５０のローディングは、特定
のインタラプト番号に対するカスタムＩＳＲを標準的な
ＩＳＲと置換させることを可能とする。その他のＩＳＲ
はその他のアドレスにロードすることが可能であり、且
つこれらのＩＳＲアドレスは、始動時においてＢＩＯＳ
により、アプリケーションにより、又は使用していない
インタラプト又は固定されているインタラプトをフック
させる場合にその他のソフトウエアによって、対応する
インタラプト番号アドレスにおいてインタラプトベクト
ルテーブル内にロードされる。
０のアドレスを形成するために使用されたＣＳ及びＩＰ
値を有している。ＩＳＲ１５０は、ＩＮＴ１６Ｈが現在
のインタラプト番号として識別される場合には、ＣＳＰ
ＩＮＴサイクルの一部として実行することが可能であ
る。ＩＳＲアドレス１３０に位置されているＩＳＲ１５
０は、インタラプトアドレス１２０の３番目及び４番目
のバイトから読取られたＣＳ値に１６を乗算し、次いで
インタラプトアドレス１２０の１番目及び２番目のバイ
トから得られたＩＰ値へ加算することによって計算する
ことが可能である。前述した如く、ＩＳＲ１５０は、一
般的なソフトウエアインタラプト用のＢＩＯＳによっ
て、始動期間中にＩＳＲアドレス１３０へロードさせる
ことが可能である。ＩＳＲ１５０は、又、アプリケーシ
ョン又はその他のソフトウエアによってロードさせるこ
とも可能である。ＩＳＲ１５０のローディングは、特定
のインタラプト番号に対するカスタムＩＳＲを標準的な
ＩＳＲと置換させることを可能とする。その他のＩＳＲ
はその他のアドレスにロードすることが可能であり、且
つこれらのＩＳＲアドレスは、始動時においてＢＩＯＳ
により、アプリケーションにより、又は使用していない
インタラプト又は固定されているインタラプトをフック
させる場合にその他のソフトウエアによって、対応する
インタラプト番号アドレスにおいてインタラプトベクト
ルテーブル内にロードされる。
【００２２】図２において、ナップシャドウイング（ｎ
ａｐ ｓｈａｄｏｗｉｎｇ）及び検知ブロック２２０
は、ナップシャドウイング、即ち居眠り明暗付け及び検
知論理を実現しており且つＮＡＰ＿ＤＥＴＥＣＴ信号２
０５を発生する。ＮＡＰ＿ＤＥＴＥＣＴ信号２０５はラ
ッチ２２３のＳＥＴピンへ入力され且つＮＡＰ＿ＡＣＴ
ＩＶＥ信号２０７を高状態へセットする。ＮＡＰ＿ＤＥ
ＴＥＣＴ信号２０５は、更に、ナップタイマー（居眠り
タイマー）のＥＮピンへも入力され、該タイマーはＮＡ
Ｐ＿ＴＩＭＥＲ＿ＲＥＧレジスタ２０３内にプログラム
されている値へのカウント動作を開始する。プログラム
されているカウントに到達すると、ＴＩＭＥＯＵＴ信号
２０６が高状態へ移行し、そのことはＮＡＰ＿ＡＣＴＩ
ＶＥ信号２０７をリセットさせる。ＡＣＴＩＶＩＴＹ＿
ＤＥＴ信号２０４は一次的又は二次的なアクティビティ
即ち動作が存在することを表わし且つナップタイマー２
２１及びＮＡＰ＿ＡＣＴＩＶＥラッチ２２３の両方をリ
セットさせることが可能である。ＮＡＰ＿ＡＣＴＩＶＥ
信号２０７はストップクロック（ＳＴＯＰＣＬＯＣＫ）
ステートマシン２２４へ入力される。ＮＡＰ＿ＡＣＴＩ
ＶＥ信号が高状態である間、ＳＴＯＰＣＬＯＣＫ信号２
０８は、スロットリング即ち絞り動作がイネーブルされ
ている場合にはスロットリング即ち絞り動作が行なわ
れ、又は、ＬＥＳＳＳＴＯＰがイネーブルされている場
合にはアサート即ち活性化された状態が維持される。好
適実施例においては、３２ビットアドレス構成が示され
ている。しかしながら、本発明をより大きなアドレス能
力を有するシステムにおいて使用することも可能であ
る。
ａｐ ｓｈａｄｏｗｉｎｇ）及び検知ブロック２２０
は、ナップシャドウイング、即ち居眠り明暗付け及び検
知論理を実現しており且つＮＡＰ＿ＤＥＴＥＣＴ信号２
０５を発生する。ＮＡＰ＿ＤＥＴＥＣＴ信号２０５はラ
ッチ２２３のＳＥＴピンへ入力され且つＮＡＰ＿ＡＣＴ
ＩＶＥ信号２０７を高状態へセットする。ＮＡＰ＿ＤＥ
ＴＥＣＴ信号２０５は、更に、ナップタイマー（居眠り
タイマー）のＥＮピンへも入力され、該タイマーはＮＡ
Ｐ＿ＴＩＭＥＲ＿ＲＥＧレジスタ２０３内にプログラム
されている値へのカウント動作を開始する。プログラム
されているカウントに到達すると、ＴＩＭＥＯＵＴ信号
２０６が高状態へ移行し、そのことはＮＡＰ＿ＡＣＴＩ
ＶＥ信号２０７をリセットさせる。ＡＣＴＩＶＩＴＹ＿
ＤＥＴ信号２０４は一次的又は二次的なアクティビティ
即ち動作が存在することを表わし且つナップタイマー２
２１及びＮＡＰ＿ＡＣＴＩＶＥラッチ２２３の両方をリ
セットさせることが可能である。ＮＡＰ＿ＡＣＴＩＶＥ
信号２０７はストップクロック（ＳＴＯＰＣＬＯＣＫ）
ステートマシン２２４へ入力される。ＮＡＰ＿ＡＣＴＩ
ＶＥ信号が高状態である間、ＳＴＯＰＣＬＯＣＫ信号２
０８は、スロットリング即ち絞り動作がイネーブルされ
ている場合にはスロットリング即ち絞り動作が行なわ
れ、又は、ＬＥＳＳＳＴＯＰがイネーブルされている場
合にはアサート即ち活性化された状態が維持される。好
適実施例においては、３２ビットアドレス構成が示され
ている。しかしながら、本発明をより大きなアドレス能
力を有するシステムにおいて使用することも可能であ
る。
【００２３】図３は本発明のナップシャドウイングステ
ートマシン、プリフェッチステートマシン及びナップ検
知回路を示した概略図である。現在のアドレスＡＤＤＲ
［３１：２］６０１がゲート６２５へ入力される。例え
ばＩＮＴ１６Ｈに対する５８Ｈ等のインタラプトベクト
ルアドレスを表わすＩＮＴ＿ＶＥＣ＿ＡＤＤＲ［３１：
２］６０２もゲート６２５へ入力される。ＡＤＤＲ［３
１：２］６０１とＩＮＴ＿ＶＥＣ＿ＡＤＤＲ［３１：
２］６０２との間に一致が存在する場合には、論理出力
がゲート６２５からゲート６２６へ入力される。Ｍ／Ｉ
Ｏ＃信号６０３は、現在のアドレスがメモリアドレスで
あるか又はＩ／Ｏアドレスであるかを表わし且つゲート
６２６へ入力される。Ｗ／Ｒ＃信号３３０は、現在のア
ドレスが書込中であるか又は読取中であるかを表わし且
つゲート２６２へ入力される。ゲート６２６の論理出力
はＩＮＤＩＲＥＣＴ＿ＶＥＣＴＯＲ＿ＭＡＴＣＨ信号６
０６であり、それはナップシャドウイングステートマシ
ン６２７へ入力される。
ートマシン、プリフェッチステートマシン及びナップ検
知回路を示した概略図である。現在のアドレスＡＤＤＲ
［３１：２］６０１がゲート６２５へ入力される。例え
ばＩＮＴ１６Ｈに対する５８Ｈ等のインタラプトベクト
ルアドレスを表わすＩＮＴ＿ＶＥＣ＿ＡＤＤＲ［３１：
２］６０２もゲート６２５へ入力される。ＡＤＤＲ［３
１：２］６０１とＩＮＴ＿ＶＥＣ＿ＡＤＤＲ［３１：
２］６０２との間に一致が存在する場合には、論理出力
がゲート６２５からゲート６２６へ入力される。Ｍ／Ｉ
Ｏ＃信号６０３は、現在のアドレスがメモリアドレスで
あるか又はＩ／Ｏアドレスであるかを表わし且つゲート
６２６へ入力される。Ｗ／Ｒ＃信号３３０は、現在のア
ドレスが書込中であるか又は読取中であるかを表わし且
つゲート２６２へ入力される。ゲート６２６の論理出力
はＩＮＤＩＲＥＣＴ＿ＶＥＣＴＯＲ＿ＭＡＴＣＨ信号６
０６であり、それはナップシャドウイングステートマシ
ン６２７へ入力される。
【００２４】Ｍ／ＩＯ＃信号６０３及びＷ／Ｒ＃信号３
３０が高状態である場合に、ＡＤＤＲ［３１：２］６０
１とＩＮＴ＿ＶＥＣ＿ＡＤＤＲ［３１：２］６０２との
間に一致が存在する場合にＩＮＤＩＲＥＣＴ＿ＶＥＣＴ
ＯＲ＿ＭＡＴＣＨ信号６０６が発生される。ナップシャ
ドウイングステートマシン６２７はＡＤＳ＃信号３０８
を受取り、該信号はいつ現在のアドレスＡＤＤＲ［３
１：２］が有効であるかを表わす。ＢＥ［７：０］＃信
号６０５は、バイトがイネーブルし且つデータのどのバ
イトが書き込まれているかをデコードすることを表わ
し、且つナップシャドウイングステートマシン６２７へ
入力される。ＲＥＱ＿ＣＯＮＦＩＧ信号３２１はコンフ
ィギュレーション（形態）ステートマシンからのもので
あり且つインタラプト用のＩＳＲルーチンのＣＳ及びＩ
Ｐ値から構成されるデータがいつ成功裡にシャドウ処理
されたかを表わす。
３０が高状態である場合に、ＡＤＤＲ［３１：２］６０
１とＩＮＴ＿ＶＥＣ＿ＡＤＤＲ［３１：２］６０２との
間に一致が存在する場合にＩＮＤＩＲＥＣＴ＿ＶＥＣＴ
ＯＲ＿ＭＡＴＣＨ信号６０６が発生される。ナップシャ
ドウイングステートマシン６２７はＡＤＳ＃信号３０８
を受取り、該信号はいつ現在のアドレスＡＤＤＲ［３
１：２］が有効であるかを表わす。ＢＥ［７：０］＃信
号６０５は、バイトがイネーブルし且つデータのどのバ
イトが書き込まれているかをデコードすることを表わ
し、且つナップシャドウイングステートマシン６２７へ
入力される。ＲＥＱ＿ＣＯＮＦＩＧ信号３２１はコンフ
ィギュレーション（形態）ステートマシンからのもので
あり且つインタラプト用のＩＳＲルーチンのＣＳ及びＩ
Ｐ値から構成されるデータがいつ成功裡にシャドウ処理
されたかを表わす。
【００２５】コンフィギュレーションステートマシン
は、全体的なシステム制御器に対する種々の機能を取扱
い且つ本発明に関するシャドウイング（ｓｈａｄｏｗｉ
ｎｇ）機能に特に専用のものではない。従って、このス
テートマシンによるデータのシャドウイング機能につい
てのみ詳細に説明する。
は、全体的なシステム制御器に対する種々の機能を取扱
い且つ本発明に関するシャドウイング（ｓｈａｄｏｗｉ
ｎｇ）機能に特に専用のものではない。従って、このス
テートマシンによるデータのシャドウイング機能につい
てのみ詳細に説明する。
【００２６】本発明においてシャドウイングという用語
は、データバスからのインタラプトベクトルの値をシャ
ドウレジスタ内へローディングすることを意味してい
る。ナップシャドウイングステートマシン６２７は、い
つインタラプトベクトルアドレスがロードされたか又は
変更されたかを検知し且つコンフィギュレーションステ
ートマシンをしてＴＲＡＰ＿ＡＤＤＲ＿ＵＰＰＥＲ６０
７又はＴＲＡＰ＿ＡＤＤＲ＿ＬＯＷＥＲ３２０の活性化
に基づいて本発明のデータバスの上側又は下側の二重ワ
ードをロードさせる。本発明におけるシャドウされたデ
ータは１６ビットのＣＳ値と１６ビットのＩＰ値から構
成される３２ビットであるので、シャドウアドレスを形
成するデータをラッチするために４個の８ビットラッチ
が使用されている。このことは、それらが一度に１バイ
トづつ書込まれる場合であっても、該論理がＣＳ及びＩ
Ｐ値をシャドウすることを可能としている。
は、データバスからのインタラプトベクトルの値をシャ
ドウレジスタ内へローディングすることを意味してい
る。ナップシャドウイングステートマシン６２７は、い
つインタラプトベクトルアドレスがロードされたか又は
変更されたかを検知し且つコンフィギュレーションステ
ートマシンをしてＴＲＡＰ＿ＡＤＤＲ＿ＵＰＰＥＲ６０
７又はＴＲＡＰ＿ＡＤＤＲ＿ＬＯＷＥＲ３２０の活性化
に基づいて本発明のデータバスの上側又は下側の二重ワ
ードをロードさせる。本発明におけるシャドウされたデ
ータは１６ビットのＣＳ値と１６ビットのＩＰ値から構
成される３２ビットであるので、シャドウアドレスを形
成するデータをラッチするために４個の８ビットラッチ
が使用されている。このことは、それらが一度に１バイ
トづつ書込まれる場合であっても、該論理がＣＳ及びＩ
Ｐ値をシャドウすることを可能としている。
【００２７】コンフィギュレーションステートマシン
は、シャドウ処理したアドレス値をＣＯＮＦＩＧ＿ＳＨ
ＡＤＯＷ＿ＲＥＧ［３１：０］３２６内に格納し且つ８
ビットブロック毎に４つのラッチ６１０，６１７，６１
８，６１９の各々へ入力させることが可能である。ＣＯ
ＮＦＩＧ＿ＳＨＡＤＯＷ＿ＲＥＧ［７：０］６２８はラ
ッチ６１０へ入力され且つシャドウ処理したアドレス即
ちシャドウアドレスの最小桁８ビットを有している。Ｉ
ＰＬ＿ＷＲＥＮ信号６０９は、バイトイネーブルＢＥ
［７：］＃をデコードすることによっていつシャドウ処
理したアドレス命令ポインタ（ＩＰ）低バイト値の書込
動作があるかを表わし且つラッチ６１０を介してラッチ
６１０のＱ出力端へＣＯＮＦＩＧ＿ＳＨＡＤＯＷ＿ＲＥ
Ｇ［７：０］６２８をクロック動作させる。ＣＯＮＦＩ
Ｇ＿ＳＨＡＤＯＷ＿ＲＥＧ［１５：０］６１１はラッチ
６１７へ入力され且つシャドウ処理したアドレスの次の
最大桁８ビットを有している。ＩＰＨ＿ＷＲＥＮ信号６
１２は、バイトイネーブルＢＥ［７：０］＃をデコード
することによっていつシャドウ処理したアドレス命令ポ
インタ（ＩＰ）高バイト値の書込操作があるかを表わし
且つラッチ６１７を介してラッチ６１７のＱ出力端へＣ
ＯＮＦＩＧ＿ＳＨＡＤＯＷ＿ＲＥＧ［１５：８］６１１
をクロック動作させる。ＰＯＤ＿ＩＰ＿ＲＥＧ［１５：
０］信号３２８は、シャドウ処理したアドレスの結合し
たＩＰ低バイト及び高バイト値を表わし且つ加算器６２
１へ入力される。
は、シャドウ処理したアドレス値をＣＯＮＦＩＧ＿ＳＨ
ＡＤＯＷ＿ＲＥＧ［３１：０］３２６内に格納し且つ８
ビットブロック毎に４つのラッチ６１０，６１７，６１
８，６１９の各々へ入力させることが可能である。ＣＯ
ＮＦＩＧ＿ＳＨＡＤＯＷ＿ＲＥＧ［７：０］６２８はラ
ッチ６１０へ入力され且つシャドウ処理したアドレス即
ちシャドウアドレスの最小桁８ビットを有している。Ｉ
ＰＬ＿ＷＲＥＮ信号６０９は、バイトイネーブルＢＥ
［７：］＃をデコードすることによっていつシャドウ処
理したアドレス命令ポインタ（ＩＰ）低バイト値の書込
動作があるかを表わし且つラッチ６１０を介してラッチ
６１０のＱ出力端へＣＯＮＦＩＧ＿ＳＨＡＤＯＷ＿ＲＥ
Ｇ［７：０］６２８をクロック動作させる。ＣＯＮＦＩ
Ｇ＿ＳＨＡＤＯＷ＿ＲＥＧ［１５：０］６１１はラッチ
６１７へ入力され且つシャドウ処理したアドレスの次の
最大桁８ビットを有している。ＩＰＨ＿ＷＲＥＮ信号６
１２は、バイトイネーブルＢＥ［７：０］＃をデコード
することによっていつシャドウ処理したアドレス命令ポ
インタ（ＩＰ）高バイト値の書込操作があるかを表わし
且つラッチ６１７を介してラッチ６１７のＱ出力端へＣ
ＯＮＦＩＧ＿ＳＨＡＤＯＷ＿ＲＥＧ［１５：８］６１１
をクロック動作させる。ＰＯＤ＿ＩＰ＿ＲＥＧ［１５：
０］信号３２８は、シャドウ処理したアドレスの結合し
たＩＰ低バイト及び高バイト値を表わし且つ加算器６２
１へ入力される。
【００２８】ＣＯＮＦＩＧ＿ＳＨＡＤＯＷ＿ＲＥＧ［２
３：１６］６１３はラッチ６１８へ入力され且つシャド
ウ処理されたアドレス即ちシャドウアドレスの次の最大
桁８ビットを有している。ＣＳＬ＿ＷＲＥＮ信号６１４
は、いつシャドウアドレスコードセグメント（ＣＳ）低
バイト値の書込操作があるかを表わし且つラッチ６１８
を介してラッチ６１８のＱ出力端へＣＯＮＦＩＧ＿ＳＨ
ＡＤＯＷ＿ＲＥＧ［２３：１６］６１３をクロック動作
させる。ＣＯＮＦＩＧ＿ＳＨＡＤＯＷ＿ＲＥＧ［３１：
２４］６１５はラッチ６１９へ入力され且つシャドウア
ドレスの最大桁８ビットを有している。ＣＳＨ＿ＷＲＥ
Ｎ信号６１６は、いつシャドウアドレスコードセグメン
ト（ＣＳ）高バイト値の書込操作があるかを表わし且つ
ラッチ６１９を介してラッチ６１９のＱ出力端へＣＯＮ
ＦＩＧ＿ＳＨＡＤＯＷ＿ＲＥＧ［３１：２４］６１５を
クロック動作させる。ＰＯＤ＿ＣＳ＿ＲＥＧ［１５：
０］信号３２７は、シャドウアドレスの結合したＣＳ低
バイト及び高バイト値を表わしており且つ加算器６２１
へ入力される。インタラプトアドレスがシャドウ処理さ
れるべき場合には、ＴＲＡＰ＿ＡＤＤ＿ＬＯＷＥＲ３２
０及びＴＲＡＰ＿ＡＤＤ＿ＵＰＰＥＲ６０７が図７に示
したナップシャドウイングステートマシン内の状態８０
３及び８０４から夫々ＣＯＮＦＩＧ＿ＳＨＡＤＯＷ＿Ｒ
ＥＧ［３１：０］内へデータバスの下側及び上側二重ワ
ードを捕獲するコンフィギュレーションステートマシン
へ出力される。
３：１６］６１３はラッチ６１８へ入力され且つシャド
ウ処理されたアドレス即ちシャドウアドレスの次の最大
桁８ビットを有している。ＣＳＬ＿ＷＲＥＮ信号６１４
は、いつシャドウアドレスコードセグメント（ＣＳ）低
バイト値の書込操作があるかを表わし且つラッチ６１８
を介してラッチ６１８のＱ出力端へＣＯＮＦＩＧ＿ＳＨ
ＡＤＯＷ＿ＲＥＧ［２３：１６］６１３をクロック動作
させる。ＣＯＮＦＩＧ＿ＳＨＡＤＯＷ＿ＲＥＧ［３１：
２４］６１５はラッチ６１９へ入力され且つシャドウア
ドレスの最大桁８ビットを有している。ＣＳＨ＿ＷＲＥ
Ｎ信号６１６は、いつシャドウアドレスコードセグメン
ト（ＣＳ）高バイト値の書込操作があるかを表わし且つ
ラッチ６１９を介してラッチ６１９のＱ出力端へＣＯＮ
ＦＩＧ＿ＳＨＡＤＯＷ＿ＲＥＧ［３１：２４］６１５を
クロック動作させる。ＰＯＤ＿ＣＳ＿ＲＥＧ［１５：
０］信号３２７は、シャドウアドレスの結合したＣＳ低
バイト及び高バイト値を表わしており且つ加算器６２１
へ入力される。インタラプトアドレスがシャドウ処理さ
れるべき場合には、ＴＲＡＰ＿ＡＤＤ＿ＬＯＷＥＲ３２
０及びＴＲＡＰ＿ＡＤＤ＿ＵＰＰＥＲ６０７が図７に示
したナップシャドウイングステートマシン内の状態８０
３及び８０４から夫々ＣＯＮＦＩＧ＿ＳＨＡＤＯＷ＿Ｒ
ＥＧ［３１：０］内へデータバスの下側及び上側二重ワ
ードを捕獲するコンフィギュレーションステートマシン
へ出力される。
【００２９】完全なシャドウアドレスＳＨＡＤＯＷＥＤ
＿ＡＤＤＲ［３１：０］６３０は加算器及び乗算器６２
１から出力され且つゲート６２２へ入力される。ＡＤＤ
Ｒ［３１：３］６２０もゲート６２２へ入力される。Ａ
ＤＤＲ［３１：３］６２０及びシャドウアドレスが一致
する場合には、ＡＤＤＲ＿ＭＡＴＣＨ信号６２４が発生
され且つゲート６２２からゲート６２３へ出力される。
現在のアドレスがメモリアドレスであるか又はＩＯアド
レスであるかを表わすＭ／ＩＯ＃信号６０３もゲート６
２３へ入力される。現在の動作が読取動作であるか又は
書込動作であるかを表わすＷ／Ｒ＃信号３３０及びデー
タ又はコードサイクルであるかを表わすＤ／Ｃ＃信号３
０７もゲート６２３へ入力される。現在のアドレスがプ
リフェッチラインの一部であるか否かを表わすＰＲＦＴ
ＣＨ＿ＤＥＴ＃信号３０５はプリフェッチ検知ブロック
３２０から出力され且つゲート６２３へ入力される。入
力信号が適切な活性状態にある場合には、ＮＡＰ＿ＤＥ
ＴＥＣＴ信号２０５はゲート６２３から出力され且つナ
ップモードをトリガする。
＿ＡＤＤＲ［３１：０］６３０は加算器及び乗算器６２
１から出力され且つゲート６２２へ入力される。ＡＤＤ
Ｒ［３１：３］６２０もゲート６２２へ入力される。Ａ
ＤＤＲ［３１：３］６２０及びシャドウアドレスが一致
する場合には、ＡＤＤＲ＿ＭＡＴＣＨ信号６２４が発生
され且つゲート６２２からゲート６２３へ出力される。
現在のアドレスがメモリアドレスであるか又はＩＯアド
レスであるかを表わすＭ／ＩＯ＃信号６０３もゲート６
２３へ入力される。現在の動作が読取動作であるか又は
書込動作であるかを表わすＷ／Ｒ＃信号３３０及びデー
タ又はコードサイクルであるかを表わすＤ／Ｃ＃信号３
０７もゲート６２３へ入力される。現在のアドレスがプ
リフェッチラインの一部であるか否かを表わすＰＲＦＴ
ＣＨ＿ＤＥＴ＃信号３０５はプリフェッチ検知ブロック
３２０から出力され且つゲート６２３へ入力される。入
力信号が適切な活性状態にある場合には、ＮＡＰ＿ＤＥ
ＴＥＣＴ信号２０５はゲート６２３から出力され且つナ
ップモードをトリガする。
【００３０】本発明の好適実施例においては、プリフェ
ッチアドレスは一度に３２バイトプリフェッチすること
が可能である。然しながら、３２バイトより大きいか又
は小さいバイトをプリフェッチし且つプログラムされて
いるアドレスがプリフェッチラインの一部であるか否か
を検知する手段を有する実施例は、本発明の技術的範囲
を逸脱するものではない。最小桁の３つのアドレスライ
ンは読取られないので、アドレス間の１の各差はデコー
ドされたアドレスの１６進数の値における８の差を表わ
す。アクティブ低ＰＲＦＴＣＨ＿ＤＥＴ＃信号３０５
は、アドレスがプリフェッチラインの一部である場合
に、プリフェッチ検知回路３２０によって発生される。
プリフェッチラインは、アドレスがメモリ内の連続した
位置から検索したものであることを表わす１の値によっ
て現在のアドレスが前のアドレスと異なるものである特
性を表わすことが可能である。
ッチアドレスは一度に３２バイトプリフェッチすること
が可能である。然しながら、３２バイトより大きいか又
は小さいバイトをプリフェッチし且つプログラムされて
いるアドレスがプリフェッチラインの一部であるか否か
を検知する手段を有する実施例は、本発明の技術的範囲
を逸脱するものではない。最小桁の３つのアドレスライ
ンは読取られないので、アドレス間の１の各差はデコー
ドされたアドレスの１６進数の値における８の差を表わ
す。アクティブ低ＰＲＦＴＣＨ＿ＤＥＴ＃信号３０５
は、アドレスがプリフェッチラインの一部である場合
に、プリフェッチ検知回路３２０によって発生される。
プリフェッチラインは、アドレスがメモリ内の連続した
位置から検索したものであることを表わす１の値によっ
て現在のアドレスが前のアドレスと異なるものである特
性を表わすことが可能である。
【００３１】図４ａは図４ｂに更に詳細に示してある図
３のプリフェッチ検知回路３２０の動作を示したステー
トマシン概略図である。アイドル（ＩＤＬＥ）状態００
（３５０）から、有効なアドレスであることを表わすア
クティブ低ＡＤＳ＃３０８と関連してクロック遷移を表
わすＣＰＵＣＬＫ信号３４０が発生すると、ＣＬＫ１状
態０１（３７０）へのステートマシンの遷移を発生させ
る。ＣＬＫ１状態０１（３７０）において、現在のアド
レスが前のアドレス又はプリフェッチしたアドレスと比
較される。現在のアドレスがプリフェッチされたアドレ
スを表わす前のアドレス＋１の値と一致する場合には、
プリフェッチ検知を表わす信号が活性化される。ＣＬＫ
１状態０１（３７０）から、ＣＰＵＣＬＫ信号３４０が
発生すると、ＣＬＫ２状態１０（３６０）へのステート
マシンの遷移が行なわれる。ＣＬＫ２状態１０（３６
０）において、現在のアドレスが爾後のステートマシン
サイクルにおいて使用するためにプリフェッチ検知回路
内へクロック入力される。ＣＰＵＣＬＫ信号３４０の最
後の遷移は、ステートマシンをアイドル（ＩＤＬＥ）状
態００（３５０）へ復帰させるべく遷移を行なう。
３のプリフェッチ検知回路３２０の動作を示したステー
トマシン概略図である。アイドル（ＩＤＬＥ）状態００
（３５０）から、有効なアドレスであることを表わすア
クティブ低ＡＤＳ＃３０８と関連してクロック遷移を表
わすＣＰＵＣＬＫ信号３４０が発生すると、ＣＬＫ１状
態０１（３７０）へのステートマシンの遷移を発生させ
る。ＣＬＫ１状態０１（３７０）において、現在のアド
レスが前のアドレス又はプリフェッチしたアドレスと比
較される。現在のアドレスがプリフェッチされたアドレ
スを表わす前のアドレス＋１の値と一致する場合には、
プリフェッチ検知を表わす信号が活性化される。ＣＬＫ
１状態０１（３７０）から、ＣＰＵＣＬＫ信号３４０が
発生すると、ＣＬＫ２状態１０（３６０）へのステート
マシンの遷移が行なわれる。ＣＬＫ２状態１０（３６
０）において、現在のアドレスが爾後のステートマシン
サイクルにおいて使用するためにプリフェッチ検知回路
内へクロック入力される。ＣＰＵＣＬＫ信号３４０の最
後の遷移は、ステートマシンをアイドル（ＩＤＬＥ）状
態００（３５０）へ復帰させるべく遷移を行なう。
【００３２】図４ｂは図３のプリフェッチ検知回路を示
した論理線図である。ＡＤＤＲ［３１：３］３０１がラ
ッチ３７４のＤ入力端へ入力され且つ論理ゲート３７２
へ入力される。ＣＰＵＣＬＫ３４０がラッチ３７３のイ
ネーブル入力端へ入力され且つＳＴＡＴＥ３９０がラッ
チ３７３のＤ入力端へ入力される。フリップフロップ３
７３は、ＳＴＡＴＥ３９０がＣＬＫ２信号３６０と等し
い場合に、ＡＤＤＲ＿ＬＡＴＣＨ信号３０９を発生す
る。ＡＤＤＲ＿ＬＡＴＣＨ信号３０９はラッチ３７４の
イネーブル入力端へ入力されて、ＡＤＤＲ［３１：３］
３０１の現在の値をラッチさせ且つＡＤＤＲ＿ＬＡＴＣ
ＨＥＤ［３１：３］３９１としてラッチ３７４のＱ出力
端において出力させることをイネーブルさせる。ＡＤＤ
Ｒ［３１：３］３０１がラッチされ且つＡＤＤＲ＿ＬＡ
ＴＣＨＥＤ［３１：３］３９１としてラッチ３７４から
出力されると、ＡＤＤＲ［３１：３］３０１の現在の値
と前のサイクルでラッチされたＡＤＤＲ＿ＬＡＴＣＨＥ
Ｄ［３１：３］３９１との間に１個のクロックサイクル
の遅延が存在する。ブロック３７５において、１の値が
ＡＤＤＲ＿ＬＡＴＣＨＥＤ［３１：３］３９１へ加算さ
れ且つＰＲＥＶ＿ＡＤＤＲ［３１：３］＋１ ３０７が
発生され且つ論理ゲート３７２へ出力される。ＰＲＥＶ
＿ＡＤＤＲ［３１：３］＋１ ３０７及びＡＤＤＲ［３
１：３］３０１の論理積が論理ゲート３７１へ出力され
る。ＳＴＡＴＥ３９０は論理ゲート３７１へも印加され
且つ該論理積はラッチ３７０のＤ入力端へ印加される。
ＳＴＡＴＥ３９０がＣＬＫ１の値を有しており、且つＰ
ＲＥＶ＿ＡＤＤＲ［３１：３］＋１ ３０７がＡＤＤＲ
［３１：３］３０１と一致する場合には、ラッチ３７０
はアドレスＡＤＤＲ［３１：３］３０１がプリフェッチ
ラインの一部であることを表わすＰＲＦＴＣＨ＿ＤＥＴ
＃３０５を発生する。プリフェッチラインにおいてフェ
ッチされたアドレスは連続したものであるから、即ち１
つのアドレスは次のアドレスと１の値だけ異なるもので
あるから、現在のアドレスＡＤＤＲ［３１：３］３０１
がＰＲＥＶ＿ＡＤＤＲ［３１：３］＋１ ３０７と一致
するか否かの比較は、ＡＤＤＲ［３１：３］３０１がプ
リフェッチされたアドレスであることを表わす。インタ
ラプトアドレスである可能性のあるプリフェッチしたア
ドレスでナップモードをトリガすることは好ましくない
場合がある。
した論理線図である。ＡＤＤＲ［３１：３］３０１がラ
ッチ３７４のＤ入力端へ入力され且つ論理ゲート３７２
へ入力される。ＣＰＵＣＬＫ３４０がラッチ３７３のイ
ネーブル入力端へ入力され且つＳＴＡＴＥ３９０がラッ
チ３７３のＤ入力端へ入力される。フリップフロップ３
７３は、ＳＴＡＴＥ３９０がＣＬＫ２信号３６０と等し
い場合に、ＡＤＤＲ＿ＬＡＴＣＨ信号３０９を発生す
る。ＡＤＤＲ＿ＬＡＴＣＨ信号３０９はラッチ３７４の
イネーブル入力端へ入力されて、ＡＤＤＲ［３１：３］
３０１の現在の値をラッチさせ且つＡＤＤＲ＿ＬＡＴＣ
ＨＥＤ［３１：３］３９１としてラッチ３７４のＱ出力
端において出力させることをイネーブルさせる。ＡＤＤ
Ｒ［３１：３］３０１がラッチされ且つＡＤＤＲ＿ＬＡ
ＴＣＨＥＤ［３１：３］３９１としてラッチ３７４から
出力されると、ＡＤＤＲ［３１：３］３０１の現在の値
と前のサイクルでラッチされたＡＤＤＲ＿ＬＡＴＣＨＥ
Ｄ［３１：３］３９１との間に１個のクロックサイクル
の遅延が存在する。ブロック３７５において、１の値が
ＡＤＤＲ＿ＬＡＴＣＨＥＤ［３１：３］３９１へ加算さ
れ且つＰＲＥＶ＿ＡＤＤＲ［３１：３］＋１ ３０７が
発生され且つ論理ゲート３７２へ出力される。ＰＲＥＶ
＿ＡＤＤＲ［３１：３］＋１ ３０７及びＡＤＤＲ［３
１：３］３０１の論理積が論理ゲート３７１へ出力され
る。ＳＴＡＴＥ３９０は論理ゲート３７１へも印加され
且つ該論理積はラッチ３７０のＤ入力端へ印加される。
ＳＴＡＴＥ３９０がＣＬＫ１の値を有しており、且つＰ
ＲＥＶ＿ＡＤＤＲ［３１：３］＋１ ３０７がＡＤＤＲ
［３１：３］３０１と一致する場合には、ラッチ３７０
はアドレスＡＤＤＲ［３１：３］３０１がプリフェッチ
ラインの一部であることを表わすＰＲＦＴＣＨ＿ＤＥＴ
＃３０５を発生する。プリフェッチラインにおいてフェ
ッチされたアドレスは連続したものであるから、即ち１
つのアドレスは次のアドレスと１の値だけ異なるもので
あるから、現在のアドレスＡＤＤＲ［３１：３］３０１
がＰＲＥＶ＿ＡＤＤＲ［３１：３］＋１ ３０７と一致
するか否かの比較は、ＡＤＤＲ［３１：３］３０１がプ
リフェッチされたアドレスであることを表わす。インタ
ラプトアドレスである可能性のあるプリフェッチしたア
ドレスでナップモードをトリガすることは好ましくない
場合がある。
【００３３】図４ｃは図４ｂに示したプリフェッチ検知
ステートマシン３２０のタイミングを示したタイミング
線図である。ＣＰＵＣＬＫ３４０は、プロセサ動作に対
して回路動作を同期させるために使用することが可能で
ある。ＡＤＳ＄信号３０８は、システムバス上のデータ
が有効なアドレスを表わすことを表示するために使用す
ることが可能である。ＳＴＡＴＥ３９０は、ＣＰＵＣＬ
Ｋ３４０の爾後のサイクル期間中にプリフェッチ検知ス
テートマシンの動作を前進させるために使用することが
可能である。ＡＤＤＲ［３１：０］３０１ｆは、システ
ムバスから読取られた現在のアドレスを表わし且つ図４
ｂに示したプリフェッチ検知回路内において使用するこ
とが可能である。ＡＤＤＲ＿ＬＡＴＣＨ信号３０９は、
現在のアドレスＡＤＤＲ［３１：０］３０１ｆのビット
［３１：３］を図４ｂのラッチ３７４内へラッチさせる
ために使用することが可能である。アドレスＡＤＤＲ＿
ＬＡＴＣＨＥＤ［３１：０］３９１ｆのビット［３１：
３］がラッチされると、１の値が加算される。アドレス
ＰＲＥＶ＿ＡＤＤＲ［３１：３］＋１ ３０７は、アド
レスＡＤＤＲ＿ＬＡＴＣＨＥＤ［３１：３］３９１＋１
を表わしており且つ現在のアドレスＡＤＤＲ［３１：
３］３０１と比較される。ＡＤＤＲ＿ＬＡＴＣＨＥＤ
［３１：３］３９１及び現在のアドレスＡＤＤＲ［３
１：３］３０１が一致する場合には、プロセサはプリフ
ェッチを再開し且つ信号ＰＲＦＴＣＨ＿ＤＥＴ＃３０５
が発生される。一致しない場合には、信号ＰＲＦＴＣＨ
＿ＤＥＴ＃３０５は高状態へセットされるか又は図４ｂ
のプリフェッチ検知ステートマシン３２０によって１ク
ロックの間脱活性化される。
ステートマシン３２０のタイミングを示したタイミング
線図である。ＣＰＵＣＬＫ３４０は、プロセサ動作に対
して回路動作を同期させるために使用することが可能で
ある。ＡＤＳ＄信号３０８は、システムバス上のデータ
が有効なアドレスを表わすことを表示するために使用す
ることが可能である。ＳＴＡＴＥ３９０は、ＣＰＵＣＬ
Ｋ３４０の爾後のサイクル期間中にプリフェッチ検知ス
テートマシンの動作を前進させるために使用することが
可能である。ＡＤＤＲ［３１：０］３０１ｆは、システ
ムバスから読取られた現在のアドレスを表わし且つ図４
ｂに示したプリフェッチ検知回路内において使用するこ
とが可能である。ＡＤＤＲ＿ＬＡＴＣＨ信号３０９は、
現在のアドレスＡＤＤＲ［３１：０］３０１ｆのビット
［３１：３］を図４ｂのラッチ３７４内へラッチさせる
ために使用することが可能である。アドレスＡＤＤＲ＿
ＬＡＴＣＨＥＤ［３１：０］３９１ｆのビット［３１：
３］がラッチされると、１の値が加算される。アドレス
ＰＲＥＶ＿ＡＤＤＲ［３１：３］＋１ ３０７は、アド
レスＡＤＤＲ＿ＬＡＴＣＨＥＤ［３１：３］３９１＋１
を表わしており且つ現在のアドレスＡＤＤＲ［３１：
３］３０１と比較される。ＡＤＤＲ＿ＬＡＴＣＨＥＤ
［３１：３］３９１及び現在のアドレスＡＤＤＲ［３
１：３］３０１が一致する場合には、プロセサはプリフ
ェッチを再開し且つ信号ＰＲＦＴＣＨ＿ＤＥＴ＃３０５
が発生される。一致しない場合には、信号ＰＲＦＴＣＨ
＿ＤＥＴ＃３０５は高状態へセットされるか又は図４ｂ
のプリフェッチ検知ステートマシン３２０によって１ク
ロックの間脱活性化される。
【００３４】図５は図３のナップシャドウイングステー
トマシンの動作及びシャドウアドレスのローディングを
示したタイミング線図である。ＣＰＵＣＬＫ３４０は、
メインプロセサクロックから派生され且つナップシャド
ウイングステートマシンの動作をコンフィギュレーショ
ンステートマシンと同期させるために使用することが可
能である。ＡＤＳ＃３０８は、いつ現在のアドレスが有
効なアドレスであるかを表わす。ナップモードは、有効
なアドレス期間中においてのみトリガさせることが可能
である。Ｗ／Ｒ＃信号３３０は、動作が読取動作である
か又は書込動作であるかを表わす。ＡＤＤＲ［３１：
０］３０１は現在のアドレスである。ＮＡＰ＿ＳＨＡＤ
ＯＷ＿ＳＴＡＴＥ３９０は現在のナップシャドウステー
トマシン状態である。ＴＲＡＰ＿ＡＤＤＲＥＳＳ＿ＬＯ
ＷＥＲ信号３２０は、下側の二重ワードがシャドウアド
レスを有しているか否かを表わす。ＴＲＡＰ＿ＡＤＤＲ
＿ＵＰＰＥＲ信号６０７（図５には示していない）は、
上側の二重ワードがシャドウアドレスを有しているか否
かを表わす。図５の例においては、ＴＲＡＰ＿ＡＤＤＲ
ＥＳＳ＿ＬＯＷＥＲ３２０はアクティブ即ち活性状態に
あるものとして示してあり、従ってＴＲＡＰ＿ＡＤＤＲ
ＥＳＳ＿ＵＰＰＥＲ６０７は低状態である。ＲＥＱ＿Ｃ
ＯＮＦＩＧ信号３２１が高状態から低状態へ移行するこ
とは、いつデータバスからのアドレスがＣＯＮＦＩＧ＿
ＳＨＡＤＯＷ＿ＲＥＧ［３１：０］３２６内にロードさ
れたかを表わす。ＲＥＱ＿ＣＯＮＦＩＧ信号３２１上で
高状態から低状態への遷移を受取ると、図３のナップシ
ャドウイングステートマシン６２７は、適宜の制御信号
を発生して、シャドウ処理すべき現在のアドレスに対す
るＣＳ及びＩＰ値を発生する。
トマシンの動作及びシャドウアドレスのローディングを
示したタイミング線図である。ＣＰＵＣＬＫ３４０は、
メインプロセサクロックから派生され且つナップシャド
ウイングステートマシンの動作をコンフィギュレーショ
ンステートマシンと同期させるために使用することが可
能である。ＡＤＳ＃３０８は、いつ現在のアドレスが有
効なアドレスであるかを表わす。ナップモードは、有効
なアドレス期間中においてのみトリガさせることが可能
である。Ｗ／Ｒ＃信号３３０は、動作が読取動作である
か又は書込動作であるかを表わす。ＡＤＤＲ［３１：
０］３０１は現在のアドレスである。ＮＡＰ＿ＳＨＡＤ
ＯＷ＿ＳＴＡＴＥ３９０は現在のナップシャドウステー
トマシン状態である。ＴＲＡＰ＿ＡＤＤＲＥＳＳ＿ＬＯ
ＷＥＲ信号３２０は、下側の二重ワードがシャドウアド
レスを有しているか否かを表わす。ＴＲＡＰ＿ＡＤＤＲ
＿ＵＰＰＥＲ信号６０７（図５には示していない）は、
上側の二重ワードがシャドウアドレスを有しているか否
かを表わす。図５の例においては、ＴＲＡＰ＿ＡＤＤＲ
ＥＳＳ＿ＬＯＷＥＲ３２０はアクティブ即ち活性状態に
あるものとして示してあり、従ってＴＲＡＰ＿ＡＤＤＲ
ＥＳＳ＿ＵＰＰＥＲ６０７は低状態である。ＲＥＱ＿Ｃ
ＯＮＦＩＧ信号３２１が高状態から低状態へ移行するこ
とは、いつデータバスからのアドレスがＣＯＮＦＩＧ＿
ＳＨＡＤＯＷ＿ＲＥＧ［３１：０］３２６内にロードさ
れたかを表わす。ＲＥＱ＿ＣＯＮＦＩＧ信号３２１上で
高状態から低状態への遷移を受取ると、図３のナップシ
ャドウイングステートマシン６２７は、適宜の制御信号
を発生して、シャドウ処理すべき現在のアドレスに対す
るＣＳ及びＩＰ値を発生する。
【００３５】現在のアドレスが固定されている又はプロ
グラムされているソフトウエアインタラプトベクトルア
ドレス、例えばＩＮＴ１６Ｈに対しては５８Ｈと一致す
る場合に、ＩＮＤＩＲＥＣＴ＿ＶＥＣＴＯＲ＿ＭＡＴＣ
Ｈ６０６はアクティブ即ち活性状態となる。ＢＥ［３：
０］＃信号７２０はＢＥ［７：０］＃のラッチされたも
のであり、且つ上側の二重ワードが書込まれる場合には
ＢＥ［７：４］＃を有しており、又下側二重ワードが書
込まれる場合にはＢＥ［３：０］＃を有している。ＤＡ
ＴＡ［６３：０］７３０はデータバス信号であって、そ
れは、本実施例においては、６４ビットバスである。該
データバスは、そのベクトルが書込まれているシャドウ
処理されたインタラプトのＣＳ及びＩＰ値を有してい
る。ＣＯＮＦＩＧ＿ＳＨＡＤＯＷ＿ＲＥＧ［３１：０］
３２６はシャドウ処理されたデータの上側又は下側の二
重ワードを有している。図５のタイミング線図はアクテ
ィブ即ち活性状態としてＴＲＡＰ＿ＡＤＤＲＥＳＳ＿Ｌ
ＯＷＥＲ３２０を示しており、従って６４ビットデータ
バスの下側二重ワードはＣＯＮＦＩＧ＿ＳＨＡＤＯＷ＿
ＲＥＧ［３１：０］３２６内に捕獲され且つ４３２１Ｃ
ＤＡＢＨを有している。ナップシャドウイングステート
マシンは、ＲＥＧ＿ＣＯＮＦＩＧ３２１上での高状態か
ら低状態への遷移を検知すると、ラッチされているＢＥ
［３：０］＃７２０を使用して、現在のデータの有効な
バイトをＣＳ及びＩＰレジスタ３２７及び３２８の適宜
のバイト内へ夫々書込む。
グラムされているソフトウエアインタラプトベクトルア
ドレス、例えばＩＮＴ１６Ｈに対しては５８Ｈと一致す
る場合に、ＩＮＤＩＲＥＣＴ＿ＶＥＣＴＯＲ＿ＭＡＴＣ
Ｈ６０６はアクティブ即ち活性状態となる。ＢＥ［３：
０］＃信号７２０はＢＥ［７：０］＃のラッチされたも
のであり、且つ上側の二重ワードが書込まれる場合には
ＢＥ［７：４］＃を有しており、又下側二重ワードが書
込まれる場合にはＢＥ［３：０］＃を有している。ＤＡ
ＴＡ［６３：０］７３０はデータバス信号であって、そ
れは、本実施例においては、６４ビットバスである。該
データバスは、そのベクトルが書込まれているシャドウ
処理されたインタラプトのＣＳ及びＩＰ値を有してい
る。ＣＯＮＦＩＧ＿ＳＨＡＤＯＷ＿ＲＥＧ［３１：０］
３２６はシャドウ処理されたデータの上側又は下側の二
重ワードを有している。図５のタイミング線図はアクテ
ィブ即ち活性状態としてＴＲＡＰ＿ＡＤＤＲＥＳＳ＿Ｌ
ＯＷＥＲ３２０を示しており、従って６４ビットデータ
バスの下側二重ワードはＣＯＮＦＩＧ＿ＳＨＡＤＯＷ＿
ＲＥＧ［３１：０］３２６内に捕獲され且つ４３２１Ｃ
ＤＡＢＨを有している。ナップシャドウイングステート
マシンは、ＲＥＧ＿ＣＯＮＦＩＧ３２１上での高状態か
ら低状態への遷移を検知すると、ラッチされているＢＥ
［３：０］＃７２０を使用して、現在のデータの有効な
バイトをＣＳ及びＩＰレジスタ３２７及び３２８の適宜
のバイト内へ夫々書込む。
【００３６】この実施例においては、ＢＥ［３：０］＃
は１１００（二進数）に等しく、データの下側２バイト
のみが有効であり、従ってＩＰの低及び高バイトが保存
されることを表わしている。図５のタイミング線図は、
ＣＯＮＦＩＧ＿ＳＨＡＤＯＷ＿ＲＥＧ［３１：０］３２
６内に捕獲されているデータの二重ワードの上側２バイ
トが有効であることを表わす００１１（二進数）に等し
いＢＥ［３：０］＃でベクトルアドレスへの書込である
次のサイクルを示している。これらはＣＳ上側及び下側
バイトを形成する。ＳＨＡＤＯＷＥＤ＿ＡＤＤＲ［３
１：０］６３０は、シャドウ処理したＣＳ値を１６で乗
算し、且つ、ビット３１乃至２０へゼロをアペンド即ち
取付けながら、それへＩＰ値を加算することによって形
成される。図６はＣＰＵへのＳＴＯＰＣＬＯＣＫ信号が
スロットリング処理されるか又は活性化されている期間
中に、シャドウアドレスが存在することを検知した場合
のナップモードをトリガするタイミングを示している。
ＡＤＤＲ［３１：０］３０１上の現在のアドレスが図５
のＳＨＡＤＯＷＥＤ＿ＡＤＤＲ［３１：０］６３０と一
致する値を有している場合には、ＩＮＤ＿ＡＤＤＲ＿Ｍ
ＡＴＣＨ９１０信号がセットされる。Ｗ／Ｒ＃信号３３
０が低状態である場合には、メモリの読取りを表わし、
且つＤ／Ｃ＃信号３９７が低状態である場合には、コー
ドの読取りを表わし、且つＰＲＦＴＣＨ＿ＤＥＴ＃信号
３０５は不活性状態であって、現在のアドレスはプリフ
ェッチの一部でなかったことを表わし、ＮＡＰ＿ＤＥＴ
ＥＣＴ信号３３３はセットされる。ＮＡＰ＿ＤＥＴＥＣ
Ｔ信号３３３はＮＡＰ＿ＡＣＴＩＶＥラッチ２０７をセ
ットし、そのことはナップタイマーのタイムアウト又は
一次的又は二次的動作まで、ナップモードをアクティブ
即ち活性状態に維持する。ナップモード期間中に、ＣＰ
ＵへのＳＴＯＰＣＬＯＣＫ信号２０８は、スロットリン
グがイネーブルされている場合には、プログラムされて
いるデューティサイクルでスロットリング即ち絞り処理
され、又はＬＥＳＳＳＴＯＰがイネーブルされている場
合にはアサートされた状態に維持される。
は１１００（二進数）に等しく、データの下側２バイト
のみが有効であり、従ってＩＰの低及び高バイトが保存
されることを表わしている。図５のタイミング線図は、
ＣＯＮＦＩＧ＿ＳＨＡＤＯＷ＿ＲＥＧ［３１：０］３２
６内に捕獲されているデータの二重ワードの上側２バイ
トが有効であることを表わす００１１（二進数）に等し
いＢＥ［３：０］＃でベクトルアドレスへの書込である
次のサイクルを示している。これらはＣＳ上側及び下側
バイトを形成する。ＳＨＡＤＯＷＥＤ＿ＡＤＤＲ［３
１：０］６３０は、シャドウ処理したＣＳ値を１６で乗
算し、且つ、ビット３１乃至２０へゼロをアペンド即ち
取付けながら、それへＩＰ値を加算することによって形
成される。図６はＣＰＵへのＳＴＯＰＣＬＯＣＫ信号が
スロットリング処理されるか又は活性化されている期間
中に、シャドウアドレスが存在することを検知した場合
のナップモードをトリガするタイミングを示している。
ＡＤＤＲ［３１：０］３０１上の現在のアドレスが図５
のＳＨＡＤＯＷＥＤ＿ＡＤＤＲ［３１：０］６３０と一
致する値を有している場合には、ＩＮＤ＿ＡＤＤＲ＿Ｍ
ＡＴＣＨ９１０信号がセットされる。Ｗ／Ｒ＃信号３３
０が低状態である場合には、メモリの読取りを表わし、
且つＤ／Ｃ＃信号３９７が低状態である場合には、コー
ドの読取りを表わし、且つＰＲＦＴＣＨ＿ＤＥＴ＃信号
３０５は不活性状態であって、現在のアドレスはプリフ
ェッチの一部でなかったことを表わし、ＮＡＰ＿ＤＥＴ
ＥＣＴ信号３３３はセットされる。ＮＡＰ＿ＤＥＴＥＣ
Ｔ信号３３３はＮＡＰ＿ＡＣＴＩＶＥラッチ２０７をセ
ットし、そのことはナップタイマーのタイムアウト又は
一次的又は二次的動作まで、ナップモードをアクティブ
即ち活性状態に維持する。ナップモード期間中に、ＣＰ
ＵへのＳＴＯＰＣＬＯＣＫ信号２０８は、スロットリン
グがイネーブルされている場合には、プログラムされて
いるデューティサイクルでスロットリング即ち絞り処理
され、又はＬＥＳＳＳＴＯＰがイネーブルされている場
合にはアサートされた状態に維持される。
【００３７】図７はナップシャドウイングステートマシ
ンの動作を示したステートマシン線図である。アイドル
（ＩＤＬＥ）状態８０１から、低状態ＡＤＳ＃信号３０
８と関連するＣＰＵＣＬＫ３４０の遷移は、ＣＨＥＣＫ
＿ＡＤＤＲＥＳＳ状態８０２への状態遷移を発生させ
る。ＣＨＥＣＫ＿ＡＤＤＲＥＳＳ状態８０２から、低状
態ＡＮＹ＿ＡＤＤＲ＿ＭＡＴＣＨ信号８１５と関連する
ＣＰＵＣＬＫ３４０の遷移は、アイドル（ＩＤＬＥ）状
態８０１へ戻る状態遷移を発生させる。又、ＣＨＥＣＫ
＿ＡＤＤＲＥＳＳ状態８０２から、ＡＤＤＲ［２］信号
が高状態であり且つ入力８１１として言及した組合わせ
におけるＡＮＹ＿ＡＤＤＲ＿ＭＡＴＣＨ信号８１５と関
連するＣＰＵＣＬＫ３４０の遷移は、ＷＡＩＴ４＿ＲＥ
Ｑ＿ＵＰＰＥＲ状態８０４への状態遷移を発生させる。
ＷＡＩＴ４＿ＲＥＱ＿ＵＰＰＥＲ状態８０４から、ＣＰ
ＵＣＬＫ３４０と関連する高状態ＲＥＱ＿ＣＯＮＦＩＧ
信号３２１は、ＲＥＱ＿ＣＯＮＦＩＧ＿ＨＩ状態８０５
への遷移を発生させる。
ンの動作を示したステートマシン線図である。アイドル
（ＩＤＬＥ）状態８０１から、低状態ＡＤＳ＃信号３０
８と関連するＣＰＵＣＬＫ３４０の遷移は、ＣＨＥＣＫ
＿ＡＤＤＲＥＳＳ状態８０２への状態遷移を発生させ
る。ＣＨＥＣＫ＿ＡＤＤＲＥＳＳ状態８０２から、低状
態ＡＮＹ＿ＡＤＤＲ＿ＭＡＴＣＨ信号８１５と関連する
ＣＰＵＣＬＫ３４０の遷移は、アイドル（ＩＤＬＥ）状
態８０１へ戻る状態遷移を発生させる。又、ＣＨＥＣＫ
＿ＡＤＤＲＥＳＳ状態８０２から、ＡＤＤＲ［２］信号
が高状態であり且つ入力８１１として言及した組合わせ
におけるＡＮＹ＿ＡＤＤＲ＿ＭＡＴＣＨ信号８１５と関
連するＣＰＵＣＬＫ３４０の遷移は、ＷＡＩＴ４＿ＲＥ
Ｑ＿ＵＰＰＥＲ状態８０４への状態遷移を発生させる。
ＷＡＩＴ４＿ＲＥＱ＿ＵＰＰＥＲ状態８０４から、ＣＰ
ＵＣＬＫ３４０と関連する高状態ＲＥＱ＿ＣＯＮＦＩＧ
信号３２１は、ＲＥＱ＿ＣＯＮＦＩＧ＿ＨＩ状態８０５
への遷移を発生させる。
【００３８】ＣＨＥＣＫ＿ＡＤＤＲＥＳＳ状態８０２か
ら、低状態ＡＤＤＲ［２］信号及び入力８０９として言
及した組合わせにおけるＡＮＹ＿ＡＤＤＲ＿ＭＡＴＣＨ
信号に関連するＣＰＵＣＬＫ３４０の遷移は、ＷＡＩＴ
４＿ＲＥＱ＿ＬＯＷＥＲ状態８０３への状態遷移を発生
させる。ＷＡＩＴ４＿ＲＥＱ＿ＬＯＷＥＲ状態８０３か
ら、ＣＰＵＣＬＫ３４０と関連する高状態ＲＥＱ＿ＣＯ
ＮＦＩＧ信号３２１は、ＲＥＱ＿ＣＯＮＦＩＧ＿ＨＩ状
態８０５への遷移を発生させる。
ら、低状態ＡＤＤＲ［２］信号及び入力８０９として言
及した組合わせにおけるＡＮＹ＿ＡＤＤＲ＿ＭＡＴＣＨ
信号に関連するＣＰＵＣＬＫ３４０の遷移は、ＷＡＩＴ
４＿ＲＥＱ＿ＬＯＷＥＲ状態８０３への状態遷移を発生
させる。ＷＡＩＴ４＿ＲＥＱ＿ＬＯＷＥＲ状態８０３か
ら、ＣＰＵＣＬＫ３４０と関連する高状態ＲＥＱ＿ＣＯ
ＮＦＩＧ信号３２１は、ＲＥＱ＿ＣＯＮＦＩＧ＿ＨＩ状
態８０５への遷移を発生させる。
【００３９】ＲＥＱ＿ＣＯＮＦＩＧ＿ＨＩ状態８０５か
ら、低状態ＲＥＱ＿ＣＯＮＦＩＧ３２１と関連するＣＰ
ＵＣＬＫ３４０の遷移は、ＲＥＱ＿ＣＯＮＦＩＧ＿ＬＯ
Ｗ状態８０６への遷移を発生させる。ＣＰＵＣＬＫ３４
０の別の遷移は、アイドル（ＩＤＬＥ）状態８０１へ戻
る最終的な遷移を発生させる。
ら、低状態ＲＥＱ＿ＣＯＮＦＩＧ３２１と関連するＣＰ
ＵＣＬＫ３４０の遷移は、ＲＥＱ＿ＣＯＮＦＩＧ＿ＬＯ
Ｗ状態８０６への遷移を発生させる。ＣＰＵＣＬＫ３４
０の別の遷移は、アイドル（ＩＤＬＥ）状態８０１へ戻
る最終的な遷移を発生させる。
【００４０】好適実施例においては、一次的及び二次的
動作信号を使用してナップトリガ動作を禁止させるか又
はナップを終了させることが可能である。一次的な動作
は、システム資源がアクセスされる重要なシステム動作
として定義することが可能である。マスクされていない
限り、いずれの一次的な動作もシステムを完全に目覚め
たモードとさせることが可能である。一次的な動作は、
又、電力管理タイマーをリセットすることが可能であ
る。図８は、動作モニタ回路４０４へ結合されており且
つＰＲＭ＃０乃至ＰＲＭ＃５を有する一次的動作レジス
タバンク４０２を示している。レジスタバンク４０２内
のこれらのレジスタに格納されているものと一致するア
ドレスへの読取又は書込アクセスは、一次的動作、即ち
Ｐ／Ａ信号４０５の発生をトリガさせる。装置レジスタ
バンク４０１内に示されているＶＩＤＥＯ、ハードドラ
イブ又はいずれかの装置へのアクセスは、ＩＲＱブロッ
ク４０７においてマスクしていないインタラプト要求の
発生の場合における如く、Ｐ／Ａ信号４０５の発生をト
リガする。
動作信号を使用してナップトリガ動作を禁止させるか又
はナップを終了させることが可能である。一次的な動作
は、システム資源がアクセスされる重要なシステム動作
として定義することが可能である。マスクされていない
限り、いずれの一次的な動作もシステムを完全に目覚め
たモードとさせることが可能である。一次的な動作は、
又、電力管理タイマーをリセットすることが可能であ
る。図８は、動作モニタ回路４０４へ結合されており且
つＰＲＭ＃０乃至ＰＲＭ＃５を有する一次的動作レジス
タバンク４０２を示している。レジスタバンク４０２内
のこれらのレジスタに格納されているものと一致するア
ドレスへの読取又は書込アクセスは、一次的動作、即ち
Ｐ／Ａ信号４０５の発生をトリガさせる。装置レジスタ
バンク４０１内に示されているＶＩＤＥＯ、ハードドラ
イブ又はいずれかの装置へのアクセスは、ＩＲＱブロッ
ク４０７においてマスクしていないインタラプト要求の
発生の場合における如く、Ｐ／Ａ信号４０５の発生をト
リガする。
【００４１】二次的な動作は、種々のレベルの不動作の
期間中短い量のサービス時間を必要とするものとして定
義することが可能である。マスクされていない限り、二
次的な動作は、スロットリングをイネーブルさせること
なしに、全速力で二次的なイベントを処理させる。二次
的なイベントがサービス即ち処理されると、システムは
その二次的な動作の発生前に存在していたモードへ復帰
する。二次的なイベント４０３は、ＥＸＡＣＴ０，ＳＷ
ＩＴＣＨ，ＲＩＮＧ，ＷＡＫＥ０及び１、及びＳＭＩ＃
を有している。これらのイベントは「ベスビウス−ＬＳ
ＰＣＩ システム制御器アドバンスデータブック（Ｖ
ＥＳＵＶＩＵＳ−ＬＳ ＰＣＩ Ｓｙｓｔｅｍ Ｃｏｎ
ｔｒｏｌｌｅｒ Ａｄｖａｎｃｅ Ｄａｔａ Ｂｏｏ
ｋ）」、バージョン０．６、１９９５年３月、ピコパワ
ー（ＰＩＣＯＰＯＷＥＲ）、シーラスロジックカンパニ
ー、５４−６７頁の文献に記載されており、それを引用
により本明細書に取込む。
期間中短い量のサービス時間を必要とするものとして定
義することが可能である。マスクされていない限り、二
次的な動作は、スロットリングをイネーブルさせること
なしに、全速力で二次的なイベントを処理させる。二次
的なイベントがサービス即ち処理されると、システムは
その二次的な動作の発生前に存在していたモードへ復帰
する。二次的なイベント４０３は、ＥＸＡＣＴ０，ＳＷ
ＩＴＣＨ，ＲＩＮＧ，ＷＡＫＥ０及び１、及びＳＭＩ＃
を有している。これらのイベントは「ベスビウス−ＬＳ
ＰＣＩ システム制御器アドバンスデータブック（Ｖ
ＥＳＵＶＩＵＳ−ＬＳ ＰＣＩ Ｓｙｓｔｅｍ Ｃｏｎ
ｔｒｏｌｌｅｒ Ａｄｖａｎｃｅ Ｄａｔａ Ｂｏｏ
ｋ）」、バージョン０．６、１９９５年３月、ピコパワ
ー（ＰＩＣＯＰＯＷＥＲ）、シーラスロジックカンパニ
ー、５４−６７頁の文献に記載されており、それを引用
により本明細書に取込む。
【００４２】二次的イベント４０３に加えて、二次的な
動作はＩＲＱブロック４０８によってトリガすることが
可能である。二次的イベント４０３のシステム管理イン
タラプトＳＭＩ＃は、二次的動作を表わすＳ／Ａ信号４
０６をトリガすべく動作をプログラムさせることを可能
としている。少なくとも６個の装置タイマー及び少なく
とも３個のモードタイマーもＳＭＩを発生することによ
りＳ／Ａ信号をトリガすることが可能である。電力管理
目標に適うように、事実上いずれのイベントも一次的又
は二次的な動作としてプログラムするための能力におい
て最大の柔軟性が達成される。二次的なイベント４０３
又はＩＲＱブロック４０８が二次的な動作をトリガする
と、Ｓ／Ａ信号４０６が発生される。
動作はＩＲＱブロック４０８によってトリガすることが
可能である。二次的イベント４０３のシステム管理イン
タラプトＳＭＩ＃は、二次的動作を表わすＳ／Ａ信号４
０６をトリガすべく動作をプログラムさせることを可能
としている。少なくとも６個の装置タイマー及び少なく
とも３個のモードタイマーもＳＭＩを発生することによ
りＳ／Ａ信号をトリガすることが可能である。電力管理
目標に適うように、事実上いずれのイベントも一次的又
は二次的な動作としてプログラムするための能力におい
て最大の柔軟性が達成される。二次的なイベント４０３
又はＩＲＱブロック４０８が二次的な動作をトリガする
と、Ｓ／Ａ信号４０６が発生される。
【００４３】図９において、停止クロック制御ブロック
５００はクロック停止信号ＳＴＰＣＬＫ５０５の発生を
制御する要素を有している。スロットリング期間制御レ
ジスタＣＴＰＣ５０１はスロットリング期間に対応する
値を格納する。スロットリング期間は、その値をレジス
タ内にプログラムさせ且つレジスタから読取ることの可
能なデューティサイクルにしたがってクロック停止信号
ＳＴＰＣＬＫ５０５を印加させることの可能な時間イン
ターバルとすることが可能である。デューティサイクル
選択ブロック５０２は、スロットリング期間中にそれが
印加される場合のＳＴＰＣＬＫ５０５のデューティサイ
クルを制御する。
５００はクロック停止信号ＳＴＰＣＬＫ５０５の発生を
制御する要素を有している。スロットリング期間制御レ
ジスタＣＴＰＣ５０１はスロットリング期間に対応する
値を格納する。スロットリング期間は、その値をレジス
タ内にプログラムさせ且つレジスタから読取ることの可
能なデューティサイクルにしたがってクロック停止信号
ＳＴＰＣＬＫ５０５を印加させることの可能な時間イン
ターバルとすることが可能である。デューティサイクル
選択ブロック５０２は、スロットリング期間中にそれが
印加される場合のＳＴＰＣＬＫ５０５のデューティサイ
クルを制御する。
【００４４】ＭＯＲＥＳＴＯＰ要求５０３及びＬＥＳＳ
ＳＴＯＰ要求５０４は、アプリケーション又はオペレー
ティングシステムソフトウエアから入力させ、ＣＰＵに
対して、より高い又は低いレベルの電力節約が望ましい
ことを表わす。ＬＥＳＳＳＴＯＰ要求４０５はＣＰＵク
ロックが継続して稼動する間にクロックスロットリング
回路のデューティサイクルを変更することによってＣＰ
Ｕのスリープのレベルを変更することが可能である。Ｍ
ＯＲＥＳＴＯＰ要求５０３は、スロットリング期間中又
はＳＴＰＣＬＫがアサート即ち活性化された場合に、Ｃ
ＰＵクロックを完全に停止させるか否かを制御する。
ＳＴＯＰ要求５０４は、アプリケーション又はオペレー
ティングシステムソフトウエアから入力させ、ＣＰＵに
対して、より高い又は低いレベルの電力節約が望ましい
ことを表わす。ＬＥＳＳＳＴＯＰ要求４０５はＣＰＵク
ロックが継続して稼動する間にクロックスロットリング
回路のデューティサイクルを変更することによってＣＰ
Ｕのスリープのレベルを変更することが可能である。Ｍ
ＯＲＥＳＴＯＰ要求５０３は、スロットリング期間中又
はＳＴＰＣＬＫがアサート即ち活性化された場合に、Ｃ
ＰＵクロックを完全に停止させるか否かを制御する。
【００４５】ＭＯＲＥＳＴＯＰ要求５０３と異なり、Ｃ
ＵＰクロックはＬＥＳＳＳＴＯＰ要求５０４期間中に稼
動状態に止まることが可能である。ＣＰＵクロックが稼
動状態であると、ＳＴＰＣＬＫ５０５が取除かれるとシ
ステムは瞬間的に処理へ復帰することが可能である。Ｍ
ＯＲＥＳＴＯＰ要求５０３はＣＰＵクロックを停止させ
且つＳＴＰＣＬＫを取除くと、ＣＰＵクロック再同期及
びＣＰＵ ＰＬＬの安定化を制御するために最大で１ｍ
ｓの待ち時間期間が必要となる場合がある。
ＵＰクロックはＬＥＳＳＳＴＯＰ要求５０４期間中に稼
動状態に止まることが可能である。ＣＰＵクロックが稼
動状態であると、ＳＴＰＣＬＫ５０５が取除かれるとシ
ステムは瞬間的に処理へ復帰することが可能である。Ｍ
ＯＲＥＳＴＯＰ要求５０３はＣＰＵクロックを停止させ
且つＳＴＰＣＬＫを取除くと、ＣＰＵクロック再同期及
びＣＰＵ ＰＬＬの安定化を制御するために最大で１ｍ
ｓの待ち時間期間が必要となる場合がある。
【００４６】キャッシュを有するシステム用の仮想ポッ
ド暗示 Ｌ１（レベル１）又はＬ２（レベル２）キャッシュを有
するシステムにおいてインタラプトベクトルアドレスの
適切なシャドウ処理を確保するために、ソフトウエア
は、ＣＳ及びＩＰ値のテーブルへの書込が発生する場合
に、ＣＳ：ＩＰによってポイントされているアドレスが
既にＬ１又はＬ２においてキャッシュされているもので
ないことを確保せねばならない。そのラインが既にキャ
ッシュされている場合には、ナップ検知をトリガするア
ドレス（ＣＳ：ＩＰ）は外部的に見ることが不可能な場
合があり、従ってナップトリガ動作が発生しない場合が
ある。
ド暗示 Ｌ１（レベル１）又はＬ２（レベル２）キャッシュを有
するシステムにおいてインタラプトベクトルアドレスの
適切なシャドウ処理を確保するために、ソフトウエア
は、ＣＳ及びＩＰ値のテーブルへの書込が発生する場合
に、ＣＳ：ＩＰによってポイントされているアドレスが
既にＬ１又はＬ２においてキャッシュされているもので
ないことを確保せねばならない。そのラインが既にキャ
ッシュされている場合には、ナップ検知をトリガするア
ドレス（ＣＳ：ＩＰ）は外部的に見ることが不可能な場
合があり、従ってナップトリガ動作が発生しない場合が
ある。
【００４７】本発明装置は、ベクトルテーブルアドレス
（ＩＮＰ＊４）をキャッシュ不可能なものとさせ、従っ
てベクトルテーブルアドレスへの書込を検知してロード
されているデータをシャドウさせることが可能である。
然しながら、アプリケーションは、任意の時刻におい
て、ＣＳ：ＩＰの新たな値をベクトルテーブルへ書込む
ことが可能であるから、ソフトウエアは、シャドウされ
ているＣＳ：ＩＰを含むラインをキャッシュから追い出
し且つ無効なものとさせることを確保せねばならない。
キャッシュ型システムにおいては、これらのラインは既
にキャッシュ内に潜在的に存在する場合があり且つその
アドレスへのアクセスは検知されない場合があり、従っ
てナップトリガメカニズムを阻止する場合がある。
（ＩＮＰ＊４）をキャッシュ不可能なものとさせ、従っ
てベクトルテーブルアドレスへの書込を検知してロード
されているデータをシャドウさせることが可能である。
然しながら、アプリケーションは、任意の時刻におい
て、ＣＳ：ＩＰの新たな値をベクトルテーブルへ書込む
ことが可能であるから、ソフトウエアは、シャドウされ
ているＣＳ：ＩＰを含むラインをキャッシュから追い出
し且つ無効なものとさせることを確保せねばならない。
キャッシュ型システムにおいては、これらのラインは既
にキャッシュ内に潜在的に存在する場合があり且つその
アドレスへのアクセスは検知されない場合があり、従っ
てナップトリガメカニズムを阻止する場合がある。
【００４８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本明細書において例示したプリフェッチ検
知回路は３２バイトの長さのアドレスからなるラインを
受取るものとして説明したが、本発明は、より大きな又
は小さなアドレス動作能力を有するシステムについて実
施することが可能である。不動作を表わすものとして知
られているインタラプト又はイベントを包含しながら、
シャドウアドレスの使用は、任意の固定したインタラプ
ト番号又は検知可能なイベントに関して実施することが
可能である。更に、好適実施例は集積回路についてのも
のであるが、本発明は、技術的範囲を逸脱することなし
に、一連の集積回路、又はコンピュータシステム内のそ
の他の回路に適用することが可能なものである。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本明細書において例示したプリフェッチ検
知回路は３２バイトの長さのアドレスからなるラインを
受取るものとして説明したが、本発明は、より大きな又
は小さなアドレス動作能力を有するシステムについて実
施することが可能である。不動作を表わすものとして知
られているインタラプト又はイベントを包含しながら、
シャドウアドレスの使用は、任意の固定したインタラプ
ト番号又は検知可能なイベントに関して実施することが
可能である。更に、好適実施例は集積回路についてのも
のであるが、本発明は、技術的範囲を逸脱することなし
に、一連の集積回路、又はコンピュータシステム内のそ
の他の回路に適用することが可能なものである。
【図１】 インタラプトベクトルテーブル、インタラプ
ト番号エントリー、コードセグメント（ＣＳ）及び命令
ポインタ（ＩＰ）及びインタラプトサービスルーチンを
示したシステムメモリの概略図。
ト番号エントリー、コードセグメント（ＣＳ）及び命令
ポインタ（ＩＰ）及びインタラプトサービスルーチンを
示したシステムメモリの概略図。
【図２】 全体的な回路を示した論理回路図。
【図３】 ナップシャドウイングステートマシン、プリ
フェッチ検知ステートマシン及びナップ検知回路を示し
た概略図。
フェッチ検知ステートマシン及びナップ検知回路を示し
た概略図。
【図４ａ】 図３のプリフェッチ検知ステートマシンの
動作を示したステートマシン概略図。
動作を示したステートマシン概略図。
【図４ｂ】 図３のプリフェッチ検知ステートマシンを
示した論理回路図。
示した論理回路図。
【図４ｃ】 図３のプリフェッチ検知ステートマシンの
タイミングを示したタイミング線図。
タイミングを示したタイミング線図。
【図５】 図３のナップシャドウイングステートマシン
の動作及びシャドウアドレスのローディングを示したタ
イミング線図。
の動作及びシャドウアドレスのローディングを示したタ
イミング線図。
【図６】 シャドウアドレスを検知した場合のナップト
リガ動作を示したタイミング線図。
リガ動作を示したタイミング線図。
【図７】 図３のナップシャドウイングステートマシン
の動作を示したステートマシン概略図。
の動作を示したステートマシン概略図。
【図８】 一次的及び二次的動作発生を示した概略ブロ
ック図。
ック図。
【図９】 クロック停止信号のスロットリング及びＭＯ
ＲＥＳＴＯＰ及びＬＥＳＳＳＴＯＰ制御を示したブロッ
ク図。
ＲＥＳＴＯＰ及びＬＥＳＳＳＴＯＰ制御を示したブロッ
ク図。
２２０ ナップシャドウイング及び検知ブロック ２２１ ナップタイマー ２２３ ラッチ ２２４ ＳＴＯＰＣＬＯＣＫステートマシン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケニス マ アメリカ合衆国， カリフォルニア 95014， クパチーノ， グラナダ アベ ニュー 21781 (72)発明者 レオ ジャン アメリカ合衆国， カリフォルニア 94539， フリモント， カートナー ロ ード 1289 (72)発明者 スコット シャウ アメリカ合衆国， カリフォルニア 94536， フリモント， サン ファン アベニュー 4221
Claims (5)
- 【請求項１】 現在のアドレスを有する信号と、一次的
及び二次的動作を表わす信号と、少なくとも１つのナッ
プタイムアウト信号を受取り且つクロック停止信号を含
む信号を発生するシステム制御器において、 システムの動作がないことを表わすイベントを検知し且
つそれに応答してナップ信号を発生するナップトリガ回
路、 プロセサプリフェッチサイクルを検知し且つ検知したプ
リフェッチサイクルに応答してプリフェッチ検知信号を
発生するプリフェッチ検知回路、 前記ナップトリガ回路へ結合されており且つそれによっ
て活性化され且つ前記プリフェッチ回路へ結合されてお
り且つそれによって禁止状態とされ、所定のスロットリ
ング期間中に所定のデューティサイクルにしたがってク
ロック停止信号の印加を制御するスロットリング回路、
を有することを特徴とするシステム制御器。 - 【請求項２】 請求項１において、前記ナップトリガ回
路が、 シャドウアドレスを格納するための少なくとも１個のレ
ジスタ手段、 シャドウアドレスをトラップするための少なくとも１個
のトラップ手段、 現在のアドレスを比較するアドレス比較器手段、 前記少なくとも１個のレジスタ手段と、前記トラップ手
段と、アドレス比較器手段とに結合されており、現在の
アドレスが前記少なくとも１個のレジスタ手段内に格納
されているシャドウアドレスと一致する場合には前記ナ
ップ信号を発生し且つ前記少なくとも１個のレジスタ手
段内に格納されている前記シャドウアドレスを前記少な
くとも１個のトラップ手段内にトラップされているシャ
ドウアドレスでアップデートさせる論理手段、を有する
ことを特徴とするシステム制御器。 - 【請求項３】 請求項１において、前記プリフェッチ検
知回路が、 プリフェッチアドレスを受取り且つ格納する第一手段、 前記第一手段へ結合されておりアドレスを比較する第二
手段、を有しており、前記第二手段が、 現在のアドレスがシャドウアドレスであるか否かを検知
する第三手段、 現在のアドレスが前記プリフェッチアドレスの次のもの
であるか否かを検知する第四手段、を有することを特徴
とするシステム制御器。 - 【請求項４】 システム制御器におけるクロック停止信
号の印加を制御することによりコンピュータシステムに
おける電力を節約する方法において、 コンピュータシステムにおいてナップトリガイベントを
検知し且つナップ信号を活性化させ、 プロセサプリフェッチサイクル期間中は前記ナップ信号
を禁止させ、 一次的及び二次的動作を検知し且つ前記一次的及び二次
的動作が存在する場合には前記ナップ信号を禁止状態と
させ、 前記ナップ信号が活性状態にある間にプログラム可能な
デューティサイクルにしたがってスロットリング期間中
に前記クロック停止信号を印加させる、上記各ステップ
を有することを特徴とする方法。 - 【請求項５】 請求項４において、前記ナップトリガイ
ベントを検知し且つ前記ナップ信号を発生するステップ
が、 シャドウアドレスに対応するレジスタ内に値を格納し、 シャドウアドレスをトラップし、 シャドウアドレスを現在のアドレスと比較し、 現在のアドレスが前記レジスタ内に格納されている値と
一致する場合にはナップ信号を発生し、 インタラプトベクトルへの書込を検知することによって
シャドウアドレスをアップデートする、ことを特徴とす
る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/665,778 US5983356A (en) | 1996-06-18 | 1996-06-18 | Power conservation method and apparatus activated by detecting shadowed interrupt signals indicative of system inactivity and excluding prefetched signals |
| US08/665778 | 1996-06-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1097341A true JPH1097341A (ja) | 1998-04-14 |
Family
ID=24671543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9161459A Pending JPH1097341A (ja) | 1996-06-18 | 1997-06-18 | シャドウアドレスを使用するクロック停止信号を制御することによるコンピュータシステムにおける電力節約方法及び装置 |
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| Country | Link |
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| US (1) | US5983356A (ja) |
| JP (1) | JPH1097341A (ja) |
| KR (1) | KR980003965A (ja) |
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