JPH1064293A - ラッチモードとカウンタモード兼用のシフトレジスタ及びそれを利用したフラッシュメモリ - Google Patents
ラッチモードとカウンタモード兼用のシフトレジスタ及びそれを利用したフラッシュメモリInfo
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- JPH1064293A JPH1064293A JP22261996A JP22261996A JPH1064293A JP H1064293 A JPH1064293 A JP H1064293A JP 22261996 A JP22261996 A JP 22261996A JP 22261996 A JP22261996 A JP 22261996A JP H1064293 A JPH1064293 A JP H1064293A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- Read Only Memory (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
【課題】シフトレジスタ回路をラッチ動作とカウンタ動
作兼用にする。 【解決手段】クロック信号の第一のレベルで入力データ
を取り込みそのクロック信号の第二のレベルで入力デー
タをラッチする前段ラッチ部と、クロック信号の第二の
レベルで前段ラッチ部のデータを取り込みそのクロック
信号の第一のレベルでデータをラッチする後段ラッチ部
と、モード切替信号の第一のレベルでデータ入力端子を
前段ラッチ部に接続する入力スイッチ手段と、そのモー
ド切替信号の第二のレベルで後段ラッチ部を前段ラッチ
部に接続するフィードバックスイッチ手段とを有し、前
記切替信号が第一のレベルの時に、ラッチモード用クロ
ック信号が前記クロック信号として与えられ、前記切替
信号が第二のレベルの時に、カウンタモード用クロック
信号または前段出力クロック信号が前記クロック信号と
して与えられ、切替信号が第一のレベルの時にラッチ動
作し、第二のレベルの時に複数段でカウンタとして動作
することを特徴とする。
作兼用にする。 【解決手段】クロック信号の第一のレベルで入力データ
を取り込みそのクロック信号の第二のレベルで入力デー
タをラッチする前段ラッチ部と、クロック信号の第二の
レベルで前段ラッチ部のデータを取り込みそのクロック
信号の第一のレベルでデータをラッチする後段ラッチ部
と、モード切替信号の第一のレベルでデータ入力端子を
前段ラッチ部に接続する入力スイッチ手段と、そのモー
ド切替信号の第二のレベルで後段ラッチ部を前段ラッチ
部に接続するフィードバックスイッチ手段とを有し、前
記切替信号が第一のレベルの時に、ラッチモード用クロ
ック信号が前記クロック信号として与えられ、前記切替
信号が第二のレベルの時に、カウンタモード用クロック
信号または前段出力クロック信号が前記クロック信号と
して与えられ、切替信号が第一のレベルの時にラッチ動
作し、第二のレベルの時に複数段でカウンタとして動作
することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置等
に利用されるシフトレジスタに係り、外部からのコマン
ドを一時的にラッチするモードと時間測定用のカウンタ
として動作するモードを兼用することができるシフトレ
ジスタの改良、及びそれを利用したフラッシュメモリに
関する。
に利用されるシフトレジスタに係り、外部からのコマン
ドを一時的にラッチするモードと時間測定用のカウンタ
として動作するモードを兼用することができるシフトレ
ジスタの改良、及びそれを利用したフラッシュメモリに
関する。
【０００２】
【従来の技術】例えば、フラッシュメモリ等の半導体記
憶装置では、書き込み、読み出し、消去等を指示する外
部からのコマンドをデコードして、対応するコマンドフ
ラグを記憶しておくことが行われる。その場合、デコー
ドしたコマンドフラグをラッチするシフトレジスタが設
けられている。
憶装置では、書き込み、読み出し、消去等を指示する外
部からのコマンドをデコードして、対応するコマンドフ
ラグを記憶しておくことが行われる。その場合、デコー
ドしたコマンドフラグをラッチするシフトレジスタが設
けられている。
【０００３】また、フラッシュメモリにおいては、消去
の為にメモリのトランジスタのゲートに一定時間の間消
去電圧を印加させる必要があり、その為に内部に消去時
間を計測するカウンタからなるタイマが設けられてい
る。
の為にメモリのトランジスタのゲートに一定時間の間消
去電圧を印加させる必要があり、その為に内部に消去時
間を計測するカウンタからなるタイマが設けられてい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、ラッチ
用のシフトレジスタとカウンタを構成するシフトレジス
タは同等の回路構成であり、内部回路の動作上論理的に
は同時に使用されない場合がある。従って、ラッチ用の
シフトレジスタとカウンタ用のシフトレジスタの両方を
内部回路として設けることは、回路構成を冗長で複雑に
し、集積度を上げてしまうという問題がある。
用のシフトレジスタとカウンタを構成するシフトレジス
タは同等の回路構成であり、内部回路の動作上論理的に
は同時に使用されない場合がある。従って、ラッチ用の
シフトレジスタとカウンタ用のシフトレジスタの両方を
内部回路として設けることは、回路構成を冗長で複雑に
し、集積度を上げてしまうという問題がある。
【０００５】そこで、本発明の目的は、データのラッチ
回路とカウンタのレジスタ回路の両方に兼用することが
できるシフトレジスタ回路を提供することにある。
回路とカウンタのレジスタ回路の両方に兼用することが
できるシフトレジスタ回路を提供することにある。
【０００６】更に、本発明の目的は、上記シフトレジス
タ回路を利用したフラッシュメモリを提供することにあ
る。
タ回路を利用したフラッシュメモリを提供することにあ
る。
【０００７】
【課題を解決するための手段】上記の目的は、本発明に
よれば、クロック信号の第一のレベルで入力データを取
り込み該クロック信号の第二のレベルで該入力データを
ラッチする前段ラッチ部と、該クロック信号の第二のレ
ベルで該前段ラッチ部のデータを取り込み該クロック信
号の第一のレベルで該データをラッチする後段ラッチ部
と、モード切替信号の第一のレベルでデータ入力端子を
該前段ラッチ部に接続する入力スイッチ手段と、該モー
ド切替信号の第二のレベルで該後段ラッチ部を前段ラッ
チ部に接続するフィードバックスイッチ手段とを有し、
前記切替信号が第一のレベルの時に、ラッチモード用ク
ロック信号が前記クロック信号として与えられ、前記切
替信号が第二のレベルの時に、カウンタモード用クロッ
ク信号または前段出力クロック信号が前記クロック信号
として与えられ、該切替信号が第一のレベルの時にラッ
チ動作し、第二のレベルの時に複数段でカウンタとして
動作するシフトレジスタを提供することで達成される。
よれば、クロック信号の第一のレベルで入力データを取
り込み該クロック信号の第二のレベルで該入力データを
ラッチする前段ラッチ部と、該クロック信号の第二のレ
ベルで該前段ラッチ部のデータを取り込み該クロック信
号の第一のレベルで該データをラッチする後段ラッチ部
と、モード切替信号の第一のレベルでデータ入力端子を
該前段ラッチ部に接続する入力スイッチ手段と、該モー
ド切替信号の第二のレベルで該後段ラッチ部を前段ラッ
チ部に接続するフィードバックスイッチ手段とを有し、
前記切替信号が第一のレベルの時に、ラッチモード用ク
ロック信号が前記クロック信号として与えられ、前記切
替信号が第二のレベルの時に、カウンタモード用クロッ
ク信号または前段出力クロック信号が前記クロック信号
として与えられ、該切替信号が第一のレベルの時にラッ
チ動作し、第二のレベルの時に複数段でカウンタとして
動作するシフトレジスタを提供することで達成される。
【０００８】更に、上記目的は、上記のシフトレジスタ
が複数設けられ、該シフトレジスタ群が、外部からのコ
マンド信号をデコードしたコマンドフラグをラッチする
動作と、複数段でカウントするカウンタ動作とを兼用す
ることを特徴とするフラッシュメモリを提供することに
より達成される。
が複数設けられ、該シフトレジスタ群が、外部からのコ
マンド信号をデコードしたコマンドフラグをラッチする
動作と、複数段でカウントするカウンタ動作とを兼用す
ることを特徴とするフラッシュメモリを提供することに
より達成される。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に従って説明する。但し、本発明の技術的範囲がかかる
実施の形態に限定されるものではない。
に従って説明する。但し、本発明の技術的範囲がかかる
実施の形態に限定されるものではない。
【００１０】図１は、本発明にかかるシフトレジスタの
概略的回路図である。一点鎖線で示した回路ＳＦ１，Ｓ
Ｆ２，ＳＦ３がそのシフトレジスタ回路例である。この
シフトレジスタ回路は、入力信号として、ラッチ機能の
入力ＩＮＡ、クロック信号ＣＬＫ、リセット信号ＲＥＳ
ＥＴ、及びラッチ機能とカウンタ機能の切替信号comman
d を入力する。また、出力信号としてラッチ機能用の出
力ＯＵＴ兼カウンタ機能用の次段クロックＮＣＬＫを出
力する。
概略的回路図である。一点鎖線で示した回路ＳＦ１，Ｓ
Ｆ２，ＳＦ３がそのシフトレジスタ回路例である。この
シフトレジスタ回路は、入力信号として、ラッチ機能の
入力ＩＮＡ、クロック信号ＣＬＫ、リセット信号ＲＥＳ
ＥＴ、及びラッチ機能とカウンタ機能の切替信号comman
d を入力する。また、出力信号としてラッチ機能用の出
力ＯＵＴ兼カウンタ機能用の次段クロックＮＣＬＫを出
力する。
【００１１】シフトレジスタ回路ＳＦ１内は、ＮＡＮＤ
回路１、インバータ回路２及びスイッチＳ３からなる前
段側ラッチ部と、同様にＮＡＮＤ回路３、インバータ回
路４及びスイッチＳ５からなる後段側ラッチ部とがスイ
ッチＳ２，Ｓ４等を介して接続される。スイッチＳ１，
Ｓ６は、切替信号command で逆相に制御され、ラッチ回
路として機能する時は、スイッチＳ１がオン、Ｓ６がオ
フして、単に入力ＩＮＡをラッチする。これに対して、
カウンタ回路として機能する時は、スイッチスイッチＳ
１がオフ、Ｓ６がオンしてフィードバックループが形成
されてクロックＣＬＫ及び反転クロックＣＬＫＢによっ
てカウントアップ動作をする。
回路１、インバータ回路２及びスイッチＳ３からなる前
段側ラッチ部と、同様にＮＡＮＤ回路３、インバータ回
路４及びスイッチＳ５からなる後段側ラッチ部とがスイ
ッチＳ２，Ｓ４等を介して接続される。スイッチＳ１，
Ｓ６は、切替信号command で逆相に制御され、ラッチ回
路として機能する時は、スイッチＳ１がオン、Ｓ６がオ
フして、単に入力ＩＮＡをラッチする。これに対して、
カウンタ回路として機能する時は、スイッチスイッチＳ
１がオフ、Ｓ６がオンしてフィードバックループが形成
されてクロックＣＬＫ及び反転クロックＣＬＫＢによっ
てカウントアップ動作をする。
【００１２】なお、シフトレジスタ回路ＳＦ１は、制御
クロックＣＬＫがＨレベルで前段ラッチ部に信号を取り
込み、クロックＣＬＫがＬレベル（反転クロックＣＬＫ
ＢがＨレベル）で前段ラッチ部でラッチすると同時に後
段のラッチ部にそのデータを取り込む。
クロックＣＬＫがＨレベルで前段ラッチ部に信号を取り
込み、クロックＣＬＫがＬレベル（反転クロックＣＬＫ
ＢがＨレベル）で前段ラッチ部でラッチすると同時に後
段のラッチ部にそのデータを取り込む。
【００１３】スイッチＳ１０はシフトレジスタＳＦに与
える制御クロックをラッチ動作用とカウンタ機能用に切
り替えるスイッチであり、切替信号command で切り替え
られる。ラッチ用のクロックがｃｄＣＬＫで、カウンタ
用のクロックがＣＬＫである。
える制御クロックをラッチ動作用とカウンタ機能用に切
り替えるスイッチであり、切替信号command で切り替え
られる。ラッチ用のクロックがｃｄＣＬＫで、カウンタ
用のクロックがＣＬＫである。
【００１４】スイッチＳ２０，２１は、シフトレジスタ
ＳＦ１の出力を、ラッチ機能時の出力ＯＵＴＡとして取
り出すか、カウンタ機能時の次段へのクロックＮＣＬＫ
として次段のシフトレジスタに与えるかの切替を行う。
また、スイッチＳ２１ではラッチ時にクロックｃｄＣＬ
Ｋに、カウンタ時に前段のクロックＮＣＬＫに切り替え
る。これらのスイッチも切替信号command により制御さ
れる。
ＳＦ１の出力を、ラッチ機能時の出力ＯＵＴＡとして取
り出すか、カウンタ機能時の次段へのクロックＮＣＬＫ
として次段のシフトレジスタに与えるかの切替を行う。
また、スイッチＳ２１ではラッチ時にクロックｃｄＣＬ
Ｋに、カウンタ時に前段のクロックＮＣＬＫに切り替え
る。これらのスイッチも切替信号command により制御さ
れる。
【００１５】スイッチＳ１０、Ｓ２０，２１などは、切
替信号command により制御されるが、図中に切替信号co
mmand がＨレベルの時とＬレベルの時のスイッチの方向
を示している。それにより明らかな通り、ラッチ動作の
時は（切替信号command Ｈレベル）、各シフトレジスタ
ＳＦ１，２，３は切り離されて独立に動作し、ラッチ用
のクロック信号ｃｄＣＬＫが与えられ、出力ＯＵＴにそ
の出力が供給される。シフトレジスタ回路内では、フィ
ードバックループのスイッチＳ６がオフ状態となり、入
力ＩＮＡ，ＩＮＢ，ＩＮＣが入力されて内部でラッチさ
れる。
替信号command により制御されるが、図中に切替信号co
mmand がＨレベルの時とＬレベルの時のスイッチの方向
を示している。それにより明らかな通り、ラッチ動作の
時は（切替信号command Ｈレベル）、各シフトレジスタ
ＳＦ１，２，３は切り離されて独立に動作し、ラッチ用
のクロック信号ｃｄＣＬＫが与えられ、出力ＯＵＴにそ
の出力が供給される。シフトレジスタ回路内では、フィ
ードバックループのスイッチＳ６がオフ状態となり、入
力ＩＮＡ，ＩＮＢ，ＩＮＣが入力されて内部でラッチさ
れる。
【００１６】カウンタ動作時は（切替信号command Ｌレ
ベル）、各シフトレジスタが縦列に接続され、前段の出
力が次段のクロックＮＣＬＫとして与えられる。初段の
シフトレジスタＳＦ１だけには、カウンタ用のクロック
ＣＬＫがスイッチＳ１０を介して与えられる。シフトレ
ジスタ回路内では、入力ＩＮＡの供給が禁止され、フィ
ードバックループのスイッチＳ６がオンされて、制御ク
ロックＣＬＫ，ＣＬＫＢによりＨとＬレベルが交互に出
力される。これらの切替は全て切替信号command 及びそ
の反転信号により行われる。
ベル）、各シフトレジスタが縦列に接続され、前段の出
力が次段のクロックＮＣＬＫとして与えられる。初段の
シフトレジスタＳＦ１だけには、カウンタ用のクロック
ＣＬＫがスイッチＳ１０を介して与えられる。シフトレ
ジスタ回路内では、入力ＩＮＡの供給が禁止され、フィ
ードバックループのスイッチＳ６がオンされて、制御ク
ロックＣＬＫ，ＣＬＫＢによりＨとＬレベルが交互に出
力される。これらの切替は全て切替信号command 及びそ
の反転信号により行われる。
【００１７】図２は、シフトレジスタ回路の詳細回路図
である。図１と同じ回路要素に対しては同じ符号を付し
た。この回路例では、スイッチＳ１〜Ｓ６はＣＭＯＳス
イッチで構成される。例えば、スイッチＳ１のＮチャネ
ルトランジスタにはクロックＣＬＫが印加され、Ｐチャ
ネルトランジスタにはその反転クロックＣＬＫが印加さ
れる。他のスイッチも同様の構成である。また、出力と
しては反転、非反転信号ＮＣＬＫＢ，ＮＣＬＫが同時に
出力される。１０〜１６はそれぞれインバータ回路であ
る。図２から明らかな通り、入力されるのは、入力信号
ＩＮ、リセット信号ＲＥＳＥＴＢ、逆相の制御クロック
ＣＬＫ，ＣＬＫＢ、及び切替信号command である。内部
で反転切替信号command Ｂが生成される。このシフトレ
ジスタ回路の動作は図１と同じである。
である。図１と同じ回路要素に対しては同じ符号を付し
た。この回路例では、スイッチＳ１〜Ｓ６はＣＭＯＳス
イッチで構成される。例えば、スイッチＳ１のＮチャネ
ルトランジスタにはクロックＣＬＫが印加され、Ｐチャ
ネルトランジスタにはその反転クロックＣＬＫが印加さ
れる。他のスイッチも同様の構成である。また、出力と
しては反転、非反転信号ＮＣＬＫＢ，ＮＣＬＫが同時に
出力される。１０〜１６はそれぞれインバータ回路であ
る。図２から明らかな通り、入力されるのは、入力信号
ＩＮ、リセット信号ＲＥＳＥＴＢ、逆相の制御クロック
ＣＬＫ，ＣＬＫＢ、及び切替信号command である。内部
で反転切替信号command Ｂが生成される。このシフトレ
ジスタ回路の動作は図１と同じである。
【００１８】図３は、図２に示したシフトレジスタ回路
がラッチ動作とカウンタ動作の両方を兼用する場合の回
路例である。この例では、シフトレジスタＳＦ１がラッ
チ動作専用に使用され、シフトレジスタＳＦ２〜５がラ
ッチ動作とカウンタ動作を兼用する様に使用される。外
部からのコマンド信号をデコードしたコマンドフラグ信
号Ａ command〜Ｅ commandが、シフトレジスタＳＦ１〜
ＳＦ５の入力ＩＮに供給される。
がラッチ動作とカウンタ動作の両方を兼用する場合の回
路例である。この例では、シフトレジスタＳＦ１がラッ
チ動作専用に使用され、シフトレジスタＳＦ２〜５がラ
ッチ動作とカウンタ動作を兼用する様に使用される。外
部からのコマンド信号をデコードしたコマンドフラグ信
号Ａ command〜Ｅ commandが、シフトレジスタＳＦ１〜
ＳＦ５の入力ＩＮに供給される。
【００１９】切替信号command によってシフトレジスタ
ＳＦ１〜ＳＦ５がラッチ動作に制御されると、スイッチ
Ｓ１０によりラッチ用のクロックｃｄＣＬＫの相補信号
が各シフトレジスタＳＦ１，ＳＦ２に与えられる。ま
た、スイッチＳ２０，２１の２０Ｂ〜２０Ｄにより、ラ
ッチ用のクロックｃｄＣＬＫがシフトレジスタＳＦ３，
４，５に与えられる。更に、スイッチＳ２０，２１によ
り、シフトレジスタの出力ＯＵＴがそれぞれ生成され
る。スイッチ回路２０Ａは、シフトレジスタＳＦ１がラ
ッチ動作専用の為そのクロック出力は接地されている。
更に、スイッチＳ１０の一方は、同様にラッチ動作専用
の為そのカウンタ用のクロック入力ＣＬＫが接地されて
いる。
ＳＦ１〜ＳＦ５がラッチ動作に制御されると、スイッチ
Ｓ１０によりラッチ用のクロックｃｄＣＬＫの相補信号
が各シフトレジスタＳＦ１，ＳＦ２に与えられる。ま
た、スイッチＳ２０，２１の２０Ｂ〜２０Ｄにより、ラ
ッチ用のクロックｃｄＣＬＫがシフトレジスタＳＦ３，
４，５に与えられる。更に、スイッチＳ２０，２１によ
り、シフトレジスタの出力ＯＵＴがそれぞれ生成され
る。スイッチ回路２０Ａは、シフトレジスタＳＦ１がラ
ッチ動作専用の為そのクロック出力は接地されている。
更に、スイッチＳ１０の一方は、同様にラッチ動作専用
の為そのカウンタ用のクロック入力ＣＬＫが接地されて
いる。
【００２０】切替信号command によってシフトレジスタ
ＳＦ１〜ＳＦ５がカウンタ動作に制御されると、スイッ
チＳ１０により、カウンタ用のクロックＣＬＫの相補信
号がシフトレジスタＳＦ２に与えられる。そして、シフ
トレジスタＳＦ２〜４のクロック出力ＮＣＬＫ，ＮＣＬ
ＫＢがそれぞれ次段のシフトレジスタＳＦ３〜５のクロ
ック入力に与えられる。その結果、縦列接続されたカウ
ンタを構成する。
ＳＦ１〜ＳＦ５がカウンタ動作に制御されると、スイッ
チＳ１０により、カウンタ用のクロックＣＬＫの相補信
号がシフトレジスタＳＦ２に与えられる。そして、シフ
トレジスタＳＦ２〜４のクロック出力ＮＣＬＫ，ＮＣＬ
ＫＢがそれぞれ次段のシフトレジスタＳＦ３〜５のクロ
ック入力に与えられる。その結果、縦列接続されたカウ
ンタを構成する。
【００２１】ラッチ動作専用のシフトレジスタＳＦ１は
リセット信号ＡＲＥＳＥＴＢでリセットされ、カウンタ
動作兼用のシフトレジスタＳＦ２〜５には別のリセット
信号ＢＲＥＳＥＴＢでリセットされる。シフトレジスタ
ＳＦ１〜５の全てがラッチ動作する場合は、両リセット
信号でリセットされ、シフトレジスタＳＦ２〜５がカウ
ンタ動作する場合は、異なるリセット信号で個別にリセ
ットされる。
リセット信号ＡＲＥＳＥＴＢでリセットされ、カウンタ
動作兼用のシフトレジスタＳＦ２〜５には別のリセット
信号ＢＲＥＳＥＴＢでリセットされる。シフトレジスタ
ＳＦ１〜５の全てがラッチ動作する場合は、両リセット
信号でリセットされ、シフトレジスタＳＦ２〜５がカウ
ンタ動作する場合は、異なるリセット信号で個別にリセ
ットされる。
【００２２】図４は、スイッチ回路Ｓ１０の詳細回路図
である。図３にも示される通り、スイッチ回路Ｓ１０
は、切替信号command 、カウンタ用クロック信号ＣＬ
Ｋ、ラッチ用のクロック信号ＣｏｍＣＬＫを入力し、切
替信号command に応じて一方のクロックの反転、非反転
信号ＣＬＫＳＥＴ，ＣＬＫＳＥＴＢを出力する。図４の
例では、切替信号command がＨレベルの時は、スイッチ
Ｓ１４がオンして、ラッチ用クロックＣｏｍＣＬＫの反
転、非反転信号が生成される。また、切替信号command
がＬレベルの時は、スイッチＳ１２がオンして、カウン
タ用クロックＣＬＫの反転、非反転信号が生成される。
である。図３にも示される通り、スイッチ回路Ｓ１０
は、切替信号command 、カウンタ用クロック信号ＣＬ
Ｋ、ラッチ用のクロック信号ＣｏｍＣＬＫを入力し、切
替信号command に応じて一方のクロックの反転、非反転
信号ＣＬＫＳＥＴ，ＣＬＫＳＥＴＢを出力する。図４の
例では、切替信号command がＨレベルの時は、スイッチ
Ｓ１４がオンして、ラッチ用クロックＣｏｍＣＬＫの反
転、非反転信号が生成される。また、切替信号command
がＬレベルの時は、スイッチＳ１２がオンして、カウン
タ用クロックＣＬＫの反転、非反転信号が生成される。
【００２３】図３中のスイッチ回路Ｓ１０の内、兼用使
用されるシフトレジスタＳＦ２に接続される回路Ｓ１０
には、両方のクロック信号が与えられて、切替信号comm
andにより切り替えられる。但し、ラッチ機能専用のシ
フトレジスタＳＦ１に接続されるスイッチ回路Ｓ１０で
は、カウンタ用のクロック入力ＣＬＫは接地される。従
って、シフトレジスタＳＦ１はカウンタ用クロックによ
り制御されることはない。
用されるシフトレジスタＳＦ２に接続される回路Ｓ１０
には、両方のクロック信号が与えられて、切替信号comm
andにより切り替えられる。但し、ラッチ機能専用のシ
フトレジスタＳＦ１に接続されるスイッチ回路Ｓ１０で
は、カウンタ用のクロック入力ＣＬＫは接地される。従
って、シフトレジスタＳＦ１はカウンタ用クロックによ
り制御されることはない。
【００２４】図５は、スイッチ回路Ｓ２０，２１の詳細
回路図である。このスイッチ回路には、切替信号comman
d 、シフトレジスタの出力ＣＬＫ，ＣＬＫＢ、ラッチ用
クロック信号ｃｄＣＬＫが入力信号として与えられ、次
段の与えられるクロック対ＮＣＬＫ，ＮＣＬＫＢとラッ
チ用出力ＯＵＴが生成される。
回路図である。このスイッチ回路には、切替信号comman
d 、シフトレジスタの出力ＣＬＫ，ＣＬＫＢ、ラッチ用
クロック信号ｃｄＣＬＫが入力信号として与えられ、次
段の与えられるクロック対ＮＣＬＫ，ＮＣＬＫＢとラッ
チ用出力ＯＵＴが生成される。
【００２５】切替信号command がＨレベルの時は、シフ
トレジスタはラッチ動作状態であり、ＮＯＲ回路２０の
出力は強制的にＬレベル、Ｐ型トランジスタ２６、２７
はオフとなる。また、ＮＯＲ回路２２、２３は、ラッチ
用クロック信号ｃｄＣＬＫに従って出力を生成し、Ｎ型
トランジスタ２９、３０のオン状態により、出力ＮＣＬ
Ｋ，ＮＣＬＫＢには、ラッチ用クロック信号ｃｄＣＬＫ
の反転、非反転信号が出力される。また、Ｎ型トランジ
スタ２８もオン状態でありシフトレジスタの出力ＣＬＫ
Ｂがラッチ出力ＯＵＴとして出力される。従って、図３
のシフトレジスタＳＦ３，４，５には、前段のスイッチ
回路２０Ｂ，２０Ｃ，２０Ｄを介してラッチ用クロック
の相補信号が供給される。
トレジスタはラッチ動作状態であり、ＮＯＲ回路２０の
出力は強制的にＬレベル、Ｐ型トランジスタ２６、２７
はオフとなる。また、ＮＯＲ回路２２、２３は、ラッチ
用クロック信号ｃｄＣＬＫに従って出力を生成し、Ｎ型
トランジスタ２９、３０のオン状態により、出力ＮＣＬ
Ｋ，ＮＣＬＫＢには、ラッチ用クロック信号ｃｄＣＬＫ
の反転、非反転信号が出力される。また、Ｎ型トランジ
スタ２８もオン状態でありシフトレジスタの出力ＣＬＫ
Ｂがラッチ出力ＯＵＴとして出力される。従って、図３
のシフトレジスタＳＦ３，４，５には、前段のスイッチ
回路２０Ｂ，２０Ｃ，２０Ｄを介してラッチ用クロック
の相補信号が供給される。
【００２６】切替信号command がＬレベルの時は、シフ
トレジスタはカウンタ動作状態であり、ＮＯＲ回路２
０、２１は前段のシフトレジスタの出力対ＣＬＫ，ＣＬ
ＫＢに応じた出力を生成し、オン状態のＰ型トランジス
タ２６、２７を介して次段へのクロック信号ＮＣＬＫ，
ＮＣＬＫＢとして出力する。Ｎ型トランジスタ２８、２
９、３０はいずれもオフ状態である。
トレジスタはカウンタ動作状態であり、ＮＯＲ回路２
０、２１は前段のシフトレジスタの出力対ＣＬＫ，ＣＬ
ＫＢに応じた出力を生成し、オン状態のＰ型トランジス
タ２６、２７を介して次段へのクロック信号ＮＣＬＫ，
ＮＣＬＫＢとして出力する。Ｎ型トランジスタ２８、２
９、３０はいずれもオフ状態である。
【００２７】以上の通り、図２のシフトレジスタ回路、
図４、５のスイッチ回路を図３の様に接続して構成する
ことで、シフトレジスタＳＦ２，３，４，５をラッチ動
作とカウンタ動作の両方を兼用させることができる。
図４、５のスイッチ回路を図３の様に接続して構成する
ことで、シフトレジスタＳＦ２，３，４，５をラッチ動
作とカウンタ動作の両方を兼用させることができる。
【００２８】図６は、フラッシュメモリのロジック回路
部分に本発明のシフトレジスタを適用した場合の回路例
である。また、図７は、その中のコマンドデコーダ回路
例である。図６の例では、先ず外部から所定ビットのコ
マンド信号がコマンドデコーダ４０に与えられる。フラ
ッシュメモリ内ではそのコマンドをデコードして、何れ
の動作モードかを判別し、その動作モードに応じて内部
のロジック回路、特にシフトレジスタ回路をラッチ動作
かカウンタ動作かの切替を行う。
部分に本発明のシフトレジスタを適用した場合の回路例
である。また、図７は、その中のコマンドデコーダ回路
例である。図６の例では、先ず外部から所定ビットのコ
マンド信号がコマンドデコーダ４０に与えられる。フラ
ッシュメモリ内ではそのコマンドをデコードして、何れ
の動作モードかを判別し、その動作モードに応じて内部
のロジック回路、特にシフトレジスタ回路をラッチ動作
かカウンタ動作かの切替を行う。
【００２９】コマンドデコーダ例を示した図７では、８
ビットのコマンド信号Ｃｂ０〜７をインバータやＮＡＮ
Ｄ，ＮＯＲ回路５５、５６、５７によってデコードし、
デコード信号ｃｍｄｅｃｏｄｅを出力する。図７では、
一部のデコーダしか示しておらず、実際には複数のデコ
ード信号が生成される。それぞれのデコード信号は、対
応するフラグオン・オフ回路４１、４２、４３を経由し
て、コマンドフラグ信号として切替信号command と共に
シフトレジスタ回路群４４〜４８に与えられる。
ビットのコマンド信号Ｃｂ０〜７をインバータやＮＡＮ
Ｄ，ＮＯＲ回路５５、５６、５７によってデコードし、
デコード信号ｃｍｄｅｃｏｄｅを出力する。図７では、
一部のデコーダしか示しておらず、実際には複数のデコ
ード信号が生成される。それぞれのデコード信号は、対
応するフラグオン・オフ回路４１、４２、４３を経由し
て、コマンドフラグ信号として切替信号command と共に
シフトレジスタ回路群４４〜４８に与えられる。
【００３０】図６の例では、シフトレジスタ回路群４４
は、プログラム（書き込み）フラグのラッチ動作とカウ
ンタ動作を兼用する。シフトレジスタ回路群４６は、読
み出しフラグのラッチ動作とカウンタ動作を兼用する。
更に、シフトレジスタ回路群４８は消去フラグのラッチ
動作とカウンタ動作を兼用する。それ以外のシフトレジ
スタ回路群４５、４７は、カウンタ動作専用である。各
フラグをラッチした出力は５１、５２、５３として出力
される。また、カウンタ動作した時の測定時間オーバー
等ののカウントフラグは、５４として出力される。４９
はラッチ用クロック信号生成回路で、５０はカウンタ用
クロック生成用のリング発振回路である。
は、プログラム（書き込み）フラグのラッチ動作とカウ
ンタ動作を兼用する。シフトレジスタ回路群４６は、読
み出しフラグのラッチ動作とカウンタ動作を兼用する。
更に、シフトレジスタ回路群４８は消去フラグのラッチ
動作とカウンタ動作を兼用する。それ以外のシフトレジ
スタ回路群４５、４７は、カウンタ動作専用である。各
フラグをラッチした出力は５１、５２、５３として出力
される。また、カウンタ動作した時の測定時間オーバー
等ののカウントフラグは、５４として出力される。４９
はラッチ用クロック信号生成回路で、５０はカウンタ用
クロック生成用のリング発振回路である。
【００３１】図８は、フラッシュメモリの消去動作例の
フローチャート図である。外部から消去モードのコマン
ドが入力されるとコマンドデコーダで判別され、消去モ
ードとなる（Ｓ５１）。そして、内部の昇圧回路を起動
させ消去に必要な電圧を生成する（Ｓ５２）。そして、
消去モードフラグをラッチしていない他のモードフラグ
用のシフトレジスタ等をカウンタ動作に切り替えて、時
計測定回路として起動させる（Ｓ５３）。そして、消去
に必要な時間だけメモリセルに消去用の電圧を印加する
（Ｓ５４，Ｓ５５）。カウンタ動作中のシフトレジスタ
回路からのタイマフラグが上がると消去電圧の印加を終
了する。そして、更に他のモードのシフトレジスタをカ
ウンタ動作に切り替えて（Ｓ５６）、消去されたか否か
の確認を行う（Ｓ５７）。もし、消去失敗の場合は、ス
テップＳ５２からＳ５５までを繰り返して再度消去動作
をする。所定回数の消去失敗がステップＳ５６で起動し
たカウンタにより検出されると、そのチップ自体は不良
チップとして認識される。消去成功の場合は、消去完了
フラグをオンにして（Ｓ５９）、消去を終了する。
フローチャート図である。外部から消去モードのコマン
ドが入力されるとコマンドデコーダで判別され、消去モ
ードとなる（Ｓ５１）。そして、内部の昇圧回路を起動
させ消去に必要な電圧を生成する（Ｓ５２）。そして、
消去モードフラグをラッチしていない他のモードフラグ
用のシフトレジスタ等をカウンタ動作に切り替えて、時
計測定回路として起動させる（Ｓ５３）。そして、消去
に必要な時間だけメモリセルに消去用の電圧を印加する
（Ｓ５４，Ｓ５５）。カウンタ動作中のシフトレジスタ
回路からのタイマフラグが上がると消去電圧の印加を終
了する。そして、更に他のモードのシフトレジスタをカ
ウンタ動作に切り替えて（Ｓ５６）、消去されたか否か
の確認を行う（Ｓ５７）。もし、消去失敗の場合は、ス
テップＳ５２からＳ５５までを繰り返して再度消去動作
をする。所定回数の消去失敗がステップＳ５６で起動し
たカウンタにより検出されると、そのチップ自体は不良
チップとして認識される。消去成功の場合は、消去完了
フラグをオンにして（Ｓ５９）、消去を終了する。
【００３２】以上の様に、フラッシュメモリ内にシフト
レジスタ回路が利用される時は、ラッチ動作とともにカ
ウンタ動作も兼用する。そのカウンタ動作では、時間測
定用の回路として利用される場合もあれば、消去回数を
数える回路として利用される場合もある。
レジスタ回路が利用される時は、ラッチ動作とともにカ
ウンタ動作も兼用する。そのカウンタ動作では、時間測
定用の回路として利用される場合もあれば、消去回数を
数える回路として利用される場合もある。
【００３３】
【発明の効果】以上説明した通り、本発明によれば、シ
フトレジスタ回路をラッチ動作とカウンタ動作の両方を
兼用させることができ、内部回路数を減らすことがで
き、高集積化に寄与することができる。
フトレジスタ回路をラッチ動作とカウンタ動作の両方を
兼用させることができ、内部回路数を減らすことがで
き、高集積化に寄与することができる。
【図１】本発明にかかるシフトレジスタの概略的回路図
である。
である。
【図２】シフトレジスタ回路の詳細回路図である。
【図３】図２に示したシフトレジスタ回路がラッチ動作
とカウンタ動作の両方を兼用する場合の回路例である。
とカウンタ動作の両方を兼用する場合の回路例である。
【図４】スイッチ回路Ｓ１０の詳細回路図である。
【図５】スイッチ回路Ｓ２０，２１の詳細回路図であ
る。
る。
【図６】フラッシュメモリのロジック回路部分に本発明
のシフトレジスタを適用した場合の回路例である。
のシフトレジスタを適用した場合の回路例である。
【図７】コマンドデコーダ回路例である。
【図８】フラッシュメモリの消去動作のフローチャート
図である。
図である。
ＳＦ シフトレジスタ Ｓ１ 入力スイッチ Ｓ６ フィードバックスイッチ ＣＬＫ，ＣＬＫＢ クロック信号 ｃｄＣＬＫ ラッチ用クロック信号 ＮＣＬＫ 前段出力クロック信号
Claims (2)
- 【請求項１】クロック信号の第一のレベルで入力データ
を取り込み該クロック信号の第二のレベルで該入力デー
タをラッチする前段ラッチ部と、 該クロック信号の第二のレベルで該前段ラッチ部のデー
タを取り込み該クロック信号の第一のレベルで該データ
をラッチする後段ラッチ部と、 モード切替信号の第一のレベルでデータ入力端子を該前
段ラッチ部に接続する入力スイッチ手段と、 該モード切替信号の第二のレベルで該後段ラッチ部を前
段ラッチ部に接続するフィードバックスイッチ手段とを
有し、 前記切替信号が第一のレベルの時に、ラッチモード用ク
ロック信号が前記クロック信号として与えられ、前記切
替信号が第二のレベルの時に、カウンタモード用クロッ
ク信号または前段出力クロック信号が前記クロック信号
として与えられ、 該切替信号が第一のレベルの時にラッチ動作し、第二の
レベルの時に複数段でカウンタとして動作することを特
徴とするシフトレジスタ。 - 【請求項２】請求項１記載のシフトレジスタが複数設け
られ、該シフトレジスタ群が、外部からのコマンド信号
をデコードしたコマンドフラグをラッチする動作と、複
数段でカウントするカウンタ動作とを兼用することを特
徴とするフラッシュメモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22261996A JPH1064293A (ja) | 1996-08-23 | 1996-08-23 | ラッチモードとカウンタモード兼用のシフトレジスタ及びそれを利用したフラッシュメモリ |
| US08/885,174 US5926520A (en) | 1996-08-23 | 1997-06-30 | Shift register functioning in both latch mode and counter mode and flash memory employing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22261996A JPH1064293A (ja) | 1996-08-23 | 1996-08-23 | ラッチモードとカウンタモード兼用のシフトレジスタ及びそれを利用したフラッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1064293A true JPH1064293A (ja) | 1998-03-06 |
Family
ID=16785298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22261996A Pending JPH1064293A (ja) | 1996-08-23 | 1996-08-23 | ラッチモードとカウンタモード兼用のシフトレジスタ及びそれを利用したフラッシュメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5926520A (ja) |
| JP (1) | JPH1064293A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100719986B1 (ko) | 2000-02-14 | 2007-05-18 | 히데끼 쯔까모또 | 폐기물 처리 상황의 추적 관리 시스템 |
| JP2010238278A (ja) * | 2009-03-30 | 2010-10-21 | Toppan Printing Co Ltd | 不揮発性半導体メモリ装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256755B1 (en) * | 1998-10-19 | 2001-07-03 | International Business Machines Corporation | Apparatus and method for detecting defective NVRAM cells |
| US6301322B1 (en) * | 1999-04-23 | 2001-10-09 | Micron Technology, Inc. | Balanced dual-edge triggered data bit shifting circuit and method |
| US6687158B2 (en) | 2001-12-21 | 2004-02-03 | Fujitsu Limited | Gapless programming for a NAND type flash memory |
| US7484187B2 (en) * | 2005-12-07 | 2009-01-27 | International Business Machines Corporation | Clock-gating through data independent logic |
| TWI325132B (en) * | 2006-02-10 | 2010-05-21 | Au Optronics Corp | Shift register capable of self feedback |
| CN101393775B (zh) * | 2008-10-30 | 2011-07-20 | 友达光电股份有限公司 | 一种移位寄存器 |
| US11296681B2 (en) * | 2019-12-23 | 2022-04-05 | Intel Corporation | High performance fast Mux-D scan flip-flop |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4786829A (en) * | 1987-02-24 | 1988-11-22 | Letcher John H | Latched fedback memory finite-state-engine |
| US5015875A (en) * | 1989-12-01 | 1991-05-14 | Motorola, Inc. | Toggle-free scan flip-flop |
| US5130568A (en) * | 1990-11-05 | 1992-07-14 | Vertex Semiconductor Corporation | Scannable latch system and method |
| US5633606A (en) * | 1995-05-25 | 1997-05-27 | National Semiconductor Corporation | Scan flip-flop that holds state during shifting |
| US5719878A (en) * | 1995-12-04 | 1998-02-17 | Motorola Inc. | Scannable storage cell and method of operation |
-
1996
- 1996-08-23 JP JP22261996A patent/JPH1064293A/ja active Pending
-
1997
- 1997-06-30 US US08/885,174 patent/US5926520A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100719986B1 (ko) | 2000-02-14 | 2007-05-18 | 히데끼 쯔까모또 | 폐기물 처리 상황의 추적 관리 시스템 |
| JP2010238278A (ja) * | 2009-03-30 | 2010-10-21 | Toppan Printing Co Ltd | 不揮発性半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5926520A (en) | 1999-07-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041217 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041228 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051101 |