JPH1055453A - Multiprocessor graphics system - Google Patents

Multiprocessor graphics system

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JPH1055453A
JPH1055453A JP9064845A JP6484597A JPH1055453A JP H1055453 A JPH1055453 A JP H1055453A JP 9064845 A JP9064845 A JP 9064845A JP 6484597 A JP6484597 A JP 6484597A JP H1055453 A JPH1055453 A JP H1055453A
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data
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frame buffer
graphics system
engine
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炳 仁 文
Kichisyu Gyo
吉 秀 魚
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Abstract

PROBLEM TO BE SOLVED: To cancel the bottle neck phenomenon of mutually connected networks by decreasing the number of times of data transmission between a raster engine and a frame buffer by allocating the local frame buffer for each raster engine. SOLUTION: A raster engine 220 calculates the color values, Z values and coordinates of respective pixels processed by a geometry engine 210, performs triangular rastering, interpolation and bit block transmission or the like and transmits the generated data to an adjacent pixel distributor 230. The pixel distributor 230 accepts the data and checks pixel addresses and afterwards, when the current data are data belonging to its own local frame buffer 240, these data are transmitted to the local frame buffer. When they are not data belonging to the local frame buffer 240, a token is generated, effective/ineffective bits and the size of materials to be next transmitted are set and the token is transmitted to a ring network 250 later.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明はグラフィックスシス
テムに係り、特に、それぞれのラスタエンジンごとにロ
−カルフレ−ムバッファ−を割当てることにより、イメ
−ジ並列性とオブジェクト並列性を維持しながら、ラス
タエンジンとフレ−ムバッファ−との間のデ−タ伝送回
数を減少してラスタエンジンとフレ−ムバッファ−との
相互接続網のボトルネック現象を解決し、従来のメモリ
システムが用いられるピクセルリンク構造を有するマル
チプロセッサグラフィックスシステムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a graphics system and, more particularly, to a raster system which allocates a local frame buffer for each raster engine while maintaining image parallelism and object parallelism. The number of data transmissions between the engine and the frame buffer is reduced to solve the bottleneck phenomenon of the interconnection network between the raster engine and the frame buffer. Having a multiprocessor graphics system.

【０００２】[0002]

【従来の技術】一般に、グラフィックスシステムはジオ
メトリエンジン、ラスタエンジン及びフレ−ムバッファ
−が順次に配置しているパイプライン構造を有する。前
記ジオメトリエンジンは、変換、クリッピング、ライト
（light ）計算、プロジェックションなどの浮動素数点
演算を行う。2. Description of the Related Art Generally, a graphics system has a pipeline structure in which a geometry engine, a raster engine, and a frame buffer are sequentially arranged. The geometry engine performs floating prime operations such as transformation, clipping, light calculations, and projection.

【０００３】ラスタエンジンは前記ジオメトリエンジン
で処理された各ピクセルのカラ−値、Ｚ値及び座標を計
算し、スパン生成器及びスパン補間器から構成される。
スパン生成器はポリゴン（polygon)を入力として複数の
スパンに分割する。かつ、スパン生成器は、ポリゴンの
各頂点に対するＲ，Ｇ，Ｂ，Ｚ値と、頂点の間のＲ，
Ｇ，Ｂ，Ｚ値の差、すなわち、△ｘＲ，△ｘＧ，△ｘ
Ｂ，△ｘＺ，△ｙＲ，△ｙＧ，△ｙＢ，△ｙＺとを受け
入れてスパンデ−タを生成する。スパン補間器は、スパ
ンの左側点のＲ，Ｇ，Ｂ，Ｚ値、スパンの大きさに対す
るデ−タ及び△ｘＲ，△ｘＧ，△ｘＢ，△ｘＺをスパン
生成器から受け入れて前記スパン内の各ピクセルに対す
るＲ，Ｇ，Ｂ，Ｚ値を補間する。The raster engine calculates a color value, a Z value, and coordinates of each pixel processed by the geometry engine, and includes a span generator and a span interpolator.
The span generator takes a polygon as input and divides it into a plurality of spans. Also, the span generator calculates the R, G, B, Z values for each vertex of the polygon, and the R, G
The difference between the G, B, and Z values, ie, △ xR, △ xG, △ x
B, △ xZ, △ yR, △ yG, △ yB, △ yZ, and generate span data. The span interpolator receives the R, G, B, and Z values of the left point of the span, data for the size of the span, and △ xR, △ xG, △ xB, and △ xZ from the span generator, and receives data from the span generator. Interpolate the R, G, B, Z values for each pixel.

【０００４】フレ−ムバッファ−は前記ラスタエンジン
で計算されたピクセルに対するデ−タを貯蔵するメモリ
である。このようなマルチプロセッサグラフィックスシ
ステムの構造に対する研究開発は、ジオメトリエンジン
におけるプリミティブの変換とクリッピングなどを加速
化する浮動素数点ジオメトリ処理過程と、ラスタエンジ
ンにおける高速読出し及び書込みを可能にするより大き
い帯域幅を有するフレ−ムバッファ−を提供すること
と、ジオメトリエンジンとラスタエンジンとの間、ラス
トエンジンとフレ−ムバッファ−との間で発生する相互
接続網のボトルネック現象の解決などに関心が集中して
いる。[0004] The frame buffer is a memory for storing data for pixels calculated by the raster engine. Research and development on the structure of such a multi-processor graphics system requires a floating-point geometry processing process that accelerates primitive conversion and clipping in a geometry engine, and a larger bandwidth that enables high-speed reading and writing in a raster engine. The focus has been on providing a frame buffer having a width and solving a bottleneck phenomenon of an interconnection network occurring between the geometry engine and the raster engine and between the last engine and the frame buffer. ing.

【０００５】開発されている現在のマルチプロセッサグ
ラフィックスシステムは、イメ−ジ並列構造、オブジェ
クト並列構造及びハイブリッド構造の３種のものに大別
される。イメ−ジ並列構造は、現在の大部分の常用のグ
ラフィックスシステムで採択される。この構造は、基本
的にフレ−ムバッファ−（１２８０＊１０２４）を分割
してフレ−ムバッファ−のアクセスボトルネック現象を
解決しようとする。例えば、Silicon Graphics社のＩＲ
ＩＳ ４Ｄ ＧＴＸシステムは、２０−ウェイインタリ
−ビング方式でフレ−ムバッファ−を分割してフレ−ム
バッファ−のアクセスボトルネック現象を解決する。し
かしながら、このような構造は秒当たり数百万個以上の
ポリゴンを処理するとき、ジオメトリエンジンとラスタ
エンジンとの相互接続網のボトルネック現象を引き起こ
す。[0005] Currently developed multiprocessor graphics systems are broadly classified into three types: an image parallel structure, an object parallel structure, and a hybrid structure. Image-parallel architecture is adopted in most current commercial graphics systems. This structure basically attempts to solve the access bottleneck phenomenon of the frame buffer by dividing the frame buffer (1280 * 1024). For example, IR from Silicon Graphics
The IS 4D GTX system resolves the access bottleneck of the frame buffer by dividing the frame buffer by a 20-way interleaving scheme. However, such structures cause bottlenecks in the interconnection network between the geometry engine and the raster engine when processing millions or more polygons per second.

【０００６】オブジェクト並列構造の大部分は実験用と
して開発されつつある。この構造の例としては、Genera
l Electric社のＮＡＳＡ ＩＩがある。しかしながら、
一般にこの構造は特定のプロセッサを求める。その上、
イメ−ジ並列構造のように秒当たり数百万個以上のポリ
ゴンを処理するとき、ラスタエンジンとフレ−ムバッフ
ァ−との相互接続網のボトルネック現象を発生させる。
これにより、高い帯域幅を得るため、高密度のメモリと
デ−タ処理装置を結合させた特殊なメモリが求められ
る。Most of the object parallel structures are being developed for experimentation. An example of this structure is Genera
l There is NASA II from Electric. However,
Generally, this structure requires a specific processor. Moreover,
When processing millions or more polygons per second as in the image parallel structure, a bottleneck phenomenon occurs in the interconnection network between the raster engine and the frame buffer.
Accordingly, a special memory combining a high-density memory and a data processing device is required to obtain a high bandwidth.

【０００７】ハイブリッド構造はイメ−ジ並列構造とオ
ブジェクト並列構造との混合形態である。その代表例と
しては、スクリ−ン分割方法を用いる Pixel-Planes ５
である。図１に示したように、 Pixel-Planes ５はリン
グ構造を用いてジオメトリエンジンとラスタエンジとの
相互接続網のボトルネック現象を解決する。しかしなが
ら、ジオメトリエンジンとラスタエンジンとは強く結合
していないため、ジオメトリエンジンで処理したオブジ
ェクトはサブスクリ−ンに割当てられたラスタエンジン
で処理するように分類するためのオ−バ−ヘッドが必要
である。かつ、ラスタエンジンの間の負荷バランスを取
るため、それぞれのラスタエンジンがサブスクリ−ンに
動的に割当てられる機構を用いているが、これを制御す
ることは困難である。The hybrid structure is a mixed form of an image parallel structure and an object parallel structure. A representative example is Pixel-Planes 5 which uses a screen division method.
It is. As shown in FIG. 1, Pixel-Planes 5 uses a ring structure to solve the bottleneck phenomenon of the interconnection network between the geometry engine and the raster engine. However, since the geometry engine and the raster engine are not tightly coupled, the objects processed by the geometry engine require an overhead to classify them for processing by the raster engine assigned to the subscreen. . Further, in order to balance the load among the raster engines, a mechanism is used in which each raster engine is dynamically assigned to a sub-screen, but it is difficult to control this.

【０００８】[0008]

【発明が解決しようとする課題】上述した問題点を解決
するため、本発明はそれぞれのラスタエンジンごとにロ
−カルフレ−ムバッファ−を割当てることにより、イメ
−ジ並列性とオブジェクト並列性を維持しながら、ラス
タエンジンとフレ−ムバッファ−との間のデ−タ伝送回
数を減少してラスタエンジンとフレ−ムバッファ−との
相互接続網のボトルネック現象を解決し、従来のメモリ
システムが用いられるピクセルリンク構造を有するマル
チプロセッサグラフィックスシステムを提供することに
その目的がある。In order to solve the above problems, the present invention maintains image parallelism and object parallelism by allocating a local frame buffer for each raster engine. Meanwhile, the number of times of data transmission between the raster engine and the frame buffer is reduced to solve the bottleneck phenomenon of the interconnection network between the raster engine and the frame buffer, and the pixel used in the conventional memory system is used. It is an object to provide a multiprocessor graphics system having a link structure.

【０００９】[0009]

【課題を解決するための手段】前記目的を達成するため
に本発明によるピクセルリンク構造を有するマルチプロ
セッサグラフィックスシステムは、ディスプレイスクリ
−ン領域を区分して形成された複数のサブスクリ−ンの
それぞれに一つずつ割当てられたサブグラフィックスシ
ステムと、前記複数のサブグラフィックスシステムを連
結するリングネットワ−クとからなり、前記サブグラフ
ィックスシステムは、ホストプロセッサから３次元のオ
ブジェクトデ−タを受け入れて、変換、光の影響をカラ
−値に反映するライティング、クリッピング、遠近投影
及び三角形分割などの浮動素数点演算を行うジオメトリ
エンジンと、前記ジオメトリエンジンで処理された各ピ
クセルのカラ−値、Ｚ値及び座標を計算し、三角形ラス
タ化、補間及びビットブロック伝送を行うラスタエンジ
ンと、自分の割り当てられたスクリ−ンに属するデ−タ
を貯蔵するロ−カルフレ−ムバッファ−と、前記ラスタ
エンジンで処理されたデ−タを受け入れてピクセルアド
レスを検査して自分のロ−カルフレ−ム領域に属する
と、前記ロ−カルフレ−ムバッファ−に貯蔵し、そうで
なければ、リングネットワ−クを通して他のサブグラフ
ィックスシステムに伝送するピクセル分散器とを含むこ
とが望ましい。In order to achieve the above object, a multiprocessor graphics system having a pixel link structure according to the present invention comprises a plurality of sub-screens formed by partitioning a display screen area. And a ring network connecting the plurality of sub-graphics systems. The sub-graphics system receives three-dimensional object data from a host processor. And a geometry engine for performing floating prime number operations such as lighting, clipping, perspective projection, and triangulation for reflecting the effect of light on the color value, and a color value of each pixel processed by the geometry engine. Calculate values and coordinates, triangulate, interpolate and view A raster engine that performs block transmission, a local frame buffer that stores data belonging to its assigned screen, and a pixel address that is received by receiving the data processed by the raster engine. A pixel disperser for storing in the local frame buffer if it belongs to its own local frame area, or otherwise transmitting it to another sub-graphics system through a ring network. Is desirable.

【００１０】[0010]

【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態を詳しく説明する。特に、本発明はハイ
ブリッド構造を有するグラフィックスシステムにおい
て、ト−クンリング構造を用いる。すなわち、ジオメト
リエンジンでオブジェックトを各サブスクリ−ンに整列
するのに必要なオ−バ−ヘッドをジオメトリエンジンと
ラスタエンジンを強く結合させることにより取り除いて
オブジェクト並列構造の長所を用いる。かつ、ラスタエ
ンジンとロ−カルフレ−ムバッファ−を一つのユニット
に採用することにより、従来のイメ−ジ並列構造の長所
も用いる。Embodiments of the present invention will be described below in detail with reference to the accompanying drawings. In particular, the present invention uses a token ring structure in a graphics system having a hybrid structure. That is, the overhead required for aligning the objects in each sub-screen by the geometry engine is eliminated by strongly coupling the geometry engine and the raster engine, and the advantage of the object parallel structure is used. In addition, since the raster engine and the local frame buffer are used in one unit, the advantages of the conventional image parallel structure can be used.

【００１１】図２は、本発明によるピクセルリンク構造
を有するマルチプレクサグラフィックスシステムを示
す。前記マルチプロセッサグラフィックスシステムは、
複数のサブグラフィックスシステム２００と、前記サブ
グラフィックスシステムを連結するリングネットワ−ク
２５０とを含む。前記サブグラフィックスシステム２０
０はディスプレイスクリ−ン領域を複数の領域に区分し
て形成された複数のサブスクリ−ンのそれぞれに一つず
つ割当てられる。かつ、前記サブグラフィックスシステ
ム２００は、ジオメトリエンジン（ＧＥ）２１０と，ラ
スタエンジン（ＲＥ）２２０と、ピクセル分散器（Ｐ
Ｄ）２３０と、ロ−カルフレ−ムバッファ−（ＦＤ）２
４０とから構成される。FIG. 2 illustrates a multiplexer graphics system having a pixel link structure according to the present invention. The multiprocessor graphics system comprises:
The system includes a plurality of sub-graphics systems 200 and a ring network 250 connecting the sub-graphics systems. The sub-graphics system 20
0 is assigned to each of a plurality of sub-screens formed by dividing the display screen area into a plurality of areas. The sub-graphics system 200 includes a geometry engine (GE) 210, a raster engine (RE) 220, and a pixel disperser (P).
D) 230 and local frame buffer (FD) 2
40.

【００１２】前記ジオメトリエンジン２１０は、ホスト
プロセッサ（図示せず）から３次元のオブジェクトデ−
タを受け入れて、変換、光の影響をカラ−値に反映する
ライティング、クリッピング、遠近投影、三角形分割な
どの浮動素数点演算を行い、相当量のロ−カルコ−ド及
びデ−タを有する。ラスタエンジン２２０はそれ自体の
コントロ−ラを有するピクセル処理器である。このエン
ジン２２０は、前記ジオメトリエンジン２１０で処理さ
れた各ピクセルのカラ−値、Ｚ値及び座標を計算し、三
角形ラスト化、補間及びビットブロック伝送を行う。The geometry engine 210 receives a three-dimensional object data from a host processor (not shown).
It accepts data and performs floating-point arithmetic such as lighting, clipping, perspective projection, and triangulation to reflect the effects of light on color values, and has a considerable amount of local code and data. The raster engine 220 is a pixel processor that has its own controller. The engine 220 calculates the color value, the Z value, and the coordinates of each pixel processed by the geometry engine 210, and performs triangulation, interpolation, and bit block transmission.

【００１３】ロ−カルフレ−ムバッファ−２４０は通常
の二重バッファ−ビデオラムから構成されており、自分
の割当てられたスクリ−ンに属するデ−タを貯蔵する。
図２に示したように、マルチプロセッサグラフィックス
システムが８つのサブシステムから構成される場合、イ
ンタラクティブ実時間応用において１４４Ｍビット（１
２８０＊１０２４＊３２ビット／ピクセル＊２４フレ−
ム／秒＊１／８（ＲＧＢ）＋１２８０＊１０２４＊１６
ビット／ピクセル＊２４フレ−ム／秒＊１／８（Ｚ）＝
１４４Ｍ）のデ−タ伝送が求められるが、通常のビデオ
ラムは１０ＭＨｚで動作するとき、３２ビットのデ−タ
バスを通して秒当たり３２０Ｍビットの資料伝送が可能
であるため、フレ−ムバッファ−の入出力と関するボト
ルネック現象は発生しなくなる。The local frame buffer 240 is composed of a normal double buffer video ram, and stores data belonging to its assigned screen.
As shown in FIG. 2, if the multiprocessor graphics system is composed of eight subsystems, 144 Mbits (1
280 * 1024 * 32 bits / pixel * 24 frame
/ Second * 1/8 (RGB) + 1280 * 1024 * 16
Bits / pixel * 24 frames / second * 1/8 (Z) =
144M) data transmission is required. However, when a normal video ram operates at 10 MHz, data transmission of 320M bits per second is possible through a 32-bit data bus. The bottleneck phenomenon related to the above does not occur.

【００１４】ピクセル分散器２３０は、前記ラスタエン
ジン２２０で処理されたデ−タを受け入れてピクセルア
ドレスを検査する。前記ピクセルアドレスが自分のロ−
カルフレ−ム領域に属すると、デ−タを前記ロ−カルフ
レ−ムバッファ−２４０に貯蔵する。そうでなければ、
リングネットワ−クを通して他のサブグラフィックスシ
ステムに伝送する。The pixel disperser 230 receives the data processed by the raster engine 220 and checks a pixel address. The pixel address is stored in its own row.
If the data belongs to the car frame area, the data is stored in the local frame buffer 240. Otherwise,
Transmission to other sub-graphics systems through the ring network.

【００１５】さらに、前記ピンセル分散器２３０は他の
サブグラフィックスシステムにデ−タを伝送するとき、
前記両方向リンクネットワ−クであるリングネットワ−
クで伝達距離の短い経路を通してデ−タが伝送されるよ
うにデ−タ伝送を制御するためにピクセルト−クンを生
成・消滅させる。前記ピクセルト−クンは、ジオメトリ
エンジン（ＧＥ）２１０、ラスタエンジン（ＲＥ）２２
０、ピクセル分散器（ＰＤ）２３０及びロ−カルフレ−
ムバッファ−（ＦＢ）２４０を含むサブグラフィックス
システム２００から他のサブグラフィックスシステムに
カラ−値、Ｚ値などのデ−タを伝送するとき、ピクセル
アドレステストの結果に応じてデ−タの伝達方向を指示
するために用いる命令ヘッダである。ピクセルト−クン
は、それぞれのサブグラフィックスシステム当たり有効
／無効ビットと、同行するデ−タの大きさ値とから構成
される。Further, the pin cell disperser 230 transmits data to another sub-graphics system,
A ring network which is the bidirectional link network;
In order to control data transmission so that data is transmitted through a path having a short transmission distance, a pixel token is generated and deleted. The pixel token includes a geometry engine (GE) 210 and a raster engine (RE) 22
0, pixel disperser (PD) 230 and local frame
When data such as a color value and a Z value are transmitted from the sub-graphics system 200 including the frame buffer (FB) 240 to another sub-graphics system, the data is transmitted according to the result of the pixel address test. Instruction header used to indicate a direction. The pixel token is composed of valid / invalid bits for each sub-graphics system and the magnitude value of the accompanying data.

【００１６】前記リングネックワ−ク２５０は、時計方
向及び反時計方向にデ−タを伝送する両方向リンクリン
グ構造を有する。ピクセル分散器２３０を通してロ−カ
ルフレ−ムバッファ−（ＦＢ）２４０を連結するリング
ネットワ−ク２５０は、より高い帯域幅を有するマルチ
チャンネルト−クンリングネットワ−クであって、ピク
セル分散器（ＰＤ）２３０により制御され、ト−クンを
用いてデ−タ伝送を行う。The ring neck work 250 has a bidirectional link ring structure for transmitting data clockwise and counterclockwise. The ring network 250 connecting the local frame buffer (FB) 240 through the pixel disperser 230 is a multi-channel token ring network having a higher bandwidth, and includes a pixel disperser (PD). Controlled by 230, data transmission is performed using tokens.

【００１７】一般に、実時間インタラクティブ応用のた
めにＺバッファ−アルゴリズムを用いるシステムで、１
Ｍポリゴンを処理するためには、４８００Ｍビット／秒
（１Ｍ＊１００ピクセル／ポリゴン＊４８ビット／ピク
セル／秒＝４８００Ｍビット／秒）の帯域幅を有するリ
ングネックワ−クが必要である。かつ、ピクセルリンク
構造を図２に示したように８つのサブシステムで構成す
る場合、８つの同時ト−クン（又はメッセ−ジ）が求め
られる。したがって、８つのマルチチャンネルのとき、
一つのチャンネル当たり６００Ｍビット／秒の帯域幅の
ネットワ−クが求められる。In general, a system that uses the Z-buffer algorithm for real-time interactive applications,
In order to process M polygons, a ring neckwork having a bandwidth of 4800 Mbit / sec (1 M * 100 pixels / polygon * 48 bits / pixel / sec = 4800 Mbit / sec) is required. In addition, when the pixel link structure is composed of eight subsystems as shown in FIG. 2, eight simultaneous tokens (or messages) are required. Therefore, for eight multi-channels,
A network with a bandwidth of 600 Mbit / s per channel is required.

【００１８】本発明の動作を説明すると、次のとおりで
ある。図２を参照するに、ジオメトリエンジン（ＧＥ）
２１０はホストプロセッサ（図示せず）から３次元のオ
ブジェクトデ−タを受け入れて、変換、光の影響をカラ
−値に反映するライティング、クリッピング、遠近投
影、三角形分割などを行う。その後、生成されたデ−タ
を隣接するラスタエンジン（ＲＥ）に伝達する。ラスタ
エンジン（ＲＥ）２２０は前記ジオメトリエンジン２１
０で処理された各ピクセルのカラ−値、Ｚ値及び座標を
計算し、三角形ラスタ化、補間及びビットブロック伝送
などを行い、生成されたデ−タを隣接するピクセル分散
器（ＰＤ）に伝達する。前記ピクセル分散器（ＰＤ）２
３０はデ−タを受け入れてピクセルアドレス検査を行っ
た後、現在のデ−タが自分のロ−カルフレ−ムバッファ
−２４０に属するデ−タであれば、そのデ−タをロ−カ
ルフレ−ムバッファ−に伝送する。一方、現在のデ−タ
が自分のロ−カルフレ−ムバッファ−２４０に属するデ
−タでなければ、ト−クンを生成し、有効／無効ビット
と次に伝送すべき資料の大きさを設定した後、ト−クン
をリングネットワ−ク２５０に伝送する。The operation of the present invention will be described below. Referring to FIG. 2, a geometry engine (GE)
210 receives three-dimensional object data from a host processor (not shown), and performs conversion, lighting that reflects the effect of light on color values, clipping, perspective projection, triangulation, and the like. After that, the generated data is transmitted to the adjacent raster engine (RE). The raster engine (RE) 220 is provided with the geometry engine 21.
Calculate color values, Z values and coordinates of each pixel processed by 0, perform triangulation, interpolation, bit block transmission, etc., and transmit the generated data to an adjacent pixel disperser (PD). I do. The pixel disperser (PD) 2
After receiving the data and performing a pixel address check, if the current data is data belonging to the local frame buffer 240, the data 30 is transferred to the local frame buffer. Transmit to-. On the other hand, if the current data is not data belonging to the local frame buffer 240, a token is generated, and a valid / invalid bit and the size of the data to be transmitted next are set. Thereafter, the token is transmitted to the ring network 250.

【００１９】デ−タの伝送に先立ち、ト−クンをリング
ネットワ−ク２５０に送ることは、所望の受信機に対し
て排他的なアクセスを与えるためである。かつ、本発明
のピクセルリンクリングネットワ−クは時計方向と反時
計方向にデ−タの伝送が行われる両方向リンクリングか
ら構成されるので、リンクネットワ−クの伝送遅延時間
を低減する。Sending the token to the ring network 250 prior to transmitting the data is to provide exclusive access to the desired receiver. In addition, since the pixel link ring network of the present invention is composed of bidirectional link rings for transmitting data in a clockwise direction and a counterclockwise direction, the transmission delay time of the link network is reduced.

【００２０】[0020]

【発明の効果】上述したように、本発明は、ジオメトリ
エンジンで処理したオブジェクトをサブスクリ−ンに割
当てられたラスタエンジンにより処理するように分類す
べき負担を取り除く。かつ、従来はラスタエンジンをロ
−カルフレ−ムバッファ−に動的に割当てることによ
り、制御は困難であった。しかしながら、本発明におい
ては、それぞれのラスタエンジンごとにロ−カルフレ−
ムバッファ−を静的に割当てることにより、制御の困難
は取り除いた。As described above, the present invention eliminates the burden of classifying objects processed by the geometry engine for processing by the raster engine assigned to the subscreen. In the past, control was difficult by dynamically allocating a raster engine to a local frame buffer. However, in the present invention, a local frame is used for each raster engine.
The difficulty of control was eliminated by statically allocating memory buffers.

【００２１】その上、本発明はロ−カルフレ−ムバッフ
ァ−をリングネットワ−ク構造で連結し、通常のメモリ
システムを用いる。これにより、特定のメモリを必要と
しない。さらに、ジオメトリエンジンとラスタエンジン
を一つのユニット内に装着してオブジェクト並列性を容
易にする。In addition, the present invention uses a conventional memory system in which local frame buffers are connected in a ring network structure. This eliminates the need for a specific memory. Further, the geometry engine and the raster engine are mounted in one unit to facilitate object parallelism.

【図面の簡単な説明】[Brief description of the drawings]

【図１】Pixel-Planes 5システムの概略構造図である。FIG. 1 is a schematic structural diagram of a Pixel-Planes 5 system.

【図２】本発明によるピクセルリンク構造を有するマル
チプロセッサグラフィックスシステム構造を示す。FIG. 2 illustrates a multiprocessor graphics system structure having a pixel link structure according to the present invention.

【符号の説明】[Explanation of symbols]

２００ サブグラフィックスシステム ２１０ ジオメトリエンジン（ＧＥ） ２２０ ラスタエンジン（ＲＥ） ２３０ ピクセル分散器（ＰＤ） ２４０ ローカルフレームバッファー（ＦＤ） ２５０ リングネットワーク 200 Sub-graphics system 210 Geometry engine (GE) 220 Raster engine (RE) 230 Pixel disperser (PD) 240 Local frame buffer (FD) 250 Ring network

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 ディスプレイスクリ−ン領域を区分して
形成された複数のサブスクリ−ンのそれぞれに一つずつ
割当てられたサブグラフィックスシステムと、 前記複数のサブグラフィックスシステムを連結するリン
グネットワ−クとからなり、 前記サブグラフィックスシステムは、 ホストプロセッサから３次元のオブジェクトデ−タを受
け入れて、変換、光の影響をカラ−値に反映するライテ
ィング、クリッピング、遠近投影及び三角形分割などの
浮動素数点演算を行うジオメトリエンジンと、 前記ジオメトリエンジンで処理された各ピクセルのカラ
−値、Ｚ値及び座標を計算し、三角形ラスタ化、補間及
びビットブロック伝送を行うラスタエンジンと、 自分の割り当てられたスクリ−ンに属するデ−タを貯蔵
するロ−カルフレ−ムバッファ−と、 前記ラスタエンジンで処理されたデ−タを受け入れてピ
クセルアドレスを検査して自分のロ−カルフレ−ム領域
に属すると、前記ロ−カルフレ−ムバッファ−に貯蔵
し、そうでなければ、リングネットワ−クを通して他の
サブグラフィックスシステムに伝送するピクセル分散器
とを含むことを特徴とするピクセルリンク構造を有する
マルチプロセッサグラフィックスシステム。1. A sub-graphics system assigned to each of a plurality of sub-screens formed by dividing a display screen area, and a ring network connecting the plurality of sub-graphics systems. The sub-graphics system accepts three-dimensional object data from a host processor, and performs conversion, floating, such as lighting, clipping, perspective projection, and triangulation, which reflect the effects of light on color values. A geometry engine that performs a prime point operation; a raster engine that calculates a color value, a Z value, and coordinates of each pixel processed by the geometry engine, and performs triangular rasterization, interpolation, and bit block transmission; Local frame buffer for storing data belonging to the screen And accepting the data processed by the raster engine, checking the pixel address, and if the pixel address belongs to its own local frame area, store it in the local frame buffer; A multiprocessor graphics system having a pixel link structure, comprising: a pixel disperser for transmitting to another sub-graphics system through a ring network. 【請求項２】 前記リングネットワ−クは、時計方向及
び反時計方向にデ−タを伝送する両方向リンクリングネ
ットワ−クであり、 前記ピクセル分散器は、他のサブグラフィックスシステ
ムへデ−タを伝送するとき、前記両方向リンクネットワ
−クで伝達距離の短い経路を通してデ−タが伝送される
ようにデ−タ伝送を制御することを特徴とする請求項１
に記載のピクセルリンク構造を有するマルチプロセッサ
グラフィックスシステム。2. The ring network is a bi-directional link ring network for transmitting data in a clockwise and counterclockwise direction, and the pixel disperser transmits data to another sub-graphics system. 2. The data transmission of claim 1, wherein the data transmission is controlled such that the data is transmitted through a short transmission distance path in the bidirectional link network.
2. A multiprocessor graphics system having a pixel link structure according to item 1. 【請求項３】 前記リングネットワ−クは、ト−クンを
用いてデ−タを伝送することを特徴とする請求項１又は
２に記載のピクセルリンク構造を有するマルチプロセッ
サグラフィックスシステム。3. The multiprocessor graphics system having a pixel link structure according to claim 1, wherein the ring network transmits data using tokens.
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