JPH1021693A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPH1021693A JPH1021693A JP17319296A JP17319296A JPH1021693A JP H1021693 A JPH1021693 A JP H1021693A JP 17319296 A JP17319296 A JP 17319296A JP 17319296 A JP17319296 A JP 17319296A JP H1021693 A JPH1021693 A JP H1021693A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特に、半導体記憶装置の使用環境温度が所定の値に
達した時、もしくは使用環境温度と時間から導出される
関数の値が所定の値に達した時に、記憶データの再書き
込みを行うことにより記憶データの破壊を防ぐと共に、
記憶データの再書き込みの時間間隔を最適化して、再書
き込み回数が過大となることによる記憶装置自体の破壊
を防止できる構造の信頼性の高い半導体記憶装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device in which a use environment temperature reaches a predetermined value or a function value derived from the use environment temperature and time is a predetermined value. When the value is reached, the stored data is rewritten to prevent the stored data from being destroyed.
The present invention relates to a highly reliable semiconductor memory device having a structure capable of optimizing a time interval of rewriting of storage data and preventing destruction of the storage device itself due to an excessive number of rewriting times.
【０００２】[0002]
【従来の技術】従来の半導体記憶装置に関しては、例え
ば、図８に示すものがある（特開平３−２３８６９７号
公報）。以下、図８に基づいて従来例の構造および動作
について説明する。図に示すように、ＣＰＵ（電子計算
機の中央演算処理装置）１、メモリマトリックス２、タ
イマ３および制御回路を含む書き込み回路４から主に構
成されている。そして、ＣＰＵ１とメモリマトリックス
２、タイマ３、回路４と接続されると共に、上記書き込
み回路４は、さらにメモリマトリックス２、タイマ３と
接続される。また、メモリマトリックス２の各ビットを
成す不揮発性メモリトランジスタは、ＥＥＰＲＯＭ（電
気的に消去、書き込み可能な読み出し専用メモリ）また
はＥＰＲＯＭ（電気的にプログラム可能な読み出し専用
メモリ）、フラッシュメモリ等のＰＲＯＭ（プログラム
できる読み出し専用メモリ）により構成されている。こ
こで、一般にＰＲＯＭに用いられている不揮発性メモリ
トランジスタには、フローティングゲートと呼ばれる特
殊な制御ゲートが設定されている。このフローティング
ゲートは、周囲を絶縁膜で囲まれている。しかるにＰＲ
ＯＭにおいては、メモリトランジスタのフローティング
ゲートに電荷を注入し、しきい値電圧を制御することに
より、論理値“０”と“１”のデータのいずれかを記憶
している。ところが、このＰＲＯＭは、例えば、自動車
用途のように使用環境温度が高温に至る場合には、フロ
ーティングゲート内の電荷が消失され易くなるため、Ｐ
ＲＯＭに記憶されたデータが安定して保持され続けるこ
とへの保証が困難となることが知られている。次に、図
８に示す従来の半導体記憶装置の動作について説明す
る。メモリマトリックス２に記憶されているプログラム
により、ＣＰＵ１がデータの再書き込み信号を、タイマ
３と、書き込み回路４に送る。すると、タイマ３が各ビ
ットのデータを再書き込みするのに必要な時間を書き込
み回路４に送ると共に、書き込み回路４はメモリマトリ
ックス２の各ビットのデータを順々に再書き込みする。
つまり、メモリマトリックス２の各ビットのデータが消
失する前に、データの再書き込みをすることで、高温使
用環境下でのデータの消失を防止している。2. Description of the Related Art As a conventional semiconductor memory device, for example, there is one shown in FIG. 8 (JP-A-3-23897). Hereinafter, the structure and operation of the conventional example will be described with reference to FIG. As shown in the figure, it mainly comprises a CPU (central processing unit of an electronic computer) 1, a memory matrix 2, a timer 3, and a writing circuit 4 including a control circuit. The CPU 1 is connected to the memory matrix 2, the timer 3 and the circuit 4, and the writing circuit 4 is further connected to the memory matrix 2 and the timer 3. The non-volatile memory transistors forming each bit of the memory matrix 2 include a PROM (electrically erasable and writable read only memory), an EPROM (electrically programmable read only memory), and a PROM such as a flash memory. (A read-only memory that can be programmed). Here, a special control gate called a floating gate is set in the nonvolatile memory transistor generally used in the PROM. This floating gate is surrounded by an insulating film. But PR
In the OM, by injecting a charge into a floating gate of a memory transistor and controlling a threshold voltage, one of data of logical values “0” and “1” is stored. However, in the PROM, for example, when the use environment temperature reaches a high temperature such as in an automobile, the charge in the floating gate is easily lost.
It is known that it is difficult to guarantee that data stored in the ROM is kept stable. Next, the operation of the conventional semiconductor memory device shown in FIG. 8 will be described. The CPU 1 sends a data rewrite signal to the timer 3 and the write circuit 4 according to the program stored in the memory matrix 2. Then, the timer 3 sends the time required for rewriting the data of each bit to the writing circuit 4, and the writing circuit 4 rewrites the data of each bit of the memory matrix 2 in order.
That is, before the data of each bit of the memory matrix 2 is lost, the data is rewritten to prevent the data from being lost in a high-temperature use environment.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体記憶装置においては、以下に示す問題
点があった。従来例（特開平３−２３８６９７号公報）
は、メモリマトリックス２に記憶されているプログラム
にしたがって、一定時間ごとに各ビットのデータを再書
き込みすることになる。しかし一般に、メモリマトリッ
クス２の各ビットのデータ保持に関する平均故障率
（λ）と使用環境温度（℃）との間には、図９に示す関
係があることが知られている。つまり、使用環境温度が
高くなると、平均故障率が飛躍的に高くなる。したがっ
て、各ビットのデータ消失を防ぐためには、使用環境温
度が高くなるほど、より短い時間間隔でデータの再書き
込みをする必要がある。ここで半導体記憶装置の用途と
して、例えば自動車に用いられる場合を考えると、使用
環境温度の上限は８０℃〜１５０℃程度を考慮する必要
がある。したがって、従来例においては使用環境温度の
最高値を１５０℃程度に対応する時間間隔でデータの再
書き込みをする必要がある。この結果、再書き込みをす
る時間間隔が短くなることから、再書き込みの回数が多
くなってしまう。一般に、メモリマトリックス２を構成
する不揮発性メモリトランジスタのデータ書き込み回数
は１０4〜１０5回位に制限されている。したがって、従
来例においては、データの再書き込み回数が多くなり過
ぎて、再書き込みにより不揮発性メモリトランジスタが
破壊される可能性が高くなるという問題が生じる。つま
り、半導体記憶装置の実際の使用状態に応じた再書き込
み時間の間隔、すなわち再書き込みの頻度を設定してい
ないために、再書き込みが過剰に頻繁となって、半導体
記憶装置自体を破壊してしまう可能性が高くなる。さら
に自動車用途のように、半導体記憶装置に対する電源電
圧の連続印加時間が恒久的とはならず、一般的に数時間
程度と想定される場合には、上記電源電圧の連続印加時
間内に少なくとも１回、データの再書き込みを行わねば
ならない。この結果、データの再書き込み回数がいっそ
う多くなり、半導体記憶装置自体を破壊する可能性がま
すます高くなる。However, such a conventional semiconductor memory device has the following problems. Conventional example (JP-A-3-23897)
Means that the data of each bit is rewritten at regular time intervals according to the program stored in the memory matrix 2. However, in general, it is known that there is a relationship shown in FIG. 9 between the average failure rate (λ) related to data retention of each bit of the memory matrix 2 and the use environment temperature (° C.). That is, as the operating environment temperature increases, the average failure rate dramatically increases. Therefore, in order to prevent data loss of each bit, it is necessary to rewrite data at shorter time intervals as the use environment temperature increases. Here, assuming that the semiconductor memory device is used, for example, in an automobile, it is necessary to consider the upper limit of the use environment temperature of about 80 ° C. to 150 ° C. Therefore, in the conventional example, it is necessary to rewrite data at a time interval corresponding to a maximum value of the use environment temperature of about 150 ° C. As a result, the time interval for rewriting becomes short, and the number of times of rewriting increases. Generally, the number of times of writing data to the nonvolatile memory transistors constituting the memory matrix 2 is limited to about 10 4 to 10 5 times. Therefore, in the conventional example, there is a problem that the number of times of rewriting data becomes too large, and the possibility that the non-volatile memory transistor is destroyed by the rewriting increases. That is, since the interval of the rewriting time according to the actual use state of the semiconductor memory device, that is, the frequency of the rewriting is not set, the rewriting becomes excessively frequent, and the semiconductor memory device itself is destroyed. The chances are high. Furthermore, when the continuous application time of the power supply voltage to the semiconductor memory device is not permanent, as in the case of automobile use, and is generally assumed to be about several hours, at least one power supply voltage is continuously applied within the continuous application time of the power supply voltage. Times, the data must be rewritten. As a result, the number of times of data rewriting is further increased, and the possibility of destroying the semiconductor memory device itself is further increased.
【０００４】本発明の目的は、上記従来技術における問
題点を解消するものであって、半導体記憶装置の使用環
境温度が所定の値に達した時、もしくは使用環境温度と
時間から導出される関数の値が所定の値に達した時に、
データの再書き込みを行うことによりデータ破壊を防ぐ
と共に、データの再書き込みの時間間隔を最適化して、
再書き込み回数が過大となることによる記憶装置自体の
破壊を防止できる構造の半導体記憶装置を提供すること
にある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems in the prior art, and when the operating temperature of the semiconductor memory device reaches a predetermined value, or a function derived from the operating temperature and time. When the value of reaches the predetermined value,
Prevent data destruction by rewriting data and optimize the time interval of data rewriting,
It is an object of the present invention to provide a semiconductor memory device having a structure capable of preventing the memory device itself from being destroyed due to an excessive number of rewrites.
【０００５】[0005]
【課題を解決するための手段】上記本発明の目的を達成
するために、本発明の半導体記憶装置は、基本的に以下
に示す構成とするものである。第１に、使用環境温度を
検知し、該温度に応じた出力信号を発生する第１の検知
回路を設けるか、もしくは、上記第１の検知回路と共
に、使用環境温度に曝されている時間を検知し、該時間
に応じた出力信号を発生する第２の検知回路を設ける。
第２に、上記第１の検知回路の出力信号が第１の所定値
に達した際、もしくは第１の検知回路の出力信号値と第
２の検知回路の出力信号値とから導出される関数の値が
第２の所定値に達した際に、第３の出力信号を発生する
第１の判定回路を設ける。第３に、上記第３の出力信号
が生じた際に、不揮発性メモリトランジスタから成るメ
モリマトリックスの各ビットのデータが書き込み状態か
消去状態かを判定する第２の判定回路を設ける。第４
に、上記第２の判定回路の判定結果に応じて、各ビット
にデータを再書き込みをする第１の機能を有すると共
に、各ビットのデータを再消去する第２の機能を有する
か、もしくは第１の機能と第２の機能のうち、少なくと
も一つの機能を有する制御回路を設けるものである。本
発明の半導体記憶装置は、具体的には特許請求の範囲に
記載のような構成とするものである。すなわち、本発明
は請求項１に記載のように、周囲を絶縁膜で囲まれたフ
ローティングゲートを持つ不揮発性メモリトランジスタ
を有し、上記フローティングゲート内の電子電荷の多少
によって起きる高しきい値電圧状態と低しきい値電圧状
態とによってデータを記憶する複数個の不揮発性メモリ
トランジスタにより構成され、かつ上記不揮発性メモリ
トランジスタをビットとするメモリマトリックスを有す
る半導体記憶装置であって、該半導体記憶装置の使用環
境温度を検知する手段と、上記使用環境温度に曝されて
いる時間を検知する手段と、上記温度が所定の値に達し
た時、もしくは温度と時間から導出される関数の値が所
定の値に達した時に、データの再書き込みを行ってデー
タ破壊を防ぐと共に、データの再書き込みの時間間隔を
最適化して、再書き込み回数が過大となることによる記
憶装置自体の破壊を防止する手段を少なくとも備えた半
導体記憶装置とするものである。また、本発明は請求項
２に記載のように、周囲を絶縁膜で囲まれたフローティ
ングゲートを持つ不揮発性メモリトランジスタを有し、
上記フローティングゲート内の電子電荷の多少によって
起きる高しきい値電圧状態と低しきい値電圧状態とによ
ってデータを記憶する複数個の不揮発性メモリトランジ
スタにより構成され、かつ上記不揮発性メモリトランジ
スタをビットとするメモリマトリックスを有する半導体
記憶装置であって、該半導体記憶装置の使用環境温度を
検知する手段と、上記使用環境温度に応じて第１の出力
信号を発生する第１の検知回路と、上記第１の出力信号
の値が第１の所定値に達した際に、第３の出力信号を発
生する第１の判定回路と、上記第３の出力信号が生じた
際に、各ビットのデータが書き込み状態、または消去状
態のいずれにあるかを判定する機能を持つ第２の判定回
路を有し、かつ、上記第２の判定回路が上記ビットを書
き込み状態であると判定した際に、上記ビットにデータ
を再書き込みをする第１の機能を有すると共に、上記第
２の判定回路が上記ビットを消去状態であると判定した
際に、上記ビットのデータを再消去する第２の機能を有
するか、もしくは上記第１の機能と上記第２の機能のう
ちの少なくとも一つの機能を有する制御回路を少なくと
も備えた半導体記憶装置とするものである。また、本発
明は請求項３に記載のように、周囲を絶縁膜で囲まれた
フローティングゲートを持つ不揮発性メモリトランジス
タを有し、上記フローティングゲート内の電子電荷の多
少によって起きる高しきい値電圧状態と低しきい値電圧
状態とによってデータを記憶する複数個の不揮発性メモ
リトランジスタにより構成され、かつ上記不揮発性メモ
リトランジスタをビットとするメモリマトリックスを有
する半導体記憶装置であって、該半導体記憶装置の使用
環境温度を検知する手段と、上記使用環境温度に応じて
第１の出力信号を発生する第１の検知回路と、上記記憶
装置の使用環境温度に曝されている時間を検知し、該時
間に応じた第２の出力信号を発生する第２の検知回路
と、上記第１の出力信号と上記第２の出力信号とから導
出される関数の値が第２の所定値に達した際に、第３の
出力信号を発生する第１の判定回路と、上記第３の出力
信号が生じた際に、各ビットのデータが書き込み状態ま
たは消去状態のいずれにあるかを判定する機能を持つ第
２の判定回路を有し、上記第２の判定回路がビットを書
き込み状態であると判定した際に、上記ビットにデータ
を再書き込みをする第１の機能を有すると共に、上記第
２の判定回路がビットを消去状態であると判定した際
に、ビットのデータを再消去する第２の機能を有する
か、もしくは上記第１の機能と上記第２の機能のうち、
少なくとも一つの機能を持つ制御回路を少なくとも備え
た半導体記憶装置とするものである。また、本発明は請
求項４に記載のように、請求項２または請求項３に記載
の半導体記憶装置において、上記第１の判定回路が第３
の出力信号を発生させた後に、所定の時間を経過しなけ
れば、上記第３の出力信号を再発生させない機能を備え
た半導体記憶装置とするものである。また、本発明は請
求項５に記載のように、請求項２ないし請求項４のいず
れか１項に記載の半導体記憶装置において、上記第１の
判定回路が、上記半導体記憶装置に電源電圧が印加され
ている間は、１回だけ上記第３の出力信号を発生する機
能を備えた半導体記憶装置とするものである。また、本
発明は請求項６に記載のように、請求項２ないし請求項
５のいずれか１項に記載の半導体記憶装置において、上
記制御回路は、半導体記憶装置のデータを読むプロセッ
サもしくはマイクロコンピュータの中央演算処理装置
（ＣＰＵ）に対して、ビットのデータの再書き込みもし
くは再消去の信号を出力する機能を有すると共に、上記
ＣＰＵは、上記制御回路に対して、データの再書き込
み、もしくは再消去を中止させる信号を出力する機能を
備えた半導体記憶装置とするものである。また、本発明
は請求項７に記載のように、請求項２ないし請求項６の
いずれか１項に記載の半導体記憶装置において、上記制
御回路は、同時にデータを再書き込み、もしくは再消去
をするビットの数が、上記半導体記憶装置の通常の使用
状態において、新規にデータを書き込み、もしくは消去
をするビットの数より多く構成した半導体記憶装置とす
るものである。また、本発明は請求項８に記載のよう
に、請求項３ないし請求項７のいずれか１項に記載の半
導体記憶装置において、該半導体記憶装置に対する電源
電圧の印加が停止された際に、上記関数の値を記憶して
いる第２の記憶装置を有すると共に、上記半導体記憶装
置に電源電圧が再印加された後に、新たに算出される上
記関数の値に、上記第２の記憶装置に記憶されている値
を加算して、上記第１の判定回路に入力する手段を備え
た半導体記憶装置とするものである。また、本発明は請
求項９に記載のように、請求項２ないし請求項８のいず
れか１項に記載の半導体記憶装置において、該半導体記
憶装置と、該半導体記憶装置の記憶データを読むＣＰＵ
が同一半導体基板上に形成され、上記第１の検知回路、
上記第２の検知回路、上記第１の判定回路、上記第２の
判定回路、もしくは上記制御回路のうちの少なくとも一
つの回路の機能を、上記ＣＰＵによってなす構成とした
半導体記憶装置とするものである。また、本発明は請求
項１０に記載のように、請求項２ないし請求項９のいず
れか１項に記載の半導体記憶装置において、上記第１の
出力信号の値が上記第１の所定値に達したか、もしくは
上記関数の値が上記第２の所定値に達した後で、かつ、
上記半導体記憶装置の記憶データを読むＣＰＵに対する
電源電圧の印加停止後に、上記第１の判定回路が上記第
３の出力信号を発生させることにより、上記制御回路が
上記第１の機能と上記第２の機能のうちの少なくとも一
方の機能を生じさせる構成とした半導体記憶装置とする
ものである。また、本発明は請求項１１に記載のよう
に、請求項２ないし請求項１０のいずれか１項に記載の
半導体記憶装置において、上記第１の出力信号の値が上
記第１の所定値に達したか、もしくは上記関数の値が上
記第２の所定値に達したことを記憶する第３の記憶装置
を有すると共に、該第３の記憶装置に上記第１の所定値
か、上記第２の所定値の発生が記憶されている状態で、
上記半導体記憶装置に対する電源電圧がいったん停止後
に再印加された際に、上記第１の判定回路が上記第３の
出力信号を発生させることにより、上記制御回路が上記
第１の機能と上記第２の機能のうちの少なくとも一方の
機能を生じさせる構成とした半導体記憶装置とするもの
である。また、本発明は請求項１２に記載のように、請
求項３ないし請求項１１のいずれか１項に記載の半導体
記憶装置において、上記第１の検知回路と上記第２の検
知回路および上記第１の判定回路に電源電圧を印加する
第１の電源と、上記メモリマトリックスと上記第２の判
定回路、もしくは上記メモリマトリックスと上記第２の
判定回路および上記制御回路に電源電圧を印加する第２
の電源が相異なり、かつ、上記第２の電源による電源電
圧の印加停止後も、上記第１の電源による電源電圧の印
加が継続して行われると共に、上記関数の値の計算が継
続してなされる機能を備えた半導体記憶装置とするもの
である。また、本発明は請求項１３に記載のように、請
求項１ないし請求項１２のいずれか１項に記載の半導体
記憶装置において、上記不揮発性メモリトランジスタ
は、フラッシュメモリ、ＥＥＰＲＯＭ、ＥＰＲＯＭのう
ちの少なくとも１種からなる半導体記憶装置とするもの
である。In order to achieve the above-mentioned object of the present invention, a semiconductor memory device of the present invention basically has the following configuration. First, a first detection circuit that detects the use environment temperature and generates an output signal corresponding to the temperature is provided, or together with the first detection circuit, the time of exposure to the use environment temperature is determined. A second detection circuit for detecting and generating an output signal according to the time is provided.
Second, a function derived when the output signal of the first detection circuit reaches a first predetermined value or from the output signal value of the first detection circuit and the output signal value of the second detection circuit. A first determination circuit is provided for generating a third output signal when the value of the second signal reaches a second predetermined value. Third, a second determination circuit is provided for determining whether data of each bit of a memory matrix composed of nonvolatile memory transistors is in a written state or an erased state when the third output signal is generated. 4th
And a second function of rewriting data of each bit and a second function of reerasing data of each bit in accordance with a result of the determination by the second determination circuit. A control circuit having at least one of the first function and the second function is provided. The semiconductor memory device according to the present invention has a configuration specifically described in claims. That is, according to the present invention, there is provided a nonvolatile memory transistor having a floating gate surrounded by an insulating film, and a high threshold voltage caused by the amount of electronic charges in the floating gate. A semiconductor memory device comprising a plurality of nonvolatile memory transistors for storing data according to a state and a low threshold voltage state, and having a memory matrix in which the nonvolatile memory transistors are used as bits. Means for detecting the use environment temperature, means for detecting the time of exposure to the use environment temperature, and when the temperature reaches a predetermined value or when a value of a function derived from the temperature and time is a predetermined value. When the data reaches the value, the data is rewritten to prevent data destruction, and the time interval for data rewriting is And optimization, in which rewrite count is at least provided with a semiconductor memory device with means to prevent destruction of the memory device itself due to become excessive. Further, according to the present invention, there is provided a nonvolatile memory transistor having a floating gate surrounded by an insulating film,
The nonvolatile memory transistor includes a plurality of nonvolatile memory transistors that store data according to a high threshold voltage state and a low threshold voltage state caused by the amount of electronic charge in the floating gate. A semiconductor memory device having a memory matrix to perform the operation, wherein a means for detecting an operating environment temperature of the semiconductor memory device, a first detection circuit for generating a first output signal in accordance with the operating environment temperature, A first determination circuit for generating a third output signal when the value of the first output signal reaches a first predetermined value; and a data for each bit when the third output signal is generated. A second determination circuit having a function of determining whether the bit is in a write state or an erase state, and the second determination circuit is in a write state of the bit; It has a first function of rewriting data to the bit when it is determined, and re-eras the data of the bit when the second determination circuit determines that the bit is in an erased state. The semiconductor memory device has a second function or at least a control circuit having at least one of the first function and the second function. According to a third aspect of the present invention, there is provided a nonvolatile memory transistor having a floating gate surrounded by an insulating film, and a high threshold voltage caused by the amount of electronic charges in the floating gate. A semiconductor memory device comprising a plurality of nonvolatile memory transistors for storing data according to a state and a low threshold voltage state, and having a memory matrix in which the nonvolatile memory transistors are used as bits. Means for detecting a use environment temperature of the storage device, a first detection circuit for generating a first output signal in accordance with the use environment temperature, and detecting a time during which the storage device is exposed to the use environment temperature, A second detection circuit for generating a second time-dependent output signal; and a second detection circuit derived from the first output signal and the second output signal. A first determination circuit for generating a third output signal when the value of the number reaches a second predetermined value; and a data write state for each bit when the third output signal is generated. A second determination circuit having a function of determining which of the erased states the data is in, and when the second determination circuit determines that the bit is in a write state, rewrites data to the bit; A second function of re-erasing bit data when the second determination circuit determines that the bit is in the erased state, or has the first function and the first function Of the second function,
The semiconductor memory device includes at least a control circuit having at least one function. According to a fourth aspect of the present invention, in the semiconductor memory device according to the second or third aspect, the first determination circuit includes a third determination circuit.
The semiconductor memory device has a function of preventing the third output signal from being regenerated unless a predetermined time has elapsed after the generation of the output signal. According to a fifth aspect of the present invention, in the semiconductor memory device according to any one of the second to fourth aspects, the first determination circuit includes a power supply voltage supplied to the semiconductor memory device. While the voltage is being applied, the semiconductor memory device has a function of generating the third output signal only once. According to a sixth aspect of the present invention, in the semiconductor memory device according to any one of the second to fifth aspects, the control circuit includes a processor or a microcomputer that reads data from the semiconductor memory device. The CPU has a function of outputting a signal for rewriting or re-erasing bit data to a central processing unit (CPU), and the CPU rewrites or re-erases data to the control circuit. Is a semiconductor memory device having a function of outputting a signal for stopping the operation. According to a seventh aspect of the present invention, in the semiconductor memory device according to any one of the second to sixth aspects, the control circuit rewrites or erases data at the same time. A semiconductor memory device in which the number of bits is larger than the number of bits for newly writing or erasing data in the normal use state of the semiconductor memory device. Further, according to the present invention, in the semiconductor memory device according to any one of claims 3 to 7, when the application of the power supply voltage to the semiconductor memory device is stopped, A second storage device that stores the value of the function, and a value of the function that is newly calculated after the power supply voltage is reapplied to the semiconductor storage device. The semiconductor memory device includes means for adding stored values and inputting the added values to the first determination circuit. According to a ninth aspect of the present invention, in the semiconductor memory device according to any one of the second to eighth aspects, the semiconductor memory device and a CPU that reads data stored in the semiconductor memory device
Are formed on the same semiconductor substrate, and the first detection circuit,
A semiconductor memory device in which at least one of the second detection circuit, the first determination circuit, the second determination circuit, and the control circuit has a function performed by the CPU. is there. According to a tenth aspect of the present invention, in the semiconductor memory device according to any one of the second to ninth aspects, the value of the first output signal is set to the first predetermined value. Or after the value of the function has reached the second predetermined value, and
The first determination circuit generates the third output signal after the application of the power supply voltage to the CPU that reads the storage data of the semiconductor storage device is stopped, so that the control circuit can control the first function and the second function. And a semiconductor memory device configured to generate at least one of the functions described above. Further, according to the present invention, in the semiconductor memory device according to any one of the second to tenth aspects, the value of the first output signal is equal to the first predetermined value. A third storage device for storing that the value has reached or the value of the function has reached the second predetermined value, and the third storage device stores the first predetermined value or the second With the occurrence of the predetermined value of
When the power supply voltage to the semiconductor memory device is once applied after being stopped, the first determination circuit generates the third output signal so that the control circuit can control the first function and the second function. And a semiconductor memory device configured to generate at least one of the functions described above. According to a twelfth aspect of the present invention, in the semiconductor memory device according to any one of the third to eleventh aspects, the first detection circuit, the second detection circuit, and the A first power supply for applying a power supply voltage to the first determination circuit; and a second power supply for applying a power supply voltage to the memory matrix and the second determination circuit, or the memory matrix and the second determination circuit and the control circuit.
Are different from each other, and even after the application of the power supply voltage by the second power supply is stopped, the application of the power supply voltage by the first power supply is continuously performed, and the calculation of the value of the function is continued. The semiconductor memory device has the function to be performed. According to a thirteenth aspect of the present invention, in the semiconductor memory device according to any one of the first to twelfth aspects, the non-volatile memory transistor is a flash memory, an EEPROM, or an EPROM. The semiconductor memory device is made of at least one kind.
【０００６】[0006]
【発明の効果】本発明は請求項１に記載のように、半導
体記憶装置の使用環境温度を検知する手段と、上記使用
環境温度に曝されている時間を検知する手段と、上記温
度が所定の値に達した時、もしくは温度と時間から導出
される関数の値が所定の値に達した時に、データの再書
き込みを行ってデータ破壊を防ぐと共に、データの再書
き込みの時間間隔を最適化して、再書き込み回数が過大
となることによる記憶装置自体の破壊を防止する手段を
少なくとも備えた構造の半導体記憶装置とするものであ
る。従来は、例えば自動車用途の場合、半導体記憶装置
の使用環境温度の最高値を１５０℃程度にする必要があ
り、これに対応して記憶データの消失が起きない短い時
間間隔（温度が高くなるほど再書き込みの時間が短くな
る）で記憶データの再書き込みを行う必要があって、こ
のため再書き込み回数は過大となり、記憶装置自体を破
壊するという問題が生じる。しかし、本発明では、半導
体記憶装置の使用環境温度と、その使用環境温度に曝さ
れている時間とを、共に検知し、上記温度が所定の値に
達した時、もしくは温度と時間から導出される関数の値
が所定の値に達した時に、記憶データの再書き込みか、
再消去のうち、少なくとも一方を行う構成としているの
で、記憶データの破壊を防ぎつつ、記憶データの再書き
込み、または再消去の時間間隔を最適化することがで
き、再書き込み回数または再消去回数の過大による半導
体記憶装置自体の破壊を確実に防止できる効果がある。
また、本発明は請求項２に記載のように、半導体記憶装
置の使用環境温度を検知する手段と、上記使用環境温度
に応じて第１の出力信号を発生する第１の検知回路と、
上記第１の出力信号の値が第１の所定値に達した際に、
第３の出力信号を発生する第１の判定回路と、上記第３
の出力信号が生じた際に、各ビットのデータが書き込み
状態、または消去状態のいずれにあるかを判定する機能
を持つ第２の判定回路を有し、かつ、上記第２の判定回
路が上記ビットを書き込み状態であると判定した際に、
上記ビットにデータを再書き込みをする第１の機能を有
すると共に、上記第２の判定回路が上記ビットを消去状
態であると判定した際に、上記ビットのデータを再消去
する第２の機能を有するか、もしくは上記第１の機能と
上記第２の機能のうちの少なくとも一つの機能を有する
制御回路を少なくとも備えた半導体記憶装置とするもの
である。このように、使用環境温度が高温となったこと
を検知して、記憶データを再書き込みして記憶データの
破壊を防止し、さらに記憶データの再書き込み回数の過
大による記憶装置自体の破壊も防止するものである。ま
た、上記請求項１と同様に、記憶データの破壊を防ぎつ
つ、記憶データの再書き込み、または再消去の時間間隔
を最適化し、再書き込み回数または再消去回数の過大に
よる記憶装置自体の破壊を確実に防止できる効果があ
る。また、本発明は請求項３に記載のように、半導体記
憶装置の使用環境温度を検知する手段と、上記使用環境
温度に応じて第１の出力信号を発生する第１の検知回路
と、上記記憶装置の使用環境温度に曝されている時間を
検知し、該時間に応じた第２の出力信号を発生する第２
の検知回路と、上記第１の出力信号と上記第２の出力信
号とから導出される関数の値が第２の所定値に達した際
に、第３の出力信号を発生する第１の判定回路と、上記
第３の出力信号が生じた際に、各ビットのデータが書き
込み状態または消去状態のいずれにあるかを判定する機
能を持つ第２の判定回路を有し、上記第２の判定回路が
ビットを書き込み状態であると判定した際に、上記ビッ
トにデータを再書き込みをする第１の機能を有すると共
に、上記第２の判定回路がビットを消去状態であると判
定した際に、ビットのデータを再消去する第２の機能を
有するか、もしくは上記第１の機能と上記第２の機能の
うち、少なくとも一つの機能を持つ制御回路を少なくと
も備えた半導体記憶装置とするものである。このような
構成とすることにより、半導体記憶装置の使用環境温度
が高温の場合には短い時間間隔で記憶データの再書き込
みを行い、他方、使用環境温度が低温の場合には記憶デ
ータの再書き込みの時間間隔を長くすることにより、記
憶データ破壊が生じない時間間隔を満たしつつ、再書き
込みの回数を低減することができるので、上記請求項１
と同様に、記憶データの再書き込み、または再消去の時
間間隔を最適化でき、記憶装置自体の破壊を確実に防止
できる効果がある。また、本発明は請求項４に記載のよ
うに、請求項２または請求項３に記載の半導体記憶装置
において、上記第１の判定回路が第３の出力信号を発生
させた後に、所定の時間を経過しなければ、上記第３の
出力信号を再発生させない機能を備えた半導体記憶装置
とするものである。このような構成とすることにより、
半導体記憶装置の使用環境温度が所定の値、例えば図４
の温度Ｔ0を超えた場合には、記憶データの再書き込み
が連続的に行われることを防止して、上記請求項２また
は請求項３と同様に、記憶データの破壊を防ぎつつ、再
書き込み回数または再消去回数の過大による半導体記憶
装置自体の破壊を防止できる効果がある。また、本発明
は請求項５に記載のように、請求項２ないし請求項４の
いずれか１項に記載の半導体記憶装置において、上記第
１の判定回路が、上記半導体記憶装置に電源電圧が印加
されている間は、１回だけ上記第３の出力信号を発生す
る機能を備えた半導体記憶装置とするものである。この
ような構成とすることにより、例えば、自動車用途の半
導体記憶装置のように、電源電圧を恒久的に印加するこ
とができない場合に、記憶データの再書き込み回数が過
大となることを防止でき、また時間を測定する回路を必
要としないので、記憶装置の集積度を損なうことなく、
上記請求項２ないし請求項４と同様に、記憶データの破
壊を防ぎつつ、再書き込み回数または再消去回数の過大
による記憶装置自体の破壊を防止できる効果がある。ま
た、本発明は請求項６に記載のように、請求項２ないし
請求項５のいずれか１項に記載の半導体記憶装置におい
て、上記制御回路は、半導体記憶装置のデータを読むプ
ロセッサもしくはマイクロコンピュータの中央演算処理
装置（ＣＰＵ）に対して、ビットのデータの再書き込み
もしくは再消去の信号を出力する機能を有すると共に、
上記ＣＰＵは、上記制御回路に対して、データの再書き
込み、もしくは再消去を中止させる信号を出力する機能
を備えた半導体記憶装置とするものである。このような
構成とすることにより、ＣＰＵの読み出し動作に影響を
与えることなく、制御回路は記憶データの再書き込みを
行うことができ、上記請求項２ないし請求項５と同様
に、記憶データの破壊を防ぎつつ、記憶データの再書き
込み、または再消去の時間間隔を最適化することがで
き、再書き込み回数または再消去回数の過大による記憶
装置自体の破壊を防止できる効果がある。また、本発明
は請求項７に記載のように、請求項２ないし請求項６の
いずれか１項に記載の半導体記憶装置において、上記制
御回路は、同時にデータを再書き込み、もしくは再消去
をするビットの数が、上記半導体記憶装置の通常の使用
状態において、新規にデータを書き込み、もしくは消去
をするビットの数より多く構成した半導体記憶装置とす
るものである。このような構成とすることにより、全ビ
ットのデータの再書き込みに要する時間は、新規に全ビ
ットにデータを書き込みする時間よりも短くなり、プロ
セッサの読み出し動作に影響を与えることなく、上記請
求項２ないし請求項６と同様に、記憶データの破壊を防
ぎつつ、記憶データの再書き込み、または再消去の時間
間隔を最適化でき、再書き込み回数または再消去回数の
過大による記憶装置自体の破壊を防止できる効果があ
る。また、本発明は請求項８に記載のように、請求項３
ないし請求項７のいずれか１項に記載の半導体記憶装置
において、該半導体記憶装置に対する電源電圧の印加が
停止された際に、上記関数の値を記憶している第２の記
憶装置を有すると共に、上記半導体記憶装置に電源電圧
が再印加された後に、新たに算出される上記関数の値
に、上記第２の記憶装置に記憶されている値を加算し
て、上記第１の判定回路に入力する手段を備えた半導体
記憶装置とするものである。このような構成とすること
により、記憶データの再書き込みを行う最適な時間間隔
が、何日間もしくは何十日間以上という長期間に及び、
データの再書き込みを行う前に、電源電圧の印加が停止
された場合、例えば自動車用途ならば、イグニッション
スイッチがオフになった場合でも、データの再書き込み
のタイミングを最適化することができ、上記請求項３な
いし請求項７と同様に、記憶データの破壊を防ぎつつ、
再書き込み回数または再消去回数の過大による記憶装置
自体の破壊を防止できる効果がある。また、本発明は請
求項９に記載のように、請求項２ないし請求項８のいず
れか１項に記載の半導体記憶装置において、該半導体記
憶装置と、該半導体記憶装置の記憶データを読むＣＰＵ
とが同一半導体基板上に形成され、上記第１の検知回
路、上記第２の検知回路、上記第１の判定回路、上記第
２の判定回路、もしくは上記制御回路のうちの少なくと
も一つの回路の機能を、上記ＣＰＵによってなす構成と
した半導体記憶装置とするものである。このような構成
とすることにより、本発明の記憶装置の面積を小さくし
て、半導体記憶装置の集積度を向上させることができ、
上記請求項２ないし請求項８と同様に、記憶データの破
壊を防ぎつつ、記憶データの再書き込み、または再消去
の時間間隔を最適化でき、再書き込み回数または再消去
回数の過大による記憶装置自体の破壊を防止できる効果
がある。また、本発明は請求項１０に記載のように、請
求項２ないし請求項９のいずれか１項に記載の半導体記
憶装置において、上記第１の出力信号の値が上記第１の
所定値に達したか、もしくは上記関数の値が上記第２の
所定値に達した後で、かつ、上記半導体記憶装置の記憶
データを読むＣＰＵに対する電源電圧の印加停止後に、
上記第１の判定回路が上記第３の出力信号を発生させる
ことにより、上記制御回路が上記第１の機能と上記第２
の機能のうちの少なくとも一方の機能を生じさせる構成
とした半導体記憶装置とするものである。このような構
成とすることにより、ＣＰＵの動作に全く影響を与える
ことなく、記憶データの再書き込みを行うことができ、
上記請求項２ないし請求項９と同様に、記憶データの破
壊を防ぎつつ、記憶データの再書き込み、または再消去
の時間間隔を最適化することができるので、再書き込み
回数または再消去回数の過大による半導体記憶装置自体
の破壊を防止できる効果がある。また、本発明は請求項
１１に記載のように、請求項２ないし請求項１０のいず
れか１項に記載の半導体記憶装置において、上記第１の
出力信号の値が上記第１の所定値に達したか、もしくは
上記関数の値が上記第２の所定値に達したことを記憶す
る第３の記憶装置を有すると共に、該第３の記憶装置に
上記第１の所定値か、上記第２の所定値の発生が記憶さ
れている状態で、上記半導体記憶装置に対する電源電圧
がいったん停止後に再印加された際に、上記第１の判定
回路が上記第３の出力信号を発生させることにより、上
記制御回路が上記第１の機能と上記第２の機能のうちの
少なくとも一方の機能を生じさせる構成とした半導体記
憶装置とするものである。このような構成とすることに
より、電源再印加時においてＣＰＵが動作し始める前
に、記憶データの再書き込みを行うので、ＣＰＵの動作
に全く影響を与えることはない。また、ＣＰＵと本発明
の記憶装置に対する電源を共通にできるので、電源回路
を一つだけ用意すれば良く、記憶装置とＣＰＵを含む全
体の回路構成が簡易となり、上記請求項請求項２ないし
請求項１０と同様に、記憶データの破壊を防ぎつつ、記
憶データの再書き込み、または再消去の時間間隔を最適
化することができ、再書き込み回数または再消去回数の
過大による記憶装置自体の破壊を防止できる効果があ
る。また、本発明は請求項１２に記載のように、請求項
３ないし請求項１１のいずれか１項に記載の半導体記憶
装置において、上記第１の検知回路と上記第２の検知回
路および上記第１の判定回路に電源電圧を印加する第１
の電源と、上記メモリマトリックスと上記第２の判定回
路、もしくは上記メモリマトリックスと上記第２の判定
回路および上記制御回路に電源電圧を印加する第２の電
源が相異なり、かつ、上記第２の電源による電源電圧の
印加停止後も、上記第１の電源による電源電圧の印加が
継続して行われると共に、上記関数の値の計算が継続し
てなされる機能を備えた半導体記憶装置とするものであ
る。このような構成とすることにより、メモリマトリッ
クスや、第２の判定回路、制御回路等、記憶装置の大部
分の回路に、電源電圧が印加されていない状態での記憶
装置の環境温度の変化を考慮することができる。例え
ば、本発明の記憶装置が自動車用途であるならば、メモ
リマトリックスや、第２の判定回路、制御回路等への電
源供給がイグニッションオフで停止されても、上記関数
の値の計算はバッテリバックアップにより行うことがで
き、炎天下で駐車しているような場合でも、上記関数の
値が計算されるので、データ再書き込みのタイミングを
いっそう最適化することができるので、上記請求項３な
いし請求項１１と同様に、記憶データの破壊を防ぎつ
つ、再書き込み回数または再消去回数の過大による半導
体記憶装置自体の破壊を防止できる効果がある。また、
本発明は請求項１３に記載のように、請求項１ないし請
求項１２のいずれか１項に記載の半導体記憶装置におい
て、上記不揮発性メモリトランジスタは、フラッシュメ
モリ、ＥＥＰＲＯＭ、ＥＰＲＯＭのうちの少なくとも１
種からなる半導体記憶装置とするものである。このよう
な構成とすることにより、多種類の不揮発性メモリトラ
ンジスタを用いた多機能を有する半導体記憶装置を構成
することができ、上記請求項１ないし請求項１２と同様
に、記憶データの破壊を防ぎつつ、記憶データの再書き
込み、または再消去の時間間隔を最適化することがで
き、再書き込み回数または再消去回数の過大による記憶
装置自体の破壊を確実に防止できる効果がある。なお、
請求項１ないし請求項１３に記載の発明は、フローティ
ングゲート周囲の絶縁膜に生じたピンホール等に起因す
る偶発故障を防止するものではなく、高温環境下で顕著
となるFrenkel−Poole電流等のリーク電流が原因となる
データ破壊を防止するものである。According to the present invention, a means for detecting a use environment temperature of a semiconductor memory device, a means for detecting a time of exposure to the use environment temperature, and a method for detecting the temperature, When the value of, or the value of a function derived from temperature and time reaches a predetermined value, data is rewritten to prevent data destruction and optimize the time interval of data rewriting. Thus, the present invention provides a semiconductor memory device having at least means for preventing the memory device itself from being destroyed due to an excessive number of rewrites. Conventionally, for example, in the case of automotive applications, it is necessary to set the maximum value of the operating environment temperature of the semiconductor memory device to about 150 ° C., and correspondingly, a short time interval in which stored data is not lost (the higher the temperature, the more It is necessary to rewrite the storage data during the writing time is shortened), so that the number of times of rewriting becomes excessive, which causes a problem that the storage device itself is destroyed. However, in the present invention, the use environment temperature of the semiconductor memory device and the time of exposure to the use environment temperature are both detected, and when the temperature reaches a predetermined value or derived from the temperature and time. When the function value reaches a predetermined value, the stored data is rewritten,
Since at least one of re-erasing is performed, the time interval of re-writing or re-erasing of stored data can be optimized while preventing destruction of stored data, and the number of times of re-writing or re-erasing can be reduced. There is an effect that the destruction of the semiconductor memory device itself due to excessiveness can be reliably prevented.
According to another aspect of the present invention, there is provided means for detecting a use environment temperature of a semiconductor memory device, a first detection circuit for generating a first output signal in accordance with the use environment temperature,
When the value of the first output signal reaches a first predetermined value,
A first determination circuit for generating a third output signal;
A second determination circuit having a function of determining whether the data of each bit is in a write state or an erase state when the output signal is generated, and the second determination circuit When it is determined that the bit is in the write state,
A second function of rewriting data of the bit when the second determination circuit determines that the bit is in an erased state, and has a first function of rewriting data to the bit. A semiconductor memory device having at least a control circuit having at least one of the first function and the second function. In this way, by detecting that the use environment temperature has become high, the stored data is rewritten to prevent the destruction of the stored data, and furthermore, the storage device itself is also prevented from being destroyed due to an excessive number of times of rewriting the stored data. Is what you do. Further, similarly to the first aspect, the time interval of rewriting or reerasing of the storage data is optimized while preventing the destruction of the storage data, and the destruction of the storage device itself due to an excessive number of rewriting or reerasing is prevented. This has the effect that it can be reliably prevented. According to a third aspect of the present invention, there is provided means for detecting a use environment temperature of a semiconductor memory device, a first detection circuit for generating a first output signal in accordance with the use environment temperature, A second detecting unit that detects a time period during which the storage device is exposed to the use environment temperature and generates a second output signal corresponding to the time period;
And a first determination for generating a third output signal when a value of a function derived from the first output signal and the second output signal reaches a second predetermined value. A second determination circuit having a function of determining whether the data of each bit is in a write state or an erase state when the third output signal is generated. When the circuit determines that the bit is in the write state, the circuit has a first function of rewriting data to the bit, and when the second determination circuit determines that the bit is in the erase state, The semiconductor memory device has a second function of re-erasing bit data, or has at least a control circuit having at least one of the first function and the second function. . With such a configuration, when the usage environment temperature of the semiconductor memory device is high, rewriting of storage data is performed at short time intervals, and when the usage environment temperature is low, rewriting of storage data is performed. The number of times of rewriting can be reduced while satisfying the time interval in which the stored data is not destroyed by increasing the time interval of (1).
Similarly to the above, the time interval of rewriting or re-erasing of storage data can be optimized, and there is an effect that destruction of the storage device itself can be reliably prevented. According to a fourth aspect of the present invention, in the semiconductor memory device according to the second or third aspect, the first determination circuit generates a third output signal for a predetermined time. , A semiconductor memory device having a function of preventing the third output signal from being regenerated if the time has not elapsed. With such a configuration,
The operating environment temperature of the semiconductor memory device is a predetermined value, for example, as shown in FIG.
When the temperature T 0 is exceeded, the rewriting of the stored data is prevented from being performed continuously, and the rewriting is performed while preventing the destruction of the stored data in the same manner as in the second or third aspect. This has the effect of preventing the semiconductor memory device itself from being destroyed due to an excessive number of times or re-erasing times. According to a fifth aspect of the present invention, in the semiconductor memory device according to any one of the second to fourth aspects, the first determination circuit includes a power supply voltage supplied to the semiconductor memory device. While the voltage is being applied, the semiconductor memory device has a function of generating the third output signal only once. By adopting such a configuration, for example, when the power supply voltage cannot be permanently applied as in a semiconductor memory device for an automobile, it is possible to prevent the number of times of rewriting the storage data from being excessive, In addition, since a circuit for measuring time is not required, without impairing the integration degree of the storage device,
In the same manner as in claims 2 to 4, there is an effect that the storage device itself can be prevented from being destroyed due to an excessive number of times of rewriting or re-erasing, while preventing destruction of stored data. According to a sixth aspect of the present invention, in the semiconductor memory device according to any one of the second to fifth aspects, the control circuit includes a processor or a microcomputer that reads data from the semiconductor memory device. Has a function of outputting a signal for rewriting or re-erasing bit data to a central processing unit (CPU).
The CPU is a semiconductor memory device having a function of outputting a signal to the control circuit to stop rewriting or reerasing data. With this configuration, the control circuit can rewrite the storage data without affecting the read operation of the CPU. In addition, it is possible to optimize the time interval of rewriting or re-erasing of stored data while preventing the storage device from being destroyed due to an excessive number of times of rewriting or re-erasing. According to a seventh aspect of the present invention, in the semiconductor memory device according to any one of the second to sixth aspects, the control circuit rewrites or erases data at the same time. A semiconductor memory device in which the number of bits is larger than the number of bits for newly writing or erasing data in the normal use state of the semiconductor memory device. With such a configuration, the time required for rewriting the data of all bits is shorter than the time for newly writing data to all bits, and without affecting the read operation of the processor, Similarly to the second to sixth aspects, it is possible to optimize the time interval of rewriting or reerasing of storage data while preventing the destruction of storage data, and to prevent destruction of the storage device itself due to an excessive number of rewriting or reerasing. There is an effect that can be prevented. In addition, the present invention provides, as described in claim 8, claim 3
8. The semiconductor memory device according to claim 7, further comprising a second memory device storing a value of said function when application of a power supply voltage to said semiconductor memory device is stopped. After the power supply voltage is reapplied to the semiconductor memory device, the value stored in the second memory device is added to the value of the function newly calculated, and the value is added to the first determination circuit. This is a semiconductor storage device having means for inputting. With such a configuration, the optimal time interval for rewriting the stored data extends over many days or tens of days or more,
If the application of the power supply voltage is stopped before data rewriting is performed, for example, in the case of an automotive application, the timing of data rewriting can be optimized even when the ignition switch is turned off. Similar to the third to seventh aspects, while preventing destruction of stored data,
There is an effect that the storage device itself can be prevented from being destroyed due to an excessive number of times of rewriting or erasing. According to a ninth aspect of the present invention, in the semiconductor memory device according to any one of the second to eighth aspects, the semiconductor memory device and a CPU that reads data stored in the semiconductor memory device
Are formed on the same semiconductor substrate, and at least one of the first detection circuit, the second detection circuit, the first determination circuit, the second determination circuit, or the control circuit The semiconductor memory device has a function implemented by the CPU. With such a structure, the area of the memory device of the present invention can be reduced, and the degree of integration of the semiconductor memory device can be improved.
In the same manner as in claims 2 to 8, it is possible to optimize the time interval of rewriting or re-erasing of storage data while preventing destruction of storage data, and to reduce the number of times of rewriting or re-erasing the storage device itself. This has the effect of preventing the destruction of the object. According to a tenth aspect of the present invention, in the semiconductor memory device according to any one of the second to ninth aspects, the value of the first output signal is set to the first predetermined value. Or after the value of the function has reached the second predetermined value, and after stopping the application of the power supply voltage to the CPU that reads the stored data of the semiconductor memory device,
When the first determination circuit generates the third output signal, the control circuit causes the first function and the second function to function.
And a semiconductor memory device configured to generate at least one of the functions described above. With such a configuration, storage data can be rewritten without affecting the operation of the CPU at all.
In the same manner as in the second to ninth aspects, the time interval for rewriting or reerasing the stored data can be optimized while preventing the destruction of the stored data. Has the effect of preventing the destruction of the semiconductor memory device itself due to this. Further, according to the present invention, in the semiconductor memory device according to any one of the second to tenth aspects, the value of the first output signal is equal to the first predetermined value. A third storage device for storing that the value has reached or the value of the function has reached the second predetermined value, and the third storage device stores the first predetermined value or the second In the state where the generation of the predetermined value is stored, when the power supply voltage to the semiconductor memory device is once applied after being stopped, the first determination circuit generates the third output signal, The semiconductor memory device may be configured such that the control circuit generates at least one of the first function and the second function. With such a configuration, the stored data is rewritten before the CPU starts operating when the power is reapplied, so that the operation of the CPU is not affected at all. Also, since a common power supply can be used for the CPU and the storage device of the present invention, only one power supply circuit is required, and the entire circuit configuration including the storage device and the CPU is simplified. Similarly to the item 10, the time interval of the rewriting or re-erasing of the stored data can be optimized while preventing the destruction of the stored data. There is an effect that can be prevented. According to a twelfth aspect of the present invention, in the semiconductor memory device according to any one of the third to eleventh aspects, the first detection circuit, the second detection circuit, and the 1 that applies the power supply voltage to the first determination circuit
And a second power supply for applying a power supply voltage to the memory matrix and the second determination circuit or between the memory matrix and the second determination circuit and the control circuit. A semiconductor memory device having a function of continuously applying the power supply voltage by the first power supply and continuously calculating the value of the function even after the application of the power supply voltage by the power supply is stopped. It is. With such a configuration, most of the circuits of the storage device, such as the memory matrix, the second determination circuit, the control circuit, and the like, are not affected by the change in the environmental temperature of the storage device when the power supply voltage is not applied. Can be considered. For example, if the storage device of the present invention is used for an automobile, even if the power supply to the memory matrix, the second determination circuit, the control circuit, and the like is stopped by turning off the ignition, the calculation of the value of the above function is performed by battery backup. Since the value of the function is calculated even when the vehicle is parked in hot weather, the timing of data rewriting can be further optimized. In the same manner as described above, there is an effect that the destruction of the semiconductor memory device itself due to an excessive number of times of rewriting or re-erasing can be prevented while preventing destruction of stored data. Also,
According to a thirteenth aspect of the present invention, in the semiconductor memory device according to any one of the first to twelfth aspects, the nonvolatile memory transistor includes at least one of a flash memory, an EEPROM, and an EPROM.
The semiconductor storage device is made of a seed. With such a configuration, a multifunctional semiconductor memory device using various types of non-volatile memory transistors can be configured, and as in the above-described claims 1 to 12, damage to stored data can be prevented. In addition, the time interval of rewriting or re-erasing of storage data can be optimized while preventing, and there is an effect that the destruction of the storage device itself due to excessive re-writing or re-erasing can be reliably prevented. In addition,
The inventions according to claims 1 to 13 do not prevent accidental failures caused by pinholes or the like generated in the insulating film around the floating gate. This is to prevent data destruction caused by a leak current.
【０００７】[0007]
〈実施の形態１〉図１は、本実施の形態で例示する半導
体記憶装置の構成を示す模式図である。まず構成につい
て説明する。半導体記憶装置の使用環境温度を検知し、
該温度に応じた出力信号を発生させる第１の検知回路１
０を設けると共に、検知回路１０の出力信号の値が第１
の所定の値に達した際に、第３の出力信号を発生させる
第１の判定回路１１を設けて、第１の検知回路１０を第
１の判定回路１１に接続する。そして、複数個の不揮発
性メモリトランジスタにより構成され、該不揮発性メモ
リトランジスタをビットとするメモリマトリックス１４
を形成すると共に、第３の出力信号が生じた際に、各ビ
ットのデータが書き込み状態か、消去状態かのいずれで
あるかを判定する第２の判定回路１２を形成して、第２
の判定回路１２を第１の判定回路１１およびデコーダ１
５を介してメモリマトリックス１４と接続する。さら
に、第２の判定回路１２が書き込み状態であると判定し
たビットに、データの再書き込みをする第１の機能を有
すると共に、第２の判定回路１２が消去状態であると判
定したビットに、データの再消去をする第２の機能を有
するか、もしくは第１の機能と第２の機能のうち、少な
くとも１つの機能を有する制御回路１３を形成し、この
制御回路１３と第２の判定回路１２およびデコーダ１５
を介してメモリマトリックス１４を接続する。なお、ビ
ットは新規にデータを書き込み、または消去する機能を
有するメモリ制御回路１００と、ビットのデータを読み
出し、外部に出力する機能を有するセンスアンプ２００
が、それぞれデコーダ１５を介して、メモリマトリック
ス１４に接続されると共に、メモリ制御回路１００と、
センスアンプ２００が相互に接続されている。次に、動
作ならびに作用について説明する。メモリマトリックス
１４の各ビットに、新規にデータの書き込み、または消
去する機能、もしくは各ビットのデータを読み出す機能
は、メモリ制御回路１００と、センスアンプ２００によ
り行われる。この部分は、本発明に直接係る部分ではな
いので、詳細な説明は省略する。ここで、不揮発性メモ
リトランジスタ（ＰＲＯＭ）のデータの状態と、しきい
値電圧の分布の関係を図２に示す。以下の説明では、不
揮発性メモリトランジスタ内のフローティングゲートに
電子が注入され、しきい値電圧が高くなっている状態を
書き込み状態、フローティングゲートから電子が抜かれ
て、しきい値電圧が低くなっている状態を消去状態とす
る。本実施の形態では、まず不揮発性メモリトランジス
タがＥＰＲＯＭの場合について説明する。なお以下の説
明は、不揮発性メモリトランジスタがＥＥＰＲＯＭまた
はフラッシュメモリの場合にも同様に適用される。従来
例で述べたように、使用環境温度が高くなると半導体記
憶装置内のＥＰＲＯＭに記憶されているデータが破壊さ
れ易くなる。すなわち、平均故障率（λ）が増加する。
したがって、高温になればなるほどλの逆数である平均
故障時間（ＭＴＴＦ）が短くなり、記憶されているデー
タの寿命が短くなる。 図３に、ＭＴＴＦと温度との関
係を示す。図から明らかなように、使用環境温度が高く
なると、ＭＴＴＦは極端に短くなる。したがって、本実
施の形態では、使用環境温度が高温になったことを検知
して、記憶データを再書き込みして、記憶データの破壊
を防止する。さらに、記憶データの再書き込み回数の過
剰による半導体記憶装置自体の破壊も防止するものであ
る。本実施の形態では、フローティングゲート周囲の絶
縁膜に生じたピンホール等に起因する偶発故障を防止す
るのではなく、 高温環境下で顕著となるFrenkel‐Poo
le電流等のリーク電流が原因となって起きる記憶データ
の破壊を防止するものである。半導体記憶装置の使用状
態における環境温度は、環境温度の変化、周辺機器また
は自己発熱等により時間の経過につれ変化する。図４は
半導体記憶装置の温度変化の一例を示すグラフである。
この温度を、第１の検知回路１０により測定する。そし
て、時間ｔ0において、温度Ｔ0となった時に、第１の検
知回路１０の出力電圧が第１の所定値に達するように設
定する。 そうすると、第１の判定回路１１が、第２の
判定回路１２に対して、第３の出力信号を発生すること
により、第２の判定回路１２は、デコーダ１５を介し
て、メモリマトリックス１４の各ビットのデータが書き
込み状態か、消去状態かのいずれにあるかを判定する。
すなわち、各ビットのワード線（図示せず）に所定の電
圧、例えば、Ｖcc電位を印加して、ビット線（図示せ
ず）電位がLow（低）レベルになればデータの消去状
態、High（高）レベルになればデータの書き込み状態を
示す。そして、第２の判定回路１２が書き込み状態であ
ると判定したビットに対して、制御回路１３がデコーダ
１５を介して再書き込みを行う。このため、図５に示す
ように、高温環境下によりデータが書き込まれているビ
ットのしきい値電圧が減少していても、再書き込みによ
ってしきい値電圧は再び上昇する。なお、データの再書
き込みを行う際に、しきい値電圧が正常な値以上になら
ないように、制御回路１３が過剰書き込みを防止する。
ここで、ある時間を経過した後、半導体記憶装置に故障
が生じる確率、すなわち、次の（数１）で示される累積
故障率が低下する理由を、図６に基づいて説明する。 累積故障率は、∫λｄt（λは平均故障率） ………（数１） で示される。<Embodiment 1> FIG. 1 is a schematic diagram showing a configuration of a semiconductor memory device exemplified in this embodiment. First, the configuration will be described. Detecting the operating temperature of the semiconductor storage device,
A first detection circuit for generating an output signal corresponding to the temperature;
0, and the value of the output signal of the detection circuit 10 is the first
Is provided, a first determination circuit 11 for generating a third output signal is provided, and the first detection circuit 10 is connected to the first determination circuit 11. The memory matrix 14 is composed of a plurality of nonvolatile memory transistors, and the nonvolatile memory transistors are used as bits.
And a second determination circuit 12 that determines whether the data of each bit is in a written state or an erased state when a third output signal is generated,
Of the first determination circuit 11 and the decoder 1
5 and the memory matrix 14. Further, the bit which the second determination circuit 12 has determined to be in the write state has a first function of rewriting data, and the bit which the second determination circuit 12 has determined to be in the erase state, A control circuit 13 having a second function of re-erasing data or having at least one of the first function and the second function is formed, and the control circuit 13 and the second determination circuit 12 and decoder 15
Is connected to the memory matrix 14 via the. Note that a bit has a function of newly writing or erasing data in the memory control circuit 100 and a sense amplifier 200 having a function of reading data of the bit and outputting the data to the outside.
Are connected to the memory matrix 14 via the respective decoders 15, and the memory control circuit 100 and
The sense amplifiers 200 are connected to each other. Next, the operation and action will be described. The function of newly writing or erasing data in each bit of the memory matrix 14 or the function of reading data of each bit is performed by the memory control circuit 100 and the sense amplifier 200. Since this part is not a part directly related to the present invention, detailed description is omitted. Here, FIG. 2 shows the relationship between the data state of the nonvolatile memory transistor (PROM) and the distribution of the threshold voltage. In the following description, a state in which electrons are injected into the floating gate in the nonvolatile memory transistor and the threshold voltage is high indicates a write state, and electrons are removed from the floating gate and the threshold voltage is low. Let the state be the erased state. In this embodiment, a case where the nonvolatile memory transistor is an EPROM will be described first. The following description is similarly applied to a case where the nonvolatile memory transistor is an EEPROM or a flash memory. As described in the conventional example, when the use environment temperature increases, the data stored in the EPROM in the semiconductor memory device is easily destroyed. That is, the average failure rate (λ) increases.
Therefore, the higher the temperature, the shorter the mean time to failure (MTTF), which is the reciprocal of λ, and the shorter the life of the stored data. FIG. 3 shows the relationship between MTTF and temperature. As is clear from the figure, the MTTF becomes extremely short when the use environment temperature increases. Therefore, in the present embodiment, it is detected that the use environment temperature has become high, and the storage data is rewritten to prevent the storage data from being destroyed. Further, it is intended to prevent the semiconductor memory device itself from being destroyed due to an excessive number of times of rewriting of storage data. The present embodiment does not prevent accidental failures caused by pinholes or the like generated in the insulating film around the floating gate.
This prevents stored data from being destroyed due to a leakage current such as an le current. The environmental temperature in the usage state of the semiconductor storage device changes over time due to a change in the environmental temperature, peripheral devices, or self-heating. FIG. 4 is a graph showing an example of a temperature change of the semiconductor memory device.
This temperature is measured by the first detection circuit 10. Then, at time t 0 , when the temperature reaches T 0 , the output voltage of the first detection circuit 10 is set to reach a first predetermined value. Then, the first determination circuit 11 generates a third output signal to the second determination circuit 12, so that the second determination circuit 12 It is determined whether the bit data is in a write state or an erase state.
That is, a predetermined voltage, for example, a Vcc potential is applied to a word line (not shown) of each bit, and when the potential of the bit line (not shown) goes to a low (low) level, the data is erased. A high level indicates a data write state. Then, the control circuit 13 rewrites the bit determined by the second determination circuit 12 to be in the write state via the decoder 15. For this reason, as shown in FIG. 5, even if the threshold voltage of a bit to which data is written has decreased due to a high temperature environment, the threshold voltage increases again by rewriting. Note that when rewriting data, the control circuit 13 prevents overwriting so that the threshold voltage does not become higher than a normal value.
Here, the probability that a failure will occur in the semiconductor memory device after a certain period of time, that is, the reason why the cumulative failure rate represented by the following (Equation 1) decreases, will be described with reference to FIG. The cumulative failure rate is represented by Δλdt (λ is the average failure rate) (Equation 1).
【０００８】図６に示されるように、本実施の形態で
は、例えば７０℃以上の高温環境下にて使用され、累積
故障率が上昇しても、温度が所定値（図４のＴ0）に達
すれば、記憶データの再書き込みを行うので、再び累積
故障率は０となる。したがって、全時間にわたって累積
故障率を低いレベルに保つことが可能となる。次に、本
実施の形態において、従来例よりもデータの再書き込み
回数が減少する理由を説明する。半導体記憶装置を自動
車用途として使用するような、使用温度環境が季節また
は時間、あるいは使用状態等によって大きく変化する場
合は、一定時間間隔ごとにデータを再書き込みする必要
はない。すなわち、使用環境温度が高温に至らなけれ
ば、データの頻繁な再書き込みをする必要はない。した
がって、本実施の形態では図４に示したように、温度Ｔ
0に達した時に、初めてデータの再書き込みを行う。一
方、従来例では最高使用環境温度（図４のＴmax）によ
りデータ破壊が起きない時間間隔で、半導体記憶装置に
電源電圧が印化された時点からデータの再書き込みを繰
り返す。すなわち、使用環境温度がＴmax一定を想定し
てデータの再書き込みを行っているので、再書き込み時
間間隔は短くなり、再書き込み回数は過大となる。以上
のことから、本実施の形態では、より現実の使用温度環
境に沿っており、その結果、データの再書き込み回数は
減少する。そして、データの再書き込み回数の過大によ
る半導体記憶装置の破壊を未然に防止できる。さらに、
本実施の形態では、以下に示す効果がある。第１に、第
１の判定回路１１において、いったん第３の出力信号を
発生すると、所定の時間が経過しなければ、第１の判定
回路１１が第３の出力信号を再出力できない構成とす
る。この構成により、半導体記憶装置の使用環境温度が
所定の値（図４のＴ0）を超えた際に、データの再書き
込みを連続的に行うことを防止でき、データの書き込み
回数が過大になることを防ぐことができる。第２に、半
導体記憶装置に電源電圧が印加されている間は１回だ
け、第１の判定回路１１が第３の出力信号を生じる構成
とする。この構成により、例えば、自動車に用いる半導
体記憶装置のように、電源電圧を恒久的に印加されるこ
とがほとんど想定できない場合に、上記第１の効果と同
様に、データの再書き込み回数が過大となることを防止
できる。さらに、第１の効果で述べたような所定の時間
を測定する回路も必要でないので、半導体記憶装置の集
積度を損なうことはない。第３に、制御回路１３が、メ
モリマトリックス１４の各ビットのデータを読むプロセ
ッサまたはマイクロコンピュータ等のＣＰＵに対して、
ビットの再書き込みを行っているとの信号を出力する。
さらに、このＣＰＵがデータを読む際に、制御回路１３
に対してデータの再書き込みを中止させる信号を出力す
る構成とする。この構成により、ＣＰＵの読み出し動作
に影響を与えることなく、制御回路１３はデータの再書
き込みができる。第４に、制御回路１３が同時にデータ
を再書き込みするビットの数が、メモリ制御回路１００
が新規にデータを書き込みするビットの数よりも多い構
成とする。この構成により、全ビットのデータの再書き
込みに要する時間は、新規に全ビットにデータを書き込
みする時間よりも短くなる。したがって、プロセッサの
読み出し動作に影響を与えることがない。なお、上記第
１〜第４の効果を組み合わせることにより、それぞれ組
み合わせの効果が生じることは言うまでもない。As shown in FIG. 6, the present embodiment is used in a high-temperature environment of, for example, 70 ° C. or more, and even if the cumulative failure rate increases, the temperature is kept at a predetermined value (T 0 in FIG. 4). Is reached, the stored data is rewritten, so that the cumulative failure rate becomes zero again. Therefore, it is possible to keep the cumulative failure rate at a low level over the entire time. Next, the reason why the number of times of rewriting data in this embodiment is smaller than that in the conventional example will be described. When the use temperature environment greatly changes depending on the season or time, use condition, or the like, such as when the semiconductor storage device is used for an automobile, it is not necessary to rewrite data at regular time intervals. That is, unless the use environment temperature reaches a high temperature, it is not necessary to frequently rewrite data. Therefore, in the present embodiment, as shown in FIG.
When it reaches 0 , the data is rewritten for the first time. On the other hand, in the conventional example, data rewriting is repeated from the time when the power supply voltage is applied to the semiconductor memory device at a time interval in which data destruction does not occur due to the maximum use environment temperature (Tmax in FIG. 4). That is, since data rewriting is performed assuming that the use environment temperature is constant at Tmax, the rewriting time interval becomes short, and the number of times of rewriting becomes excessive. As described above, in the present embodiment, the temperature is more in line with the actual use temperature environment, and as a result, the number of times of rewriting data is reduced. In addition, destruction of the semiconductor memory device due to an excessive number of times of data rewriting can be prevented. further,
This embodiment has the following effects. First, in the first determination circuit 11, once the third output signal is generated, the first determination circuit 11 cannot output the third output signal again unless a predetermined time has elapsed. . With this configuration, when the use environment temperature of the semiconductor memory device exceeds a predetermined value (T 0 in FIG. 4), it is possible to prevent data from being continuously rewritten, and the number of times of data writing becomes excessive. Can be prevented. Second, the first determination circuit 11 generates the third output signal only once while the power supply voltage is applied to the semiconductor memory device. With this configuration, for example, as in the case of the semiconductor memory device used in an automobile, when it is almost impossible to assume that the power supply voltage is permanently applied, the number of times of rewriting data is excessive as in the first effect. Can be prevented. Further, since a circuit for measuring a predetermined time as described in the first effect is not required, the degree of integration of the semiconductor memory device is not impaired. Third, the control circuit 13 sends a signal to each bit of the memory matrix 14 to a processor or a CPU such as a microcomputer.
A signal indicating that the bit is being rewritten is output.
Further, when the CPU reads data, the control circuit 13
, A signal for stopping the rewriting of data is output. With this configuration, the control circuit 13 can rewrite data without affecting the read operation of the CPU. Fourth, the number of bits at which the control circuit 13 rewrites data at the same time is determined by the memory control circuit 100.
Is larger than the number of bits for newly writing data. With this configuration, the time required for rewriting data of all bits is shorter than the time for newly writing data to all bits. Therefore, the reading operation of the processor is not affected. Needless to say, by combining the first to fourth effects, the effects of the respective combinations are produced.
【０００９】〈実施の形態２〉図７に、本実施の形態で
例示する半導体記憶装置の構成を示す。まず、構成につ
いて説明する。上記実施の形態１で示した半導体記憶装
置に、さらに、時間を検知し、時間に応じた第２の出力
信号を発生する第２の検知回路２０を設ける。そして、
この第２の出力信号と、第１の検知回路１０による第１
の出力信号とから導出される関数の値が、第２の所定の
値に達した際に、第３の出力信号を生じる第１の判定回
路２１を設ける点が、実施の形態１と異なるところであ
り、その他の構成は実施の形態１と同様である。次に、
動作ならびに作用について説明する。半導体記憶装置の
使用環境温度の変化を、第１の検知回路１０と、第２の
検知回路２０とで検知する。すなわち、使用環境温度を
Tempとして、第１の検知回路１０の出力である第１の出
力信号を、次の（数２）式で示す。 ｆ＝ｆ(Temp） ………（数２） 次に、時間をtimeとして、第２の検知回路２０の出力で
ある第２の出力信号を次の（数３）式で示す。 ｇ＝ｇ(time） ………（数３） そして、第１の出力信号と、第２の出力信号とから導出
される関数を、例えば次の（数４）式で示す。 ∫ｆ(Temp）・ｇ(time）dt ………（数４） 上記（数４）式の値が、あらかじめ定められた第２の所
定の値に達すると、第１の判定回路２１が第３の出力信
号を発生する。その後の動作は、上記実施の形態１と同
様である。本実施の形態では、実施の形態１よりも、い
っそう記憶データの破壊と、再書き込み回数の過大によ
る半導体記憶装置自体の破壊を防止することができる。
つまり、半導体記憶装置の使用環境温度が高温の場合に
は、短い時間間隔でデータの再書き込みを行う必要があ
る。他方、使用環境温度が低温の場合には、データの再
書き込みの時間間隔を長くすることができる。したがっ
て、温度と時間を共に検知することにより、データの再
書き込みを行うタイミングを最適化することができる。
すなわち、データ破壊が生じない時間間隔を満たしつ
つ、再書き込みの回数を低減することができる。本実施
の形態では、上記（数４）式の値を計算することによ
り、データの再書き込みのタイミングを最適化して、実
施の形態１の項の（数１）式で示した累積故障率を小さ
くすることができる。さらに、再書き込み回数も低減す
ることができる。次に、本実施の形態の効果について説
明する。本実施の形態では、上記実施の形態１で述べ
た、第１〜第４の効果はすべて存在する。さらに、第５
の効果として、半導体記憶装置の電流印加が停止された
際に、上記（数４）式の値を記憶する第２の記憶装置
（図示せず）を設ける。そして、半導体記憶装置に電源
電圧が再印加された際に、新たに計算される（数４）式
の値と、第２の記憶装置に記憶した値を加算して、第１
の判定回路２１に入力する。この構成により、データの
再書き込みを行う最適な時間間隔が、何日間もしくは何
十日間以上という長期間に及び、データの再書き込みを
行う前に、電源電圧印加が停止された場合、例えば自動
車用途であるならば、イグニッションスイッチがオフに
なる場合でも、データ再書き込みのタイミングを最適化
でき、データの破壊や半導体記憶装置自体の破壊を未然
に防止できる。第６の効果として、第１の検知回路１０
と、第２の検知回路２０および第１の判定回路２１に電
源電圧を印加する第１の電源と、メモリマトリックス１
４と第２の判定回路１２、またはメモリマトリックス１
４と第２の判定回路１２および制御回路１３に電源電圧
を印加する第２の電源とが相異なるようにする。そし
て、第２の電源による電源電圧の印加停止後も、第１の
電源による電源電圧の印加が継続して行われると共に、
（数４）式で示される関数の値の計算が継続してなされ
るようにする。この構成によって、メモリマトリックス
１４や、第２の判定回路１２、制御回路１３等、記憶装
置の大部分の回路に、電源電圧が印加されていない状態
での、記憶装置の環境温度の変化を考慮することができ
る。例えば、本記憶装置が自動車用途であるならば、メ
モリマトリックス１４や第２の判定回路１２、制御回路
１３等への電源供給が、イグニッションオフで停止され
ても、関数の値である（数４）式の計算はバッテリバッ
クアップにより行うことができる。このため、炎天下に
て駐車しているような場合でも、（数４）式の値が計算
されるので、データ再書き込みのタイミングをいっそう
最適化することができる。なお、上記第１〜第６の効果
を組み合わることにより、それぞれの組み合わせ効果が
生じることは言うまでもない。さらに、上記実施の形態
１と実施の形態２の共通の効果を以下に示す。 （１）本発明の記憶装置と、該記憶装置の記憶データを
読むＣＰＵを同一半導体基板上に形成し、かつＣＰＵ
が、第１の検知回路１０、第１の判定回路１１、第２の
検知回路２０、第１の判定回路２１、第２の判定回路１
２、または制御回路１３のうちの少なくとも一つの回路
の機能を行う構成とすることにより、本発明の記憶装置
の面積を小さくして、半導体記憶装置の集積度を向上さ
せることができ、データの破壊を確実に防ぎつつ、デー
タの書き込み回数が過大となることによる記憶装置自体
の破壊も防止できる。 （２）第１の出力信号の値が第１の所定値に達したか、
または（数４）式で示される関数の値が第２の所定値に
達した後で、さらに本発明の記憶装置の記憶データを読
むＣＰＵに対する電源電圧の印加停止後に、第１の判定
回路２１が第３の出力信号を発生させることにより、記
憶データの再書き込みを行う構成とすることにより、Ｃ
ＰＵの動作に全く影響を与えることなく、記憶データの
再書き込みを行うことができる。 （３）第１の出力信号の値が第１の所定値に達したか、
または（数４）式で示される関数の値が第２の所定値に
達したことを記憶する第３の記憶装置を設ける。そし
て、第３の記憶装置に第１の所定値か、第２の所定値の
発生が記憶されている状態で、本発明の記憶装置に対す
る電源電圧がいったん停止後に再印加された際に、第１
の判定回路２１が第３の出力信号を発生させることによ
り、制御回路１３がデータの再書き込みを行う構成とす
る。この構成により、電源再印加時においてＣＰＵが動
作し始める前に、データの再書き込みを行うので、ＣＰ
Ｕの動作に全く影響を与えることはない。さらに、ＣＰ
Ｕと本発明の記憶装置に対する電源を共通にできるの
で、電源回路を一つだけ用意すれば良く、記憶装置とＣ
ＰＵを含む全体の回路構成が容易となる。なお、上記
（１）〜（３）を組み合わせることにより、それぞれの
組み合わせ効果が生じる。また、上記（１）〜（３）と
上述の第１〜第６の効果を組み合わせても、それぞれの
組み合わせ効果が生じる。ここで、実施の形態１と実施
の形態２においては、不揮発性メモリトランジスタがＥ
ＰＲＯＭの場合について説明した。不揮発性メモリトラ
ンジスタがＥＥＰＲＯＭまたはフラッシュメモリの場合
は、記憶データが書き込み状態のみならず、消去状態の
場合についても、以上述べた全ての効果がある。さら
に、以上の説明は、不揮発性メモリトランジスタのしき
い値電圧が高い状態を書き込み状態、しきい値電圧が低
い状態を消去状態とした。これとは逆に、しきい値電圧
が高い状態を消去状態、しきい値電圧が低い状態を書き
込み状態としても、上記と同様の効果がある。以上述べ
た各実施の形態において、第１の検知回路１０、第１の
判定回路１１、第２の判定回路１２、制御回路１３、第
２の検知回路２０および第１の判定回路２１の大きさ
は、メモリマトリックス１４の大きさよりは十分に小さ
い。したがって、本実施の形態によって半導体記憶装置
の集積度が損なわれることはない。また、センスアンプ
２００部分には何ら回路を付加しないので、データの読
み出し速度が遅くなることはない。また、本実施の形態
は、データの再書き込みや、再消去の回数が少ないの
で、消費電流も、従来例の場合よりは少なくなる。<Embodiment 2> FIG. 7 shows a configuration of a semiconductor memory device exemplified in this embodiment. First, the configuration will be described. The semiconductor memory device described in Embodiment 1 is further provided with a second detection circuit 20 that detects time and generates a second output signal according to time. And
The second output signal and the first
Is different from the first embodiment in that a first determination circuit 21 that generates a third output signal when the value of a function derived from the output signal of the second embodiment reaches a second predetermined value is provided. The other configuration is the same as that of the first embodiment. next,
The operation and operation will be described. A change in the usage environment temperature of the semiconductor memory device is detected by the first detection circuit 10 and the second detection circuit 20. In other words, the operating environment temperature
As Temp, a first output signal which is an output of the first detection circuit 10 is represented by the following (Equation 2). f = f (Temp) (Equation 2) Next, assuming time as time, a second output signal which is an output of the second detection circuit 20 is expressed by the following equation (Equation 3). g = g (time) (Equation 3) A function derived from the first output signal and the second output signal is represented by, for example, the following Equation (4). ∫f (Temp) · g (time) dt (Equation 4) When the value of Equation (4) reaches a second predetermined value, the first determination circuit 21 determines 3 to generate an output signal. The subsequent operation is the same as in the first embodiment. In the present embodiment, the destruction of the stored data and the destruction of the semiconductor memory device itself due to an excessive number of rewrites can be prevented as compared with the first embodiment.
That is, when the use environment temperature of the semiconductor memory device is high, it is necessary to rewrite data at short time intervals. On the other hand, when the use environment temperature is low, the time interval for rewriting data can be lengthened. Therefore, by detecting both the temperature and the time, the timing at which data is rewritten can be optimized.
That is, the number of times of rewriting can be reduced while satisfying the time interval in which data destruction does not occur. In the present embodiment, the timing of data rewriting is optimized by calculating the value of the above equation (4), and the cumulative failure rate shown in the equation (1) of the item of the first embodiment is calculated. Can be smaller. Further, the number of times of rewriting can be reduced. Next, effects of the present embodiment will be described. In the present embodiment, all of the first to fourth effects described in the first embodiment exist. In addition, the fifth
As a result, a second storage device (not shown) for storing the value of the above equation (4) when the current application to the semiconductor storage device is stopped is provided. Then, when the power supply voltage is reapplied to the semiconductor storage device, the value of the newly calculated expression (Equation 4) is added to the value stored in the second storage device, and the first value is added.
To the judgment circuit 21 of FIG. According to this configuration, the optimal time interval for rewriting data is as long as several days or tens of days, and when the supply of power supply voltage is stopped before rewriting data, for example, for automotive applications Therefore, even when the ignition switch is turned off, the timing of rewriting data can be optimized, and the destruction of data and the semiconductor storage device itself can be prevented. As a sixth effect, the first detection circuit 10
A first power supply for applying a power supply voltage to the second detection circuit 20 and the first determination circuit 21;
4 and the second determination circuit 12 or the memory matrix 1
4 and a second power supply for applying a power supply voltage to the second determination circuit 12 and the control circuit 13 are different from each other. Then, even after the application of the power supply voltage by the second power supply is stopped, the application of the power supply voltage by the first power supply is continuously performed.
The calculation of the value of the function represented by the equation (4) is performed continuously. With this configuration, a change in the ambient temperature of the storage device in a state where the power supply voltage is not applied to most of the circuits of the storage device, such as the memory matrix 14, the second determination circuit 12, and the control circuit 13, is considered. can do. For example, if the present storage device is used for an automobile, the power supply to the memory matrix 14, the second determination circuit 12, the control circuit 13, and the like is the value of the function even when the ignition is turned off (Equation 4). The calculation of the expression) can be performed by battery backup. Therefore, even when the vehicle is parked under hot weather, the value of Expression (4) is calculated, so that the timing of data rewriting can be further optimized. It is needless to say that each of the first to sixth effects is combined to produce each combination effect. Further, the common effects of the first embodiment and the second embodiment will be described below. (1) A storage device of the present invention and a CPU that reads data stored in the storage device are formed on the same semiconductor substrate, and the CPU
Are a first detection circuit 10, a first determination circuit 11, a second detection circuit 20, a first determination circuit 21, and a second determination circuit 1.
2 or a configuration that performs the function of at least one of the control circuits 13, the area of the memory device of the present invention can be reduced, the degree of integration of the semiconductor memory device can be improved, and While reliably preventing destruction, destruction of the storage device itself due to an excessive number of data write operations can also be prevented. (2) whether the value of the first output signal has reached a first predetermined value,
Alternatively, after the value of the function represented by Expression (4) reaches the second predetermined value, and further after the application of the power supply voltage to the CPU that reads the storage data of the storage device of the present invention is stopped, the first determination circuit 21 Generates the third output signal, thereby rewriting the stored data.
The storage data can be rewritten without affecting the operation of the PU at all. (3) whether the value of the first output signal has reached a first predetermined value;
Alternatively, a third storage device is provided for storing that the value of the function represented by Expression (4) has reached the second predetermined value. Then, in a state where the occurrence of the first predetermined value or the generation of the second predetermined value is stored in the third storage device, when the power supply voltage for the storage device of the present invention is once stopped and then reapplied, 1
The determination circuit 21 generates a third output signal, so that the control circuit 13 rewrites data. With this configuration, data is rewritten before the CPU starts operating when the power is reapplied.
It has no effect on the operation of U. Furthermore, CP
Since the power supply for U and the storage device of the present invention can be shared, only one power supply circuit needs to be prepared, and the storage device and C
The entire circuit configuration including the PU becomes easy. In addition, by combining the above (1) to (3), the respective combination effects are produced. Further, even when the above (1) to (3) are combined with the above first to sixth effects, the respective combined effects are produced. Here, in Embodiment 1 and Embodiment 2, the nonvolatile memory transistor
The case of the PROM has been described. When the nonvolatile memory transistor is an EEPROM or a flash memory, all the effects described above are obtained not only when the stored data is in the erased state but also in the written state. Further, in the above description, a state in which the threshold voltage of the nonvolatile memory transistor is high is a writing state, and a state in which the threshold voltage is low is an erasing state. Conversely, the same effect as described above can be obtained by setting the state with a high threshold voltage to the erase state and setting the state with a low threshold voltage to the write state. In each of the embodiments described above, the size of the first detection circuit 10, the first determination circuit 11, the second determination circuit 12, the control circuit 13, the second detection circuit 20, and the first determination circuit 21 Is sufficiently smaller than the size of the memory matrix 14. Therefore, the integration of the semiconductor memory device is not impaired by this embodiment. Further, since no circuit is added to the sense amplifier 200, the data reading speed is not reduced. Further, in this embodiment, since the number of times of data rewriting and re-erasing is small, the current consumption is smaller than in the conventional example.
【図１】本発明の実施の形態１で例示した半導体記憶装
置の構成を示す模式図。FIG. 1 is a schematic diagram illustrating a configuration of a semiconductor memory device exemplified in Embodiment 1 of the present invention;
【図２】本発明の実施の形態１で例示したメモリトラン
ジスタの書き込み状態と消去状態におけるしきい値電圧
を示すグラフ。FIG. 2 is a graph showing threshold voltages in a write state and an erase state of the memory transistor exemplified in Embodiment 1 of the present invention;
【図３】本発明の実施の形態１で例示した使用環境温度
と平均故障時間との関係を示すグラフ。FIG. 3 is a graph showing a relationship between a use environment temperature and an average failure time exemplified in the first embodiment of the present invention.
【図４】本発明の実施の形態１で例示した最高使用環境
温度（Tmax）と時間の関係を示すグラフ。FIG. 4 is a graph showing the relationship between the maximum use environment temperature (Tmax) and time as exemplified in the first embodiment of the present invention.
【図５】本発明の実施の形態１で例示したメモリトラン
ジスタの再書き込み前と再書き込み後のしきい値電圧を
示すグラフ。FIG. 5 is a graph showing threshold voltages before and after rewriting of the memory transistor exemplified in the first embodiment of the present invention;
【図６】本発明の実施の形態１で例示した累積故障率と
時間の関係を示すグラフ。FIG. 6 is a graph showing a relationship between a cumulative failure rate and time exemplified in the first embodiment of the present invention.
【図７】本発明の実施の形態２で例示した半導体記憶装
置の構成を示す模式図。FIG. 7 is a schematic diagram illustrating a configuration of a semiconductor memory device illustrated in Embodiment 2 of the present invention;
【図８】従来の半導体記憶装置の構成を示す模式図。FIG. 8 is a schematic diagram showing a configuration of a conventional semiconductor memory device.
【図９】従来の半導体記憶装置の平均故障率と温度の関
係を示すグラフ。FIG. 9 is a graph showing the relationship between the average failure rate and temperature of a conventional semiconductor memory device.
１…ＣＰＵ（電子計算機の中央演算処理装置） ２…メ
モリマトリックス ３…タイマ ４…制御回路を含む書き込み回路 １０…
第１の検知回路 １１…第１の判定回路 １２…第２の判定回路 １３…
制御回路 １４…メモリマトリックス １５…デコーダ ２０…第
２の検知回路 ２１…第１の判定回路 １００…メモリ制御回路 ２０
０…センスアップDESCRIPTION OF SYMBOLS 1 ... CPU (Central processing unit of an electronic computer) 2 ... Memory matrix 3 ... Timer 4 ... Writing circuit including a control circuit 10 ...
1st detection circuit 11 ... 1st determination circuit 12 ... 2nd determination circuit 13 ...
Control circuit 14 Memory matrix 15 Decoder 20 Second detection circuit 21 First determination circuit 100 Memory control circuit 20
0 ... Sense up
Claims (13)
ートを持つ不揮発性メモリトランジスタを有し、上記フ
ローティングゲート内の電子電荷の多少によって起きる
高しきい値電圧状態と低しきい値電圧状態とによってデ
ータを記憶する複数個の不揮発性メモリトランジスタに
より構成され、かつ上記不揮発性メモリトランジスタを
ビットとするメモリマトリックスを有する半導体記憶装
置であって、 該半導体記憶装置の使用環境温度を検知する手段と、上
記使用環境温度に曝されている時間を検知する手段と、
上記温度が所定の値に達した時、もしくは温度と時間か
ら導出される関数の値が所定の値に達した時に、データ
の再書き込みを行ってデータの破壊を防ぐと共に、デー
タの再書き込みの時間間隔を最適化して、再書き込み回
数が過大となることによる記憶装置自体の破壊を防止す
る手段を少なくとも備えたことを特徴とする半導体記憶
装置。A non-volatile memory transistor having a floating gate surrounded by an insulating film; a high threshold voltage state and a low threshold voltage state caused by the amount of electronic charges in the floating gate; A semiconductor memory device comprising a plurality of non-volatile memory transistors for storing data according to the above, and having a memory matrix having the non-volatile memory transistors as bits, and means for detecting a use environment temperature of the semiconductor memory device; Means for detecting the time of exposure to the use environment temperature,
When the temperature reaches a predetermined value or when a value of a function derived from the temperature and time reaches a predetermined value, data is rewritten to prevent data destruction and to prevent data rewriting. A semiconductor memory device comprising at least means for optimizing a time interval to prevent destruction of the memory device itself due to an excessive number of rewrites.
ートを持つ不揮発性メモリトランジスタを有し、上記フ
ローティングゲート内の電子電荷の多少によって起きる
高しきい値電圧状態と低しきい値電圧状態とによってデ
ータを記憶する複数個の不揮発性メモリトランジスタに
より構成され、かつ上記不揮発性メモリトランジスタを
ビットとするメモリマトリックスを有する半導体記憶装
置であって、 該半導体記憶装置の使用環境温度を検知する手段と、 上記使用環境温度に応じて第１の出力信号を発生する第
１の検知回路と、 上記第１の出力信号の値が第１の所定値に達した際に、
第３の出力信号を発生する第１の判定回路と、 上記第３の出力信号が生じた際に、各ビットのデータが
書き込み状態、または消去状態のいずれにあるかを判定
する機能を持つ第２の判定回路を有し、 かつ、上記第２の判定回路が上記ビットを書き込み状態
であると判定した際に、上記ビットにデータを再書き込
みをする第１の機能を有すると共に、 上記第２の判定回路が上記ビットを消去状態であると判
定した際に、上記ビットのデータを再消去する第２の機
能を有するか、 もしくは上記第１の機能と上記第２の機能のうちの少な
くとも一つの機能を有する制御回路を少なくとも備えた
ことを特徴とする半導体記憶装置。2. A non-volatile memory transistor having a floating gate surrounded by an insulating film and having a high threshold voltage state and a low threshold voltage state caused by the amount of electronic charges in the floating gate. A semiconductor memory device comprising a plurality of non-volatile memory transistors for storing data according to the above, and having a memory matrix having the non-volatile memory transistors as bits, and means for detecting a use environment temperature of the semiconductor memory device; A first detection circuit that generates a first output signal in accordance with the use environment temperature, and when a value of the first output signal reaches a first predetermined value,
A first determination circuit for generating a third output signal, and a function of determining whether the data of each bit is in a write state or an erase state when the third output signal is generated. And a first function of rewriting data to the bit when the second determination circuit determines that the bit is in a write state, and Has a second function of re-erasing the data of the bit when the determination circuit determines that the bit is in the erased state, or at least one of the first function and the second function. A semiconductor memory device comprising at least a control circuit having two functions.
ートを持つ不揮発性メモリトランジスタを有し、上記フ
ローティングゲート内の電子電荷の多少によって起きる
高しきい値電圧状態と低しきい値電圧状態とによってデ
ータを記憶する複数個の不揮発性メモリトランジスタに
より構成され、かつ上記不揮発性メモリトランジスタを
ビットとするメモリマトリックスを有する半導体記憶装
置であって、 該半導体記憶装置の使用環境温度を検知する手段と、 上記使用環境温度に応じて第１の出力信号を発生する第
１の検知回路と、 上記記憶装置の使用環境温度に曝されている時間を検知
し、該時間に応じた第２の出力信号を発生する第２の検
知回路と、 上記第１の出力信号と上記第２の出力信号とから導出さ
れる関数の値が第２の所定値に達した際に、第３の出力
信号を発生する第１の判定回路と、 上記第３の出力信号が生じた際に、各ビットのデータが
書き込み状態または消去状態のいずれにあるかを判定す
る機能を持つ第２の判定回路を有し、 上記第２の判定回路がビットを書き込み状態であると判
定した際に、上記ビットにデータを再書き込みをする第
１の機能を有すると共に、 上記第２の判定回路がビットを消去状態であると判定し
た際に、ビットのデータを再消去する第２の機能を有す
るか、 もしくは上記第１の機能と上記第２の機能のうち、少な
くとも一つの機能を持つ制御回路を少なくとも備えたこ
とを特徴とする半導体記憶装置。3. A non-volatile memory transistor having a floating gate surrounded by an insulating film and having a high threshold voltage state and a low threshold voltage state caused by the amount of electronic charges in the floating gate. A semiconductor memory device comprising a plurality of non-volatile memory transistors for storing data according to the above, and having a memory matrix having the non-volatile memory transistors as bits, and means for detecting a use environment temperature of the semiconductor memory device; A first detection circuit for generating a first output signal in accordance with the use environment temperature, a second output signal in accordance with the time, detecting a time during which the storage device is exposed to the use environment temperature; And a value of a function derived from the first output signal and the second output signal becomes a second predetermined value. A first determination circuit for generating a third output signal when the signal reaches the threshold, and determining whether the data of each bit is in a write state or an erase state when the third output signal is generated. A second determination circuit having a function, and having a first function of rewriting data to the bit when the second determination circuit determines that the bit is in a write state, 2 has a second function of re-erasing bit data when the determination circuit determines that the bit is in the erased state, or at least one of the first function and the second function. A semiconductor memory device comprising at least a control circuit having a function.
憶装置において、上記第１の判定回路が第３の出力信号
を発生させた後に、所定の時間を経過しなければ、上記
第３の出力信号を再発生させない機能を備えたことを特
徴とする半導体記憶装置。4. The semiconductor memory device according to claim 2, wherein the third judgment circuit generates the third output signal, and if the predetermined time has not elapsed, the third judgment circuit generates the third output signal. A semiconductor memory device having a function of preventing the output signal from being regenerated.
記載の半導体記憶装置において、上記第１の判定回路
が、上記半導体記憶装置に電源電圧が印加されている間
は、１回だけ上記第３の出力信号を発生する機能を備え
たことを特徴とする半導体記憶装置。5. The semiconductor memory device according to claim 2, wherein said first determination circuit is operated once while a power supply voltage is applied to said semiconductor memory device. Only a function of generating the third output signal.
記載の半導体記憶装置において、上記制御回路は、半導
体記憶装置のデータを読むプロセッサもしくはマイクロ
コンピュータの中央演算処理装置（ＣＰＵ）に対して、
ビットのデータの再書き込みもしくは再消去の信号を出
力する機能を有すると共に、上記ＣＰＵは、上記制御回
路に対して、データの再書き込み、もしくは再消去を中
止させる信号を出力する機能を備えたことを特徴とする
半導体記憶装置。6. The semiconductor memory device according to claim 2, wherein said control circuit is provided to a processor for reading data of said semiconductor memory device or a central processing unit (CPU) of a microcomputer. for,
The CPU has a function of outputting a signal for rewriting or reerasing bit data, and the CPU has a function of outputting a signal for stopping rewriting or reerasing data to the control circuit. A semiconductor memory device characterized by the above-mentioned.
記載の半導体記憶装置において、上記制御回路は、同時
にデータを再書き込み、もしくは再消去をするビットの
数が、上記半導体記憶装置の通常の使用状態において、
新規にデータを書き込み、もしくは消去をするビットの
数より多く構成してなることを特徴とする半導体記憶装
置。7. The semiconductor memory device according to claim 2, wherein said control circuit is configured to control the number of bits for rewriting or reerasing data at the same time by changing the number of bits of said semiconductor memory device. In the normal use condition of
A semiconductor memory device comprising more than the number of bits for newly writing or erasing data.
記載の半導体記憶装置において、該半導体記憶装置に対
する電源電圧の印加が停止された際に、上記関数の値を
記憶している第２の記憶装置を有すると共に、上記半導
体記憶装置に電源電圧が再印加された後に、新たに算出
される上記関数の値に、上記第２の記憶装置に記憶され
ている値を加算して、上記第１の判定回路に入力する手
段を備えたことを特徴とする半導体記憶装置。8. The semiconductor memory device according to claim 3, wherein a value of said function is stored when application of a power supply voltage to said semiconductor memory device is stopped. A second storage device, wherein after the power supply voltage is reapplied to the semiconductor storage device, a value stored in the second storage device is added to a newly calculated value of the function. And a means for inputting the data to the first determination circuit.
記載の半導体記憶装置において、該半導体記憶装置と、
該半導体記憶装置の記憶データを読むＣＰＵが同一半導
体基板上に形成され、上記第１の検知回路、上記第２の
検知回路、上記第１の判定回路、上記第２の判定回路、
もしくは上記制御回路のうちの少なくとも一つの回路の
機能を、上記ＣＰＵによってなす構成としたことを特徴
とする半導体記憶装置。9. The semiconductor memory device according to claim 2, wherein said semiconductor memory device comprises:
A CPU for reading data stored in the semiconductor memory device is formed on the same semiconductor substrate, and the first detection circuit, the second detection circuit, the first determination circuit, the second determination circuit,
Alternatively, a semiconductor memory device wherein the function of at least one of the control circuits is performed by the CPU.
に記載の半導体記憶装置において、上記第１の出力信号
の値が上記第１の所定値に達したか、もしくは上記関数
の値が上記第２の所定値に達した後で、かつ、上記半導
体記憶装置の記憶データを読むＣＰＵに対する電源電圧
の印加停止後に、上記第１の判定回路が上記第３の出力
信号を発生させることにより、上記制御回路が上記第１
の機能と上記第２の機能のうちの少なくとも一方の機能
を生じさせる構成としてなることを特徴とする半導体記
憶装置。10. The semiconductor memory device according to claim 2, wherein a value of said first output signal reaches said first predetermined value, or a value of said function. The first determination circuit generates the third output signal after reaching the second predetermined value and after stopping the application of the power supply voltage to the CPU reading the storage data of the semiconductor memory device. By the above, the control circuit makes the first
And at least one of the second function and the second function.
項に記載の半導体記憶装置において、上記第１の出力信
号の値が上記第１の所定値に達したか、もしくは上記関
数の値が上記第２の所定値に達したことを記憶する第３
の記憶装置を有すると共に、該第３の記憶装置に上記第
１の所定値か、上記第２の所定値の発生が記憶されてい
る状態で、上記半導体記憶装置に対する電源電圧がいっ
たん停止後に再印加された際に、上記第１の判定回路が
上記第３の出力信号を発生させることにより、上記制御
回路が上記第１の機能と上記第２の機能のうちの少なく
とも一方の機能を生じさせる構成としてなることを特徴
とする半導体記憶装置。11. The method according to claim 2, wherein
3. The semiconductor memory device according to item 3, further comprising a third memory for storing that the value of the first output signal has reached the first predetermined value or that the value of the function has reached the second predetermined value.
In the state where the generation of the first predetermined value or the generation of the second predetermined value is stored in the third storage device, the power supply voltage to the semiconductor storage device is temporarily stopped and then restarted. When applied, the first determination circuit generates the third output signal, so that the control circuit generates at least one of the first function and the second function. A semiconductor memory device having a configuration.
項に記載の半導体記憶装置において、上記第１の検知回
路と上記第２の検知回路および上記第１の判定回路に電
源電圧を印加する第１の電源と、上記メモリマトリック
スと上記第２の判定回路、もしくは上記メモリマトリッ
クスと上記第２の判定回路および上記制御回路に電源電
圧を印加する第２の電源が相異なり、かつ、上記第２の
電源による電源電圧の印加停止後も、上記第１の電源に
よる電源電圧の印加が継続して行われると共に、上記関
数の値の計算が継続してなされる機能を備えたことを特
徴とする半導体記憶装置。12. The method according to claim 3, wherein
3. The semiconductor memory device according to claim 1, wherein a first power supply for applying a power supply voltage to the first detection circuit, the second detection circuit, and the first determination circuit, the memory matrix, and the second determination A second power supply for applying a power supply voltage to the circuit or the memory matrix and the second determination circuit and the control circuit is different from each other, and the first power supply is stopped even after the second power supply stops applying the power supply voltage. And a function of continuously applying the power supply voltage by the power supply and calculating the value of the function.
項に記載の半導体記憶装置において、上記不揮発性メモ
リトランジスタは、フラッシュメモリ、ＥＥＰＲＯＭ、
ＥＰＲＯＭのうちの少なくとも１種からなることを特徴
とする半導体記憶装置。13. The method according to claim 2, wherein:
In the semiconductor memory device described in the paragraph, the nonvolatile memory transistor includes a flash memory, an EEPROM,
A semiconductor memory device comprising at least one of EPROMs.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17319296A JPH1021693A (en) | 1996-07-03 | 1996-07-03 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17319296A JPH1021693A (en) | 1996-07-03 | 1996-07-03 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1021693A true JPH1021693A (en) | 1998-01-23 |
Family
ID=15955807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17319296A Pending JPH1021693A (en) | 1996-07-03 | 1996-07-03 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1021693A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1996
- 1996-07-03 JP JP17319296A patent/JPH1021693A/en active Pending
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