JPH10178170A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

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JPH10178170A
JPH10178170A JP33945496A JP33945496A JPH10178170A JP H10178170 A JPH10178170 A JP H10178170A JP 33945496 A JP33945496 A JP 33945496A JP 33945496 A JP33945496 A JP 33945496A JP H10178170 A JPH10178170 A JP H10178170A
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JP
Japan
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film
silicon
semiconductor substrate
oxide film
silicon oxide
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JP33945496A
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Yoichi Momiyama
陽一 籾山
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device and its manufacturing method, which can reduce the boundary level or fixed charge at the boundary between two layers constituting the gate and the boundary between a semiconductor substrate and a gate insulating film, and is applicable for refined MOS transistor with a gate length of at most about 0.1μm. SOLUTION: The surface of a silicon semiconductor substrate 11 is dipped in a nitric acid, so as to form a silicon oxide film 13. Then it is annealed in an atmosphere of nitrogen to refine the film 13. Next, a Ta2 O5 film 14 is formed on the entire surface of the substrate 11. In this case, the total thickness of the films 13 and 14 is set to be about 2nm in terms of the silicon oxide film. Then a gate electrode 15 is formed on the film 14, and an impurity diffusion area 17 is formed on the surface layer of the substrate 11.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、微細化されたMO
Sトランジスタにより構成される半導体装置及びその製
造方法に関する。
The present invention relates to a miniaturized MO.
The present invention relates to a semiconductor device including an S transistor and a method for manufacturing the same.

【0002】[0002]

【従来の技術】近年、半導体装置はより一層の高集積化
及び微細化が促進されており、ゲート長が0.1μm以
下のMOSトランジスタの実用化が要望されている。こ
のような微細なMOSトランジスタでは、ゲート酸化膜
の膜厚が2nm程度になると予想される。
2. Description of the Related Art In recent years, further integration and miniaturization of semiconductor devices have been promoted, and practical use of MOS transistors having a gate length of 0.1 μm or less has been demanded. In such a fine MOS transistor, the thickness of the gate oxide film is expected to be about 2 nm.

【0003】しかしながら、ゲート酸化膜の膜厚が3n
m以下になると、直接トンネル現象が顕著になり、ゲー
トリーク電流が急増する。ゲートリーク電流が増大する
と、トランジスタの信頼性が低下するだけでなく、消費
電力増加も無視できない。また、従来は、通常、基板表
面を熱酸化させることによりゲート酸化膜を形成してい
る。しかし、熱酸化により膜厚が3nm以下のゲート酸
化膜を制御性よく形成することは困難である。ゲート長
が0.1μm以下のMOSトランジスタの場合、ゲート
酸化膜の僅かな膜厚の揺らぎにより、トランジスタのス
レッショルド電圧Vthやゲートリーク電流等の特性が大
きく変化してしまう。
However, when the thickness of the gate oxide film is 3n
Below m, the direct tunnel phenomenon becomes remarkable, and the gate leakage current increases rapidly. When the gate leakage current increases, not only does the reliability of the transistor decrease, but also the increase in power consumption cannot be ignored. Conventionally, a gate oxide film is usually formed by thermally oxidizing a substrate surface. However, it is difficult to form a gate oxide film having a thickness of 3 nm or less with good controllability by thermal oxidation. In the case of a MOS transistor having a gate length of 0.1 μm or less, characteristics such as a threshold voltage Vth and a gate leak current of the transistor greatly change due to a slight fluctuation in the thickness of the gate oxide film.

【0004】従って、ゲート長が0.1μm以下の微細
なMOSトランジスタを形成するためには、ゲート絶縁
膜の材料として高誘電率材料を使用し、実膜厚を厚くす
る必要がある。従来、高誘電率であり、微細なMOSト
ランジスタのゲート絶縁膜材料として、Ta2 5 (タ
ンタルオキサイド)が有望視されている。また、Ta2
5 は、ギガビットDRAM用のキャパシタ材料として
も研究されており、窒化膜との2層構造とすることによ
りリーク電流が改善されることが判明している。
Accordingly, in order to form a fine MOS transistor having a gate length of 0.1 μm or less, it is necessary to use a high dielectric constant material as a material for a gate insulating film and increase the actual film thickness. Conventionally, Ta 2 O 5 (tantalum oxide) has been regarded as a promising material for a gate insulating film of a fine MOS transistor having a high dielectric constant. In addition, Ta 2
O 5 has also been studied as a capacitor material for gigabit DRAMs, and it has been found that leakage current can be improved by forming a two-layer structure with a nitride film.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、ゲート
絶縁膜としてシリコン基板上にTa2 5 膜又は窒化膜
とTa2 5 膜との2層膜を形成すると、シリコン基板
とTa2 5 膜との界面、シリコン基板と窒化膜の界面
又は窒化膜とTa2 5 膜との界面に多量の界面準位や
固定電荷が存在し、トランジスタのスレッショルド電圧
Vthが不安定になったり、増幅率(gm )等の特性にば
らつきが発生するという問題点がある。
[SUMMARY OF THE INVENTION However, when forming a two-layer film with the Ta 2 O 5 film or a nitride film and the Ta 2 O 5 film on a silicon substrate as the gate insulating film, silicon substrate and the Ta 2 O 5 film A large amount of interface states and fixed charges are present at the interface with the silicon substrate, the interface between the silicon substrate and the nitride film, or the interface between the nitride film and the Ta 2 O 5 film, so that the threshold voltage Vth of the transistor becomes unstable, There is a problem that the characteristics such as (g m ) vary.

【0006】本発明は、上記の従来例の問題点に鑑みて
創作されたものであり、半導体基板とゲート絶縁膜との
界面及びゲート絶縁膜を構成する2つの層の界面等の界
面準位や固定電荷を低減することができて、ゲート長が
約0.1μm以下の微細なMOSトランジスタに適用す
ることができる半導体装置及びその製造方法を提供する
ことである。
The present invention has been made in view of the above-described problems of the conventional example, and has an interface state such as an interface between a semiconductor substrate and a gate insulating film and an interface between two layers constituting the gate insulating film. It is an object of the present invention to provide a semiconductor device and a method for manufacturing the same, which can reduce fixed charges and can be applied to a fine MOS transistor having a gate length of about 0.1 μm or less.

【0007】[0007]

【課題を解決するための手段】上記した課題は、表層が
シリコンからなる半導体基板と、前記半導体基板の表層
に相互に離隔して形成された一対の不純物拡散領域と、
前記一対の不純物拡散領域の間の前記半導体基板上に形
成されたシリコン酸化膜と、前記シリコン酸化膜上に形
成されたTa2 5 膜と、前記Ta2 5 膜上に形成さ
れたゲート電極とを有することを特徴とする半導体装置
により解決する。
SUMMARY OF THE INVENTION The object of the present invention is to provide a semiconductor substrate having a surface layer made of silicon, a pair of impurity diffusion regions formed on the surface layer of the semiconductor substrate so as to be separated from each other, and
A silicon oxide film formed on the semiconductor substrate between the pair of impurity diffusion regions, a Ta 2 O 5 film formed on the silicon oxide film, and a gate formed on the Ta 2 O 5 film The problem is solved by a semiconductor device having electrodes.

【0008】上記した課題は、表層がシリコンからなる
半導体基板と、前記半導体基板の表層に相互に離隔して
形成された一対の不純物拡散領域と、前記一対の不純物
拡散領域の間の前記半導体基板上に形成された極薄いシ
リコン酸化膜と、前記シリコン酸化膜上に形成されたT
2 5 膜と、前記Ta2 5 膜上に形成されたゲート
電極とを有することを特徴とする半導体装置により解決
する。
[0008] The above-mentioned object is to provide a semiconductor substrate whose surface layer is made of silicon, a pair of impurity diffusion regions formed in the surface layer of the semiconductor substrate so as to be separated from each other, and the semiconductor substrate between the pair of impurity diffusion regions. An extremely thin silicon oxide film formed on the silicon oxide film;
The problem is solved by a semiconductor device having an a 2 O 5 film and a gate electrode formed on the Ta 2 O 5 film.

【0009】上記した課題は、表層がシリコンからなる
半導体基板の表面を酸化剤により酸化させてシリコン酸
化膜を形成する工程と、不活性ガス雰囲気中で前記シリ
コン酸化膜をアニールする工程と、前記シリコン酸化膜
上にTa2 5 膜を形成する工程と、前記Ta2 5
上にゲート電極を形成する工程とを有することを特徴と
する半導体装置の製造方法により解決する。
[0009] The above-described problems include a step of forming a silicon oxide film by oxidizing a surface of a semiconductor substrate whose surface layer is made of silicon with an oxidizing agent, a step of annealing the silicon oxide film in an inert gas atmosphere, The problem is solved by a method for manufacturing a semiconductor device, comprising: a step of forming a Ta 2 O 5 film on a silicon oxide film; and a step of forming a gate electrode on the Ta 2 O 5 film.

【0010】上記した課題は、表層がシリコンからなる
半導体基板の表面を窒素を含むガスで酸窒化してシリコ
ン酸窒化膜を形成する工程と、前記シリコン酸窒化膜上
にTa2 5 膜を形成する工程と、前記Ta2 5 膜上
にゲート電極を形成する工程とを有することを特徴とす
る半導体装置の製造方法により解決する。以下、本発明
の作用について説明する。
[0010] The above-mentioned problems are to form a silicon oxynitride film by oxynitriding the surface of a semiconductor substrate whose surface layer is made of silicon with a gas containing nitrogen, and to form a Ta 2 O 5 film on the silicon oxynitride film. The problem is solved by a method of manufacturing a semiconductor device, comprising a step of forming and a step of forming a gate electrode on the Ta 2 O 5 film. Hereinafter, the operation of the present invention will be described.

【0011】本発明においては、表層がシリコンからな
る半導体基板とその上のTa2 5膜との間にシリコン
酸化膜又はシリコン酸窒化膜を介在させる。半導体基板
上にシリコン酸化膜やシリコン酸窒化膜を形成した場合
は、シリコン基板との界面に発生する界面準位や固定電
荷が極めて少なくなり、また、シリコン酸化膜又はシリ
コン酸窒化膜とTa2 5 膜との界面にも界面準位や固
定電荷が発生しにくくなる。これにより、MOSトラン
ジスタのスレッショルド電圧Vthや増幅率等の特性が安
定する。
In the present invention, a silicon oxide film or a silicon oxynitride film is interposed between a semiconductor substrate whose surface layer is made of silicon and a Ta 2 O 5 film thereon. In the case where a silicon oxide film or a silicon oxynitride film is formed on a semiconductor substrate, interface states and fixed charges generated at the interface with the silicon substrate are extremely reduced, and a silicon oxide film or a silicon oxynitride film and Ta 2 Interface levels and fixed charges are less likely to be generated at the interface with the O 5 film. Thereby, characteristics such as the threshold voltage Vth and the amplification factor of the MOS transistor are stabilized.

【0012】また、本発明方法においては、半導体基板
の表面を硝酸等の酸化剤を用いて酸化させ、その後窒素
等の不活性ガス雰囲気中でアニールすることにより、シ
リコン酸化膜を形成する。このようにしてシリコン酸化
膜を形成することにより、薄く、且つ均一な厚さのシリ
コン酸化膜を形成することができる。また、上記の方法
に替えて、シリコン基板の表面をN2 又はNO等の窒素
を含むガスで酸窒化することにより、微量の窒素を含む
シリコン酸化物からなり、薄く且つ均一な厚さのシリコ
ン酸窒化膜を形成し、このシリコン酸窒化膜上にTa 2
5 膜を形成してもよい。
In the method of the present invention, the semiconductor substrate
Of the surface is oxidized using an oxidizing agent such as nitric acid, and then
Annealing in an inert gas atmosphere such as
A recon oxide film is formed. In this way, silicon oxidation
By forming a film, a thin and uniform thickness silicon
A con oxide film can be formed. Also the above method
Instead of the surface of the silicon substrateTwoOr nitrogen such as NO
Contains a trace amount of nitrogen by oxynitriding with a gas containing
Thin and uniform silicon made of silicon oxide
An oxynitride film is formed, and Ta is formed on the silicon oxynitride film. Two
OFiveA film may be formed.

【0013】[0013]

【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。 (第1の実施の形態)図1〜図3は本発明の実施の形態
の半導体装置の製造方法を工程順に示す断面図である。
Embodiments of the present invention will be described below with reference to the accompanying drawings. (First Embodiment) FIGS. 1 to 3 are sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.

【0014】まず、図1に示すように、通常の方法によ
り、シリコン半導体基板11の表面を選択酸化させて、
半導体基板11を複数の素子領域に分離するLOCOS
(Local Oxidation of Silicon)膜12を形成する。次
に、図2に示すように、半導体基板11の表面を硝酸に
浸漬しその表面を化学的に酸化させて、シリコン酸化膜
(SiO2 膜)13を形成する。このシリコン酸化膜1
3は比較的密度が低く、特性もよくない。そこで、本実
施の形態では、次に、窒素雰囲気中で基板11を約70
0〜800℃に加熱し、約10〜20分間保持すること
によりアニールを施す。これにより、シリコン酸化膜1
3の組織が緻密化して、熱酸化膜に近い安定な酸化膜が
得られる。また、上記の条件では、シリコン酸化13の
厚さが約1nmになる。なお、シリコン酸化膜13の膜
厚はできるだけ薄く形成することが好ましい。上述の方
法により、熱酸化法により形成したシリコン酸化膜に比
べて、薄く且つ均一な厚さのシリコン酸化膜が形成でき
る。
First, as shown in FIG. 1, the surface of the silicon semiconductor substrate 11 is selectively oxidized by a usual method,
LOCOS for separating semiconductor substrate 11 into a plurality of element regions
(Local Oxidation of Silicon) film 12 is formed. Next, as shown in FIG. 2, the surface of the semiconductor substrate 11 is immersed in nitric acid and the surface is chemically oxidized to form a silicon oxide film (SiO 2 film) 13. This silicon oxide film 1
No. 3 has relatively low density and poor characteristics. Therefore, in the present embodiment, next, the substrate 11 is
Anneal by heating to 0 to 800 ° C. and holding for about 10 to 20 minutes. Thereby, the silicon oxide film 1
The structure of No. 3 is densified, and a stable oxide film close to a thermal oxide film is obtained. Further, under the above conditions, the thickness of the silicon oxide 13 becomes about 1 nm. It is preferable that the silicon oxide film 13 be formed as thin as possible. According to the above-described method, a silicon oxide film having a thinner and uniform thickness can be formed as compared with a silicon oxide film formed by a thermal oxidation method.

【0015】その後、CVD法により、基板11上の全
面にTa2 5 を堆積して、厚さが約5nmのTa2
5 膜14を形成する。なお、シリコン酸化膜13とTa
2 5 膜14とにより構成されるゲート絶縁膜の厚さ
は、シリコン酸化膜換算(シリコン酸化膜の比誘電率を
3.9としたときの膜厚換算)で3nm以下、より好ま
しくは2nm程度とすることが好ましい。
Thereafter, the entire surface of the substrate 11 is
Ta on the surfaceTwoOFiveTo a thickness of about 5 nm of Ta.TwoO
FiveThe film 14 is formed. The silicon oxide film 13 and Ta
TwoO FiveThe thickness of the gate insulating film constituted by the film 14
Is equivalent to silicon oxide film (the relative permittivity of silicon oxide film is
3 nm or less in terms of film thickness (when 3.9)
Preferably, the thickness is about 2 nm.

【0016】次いで、図3に示すように、ゲート電極と
して、仕事関数がp型Siとn型Siとのバンドギャッ
プのほぼ中間にあるTiNをCVD法により堆積した
後、フォトリソグラフィ工程によってTiNを所定の形
状にパターニングすることによりゲート電極15を形成
する。その後、図4に示すように、従来と同様にして、
ゲート電極15の両側にサイドウォール16を形成し、
シリコン基板11の表層に不純物を選択的に導入し、ソ
ース/ドレイン領域となる不純物拡散領域17を形成す
る。これにより、本実施の形態の半導体装置が完成す
る。
Next, as shown in FIG. 3, as a gate electrode, TiN having a work function substantially in the middle of the band gap between p-type Si and n-type Si is deposited by CVD, and then TiN is deposited by a photolithography process. The gate electrode 15 is formed by patterning into a predetermined shape. After that, as shown in FIG.
Forming sidewalls 16 on both sides of the gate electrode 15;
Impurities are selectively introduced into the surface layer of the silicon substrate 11 to form impurity diffusion regions 17 serving as source / drain regions. Thereby, the semiconductor device of the present embodiment is completed.

【0017】本実施の形態においては、ゲート絶縁膜と
してシリコン酸化膜13とTa2 5 膜14との2層構
造の膜を形成するので、界面準位や固定電荷の発生を抑
制することができる。これにより、スレッショルド電圧
Vthが安定であり、且つ特性のばらつきを回避できて、
ゲート長が0. 1μm 以下の微細なMOSトランジスタ
を形成することができる。
In this embodiment, the gate insulating film and
And silicon oxide film 13 and TaTwoO FiveTwo-layer structure with film 14
The formation of a structured film suppresses the generation of interface states and fixed charges.
Can be controlled. This allows the threshold voltage
Vth is stable, and variations in characteristics can be avoided.
Fine MOS transistor with gate length less than 0.1μm
Can be formed.

【0018】このようにして形成された半導体装置は、
ゲート絶縁膜がシリコン酸化膜13とTa2 5 膜14
との2層構造で構成されているので、ゲートリーク電流
が少ないとともに、半導体基板11とシリコン酸化膜1
3との界面及びシリコン酸化膜13とTa2 5 膜14
との界面の界面準位や固定電荷が少なく、キャリア移動
度の劣化が抑制され、良好でばらつきが少ないデバイス
特性が得られる。
The semiconductor device thus formed is
The gate insulating film is a silicon oxide film 13 and a Ta 2 O 5 film 14
, The gate leakage current is small, and the semiconductor substrate 11 and the silicon oxide film 1 are formed.
3 and the silicon oxide film 13 and the Ta 2 O 5 film 14
There are few interface states and fixed charges at the interface with the substrate, deterioration of carrier mobility is suppressed, and good and small device characteristics are obtained.

【0019】なお、上述の例においては、酸化剤として
硝酸を使用したが、それ以外の酸化剤を使用してシリコ
ン基板表面に酸化膜を形成してもよい。また、上述の例
においては窒素雰囲気中でアニールしたが、アルゴン等
の他の不活性ガスを使用してもよい。 (第2の実施の形態)図5,6は本発明の第2の実施の
形態の半導体装置の製造方法を工程順に示す断面図であ
る。
In the above example, nitric acid is used as the oxidizing agent. However, an oxidizing agent may be used to form an oxide film on the surface of the silicon substrate. In the above-described example, the annealing is performed in the nitrogen atmosphere, but another inert gas such as argon may be used. (Second Embodiment) FIGS. 5 and 6 are sectional views showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention in the order of steps.

【0020】まず、図5に示すように、第1の実施の形
態と同様にして、シリコン基板11の表面にLOCOS
膜12を選択的に形成し、シリコン基板11を複数の素
子領域に分離する。次に、NOガス雰囲気中で基板11
を約800℃に加熱し、基板11の表面上に厚さが約1
nm以下のシリコン酸窒化膜23を形成する。このシリ
コン酸窒化膜23は、酸化膜中に微量の窒素を含んだ構
造を有し、ほとんどシリコン酸化膜と同様の特性を示
す。なお、NOガス雰囲気に替えて、N2 ガスやその他
の窒素を含むガスの雰囲気中でシリコン基板11を加熱
しても、シリコン基板11の表面上に同様の酸窒化膜を
形成することができる。
First, as shown in FIG. 5, LOCOS is applied to the surface of the silicon substrate 11 in the same manner as in the first embodiment.
The film 12 is selectively formed, and the silicon substrate 11 is separated into a plurality of element regions. Next, the substrate 11 is placed in an NO gas atmosphere.
Is heated to about 800 ° C., and a thickness of about 1
A silicon oxynitride film 23 of nm or less is formed. The silicon oxynitride film 23 has a structure in which a trace amount of nitrogen is contained in an oxide film, and exhibits almost the same characteristics as a silicon oxide film. Note that the same oxynitride film can be formed on the surface of the silicon substrate 11 even if the silicon substrate 11 is heated in an atmosphere of N 2 gas or another gas containing nitrogen instead of the NO gas atmosphere. .

【0021】次に、CVD法によりTa2 5 を堆積し
て、厚さが5nmのTa2 5 膜14を形成する。次い
で、図6に示すように、Ta2 5 膜14上にTiNか
らなるゲート電極15を選択的に形成する。その後、従
来と同様にして、ゲート電極15の両側にサイドウォー
ル16を形成し、シリコン基板11の表層に不純物を選
択的に導入して、ソース/ドレイン領域となる不純物拡
散領域17を形成する。これにより、本実施の形態の半
導体装置が完成する。
Next, Ta 2 O 5 is deposited by CVD to form a Ta 2 O 5 film 14 having a thickness of 5 nm. Next, as shown in FIG. 6, a gate electrode 15 made of TiN is selectively formed on the Ta 2 O 5 film 14. Thereafter, sidewalls 16 are formed on both sides of the gate electrode 15 and impurities are selectively introduced into the surface layer of the silicon substrate 11 to form impurity diffusion regions 17 serving as source / drain regions, as in the conventional case. Thereby, the semiconductor device of the present embodiment is completed.

【0022】本実施の形態においても、ゲート絶縁膜と
して酸窒化膜23とTa2 5 膜14との2層構造の膜
を形成するので、界面準位や固定電荷の発生を抑制する
ことができる。これにより、第1の実施の形態と同様
に、スレッショルド電圧Vthが安定であり、且つ特性の
ばらつきを回避できて、ゲート長が0. 1μm 以下の微
細なMOSトランジスタを形成することができる。
Also in this embodiment, since a film having a two-layer structure of the oxynitride film 23 and the Ta 2 O 5 film 14 is formed as a gate insulating film, it is possible to suppress the generation of interface states and fixed charges. it can. As a result, similarly to the first embodiment, the threshold voltage Vth is stable, the variation in characteristics can be avoided, and a fine MOS transistor having a gate length of 0.1 μm or less can be formed.

【0023】なお、上述の第1及び第2の実施の形態に
おいて、Ta2 5 膜14を形成した後、O3 又は酸素
プラズマを使用してTa2 5 膜14をアニール処理し
てもよい。これにより、Ta2 5 膜14中に酸素が進
入して、Ta2 5 膜14と酸化膜13又は酸窒化膜2
3との界面の界面準位や固定電荷がより一層低減され
る。
In the first and second embodiments, after the Ta 2 O 5 film 14 is formed, the Ta 2 O 5 film 14 is annealed using O 3 or oxygen plasma. Good. Thus, the oxygen enters in the Ta 2 O 5 film 14, the Ta 2 O 5 film 14 and the oxide film 13 or oxynitride film 2
The interface state at the interface with No. 3 and the fixed charge are further reduced.

【0024】[0024]

【発明の効果】以上説明したように、本発明において
は、半導体基板の表面とTa2 5 膜との間にシリコン
酸化膜又はシリコン酸窒化膜が介在しているので、各界
面に存在する界面準位や固定電荷が著しく低減される。
これにより、スレッショルド電圧や増幅率等の特性が安
定し、ゲート長が約0.1μmと微細なMOSトランジ
スタが得られ、半導体装置のより一層の高集積化に貢献
するという効果を奏する。
As described above, in the present invention, since the silicon oxide film or the silicon oxynitride film is interposed between the surface of the semiconductor substrate and the Ta 2 O 5 film, it exists at each interface. Interface levels and fixed charges are significantly reduced.
As a result, characteristics such as a threshold voltage and an amplification factor are stabilized, and a MOS transistor having a gate length as small as about 0.1 μm can be obtained, which has the effect of contributing to higher integration of a semiconductor device.

【0025】また、本発明方法においては、半導体基板
の表面を硝酸等の酸化剤を用いて酸化させ、その後不活
性ガス雰囲気中でアニールするか、又は半導体基板の表
面を窒素を含むガスで酸窒化することにより、薄く且つ
均一な厚さのシリコン酸化膜又はシリコン酸窒化膜を形
成し、その上にTa2 5 膜を形成するので、半導体基
板とゲート絶縁膜との界面等の界面準位や固定電荷を低
減することができて、良好な特性を有する微細なMOS
トランジスタにより構成される半導体装置を製造するこ
とができる。
In the method of the present invention, the surface of the semiconductor substrate is oxidized using an oxidizing agent such as nitric acid and then annealed in an inert gas atmosphere, or the surface of the semiconductor substrate is oxidized with a gas containing nitrogen. By nitriding, a silicon oxide film or a silicon oxynitride film having a thin and uniform thickness is formed, and a Ta 2 O 5 film is formed thereon, so that an interface state such as an interface between a semiconductor substrate and a gate insulating film is formed. Fine MOS with good characteristics that can reduce the position and fixed charge
A semiconductor device including a transistor can be manufactured.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施の形態の半導体装置の製造
方法を示す断面図(その1)である。
FIG. 1 is a sectional view (part 1) illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention;

【図2】本発明の第1の実施の形態の半導体装置の製造
方法を示す断面図(その2)である。
FIG. 2 is a sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention;

【図3】本発明の第1の実施の形態の半導体装置の製造
方法を示す断面図(その3)である。
FIG. 3 is a sectional view (part 3) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention;

【図4】本発明の第1の実施の形態の半導体装置の製造
方法を示す断面図(その4)である。
FIG. 4 is a sectional view (part 4) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention;

【図5】本発明の第2の実施の形態の半導体装置の製造
方法を示す断面図(その1)である。
FIG. 5 is a sectional view (part 1) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention.

【図6】本発明の第2の実施の形態の半導体装置の製造
方法を示す断面図(その2)である。
FIG. 6 is a sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention.

【符号の説明】[Explanation of symbols]

11 シリコン半導体基板 12 LOCOS膜 13 シリコン酸化膜 14,24 Ta2 5 膜 15 ゲート電極 16 サイドウォール 17 不純物拡散領域 23 シリコン酸窒化膜Reference Signs List 11 silicon semiconductor substrate 12 LOCOS film 13 silicon oxide film 14, 24 Ta 2 O 5 film 15 gate electrode 16 sidewall 17 impurity diffusion region 23 silicon oxynitride film

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 表層がシリコンからなる半導体基板と、 前記半導体基板の表層に相互に離隔して形成された一対
の不純物拡散領域と、 前記一対の不純物拡散領域の間の前記半導体基板上に形
成されたシリコン酸化膜と、 前記シリコン酸化膜上に形成されたTa2 5 膜と、 前記Ta2 5 膜上に形成されたゲート電極とを有する
ことを特徴とする半導体装置。
A semiconductor substrate having a surface layer made of silicon; a pair of impurity diffusion regions formed in the surface layer of the semiconductor substrate so as to be separated from each other; and a semiconductor substrate formed between the pair of impurity diffusion regions. A semiconductor device comprising: a silicon oxide film formed; a Ta 2 O 5 film formed on the silicon oxide film; and a gate electrode formed on the Ta 2 O 5 film.
【請求項2】 前記シリコン酸化膜と前記Ta2 5
との合計の膜厚がシリコン酸化膜換算で3nm以下であ
ることを特徴とする請求項1に記載の半導体装置。
2. The semiconductor device according to claim 1, wherein the total thickness of the silicon oxide film and the Ta 2 O 5 film is 3 nm or less in terms of a silicon oxide film.
【請求項3】 表層がシリコンからなる半導体基板と、 前記半導体基板の表層に相互に離隔して形成された一対
の不純物拡散領域と、 前記一対の不純物拡散領域の間の前記半導体基板上に形
成されたシリコン酸窒化膜と、 前記シリコン酸窒化膜上に形成されたTa2 5 膜と、 前記Ta2 5 膜上に形成されたゲート電極とを有する
ことを特徴とする半導体装置。
3. A semiconductor substrate having a surface layer made of silicon; a pair of impurity diffusion regions formed in the surface layer of the semiconductor substrate so as to be separated from each other; and a semiconductor substrate formed on the semiconductor substrate between the pair of impurity diffusion regions. A semiconductor device comprising: a silicon oxynitride film formed; a Ta 2 O 5 film formed on the silicon oxynitride film; and a gate electrode formed on the Ta 2 O 5 film.
【請求項4】 前記シリコン酸窒化膜と前記Ta2 5
膜との合計の膜厚がシリコン酸化膜換算で3nm以下で
あることを特徴とする請求項3に記載の半導体装置。
4. The silicon oxynitride film and the Ta 2 O 5
4. The semiconductor device according to claim 3, wherein the total thickness of the film and the film is 3 nm or less in terms of a silicon oxide film.
【請求項5】 表層がシリコンからなる半導体基板の表
面を酸化剤により酸化させてシリコン酸化膜を形成する
工程と、 不活性ガス雰囲気中で前記シリコン酸化膜をアニールす
る工程と、 前記シリコン酸化膜上にTa2 5 膜を形成する工程
と、 前記Ta2 5 膜上にゲート電極を形成する工程とを有
することを特徴とする半導体装置の製造方法。
5. A step of oxidizing a surface of a semiconductor substrate whose surface layer is made of silicon with an oxidizing agent to form a silicon oxide film; a step of annealing the silicon oxide film in an inert gas atmosphere; the method of manufacturing a semiconductor device, characterized in that it comprises a step of forming a the Ta 2 O 5 film on, and forming a gate electrode on the the Ta 2 O 5 film.
【請求項6】 表層がシリコンからなる半導体基板の表
面を窒素を含むガスで酸窒化してシリコン酸窒化膜を形
成する工程と、 前記シリコン酸窒化膜上にTa2 5 膜を形成する工程
と、 前記Ta2 5 膜上にゲート電極を形成する工程とを有
することを特徴とする半導体装置の製造方法。
6. A step of forming a silicon oxynitride film by oxynitriding a surface of a semiconductor substrate whose surface layer is made of silicon with a gas containing nitrogen, and a step of forming a Ta 2 O 5 film on the silicon oxynitride film. And a step of forming a gate electrode on the Ta 2 O 5 film.
【請求項7】 前記Ta2 5 膜を形成した後、O3
は酸素プラズマ中で前記Ta2 5 膜をアニールする工
程を有することを特徴とする請求項5又は6に記載の半
導体装置の製造方法。
7. After forming the the Ta 2 O 5 film, a semiconductor device according to claim 5 or 6, comprising a step of annealing said the Ta 2 O 5 film with O 3 or oxygen plasma Manufacturing method.
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000001008A1 (en) * 1998-06-30 2000-01-06 Lam Research Corporation Ulsi mos with high dielectric constant gate insulator
EP0973189A2 (en) * 1998-07-15 2000-01-19 Texas Instruments Incorporated A method for gate-stack formation including a high-K dielectric
WO2000045441A3 (en) * 1999-01-29 2001-03-29 Infineon Technologies Ag Semiconductor device with a multiple dielectric
US6326670B1 (en) * 1999-03-11 2001-12-04 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
WO2003026019A1 (en) * 2001-09-12 2003-03-27 Nec Corporation Semiconductor device and production method therefor
US6559518B1 (en) 1998-10-01 2003-05-06 Matsushita Electric Industrial Co., Ltd. MOS heterostructure, semiconductor device with the structure, and method for fabricating the semiconductor device
JP2008270837A (en) * 2008-06-26 2008-11-06 Renesas Technology Corp Semiconductor integrated circuit device
JP2008277836A (en) * 1999-04-26 2008-11-13 Renesas Technology Corp Semiconductor integrated circuit device
JP2010118673A (en) * 1996-12-23 2010-05-27 Alcatel-Lucent Usa Inc Integrated circuit
JP2012064775A (en) * 2010-09-16 2012-03-29 National Institute Of Advanced Industrial & Technology Field effect transistor and method for manufacturing the same
FR2974446A1 (en) * 2011-04-19 2012-10-26 St Microelectronics Crolles 2 METHOD FOR PRODUCING THE GRID INSULATION OF A MOS TRANSISTOR
WO2014035933A1 (en) * 2012-08-28 2014-03-06 Applied Materials, Inc. Methods and apparatus for forming tantalum silicate layers on germanium or iii-v semiconductor devices

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010118673A (en) * 1996-12-23 2010-05-27 Alcatel-Lucent Usa Inc Integrated circuit
JP2002519865A (en) * 1998-06-30 2002-07-02 ラム リサーチ コーポレーション ULSIMOS with high dielectric constant gate insulator
WO2000001008A1 (en) * 1998-06-30 2000-01-06 Lam Research Corporation Ulsi mos with high dielectric constant gate insulator
EP0973189A2 (en) * 1998-07-15 2000-01-19 Texas Instruments Incorporated A method for gate-stack formation including a high-K dielectric
EP0973189A3 (en) * 1998-07-15 2000-12-20 Texas Instruments Incorporated A method for gate-stack formation including a high-K dielectric
US6559518B1 (en) 1998-10-01 2003-05-06 Matsushita Electric Industrial Co., Ltd. MOS heterostructure, semiconductor device with the structure, and method for fabricating the semiconductor device
WO2000045441A3 (en) * 1999-01-29 2001-03-29 Infineon Technologies Ag Semiconductor device with a multiple dielectric
US6326670B1 (en) * 1999-03-11 2001-12-04 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2008277836A (en) * 1999-04-26 2008-11-13 Renesas Technology Corp Semiconductor integrated circuit device
US7385265B2 (en) 2001-09-12 2008-06-10 Nec Corporation High dielectric constant MOSFET device
WO2003026019A1 (en) * 2001-09-12 2003-03-27 Nec Corporation Semiconductor device and production method therefor
JP2008270837A (en) * 2008-06-26 2008-11-06 Renesas Technology Corp Semiconductor integrated circuit device
JP2012064775A (en) * 2010-09-16 2012-03-29 National Institute Of Advanced Industrial & Technology Field effect transistor and method for manufacturing the same
FR2974446A1 (en) * 2011-04-19 2012-10-26 St Microelectronics Crolles 2 METHOD FOR PRODUCING THE GRID INSULATION OF A MOS TRANSISTOR
US8802575B2 (en) 2011-04-19 2014-08-12 Stmicroelectronics (Crolles 2) Sas Method for forming the gate insulator of a MOS transistor
WO2014035933A1 (en) * 2012-08-28 2014-03-06 Applied Materials, Inc. Methods and apparatus for forming tantalum silicate layers on germanium or iii-v semiconductor devices
US8993058B2 (en) 2012-08-28 2015-03-31 Applied Materials, Inc. Methods and apparatus for forming tantalum silicate layers on germanium or III-V semiconductor devices

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