JPH10171654A - 高速データ演算処理装置 - Google Patents
高速データ演算処理装置Info
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- JPH10171654A JPH10171654A JP8328413A JP32841396A JPH10171654A JP H10171654 A JPH10171654 A JP H10171654A JP 8328413 A JP8328413 A JP 8328413A JP 32841396 A JP32841396 A JP 32841396A JP H10171654 A JPH10171654 A JP H10171654A
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- Japan
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- data
- address
- counter
- program
- arithmetic
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Abstract
(57)【要約】
【課題】 演算回数をカウントするような処理が含まれ
たプログラムに対しても、高速演算処理を実現すること
ができる高速データ演算処理装置を提供することを目的
とする。 【解決手段】 演算実行命令に応じた演算処理を入力デ
ータに施す演算手段と、転送命令に応じて現カウント値
を１だけカウントダウン又はカウントアップする演算回
数カウンタと、上記演算実行命令と転送命令とを並列に
実行する制御手段とを有する。
たプログラムに対しても、高速演算処理を実現すること
ができる高速データ演算処理装置を提供することを目的
とする。 【解決手段】 演算実行命令に応じた演算処理を入力デ
ータに施す演算手段と、転送命令に応じて現カウント値
を１だけカウントダウン又はカウントアップする演算回
数カウンタと、上記演算実行命令と転送命令とを並列に
実行する制御手段とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルデータ
の演算処理装置に関する。
の演算処理装置に関する。
【０００２】
【従来の技術】ディジタルデータを高速に演算処理する
演算処理装置として、ＤＳＰ(digitalsignal processo
r）が知られている。ＤＳＰは、主に、四則演算及び論
理演算等の演算処理を行う演算回路、演算処理すべく入
力されたデータを記憶保持しておく為の複数のデータメ
モリ、タイマ、プログラムを記憶しておく為のプログラ
ムメモリ、及びコントローラ等から構成される。コント
ローラは、上記プログラムにおいて示されている演算実
行命令、タイマカウント実行命令、転送命令等を解読
し、これら各種命令に対応した動作を実施すべく、上記
演算回路、データメモリ、タイマの制御を行うのであ
る。
演算処理装置として、ＤＳＰ(digitalsignal processo
r）が知られている。ＤＳＰは、主に、四則演算及び論
理演算等の演算処理を行う演算回路、演算処理すべく入
力されたデータを記憶保持しておく為の複数のデータメ
モリ、タイマ、プログラムを記憶しておく為のプログラ
ムメモリ、及びコントローラ等から構成される。コント
ローラは、上記プログラムにおいて示されている演算実
行命令、タイマカウント実行命令、転送命令等を解読
し、これら各種命令に対応した動作を実施すべく、上記
演算回路、データメモリ、タイマの制御を行うのであ
る。
【０００３】図１は、かかるプログラムの一例を示す図
である。尚、図１に示されているプログラムは、割り込
みが発生する度に実施されるものであり、その動作は、
上記データメモリに記憶保持されている複数のデータの
積和演算を行い、この積和演算回数が所定数Ｎに達した
場合に割り込みを禁止させるというものである。
である。尚、図１に示されているプログラムは、割り込
みが発生する度に実施されるものであり、その動作は、
上記データメモリに記憶保持されている複数のデータの
積和演算を行い、この積和演算回数が所定数Ｎに達した
場合に割り込みを禁止させるというものである。
【０００４】図１において、先ず、ＭＯＶＥ命令（転送
命令）の実行により、上記データメモリに記憶保持され
ていたデータは演算回路内に設けられているレジスタＸ
１に転送される（第１ステップ）。次に、ＭＡＣ命令
（演算実行命令）の実行により、上記レジスタＸ１に記
憶保持されているデータと、演算回路内に設けられてい
るレジスタＹ１に記憶保持されている前回の積和演算結
果とが加算される（第２ステップ）。次に、ＢＳＥＴ命
令（タイマカウント実行命令）の実行により、上記タイ
マの現カウント値を１だけカウントダウンさせる（第３
ステップ）。尚、かかるタイマには、その初期のカウン
ト値として "Ｎ" 値がロードされているものとする。次
に、ＪＳＣＬＲ命令の実行により、上記タイマの現カウ
ント値が０になったか否かを判定し、０になった場合に
は "DISABLE_INTERRUPT" なるアドレスによって示され
る番地にジャンプする（第４ステップ）。
命令）の実行により、上記データメモリに記憶保持され
ていたデータは演算回路内に設けられているレジスタＸ
１に転送される（第１ステップ）。次に、ＭＡＣ命令
（演算実行命令）の実行により、上記レジスタＸ１に記
憶保持されているデータと、演算回路内に設けられてい
るレジスタＹ１に記憶保持されている前回の積和演算結
果とが加算される（第２ステップ）。次に、ＢＳＥＴ命
令（タイマカウント実行命令）の実行により、上記タイ
マの現カウント値を１だけカウントダウンさせる（第３
ステップ）。尚、かかるタイマには、その初期のカウン
ト値として "Ｎ" 値がロードされているものとする。次
に、ＪＳＣＬＲ命令の実行により、上記タイマの現カウ
ント値が０になったか否かを判定し、０になった場合に
は "DISABLE_INTERRUPT" なるアドレスによって示され
る番地にジャンプする（第４ステップ）。
【０００５】以上の如く、かかるプログラムでは、積和
演算の回数をカウントすべくタイマを用いるようにして
いる。この際、上記第２ステップによって積和演算が実
行される度に、第３ステップのタイマカウント実行命令
によってタイマのカウント動作を実施する。従って、こ
のように演算回数をカウントするような処理が含まれる
プログラムに対しては、上記タイマカウント実行命令
（ＢＳＥＴ命令）の分だけプログラムの実行ステップ数
が増えてしまい、その一連の処理に費やされる時間が長
くなるという問題があった。
演算の回数をカウントすべくタイマを用いるようにして
いる。この際、上記第２ステップによって積和演算が実
行される度に、第３ステップのタイマカウント実行命令
によってタイマのカウント動作を実施する。従って、こ
のように演算回数をカウントするような処理が含まれる
プログラムに対しては、上記タイマカウント実行命令
（ＢＳＥＴ命令）の分だけプログラムの実行ステップ数
が増えてしまい、その一連の処理に費やされる時間が長
くなるという問題があった。
【０００６】
【発明が解決しようとする課題】そこで、本発明は、演
算回数をカウントするような処理が含まれたプログラム
に対しても、高速演算処理を実現することができる高速
データ演算処理装置を提供することを目的とする。
算回数をカウントするような処理が含まれたプログラム
に対しても、高速演算処理を実現することができる高速
データ演算処理装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明による高速データ
演算処理装置は、演算実行命令に応じた演算処理を入力
データに施す演算手段と、転送命令に応じて現カウント
値を１だけカウントダウン又はカウントアップする演算
回数カウンタと、前記演算実行命令と前記転送命令とを
並列に実行する制御手段とを有する。
演算処理装置は、演算実行命令に応じた演算処理を入力
データに施す演算手段と、転送命令に応じて現カウント
値を１だけカウントダウン又はカウントアップする演算
回数カウンタと、前記演算実行命令と前記転送命令とを
並列に実行する制御手段とを有する。
【０００８】
【発明の実施の形態】図２は、本発明による高速データ
演算処理装置の内部構成を示す図である。図２におい
て、外部データバススイッチ１は、入力されたデータを
データバスＸＤＢ、データバスＹＤＢ、及びデータバス
ＧＤＢのいずれか１に選択的に取り込む。又、かかる外
部データバススイッチ１は、これらデータバスＸＤＢ、
データバスＹＤＢ、及びデータバスＧＤＢの内のいずれ
か１のバス上のデータを選択的に外部出力する。以上の
如き外部データバススイッチ１の動作は、プログラムデ
ータバスＰＤＢを介して供給されてくる各種制御データ
により制御される。内部データバススイッチ２は、プロ
グラムデータバスＰＤＢを介して供給されてくる各種制
御データに応じて、上記データバスＸＤＢ、データバス
ＹＤＢ、及びデータバスＧＤＢ各々を所望に接続する。
演算処理装置の内部構成を示す図である。図２におい
て、外部データバススイッチ１は、入力されたデータを
データバスＸＤＢ、データバスＹＤＢ、及びデータバス
ＧＤＢのいずれか１に選択的に取り込む。又、かかる外
部データバススイッチ１は、これらデータバスＸＤＢ、
データバスＹＤＢ、及びデータバスＧＤＢの内のいずれ
か１のバス上のデータを選択的に外部出力する。以上の
如き外部データバススイッチ１の動作は、プログラムデ
ータバスＰＤＢを介して供給されてくる各種制御データ
により制御される。内部データバススイッチ２は、プロ
グラムデータバスＰＤＢを介して供給されてくる各種制
御データに応じて、上記データバスＸＤＢ、データバス
ＹＤＢ、及びデータバスＧＤＢ各々を所望に接続する。
【０００９】プログラムメモリ３には、所望の演算処理
アルゴリズムに基づいたプログラムが予め記憶されてい
る。プログラムコントローラ１０は、上記プログラムメ
モリ３からそのプログラムを読み出し、かかるプログラ
ムに基づいた処理を実施すべき制御データ及びアドレス
信号をプログラムデータバスＰＤＢ上に送出する。更
に、プログラムコントローラ１０は、書込信号ＷＲ及び
読出信号ＲＤを交互にかつ所定周期にて発生し、これら
をプログラムメモリ３、Ｘデータメモリ４、Ｙデータメ
モリ５、タイマ６、及び演算回数カウンタ３０各々に供
給する。アドレス生成回路１１は、プログラムデータバ
スＰＤＢ上から上記アドレス信号を抽出し、これをアド
レスバスＡＢを介してプログラムメモリ３、Ｘデータメ
モリ４、Ｙデータメモリ５、タイマ６、及び演算回数カ
ウンタ３０各々に供給する。
アルゴリズムに基づいたプログラムが予め記憶されてい
る。プログラムコントローラ１０は、上記プログラムメ
モリ３からそのプログラムを読み出し、かかるプログラ
ムに基づいた処理を実施すべき制御データ及びアドレス
信号をプログラムデータバスＰＤＢ上に送出する。更
に、プログラムコントローラ１０は、書込信号ＷＲ及び
読出信号ＲＤを交互にかつ所定周期にて発生し、これら
をプログラムメモリ３、Ｘデータメモリ４、Ｙデータメ
モリ５、タイマ６、及び演算回数カウンタ３０各々に供
給する。アドレス生成回路１１は、プログラムデータバ
スＰＤＢ上から上記アドレス信号を抽出し、これをアド
レスバスＡＢを介してプログラムメモリ３、Ｘデータメ
モリ４、Ｙデータメモリ５、タイマ６、及び演算回数カ
ウンタ３０各々に供給する。
【００１０】Ｘデータメモリ４は、書込信号ＷＲに応じ
て、データバスＸＤＢ上の入力データを上記アドレス信
号が示すアドレス位置に記憶する。又、Ｘデータメモリ
４は、読出信号ＲＤに応じて、上記アドレス信号が示す
アドレス位置から、その記憶保持データを読み出してこ
れをデータバスＸＤＢに送出する。Ｙデータメモリ５
は、書込信号ＷＲに応じて、データバスＹＤＢ上の入力
データを上記アドレス信号が示すアドレス位置に記憶す
る。又、Ｙデータメモリ５は、読出信号ＲＤに応じて、
上記アドレス信号が示すアドレス位置から、その記憶保
持データを読み出してこれをデータバスＹＤＢ上に送出
する。
て、データバスＸＤＢ上の入力データを上記アドレス信
号が示すアドレス位置に記憶する。又、Ｘデータメモリ
４は、読出信号ＲＤに応じて、上記アドレス信号が示す
アドレス位置から、その記憶保持データを読み出してこ
れをデータバスＸＤＢに送出する。Ｙデータメモリ５
は、書込信号ＷＲに応じて、データバスＹＤＢ上の入力
データを上記アドレス信号が示すアドレス位置に記憶す
る。又、Ｙデータメモリ５は、読出信号ＲＤに応じて、
上記アドレス信号が示すアドレス位置から、その記憶保
持データを読み出してこれをデータバスＹＤＢ上に送出
する。
【００１１】タイマ６は、データバスＧＤＢを介して供
給された制御データに応じて所望のタイマ動作を為すプ
ログラマブルタイマである。タイマ６は、かかるデータ
バスＧＤＢを介してタイマカウント実行命令に対応した
制御データが供給され、これを書込信号ＷＲに応じて取
り込むと、その現タイマカウント値をカウントアップ、
又はカウントダウンする。かかるタイマ６によってカウ
ントされたカウント値は、読出信号ＲＤに応じて上記デ
ータバスＸＤＢ上に送出される。
給された制御データに応じて所望のタイマ動作を為すプ
ログラマブルタイマである。タイマ６は、かかるデータ
バスＧＤＢを介してタイマカウント実行命令に対応した
制御データが供給され、これを書込信号ＷＲに応じて取
り込むと、その現タイマカウント値をカウントアップ、
又はカウントダウンする。かかるタイマ６によってカウ
ントされたカウント値は、読出信号ＲＤに応じて上記デ
ータバスＸＤＢ上に送出される。
【００１２】演算回路２０は、入力データを一時的に保
持する為の複数のレジスタ、乗算器、ＡＬＵ（arithmet
ic and logic unit）、並びに、これら乗算器及びＡＬ
Ｕによる演算結果を一時的に保持する為のアキュムレー
タ等から構成される。かかる演算回路２０によって演算
を実行するにあたり、先ず、プログラムコントローラ１
０は、Ｘデータメモリ４及びＹデータメモリ５から演算
対象とすべきデータを読み出して、これを上記レジスタ
に記憶保持させる。乗算器及びＡＬＵは、上記レジスタ
に記憶保持されたデータ、又は、上記アキュムレータに
記憶保持されている演算結果に対し、プログラムデータ
バスＰＤＢを介して供給された制御データに応じた演算
処理を施す。この際得られた演算結果は、上記アキュム
レータに上書きされる。
持する為の複数のレジスタ、乗算器、ＡＬＵ（arithmet
ic and logic unit）、並びに、これら乗算器及びＡＬ
Ｕによる演算結果を一時的に保持する為のアキュムレー
タ等から構成される。かかる演算回路２０によって演算
を実行するにあたり、先ず、プログラムコントローラ１
０は、Ｘデータメモリ４及びＹデータメモリ５から演算
対象とすべきデータを読み出して、これを上記レジスタ
に記憶保持させる。乗算器及びＡＬＵは、上記レジスタ
に記憶保持されたデータ、又は、上記アキュムレータに
記憶保持されている演算結果に対し、プログラムデータ
バスＰＤＢを介して供給された制御データに応じた演算
処理を施す。この際得られた演算結果は、上記アキュム
レータに上書きされる。
【００１３】演算回数カウンタ３０は、かかる演算回路
２０による演算処理の回数を計数する。図３は、演算回
数カウンタ３０の内部構成を示す図である。図３におい
て、アドレスデコーダ３１は、上記アドレスＡＢを介し
て供給されたアドレス信号が、この演算回数カウンタ３
０に割り当てられたアドレスと一致しているか否かを判
定する。アドレスデコーダ３１は、かかる判定におい
て、一致していると判定した場合には論理値 "１" のイ
ネーブル信号をアンドゲートＧ１及びＧ２に供給する一
方、一致していないと判定した場合には論理値 "０" の
信号をアンドゲートＧ１及びＧ２に供給する。アンドゲ
ートＧ１は、上記アドレスデコーダ３１から論理値 "
１" のイネーブル信号が供給された場合に限り、プログ
ラムコントローラ１０から供給された読出信号ＲＤを出
力バッファＢ１に供給する。出力バッファＢ１は、かか
る読出信号ＲＤがアンドゲートＧ１を介して供給された
場合に限りカウンタ３３のカウント値をデータバスＸＤ
Ｂ上に送出する。
２０による演算処理の回数を計数する。図３は、演算回
数カウンタ３０の内部構成を示す図である。図３におい
て、アドレスデコーダ３１は、上記アドレスＡＢを介し
て供給されたアドレス信号が、この演算回数カウンタ３
０に割り当てられたアドレスと一致しているか否かを判
定する。アドレスデコーダ３１は、かかる判定におい
て、一致していると判定した場合には論理値 "１" のイ
ネーブル信号をアンドゲートＧ１及びＧ２に供給する一
方、一致していないと判定した場合には論理値 "０" の
信号をアンドゲートＧ１及びＧ２に供給する。アンドゲ
ートＧ１は、上記アドレスデコーダ３１から論理値 "
１" のイネーブル信号が供給された場合に限り、プログ
ラムコントローラ１０から供給された読出信号ＲＤを出
力バッファＢ１に供給する。出力バッファＢ１は、かか
る読出信号ＲＤがアンドゲートＧ１を介して供給された
場合に限りカウンタ３３のカウント値をデータバスＸＤ
Ｂ上に送出する。
【００１４】アンドゲートＧ２は、上記アドレスデコー
ダ３１から論理値 "１" のイネーブル信号が供給された
場合に限り、プログラムコントローラ１０から供給され
た書込信号ＷＲをカウンタ３３のクロック入力端に供給
する。カウンタ３３は、上記アンドゲートＧ２を介して
上記書込信号ＷＲがそのクロック入力端に供給された場
合に限り、この書込信号ＷＲの立ち上がりエッジタイミ
ングにてそのカウント値を１だけカウントダウンする。
ダ３１から論理値 "１" のイネーブル信号が供給された
場合に限り、プログラムコントローラ１０から供給され
た書込信号ＷＲをカウンタ３３のクロック入力端に供給
する。カウンタ３３は、上記アンドゲートＧ２を介して
上記書込信号ＷＲがそのクロック入力端に供給された場
合に限り、この書込信号ＷＲの立ち上がりエッジタイミ
ングにてそのカウント値を１だけカウントダウンする。
【００１５】初期値ロード命令判定デコーダ３２は、上
記アドレスＡＢを介して供給されたアドレス信号が、初
期値ロード命令を示すものであるか否かを判定し、初期
値ロード命令であると判定した場合には論理値 "１" の
信号をアンドゲートＧ３に供給する一方、初期値ロード
命令ではないと判定した場合には論理値 "０" の信号を
アンドゲートＧ３に供給する。アンドゲートＧ３は、か
かる初期値ロード命令判定デコーダ３２から論理値 "
１" の信号が供給された場合に限り、プログラムコント
ローラ１０から供給された書込信号ＷＲをカウンタ３３
のロード制御端ＬＤに供給する。カウンタ３３は、上記
アンドゲートＧ３を介して上記書込信号ＷＲがそのロー
ド制御端ＬＤに供給された場合に、データバスＸＤＢ上
のデータをカウント初期値として取り込む。
記アドレスＡＢを介して供給されたアドレス信号が、初
期値ロード命令を示すものであるか否かを判定し、初期
値ロード命令であると判定した場合には論理値 "１" の
信号をアンドゲートＧ３に供給する一方、初期値ロード
命令ではないと判定した場合には論理値 "０" の信号を
アンドゲートＧ３に供給する。アンドゲートＧ３は、か
かる初期値ロード命令判定デコーダ３２から論理値 "
１" の信号が供給された場合に限り、プログラムコント
ローラ１０から供給された書込信号ＷＲをカウンタ３３
のロード制御端ＬＤに供給する。カウンタ３３は、上記
アンドゲートＧ３を介して上記書込信号ＷＲがそのロー
ド制御端ＬＤに供給された場合に、データバスＸＤＢ上
のデータをカウント初期値として取り込む。
【００１６】次に、上記図２及び図３に示されている高
速データ演算処理装置の動作について説明する。図４
は、図１に示されたプログラムと同様に、割り込みが発
生する度に実施されるものであり、その動作は、上記デ
ータメモリに記憶保持されている複数のデータの積和演
算を行い、この積和演算回数が所定数Ｎに達した場合に
割り込みを禁止させるというものである。
速データ演算処理装置の動作について説明する。図４
は、図１に示されたプログラムと同様に、割り込みが発
生する度に実施されるものであり、その動作は、上記デ
ータメモリに記憶保持されている複数のデータの積和演
算を行い、この積和演算回数が所定数Ｎに達した場合に
割り込みを禁止させるというものである。
【００１７】図４において、先ず、第１ステップのＭＯ
ＶＥ命令（転送命令）の実行により、Ｘデータメモリ４
に記憶保持されていたデータは演算回路２０内のレジス
タＸ１に転送される。次に、第２ステップのＭＡＣ命令
（演算実行命令）の実行により、上記レジスタＸ１に記
憶保持されているデータと、レジスタＹ１に記憶保持さ
れている前回の積和演算結果とが加算される。かかるＭ
ＡＣ命令と同時にＭＯＶＥ命令が実行される。
ＶＥ命令（転送命令）の実行により、Ｘデータメモリ４
に記憶保持されていたデータは演算回路２０内のレジス
タＸ１に転送される。次に、第２ステップのＭＡＣ命令
（演算実行命令）の実行により、上記レジスタＸ１に記
憶保持されているデータと、レジスタＹ１に記憶保持さ
れている前回の積和演算結果とが加算される。かかるＭ
ＡＣ命令と同時にＭＯＶＥ命令が実行される。
【００１８】かかる第２ステップにおけるＭＯＶＥ命令
は、"X:COUNTER"にて表されるアドレス、すなわち、演
算回数カウンタ３０を示すアドレスに、上記レジスタＸ
１の記憶保持データを転送するというものである。この
第２ステップによるＭＯＶＥ命令の実行において、プロ
グラムコントローラ１０は、レジスタＸ１の記憶保持デ
ータをデータバスＸＤＢ上に送出すべく演算回路２０を
制御すると共に、演算回数カウンタ３０を示すアドレス
をプログラムデータバスＰＤＢ上に送出する。更に、プ
ログラムコントローラ１０は、書込信号ＷＲの送出を行
う。これにより、アドレス生成回路１１は、プログラム
データバスＰＤＢ上から、上記の如き演算回数カウンタ
３０を示すアドレスを抽出し、これをアドレスバスＡＢ
に送出する。この際、演算回数カウンタ３０のアドレス
デコーダ３１は、論理値 "１"の信号をアンドゲートＧ
２に供給する。ここで、上述の如く、プログラムコント
ローラ１０から書込信号ＷＲが供給されると、カウンタ
３３は、この書込信号ＷＲに応じてそのカウント値を１
だけカウントダウンする。尚、かかるカウンタ３３に
は、予め所定の初期値 "Ｎ"がロードされているものと
する。
は、"X:COUNTER"にて表されるアドレス、すなわち、演
算回数カウンタ３０を示すアドレスに、上記レジスタＸ
１の記憶保持データを転送するというものである。この
第２ステップによるＭＯＶＥ命令の実行において、プロ
グラムコントローラ１０は、レジスタＸ１の記憶保持デ
ータをデータバスＸＤＢ上に送出すべく演算回路２０を
制御すると共に、演算回数カウンタ３０を示すアドレス
をプログラムデータバスＰＤＢ上に送出する。更に、プ
ログラムコントローラ１０は、書込信号ＷＲの送出を行
う。これにより、アドレス生成回路１１は、プログラム
データバスＰＤＢ上から、上記の如き演算回数カウンタ
３０を示すアドレスを抽出し、これをアドレスバスＡＢ
に送出する。この際、演算回数カウンタ３０のアドレス
デコーダ３１は、論理値 "１"の信号をアンドゲートＧ
２に供給する。ここで、上述の如く、プログラムコント
ローラ１０から書込信号ＷＲが供給されると、カウンタ
３３は、この書込信号ＷＲに応じてそのカウント値を１
だけカウントダウンする。尚、かかるカウンタ３３に
は、予め所定の初期値 "Ｎ"がロードされているものと
する。
【００１９】このように、かかる第２ステップによるＭ
ＯＶＥ命令は、本来、演算回数カウンタ３０を示すアド
レスに上記レジスタＸ１の記憶保持データを転送するも
のであるが、図３に示される演算回数カウンタ３０は、
このＭＯＶＥ命令の実行により、現在のカウント値を１
だけカウントダウンするのである。この際、上記レジス
タＸ１の記憶保持データは、この演算回数カウンタ３０
には書き込まれない。
ＯＶＥ命令は、本来、演算回数カウンタ３０を示すアド
レスに上記レジスタＸ１の記憶保持データを転送するも
のであるが、図３に示される演算回数カウンタ３０は、
このＭＯＶＥ命令の実行により、現在のカウント値を１
だけカウントダウンするのである。この際、上記レジス
タＸ１の記憶保持データは、この演算回数カウンタ３０
には書き込まれない。
【００２０】次に、第３ステップのＪＳＣＬＲ命令の実
行に応じて、プログラムコントローラ１０は、演算回数
カウンタ３０を示すアドレスをプログラムデータバスＰ
ＤＢ上に送出すると共に、読出信号ＲＤの送出を行う。
これにより、アドレス生成回路１１は、プログラムデー
タバスＰＤＢ上から、上記の如き演算回数カウンタ３０
を示すアドレスを抽出し、これをアドレスバスＡＢに送
出する。この際、演算回数カウンタ３０のアドレスデコ
ーダ３１は、論理値 "１"の信号をアンドゲートＧ１に
供給する。ここで、上述の如く、プログラムコントロー
ラ１０から読出信号ＲＤが供給されると、カウンタ３３
の現カウント値は出力バッファＢ１を介してデータバス
ＸＤＢに送出される。プログラムコントローラ１０は、
かかるデータバスＸＤＢに送出されたカウンタ３３の現
カウント値が、０になったか否かを判定し、０になった
場合には "DISABLE_INTERRUPT" なるアドレスによって
示される番地にジャンプする。
行に応じて、プログラムコントローラ１０は、演算回数
カウンタ３０を示すアドレスをプログラムデータバスＰ
ＤＢ上に送出すると共に、読出信号ＲＤの送出を行う。
これにより、アドレス生成回路１１は、プログラムデー
タバスＰＤＢ上から、上記の如き演算回数カウンタ３０
を示すアドレスを抽出し、これをアドレスバスＡＢに送
出する。この際、演算回数カウンタ３０のアドレスデコ
ーダ３１は、論理値 "１"の信号をアンドゲートＧ１に
供給する。ここで、上述の如く、プログラムコントロー
ラ１０から読出信号ＲＤが供給されると、カウンタ３３
の現カウント値は出力バッファＢ１を介してデータバス
ＸＤＢに送出される。プログラムコントローラ１０は、
かかるデータバスＸＤＢに送出されたカウンタ３３の現
カウント値が、０になったか否かを判定し、０になった
場合には "DISABLE_INTERRUPT" なるアドレスによって
示される番地にジャンプする。
【００２１】以上の如く、本発明による高速データ演算
処理装置においては、図４に示されるように、演算実行
と、その演算実行回数のカウントとを並列に実施するこ
とが可能となるので、演算回数をカウントするような処
理が含まれたプログラムに対しても、高速演算処理を実
現出来るのである。尚、上記実施例において、カウンタ
３３は、ＭＯＶＥ命令に応じてそのカウント値を１だけ
カウントダウンするようにしているが、このＭＯＶＥ命
令に応じて１だけカウントアップする構成としても良
い。要するに、演算回数カウンタ３０では、演算回路２
０の演算回数をカウントすることが出来れば良いので、
これをアップカウントで行っても構わないのである。
処理装置においては、図４に示されるように、演算実行
と、その演算実行回数のカウントとを並列に実施するこ
とが可能となるので、演算回数をカウントするような処
理が含まれたプログラムに対しても、高速演算処理を実
現出来るのである。尚、上記実施例において、カウンタ
３３は、ＭＯＶＥ命令に応じてそのカウント値を１だけ
カウントダウンするようにしているが、このＭＯＶＥ命
令に応じて１だけカウントアップする構成としても良
い。要するに、演算回数カウンタ３０では、演算回路２
０の演算回数をカウントすることが出来れば良いので、
これをアップカウントで行っても構わないのである。
【図１】従来のＤＳＰにおいて実施されるプログラムの
一例を示す図である。
一例を示す図である。
【図２】本発明による高速データ演算処理装置の構成を
示す図である。
示す図である。
【図３】演算回数カウンタ３０の内部構成を示す図であ
る。
る。
【図４】本発明による高速データ演算処理装置において
実施されるプログラムの一例を示す図である。
実施されるプログラムの一例を示す図である。
１０ プログラムコントローラ ２０ 演算回路 ３０ 演算回数カウンタ
Claims (2)
- 【請求項１】 演算実行命令に応じた演算処理を入力デ
ータに施す演算手段と、転送命令に応じて現カウント値
を１だけカウントダウン又はカウントアップする演算回
数カウンタと、 前記演算実行命令と前記転送命令とを並列に実行する制
御手段と、を有することを特徴とする高速データ演算処
理装置。 - 【請求項２】 前記制御手段は、前記転送命令の実行に
おいて前記演算回数カウンタに割り当てられたアドレス
と同一のアドレス信号を生成する手段と、 前記アドレス信号の発生に同期して書込信号を出力する
手段とを有し、 前記演算回数カウンタは、前記制御手段から前記演算回
数カウンタに割り当てられたアドレスと同一のアドレス
信号が供給された場合にイネーブル信号を発生するアド
レスデコーダと、 前記イネーブル信号が発生している間に前記書込信号が
供給された場合に現カウント値を１だけカウントダウン
又はカウントアップするカウンタとを有することを特徴
とする請求項１記載の高速データ演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32841396A JP3145044B2 (ja) | 1996-12-09 | 1996-12-09 | 高速データ演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32841396A JP3145044B2 (ja) | 1996-12-09 | 1996-12-09 | 高速データ演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10171654A true JPH10171654A (ja) | 1998-06-26 |
| JP3145044B2 JP3145044B2 (ja) | 2001-03-12 |
Family
ID=18209993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32841396A Expired - Fee Related JP3145044B2 (ja) | 1996-12-09 | 1996-12-09 | 高速データ演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3145044B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8590765B2 (en) | 2010-02-26 | 2013-11-26 | Panasonic Corporation | Soldering apparatus |
| GB2483265B (en) * | 2010-09-01 | 2018-03-28 | Pillarhouse Int Ltd | Soldering nozzle |
| KR101881105B1 (ko) * | 2016-10-12 | 2018-07-24 | 최병찬 | 노즐 |
-
1996
- 1996-12-09 JP JP32841396A patent/JP3145044B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3145044B2 (ja) | 2001-03-12 |
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