JPH10125881A - 張り合わせｓｏｉ基板、その作製方法及びそれに形成されたｍｏｓトランジスター - Google Patents
張り合わせｓｏｉ基板、その作製方法及びそれに形成されたｍｏｓトランジスターInfo
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- JPH10125881A JPH10125881A JP8275905A JP27590596A JPH10125881A JP H10125881 A JPH10125881 A JP H10125881A JP 8275905 A JP8275905 A JP 8275905A JP 27590596 A JP27590596 A JP 27590596A JP H10125881 A JPH10125881 A JP H10125881A
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Abstract
(57)【要約】
【課題】 ＭＯＳトランジスターのショートチャネル効
果を抑制することが可能な張り合わせＳＯＩ基板、その
作製方法及びそれに形成されたＭＯＳトランジスターを
提供する。 【解決手段】 第１のＳｉウエハー101 の表面上に第１
のシリコン酸化膜102 を形成し、この酸化膜102 の上に
裏面ゲート電極103 を形成し、裏面ゲート電極103 及び
酸化膜102 の上に第２のシリコン酸化膜106 を形成し、
酸化膜106 を平坦化した後、ウエハー101 に酸化膜106、
102 及び電極103 を通してにSmart Cut 法おけるイオン
注入を行うことにより、ウエハー101 における一定の深
さにイオン注入のピークレンジを形成し、酸化膜106 の
表面に第２のＳｉウエハー107 を張り合わせ、上記Ｓｉ
ウエハー101 を上記イオン注入のピークレンジの部分で
切断する。
果を抑制することが可能な張り合わせＳＯＩ基板、その
作製方法及びそれに形成されたＭＯＳトランジスターを
提供する。 【解決手段】 第１のＳｉウエハー101 の表面上に第１
のシリコン酸化膜102 を形成し、この酸化膜102 の上に
裏面ゲート電極103 を形成し、裏面ゲート電極103 及び
酸化膜102 の上に第２のシリコン酸化膜106 を形成し、
酸化膜106 を平坦化した後、ウエハー101 に酸化膜106、
102 及び電極103 を通してにSmart Cut 法おけるイオン
注入を行うことにより、ウエハー101 における一定の深
さにイオン注入のピークレンジを形成し、酸化膜106 の
表面に第２のＳｉウエハー107 を張り合わせ、上記Ｓｉ
ウエハー101 を上記イオン注入のピークレンジの部分で
切断する。
Description
【０００１】
【発明の属する技術分野】この発明は、張り合わせＳＯ
Ｉ基板に係わり、特に、熱酸化法以外の方法により埋め
込み酸化膜を形成しても、ＳＯＩ層の厚さを均一にで
き、またＳＯＩ基板に様々な素子を埋め込むことにより
高集積化を実現でき、さらにＭＯＳトランジスターのシ
ョートチャネル効果を抑制することが可能な張り合わせ
ＳＯＩ基板、その作製方法及びそれに形成されたＭＯＳ
トランジスターに関する。
Ｉ基板に係わり、特に、熱酸化法以外の方法により埋め
込み酸化膜を形成しても、ＳＯＩ層の厚さを均一にで
き、またＳＯＩ基板に様々な素子を埋め込むことにより
高集積化を実現でき、さらにＭＯＳトランジスターのシ
ョートチャネル効果を抑制することが可能な張り合わせ
ＳＯＩ基板、その作製方法及びそれに形成されたＭＯＳ
トランジスターに関する。
【０００２】
【従来の技術】酸化膜のような絶縁膜上の単結晶シリコ
ン(Silicon on Insulator : SOI)層に形成されたＭＯＳ
トランジスターは、通常のＭＯＳトランジスターに比べ
て優れた耐放射線特性及びラッチアップ特性を有すると
ともに、ショートチャネル効果の抑制にも優れている。
特に、ウエハー張り合わせ技術を適用したＳＯＩ基板の
作製方法は、一般に極めて欠陥の少ないＳＯＩ層が得ら
れることから、近年最も注目される技術の一つになって
いる。
ン(Silicon on Insulator : SOI)層に形成されたＭＯＳ
トランジスターは、通常のＭＯＳトランジスターに比べ
て優れた耐放射線特性及びラッチアップ特性を有すると
ともに、ショートチャネル効果の抑制にも優れている。
特に、ウエハー張り合わせ技術を適用したＳＯＩ基板の
作製方法は、一般に極めて欠陥の少ないＳＯＩ層が得ら
れることから、近年最も注目される技術の一つになって
いる。
【０００３】上記ウエハー張り合わせ技術を用いてＳＯ
Ｉ基板を作製する方法の一つとして、最近、Smart Cut
Technology (Smart Cut Process)と称するものがフラン
スのSOITEC社において商業化されている。
Ｉ基板を作製する方法の一つとして、最近、Smart Cut
Technology (Smart Cut Process)と称するものがフラン
スのSOITEC社において商業化されている。
【０００４】以下、図面を参照して上記 Smart Cut Pro
cessについて説明する。図１１（ａ）〜図１１（ｄ）
は、従来の張り合わせＳＯＩ基板の作製方法（Smart Cu
t Process ）を示す断面図である。先ず、図１１（ａ）
に示すように、第１のＳｉウエハー1101の上には厚さが
例えば４００ｎｍの酸化膜層1102が熱酸化法により形成
される。
cessについて説明する。図１１（ａ）〜図１１（ｄ）
は、従来の張り合わせＳＯＩ基板の作製方法（Smart Cu
t Process ）を示す断面図である。先ず、図１１（ａ）
に示すように、第１のＳｉウエハー1101の上には厚さが
例えば４００ｎｍの酸化膜層1102が熱酸化法により形成
される。
【０００５】次に、図１１（ｂ）に示すように、第１の
Ｓｉウエハー1101には酸化膜層602を通して例えば水素
イオン1109が２×１０16／ｃｍ2 〜５×１０16／ｃｍ2
程度のドーズ量でイオン注入が行われる。この際のイオ
ン注入エネルギーは該イオン注入のピークレンジ（Ｒ
ｐ）1103が第１のＳｉウエハー1101中に存するように設
定され、具体的にはＲｐは酸化膜層1102と第１のＳｉウ
エハー1101との境界面から２５０ｎｍ程度の深さに設定
される。
Ｓｉウエハー1101には酸化膜層602を通して例えば水素
イオン1109が２×１０16／ｃｍ2 〜５×１０16／ｃｍ2
程度のドーズ量でイオン注入が行われる。この際のイオ
ン注入エネルギーは該イオン注入のピークレンジ（Ｒ
ｐ）1103が第１のＳｉウエハー1101中に存するように設
定され、具体的にはＲｐは酸化膜層1102と第１のＳｉウ
エハー1101との境界面から２５０ｎｍ程度の深さに設定
される。
【０００６】次に、上記酸化膜層1102の表面が洗浄され
た後、図１１（ｃ）に示すように、酸化膜層1102の表面
と第２のＳｉウエハー1104の表面とが張り合わされる。
この張り合わせは室温にて行われる。
た後、図１１（ｃ）に示すように、酸化膜層1102の表面
と第２のＳｉウエハー1104の表面とが張り合わされる。
この張り合わせは室温にて行われる。
【０００７】この後、上記張り合わされた第１、第２の
ウエハー1101、1104 は、図示せぬ拡散炉に入れられ、こ
の拡散炉によって４００℃〜５００℃程度の低温でアニ
ールされる。この際に、第１のウエハー1101は上記イオ
ン注入のピークレンジ（Ｒｐ）1103において切断され
る。これにより、図１１（ｄ）に示すように、第２のウ
エハー1104の上には酸化膜層（絶縁膜）1102を介して厚
さが２５０ｎｍ程度のＳＯＩ層（単結晶シリコン層）11
05が形成される。この結果、張り合わせＳＯＩ基板1110
が形成される。
ウエハー1101、1104 は、図示せぬ拡散炉に入れられ、こ
の拡散炉によって４００℃〜５００℃程度の低温でアニ
ールされる。この際に、第１のウエハー1101は上記イオ
ン注入のピークレンジ（Ｒｐ）1103において切断され
る。これにより、図１１（ｄ）に示すように、第２のウ
エハー1104の上には酸化膜層（絶縁膜）1102を介して厚
さが２５０ｎｍ程度のＳＯＩ層（単結晶シリコン層）11
05が形成される。この結果、張り合わせＳＯＩ基板1110
が形成される。
【０００８】次に、上記ＳＯＩ層1105の表面を５０ｎｍ
程度研磨することにより、ＳＯＩ層1105の表面における
切断に伴うダメージが除去される。この後、この張り合
わせＳＯＩ基板1110は１１００℃の高温でアニールされ
る。これは、張り合わせＳＯＩ基板1110の張り合わせ強
度を強化するとともに、ＳＯＩ層1105の表面近傍におけ
る結晶欠陥を低減するための処理である。このようにし
て従来の張り合わせＳＯＩ基板が作製される。この方法
によれば、厚さのばらつきが±５ｎｍという極めて均一
性の高いＳＯＩ層1105をウエハーの全表面上に形成する
ことができる。
程度研磨することにより、ＳＯＩ層1105の表面における
切断に伴うダメージが除去される。この後、この張り合
わせＳＯＩ基板1110は１１００℃の高温でアニールされ
る。これは、張り合わせＳＯＩ基板1110の張り合わせ強
度を強化するとともに、ＳＯＩ層1105の表面近傍におけ
る結晶欠陥を低減するための処理である。このようにし
て従来の張り合わせＳＯＩ基板が作製される。この方法
によれば、厚さのばらつきが±５ｎｍという極めて均一
性の高いＳＯＩ層1105をウエハーの全表面上に形成する
ことができる。
【０００９】この後、上記張り合わせＳＯＩ基板におけ
るＳＯＩ層1105には図示せぬＭＯＳトランジスターが形
成される。
るＳＯＩ層1105には図示せぬＭＯＳトランジスターが形
成される。
【００１０】
【発明が解決しようとする課題】ところで、上記従来の
張り合わせＳＯＩ基板及びその作製方法（Smart Cut Pr
ocess)には、以下のような問題点がある。前述したよう
に、ＳＯＩ層に形成されたＭＯＳトランジスターはショ
ートチャネル効果の抑制にも優れているが、トランジス
ターの微細化がより進むにつれて、ＳＯＩ層に形成され
たＭＯＳトランジスターであってもショートチャネル効
果が生じる。つまり、ＭＯＳトランジスターのゲート長
が短くなることにより、ドレインからの電気力線がチャ
ネルが形成される部分のＳＯＩ層を通ってソースに達
し、その結果、リーク電流が増大してしまうという問題
が生じる。
張り合わせＳＯＩ基板及びその作製方法（Smart Cut Pr
ocess)には、以下のような問題点がある。前述したよう
に、ＳＯＩ層に形成されたＭＯＳトランジスターはショ
ートチャネル効果の抑制にも優れているが、トランジス
ターの微細化がより進むにつれて、ＳＯＩ層に形成され
たＭＯＳトランジスターであってもショートチャネル効
果が生じる。つまり、ＭＯＳトランジスターのゲート長
が短くなることにより、ドレインからの電気力線がチャ
ネルが形成される部分のＳＯＩ層を通ってソースに達
し、その結果、リーク電流が増大してしまうという問題
が生じる。
【００１１】上記の方法により作製された張り合わせＳ
ＯＩ基板におけるＳＯＩ層の厚さの均一性は、イオン注
入時にイオンが通過するところの埋め込み酸化膜厚の均
一性及びイオン注入自体のピークレンジ（Ｒｐ）の面内
均一性により定まる。このため、埋め込み酸化膜の形成
方法は膜厚均一性の優れたプロセスを用いる必要があ
り、具体的には、上記の従来の張り合わせＳＯＩ基板の
作製方法で用いられているように、熱酸化法に限定され
てしまう。しかし、例えば裏面ゲート電極のような埋込
素子を有する張り合わせＳＯＩ基板の作製方法では、上
記埋め込み酸化膜の大半を熱酸化法以外の方法であるＣ
ＶＤ（Chemical Vapor Deposition ）法により形成せざ
るをえず、ＣＶＤ法により形成すると、この埋め込み酸
化膜の膜厚が不均一になる。さらに、ＣＶＤ法により形
成された埋め込み酸化膜は平坦化に伴う研磨工程をも施
す必要がある場合があるため、この埋め込み酸化膜の膜
厚均一性は熱酸化膜に比較して５倍以上悪くなる。ま
た、ＳＯＩ基板に高集積化を実現するための様々な素子
を埋め込む構造とすると、この素子が形成される材質に
よっては、注入されるイオンの飛程が異なる場合もある
ため、このような場合はイオン注入自体のピークレンジ
（Ｒｐ）の面内均一性が悪化することとなる。したがっ
て、上記従来の張り合わせＳＯＩ基板の作製方法では、
ＳＯＩ基板に様々な素子を埋め込む構造としたり、また
埋め込み酸化膜をＣＶＤ法により形成すると、熱酸化法
により形成する場合のような膜厚均一性の優れたＳＯＩ
層を形成することができない。
ＯＩ基板におけるＳＯＩ層の厚さの均一性は、イオン注
入時にイオンが通過するところの埋め込み酸化膜厚の均
一性及びイオン注入自体のピークレンジ（Ｒｐ）の面内
均一性により定まる。このため、埋め込み酸化膜の形成
方法は膜厚均一性の優れたプロセスを用いる必要があ
り、具体的には、上記の従来の張り合わせＳＯＩ基板の
作製方法で用いられているように、熱酸化法に限定され
てしまう。しかし、例えば裏面ゲート電極のような埋込
素子を有する張り合わせＳＯＩ基板の作製方法では、上
記埋め込み酸化膜の大半を熱酸化法以外の方法であるＣ
ＶＤ（Chemical Vapor Deposition ）法により形成せざ
るをえず、ＣＶＤ法により形成すると、この埋め込み酸
化膜の膜厚が不均一になる。さらに、ＣＶＤ法により形
成された埋め込み酸化膜は平坦化に伴う研磨工程をも施
す必要がある場合があるため、この埋め込み酸化膜の膜
厚均一性は熱酸化膜に比較して５倍以上悪くなる。ま
た、ＳＯＩ基板に高集積化を実現するための様々な素子
を埋め込む構造とすると、この素子が形成される材質に
よっては、注入されるイオンの飛程が異なる場合もある
ため、このような場合はイオン注入自体のピークレンジ
（Ｒｐ）の面内均一性が悪化することとなる。したがっ
て、上記従来の張り合わせＳＯＩ基板の作製方法では、
ＳＯＩ基板に様々な素子を埋め込む構造としたり、また
埋め込み酸化膜をＣＶＤ法により形成すると、熱酸化法
により形成する場合のような膜厚均一性の優れたＳＯＩ
層を形成することができない。
【００１２】この発明は上記のような事情を考慮してな
されたものであり、その目的は、ＭＯＳトランジスター
のショートチャネル効果を抑制することが可能な張り合
わせＳＯＩ基板、その作製方法及びそれに形成されたＭ
ＯＳトランジスターを提供することにある。
されたものであり、その目的は、ＭＯＳトランジスター
のショートチャネル効果を抑制することが可能な張り合
わせＳＯＩ基板、その作製方法及びそれに形成されたＭ
ＯＳトランジスターを提供することにある。
【００１３】また、この発明の目的は、熱酸化法以外の
方法により埋め込み酸化膜を形成しても、ＳＯＩ層の厚
さを均一にできる張り合わせＳＯＩ基板の作製方法を提
供することにある。
方法により埋め込み酸化膜を形成しても、ＳＯＩ層の厚
さを均一にできる張り合わせＳＯＩ基板の作製方法を提
供することにある。
【００１４】また、この発明の目的は、ＳＯＩ層の厚さ
の均一性を損なうことなく、ＳＯＩ基板に様々な素子を
埋め込むことにより高集積化を実現した張り合わせＳＯ
Ｉ基板及びその作製方法を提供することにある。
の均一性を損なうことなく、ＳＯＩ基板に様々な素子を
埋め込むことにより高集積化を実現した張り合わせＳＯ
Ｉ基板及びその作製方法を提供することにある。
【００１５】
【課題を解決するための手段】この発明に係る張り合わ
せＳＯＩ基板の作製方法は、上記課題を解決するため、
Ｓｉウエハーの表面上に第１の絶縁膜を形成する工程
と、上記第１の絶縁膜の上に素子を形成する工程と、上
記素子及び上記第１の絶縁膜の上に第２の絶縁膜を形成
する工程と、上記第２の絶縁膜を平坦化する工程と、上
記Ｓｉウエハーに上記第１、第２の絶縁膜及び上記素子
を通してにSmart Cut 法おけるイオン注入を行うことに
より、該Ｓｉウエハーにおける一定の深さにイオン注入
のピークレンジを形成する工程と、上記第２の絶縁膜の
表面に半導体ウエハーを張り合わせる工程と、上記Ｓｉ
ウエハーを上記イオン注入のピークレンジの部分で切断
する工程と、を具備することを特徴とする。
せＳＯＩ基板の作製方法は、上記課題を解決するため、
Ｓｉウエハーの表面上に第１の絶縁膜を形成する工程
と、上記第１の絶縁膜の上に素子を形成する工程と、上
記素子及び上記第１の絶縁膜の上に第２の絶縁膜を形成
する工程と、上記第２の絶縁膜を平坦化する工程と、上
記Ｓｉウエハーに上記第１、第２の絶縁膜及び上記素子
を通してにSmart Cut 法おけるイオン注入を行うことに
より、該Ｓｉウエハーにおける一定の深さにイオン注入
のピークレンジを形成する工程と、上記第２の絶縁膜の
表面に半導体ウエハーを張り合わせる工程と、上記Ｓｉ
ウエハーを上記イオン注入のピークレンジの部分で切断
する工程と、を具備することを特徴とする。
【００１６】また、上記第２の絶縁膜を形成する工程に
おける該第２の絶縁膜をＣＶＤ法により形成することを
特徴とする。
おける該第２の絶縁膜をＣＶＤ法により形成することを
特徴とする。
【００１７】また、Ｓｉウエハーの表面にＳｉ以外の材
質から構成される研磨ストッパー層を形成することによ
り、該Ｓｉウエハーの表面に段差を設ける工程と、上記
研磨ストッパー層の相互間に素子を設ける工程と、上記
素子及び上記研磨ストッパー層の上に絶縁膜を設ける工
程と、上記絶縁膜を平坦化する工程と、上記Ｓｉウエハ
ーに上記絶縁膜及び上記研磨ストッパー層を通してSmar
t Cut 法におけるイオン注入を行うことにより、該Ｓｉ
ウエハー中に該イオン注入のピークレンジを形成する工
程と、上記絶縁膜の表面に半導体ウエハーを張り合わせ
る工程と、上記Ｓｉウエハーを上記イオン注入のピーク
レンジの部分で切断する工程と、上記Ｓｉウエハーの切
断後の表面を、上記研磨ストッパー層をストッパーとし
て研磨砥粒を含まないアルカリ系研磨液により化学的に
研磨する工程と、を具備することを特徴とする。
質から構成される研磨ストッパー層を形成することによ
り、該Ｓｉウエハーの表面に段差を設ける工程と、上記
研磨ストッパー層の相互間に素子を設ける工程と、上記
素子及び上記研磨ストッパー層の上に絶縁膜を設ける工
程と、上記絶縁膜を平坦化する工程と、上記Ｓｉウエハ
ーに上記絶縁膜及び上記研磨ストッパー層を通してSmar
t Cut 法におけるイオン注入を行うことにより、該Ｓｉ
ウエハー中に該イオン注入のピークレンジを形成する工
程と、上記絶縁膜の表面に半導体ウエハーを張り合わせ
る工程と、上記Ｓｉウエハーを上記イオン注入のピーク
レンジの部分で切断する工程と、上記Ｓｉウエハーの切
断後の表面を、上記研磨ストッパー層をストッパーとし
て研磨砥粒を含まないアルカリ系研磨液により化学的に
研磨する工程と、を具備することを特徴とする。
【００１８】また、Ｓｉウエハーの表面の一部をドライ
エッチング法でエッチング除去することにより、該Ｓｉ
ウエハーの表面に段差を設ける工程と、上記段差の部分
の上にＳｉ以外の材質から構成される研磨ストッパー層
を形成する工程と、上記研磨ストッパー層の相互間に素
子を設ける工程と、上記素子及び上記研磨ストッパー層
の上に絶縁膜を設ける工程と、上記絶縁膜を平坦化する
工程と、上記Ｓｉウエハーに上記絶縁膜及び上記研磨ス
トッパー層を通してSmart Cut 法におけるイオン注入を
行うことにより、該Ｓｉウエハー中に該イオン注入のピ
ークレンジを形成する工程と、上記絶縁膜の表面に半導
体ウエハーを張り合わせる工程と、上記Ｓｉウエハーを
上記イオン注入のピークレンジの部分で切断する工程
と、上記Ｓｉウエハーの切断後の表面を、上記研磨スト
ッパー層をストッパーとして研磨砥粒を含まないアルカ
リ系研磨液により化学的に研磨する工程と、を具備する
ことを特徴とする。
エッチング法でエッチング除去することにより、該Ｓｉ
ウエハーの表面に段差を設ける工程と、上記段差の部分
の上にＳｉ以外の材質から構成される研磨ストッパー層
を形成する工程と、上記研磨ストッパー層の相互間に素
子を設ける工程と、上記素子及び上記研磨ストッパー層
の上に絶縁膜を設ける工程と、上記絶縁膜を平坦化する
工程と、上記Ｓｉウエハーに上記絶縁膜及び上記研磨ス
トッパー層を通してSmart Cut 法におけるイオン注入を
行うことにより、該Ｓｉウエハー中に該イオン注入のピ
ークレンジを形成する工程と、上記絶縁膜の表面に半導
体ウエハーを張り合わせる工程と、上記Ｓｉウエハーを
上記イオン注入のピークレンジの部分で切断する工程
と、上記Ｓｉウエハーの切断後の表面を、上記研磨スト
ッパー層をストッパーとして研磨砥粒を含まないアルカ
リ系研磨液により化学的に研磨する工程と、を具備する
ことを特徴とする。
【００１９】また、上記平坦化する工程における平坦化
の手段としてＣＭＰ法を用いることを特徴とする。
の手段としてＣＭＰ法を用いることを特徴とする。
【００２０】また、上記素子が裏面ゲート電極、配線、
抵抗又はキャパシタであることを特徴とする。
抵抗又はキャパシタであることを特徴とする。
【００２１】また、上記化学的に研磨する工程によりＭ
ＯＳトランジスターの活性領域にのみ選択的にＳＯＩ層
を形成することを特徴とする。
ＯＳトランジスターの活性領域にのみ選択的にＳＯＩ層
を形成することを特徴とする。
【００２２】また、上記化学的に研磨する工程における
研磨選択比（但し、研磨選択比とはＲｓｉ／Ｒｓｏｉで
あり、Ｒｓｉとは研磨面の全面がシリコン基板である場
合の化学的研磨におけるシリコン基板の膜減り速度であ
り、Ｒｓｏｉとは研磨が研磨ストッパー層にまで達した
際に研磨ストッパー層間に残るＳＯＩ層の膜減り速度で
ある。）を３７とすることを特徴とする。
研磨選択比（但し、研磨選択比とはＲｓｉ／Ｒｓｏｉで
あり、Ｒｓｉとは研磨面の全面がシリコン基板である場
合の化学的研磨におけるシリコン基板の膜減り速度であ
り、Ｒｓｏｉとは研磨が研磨ストッパー層にまで達した
際に研磨ストッパー層間に残るＳＯＩ層の膜減り速度で
ある。）を３７とすることを特徴とする。
【００２３】この発明に係る張り合わせＳＯＩ基板は、
半導体基板と、上記半導体基板の表面上に張り合わされ
た絶縁膜と、上記絶縁膜に埋め込まれた素子と、上記絶
縁膜の上に形成されたＳＯＩ層と、を具備することを特
徴とする。
半導体基板と、上記半導体基板の表面上に張り合わされ
た絶縁膜と、上記絶縁膜に埋め込まれた素子と、上記絶
縁膜の上に形成されたＳＯＩ層と、を具備することを特
徴とする。
【００２４】また、上記素子が裏面ゲート電極、配線、
抵抗又はキャパシタであることを特徴とする。
抵抗又はキャパシタであることを特徴とする。
【００２５】この発明に係る張り合わせＳＯＩ基板に形
成されたＭＯＳトランジスターは、半導体基板と、上記
半導体基板の表面上に張り合わされた絶縁膜と、上記絶
縁膜に埋め込まれた裏面ゲート電極と、上記絶縁膜の上
に形成されたＳＯＩ層と、上記ＳＯＩ層の上にゲート絶
縁膜を介して形成された上記裏面ゲート電極の上方に位
置するゲート電極と、を具備することを特徴とする。
成されたＭＯＳトランジスターは、半導体基板と、上記
半導体基板の表面上に張り合わされた絶縁膜と、上記絶
縁膜に埋め込まれた裏面ゲート電極と、上記絶縁膜の上
に形成されたＳＯＩ層と、上記ＳＯＩ層の上にゲート絶
縁膜を介して形成された上記裏面ゲート電極の上方に位
置するゲート電極と、を具備することを特徴とする。
【００２６】上記張り合わせＳＯＩ基板、その作製方法
及びそれに形成されたＭＯＳトランジスターでは、ゲー
ト電極の下方に裏面ゲート電極を設け、この裏面ゲート
電極とゲート電極とによりチャネル形成領域を挟む構成
としている。したがって、ＭＯＳトランジスターを駆動
させた場合、ドレインからの電気力線が裏面ゲート電極
に終端されるため、従来のＭＯＳトランジスターのよう
にドレインからの電気力線がチャネルを通ってソースに
達することを抑制できる。この結果、リーク電流を抑制
することができる。このようにして、ＭＯＳトランジス
ターのショートチャネル効果を抑制することができ、そ
してＭＯＳトランジスターの特性ばらつきを抑制するこ
とができる。
及びそれに形成されたＭＯＳトランジスターでは、ゲー
ト電極の下方に裏面ゲート電極を設け、この裏面ゲート
電極とゲート電極とによりチャネル形成領域を挟む構成
としている。したがって、ＭＯＳトランジスターを駆動
させた場合、ドレインからの電気力線が裏面ゲート電極
に終端されるため、従来のＭＯＳトランジスターのよう
にドレインからの電気力線がチャネルを通ってソースに
達することを抑制できる。この結果、リーク電流を抑制
することができる。このようにして、ＭＯＳトランジス
ターのショートチャネル効果を抑制することができ、そ
してＭＯＳトランジスターの特性ばらつきを抑制するこ
とができる。
【００２７】上記張り合わせＳＯＩ基板の作製方法で
は、上記Ｓｉウエハーの切断後の表面を、上記研磨スト
ッパー層をストッパーとして研磨砥粒を含まないアルカ
リ系研磨液により化学的に研磨している。このため、研
磨後のＳＯＩ層の厚さのばらつきを縮小することができ
る。つまり、研磨ストッパー層及びＳｉウエハーの上に
平坦化された絶縁膜を形成した場合は、厳密にはこの絶
縁膜に膜厚ばらつきが生じており、さらに各種イオンの
酸化膜中での飛程とＳｉ中での飛程の僅かな差により、
Ｓｉウエハーの切断後のＳＯＩ層の厚さも不均一なもの
となるが、上記の化学的研磨を行えば、上記切断後のＳ
ＯＩ層の厚さのばらつきを縮小することができる。ま
た、上記化学的に研磨する工程における研磨選択比を３
７とすることにより、研磨後のＳＯＩ層の厚さのばらつ
きを１／３７に縮小することができる。
は、上記Ｓｉウエハーの切断後の表面を、上記研磨スト
ッパー層をストッパーとして研磨砥粒を含まないアルカ
リ系研磨液により化学的に研磨している。このため、研
磨後のＳＯＩ層の厚さのばらつきを縮小することができ
る。つまり、研磨ストッパー層及びＳｉウエハーの上に
平坦化された絶縁膜を形成した場合は、厳密にはこの絶
縁膜に膜厚ばらつきが生じており、さらに各種イオンの
酸化膜中での飛程とＳｉ中での飛程の僅かな差により、
Ｓｉウエハーの切断後のＳＯＩ層の厚さも不均一なもの
となるが、上記の化学的研磨を行えば、上記切断後のＳ
ＯＩ層の厚さのばらつきを縮小することができる。ま
た、上記化学的に研磨する工程における研磨選択比を３
７とすることにより、研磨後のＳＯＩ層の厚さのばらつ
きを１／３７に縮小することができる。
【００２８】また、上記張り合わせＳＯＩ基板及びその
作製方法では、上記絶縁膜にキャパシタ等の素子を埋め
込むことにより、張り合わせＳＯＩ基板を用いた半導体
装置を製造する場合に高集積化が実現でき、この場合に
おいてもＳＯＩ層の厚さの均一性を損なうことがない。
作製方法では、上記絶縁膜にキャパシタ等の素子を埋め
込むことにより、張り合わせＳＯＩ基板を用いた半導体
装置を製造する場合に高集積化が実現でき、この場合に
おいてもＳＯＩ層の厚さの均一性を損なうことがない。
【００２９】
【発明の実施の形態及び実施例】以下、図面を参照して
この発明を実施例により説明する。図１〜図６は、この
発明の第１の実施例による張り合わせＳＯＩ基板の作製
方法を示す断面図である。図７（ａ）は、ＭＯＳトラン
ジスターを示す平面図であって、このＭＯＳトランジス
ターは上記作製方法により作製された張り合わせＳＯＩ
基板に形成されたものであり、図７（ｂ）は、図７
（ａ）の７ａー７ａ線に沿った断面図である。
この発明を実施例により説明する。図１〜図６は、この
発明の第１の実施例による張り合わせＳＯＩ基板の作製
方法を示す断面図である。図７（ａ）は、ＭＯＳトラン
ジスターを示す平面図であって、このＭＯＳトランジス
ターは上記作製方法により作製された張り合わせＳＯＩ
基板に形成されたものであり、図７（ｂ）は、図７
（ａ）の７ａー７ａ線に沿った断面図である。
【００３０】先ず、図１に示すように、第１のＳｉウエ
ハー１０１の表面上には厚さが例えば５０ｎｍの第１の
シリコン酸化膜１０２が熱酸化法により形成される。
ハー１０１の表面上には厚さが例えば５０ｎｍの第１の
シリコン酸化膜１０２が熱酸化法により形成される。
【００３１】次に、図２に示すように、第１のシリコン
酸化膜１０２の上には、後述するＭＯＳトランジスター
のチャネル領域の上方に位置する裏面ゲート電極１０３
が形成される。この裏面ゲート電極１０３の形成は、例
えばＣＶＤ（Chemical VaporDeposition ）法による構
造物材料のデポジション、リソグラフィー技術及びドラ
イエッチング技術によるパターニングといった一連のプ
ロセスによって行われる。
酸化膜１０２の上には、後述するＭＯＳトランジスター
のチャネル領域の上方に位置する裏面ゲート電極１０３
が形成される。この裏面ゲート電極１０３の形成は、例
えばＣＶＤ（Chemical VaporDeposition ）法による構
造物材料のデポジション、リソグラフィー技術及びドラ
イエッチング技術によるパターニングといった一連のプ
ロセスによって行われる。
【００３２】具体的には、第１のシリコン酸化膜１０２
の上には例えば多結晶シリコン膜がＣＶＤ法により堆積
され、この多結晶シリコン膜の上にはチャネル領域の上
方に位置する図示せぬレジスト膜が形成される。このレ
ジスト膜をマスクとして上記多結晶シリコン膜をエッチ
ングすることにより、第１のシリコン酸化膜１０２の上
に多結晶シリコンからなる裏面電極103 が形成される。
そして、上記レジスト膜は除去される。
の上には例えば多結晶シリコン膜がＣＶＤ法により堆積
され、この多結晶シリコン膜の上にはチャネル領域の上
方に位置する図示せぬレジスト膜が形成される。このレ
ジスト膜をマスクとして上記多結晶シリコン膜をエッチ
ングすることにより、第１のシリコン酸化膜１０２の上
に多結晶シリコンからなる裏面電極103 が形成される。
そして、上記レジスト膜は除去される。
【００３３】この後、図３に示すように、裏面ゲート電
極１０３及び第１のシリコン酸化膜１０２の上には第２
のシリコン酸化膜１０６がＣＶＤ法により堆積される。
この後、このシリコン酸化膜１０６の表面はＣＭＰ（Ch
emical Mechanical Polishing ）などの手段で平坦化さ
れる。尚、このＣＭＰ平坦化法は多層ストッパーを用い
る技術であるから、ＣＭＰを用いる場合は裏面ゲート電
極１０３及び第１のシリコン酸化膜１０２の上に第２の
シリコン酸化膜１０６及びＢＰＳＧ膜等を積層した構造
とする必要があるが、これを用いれば、平坦化後のシリ
コン酸化膜１０６の膜厚ばらつきを±３０ｎｍ程度に抑
制することができる。よって、膜厚均一性の高いシリコ
ン酸化膜106 を形成することができる。
極１０３及び第１のシリコン酸化膜１０２の上には第２
のシリコン酸化膜１０６がＣＶＤ法により堆積される。
この後、このシリコン酸化膜１０６の表面はＣＭＰ（Ch
emical Mechanical Polishing ）などの手段で平坦化さ
れる。尚、このＣＭＰ平坦化法は多層ストッパーを用い
る技術であるから、ＣＭＰを用いる場合は裏面ゲート電
極１０３及び第１のシリコン酸化膜１０２の上に第２の
シリコン酸化膜１０６及びＢＰＳＧ膜等を積層した構造
とする必要があるが、これを用いれば、平坦化後のシリ
コン酸化膜１０６の膜厚ばらつきを±３０ｎｍ程度に抑
制することができる。よって、膜厚均一性の高いシリコ
ン酸化膜106 を形成することができる。
【００３４】次に、図４に示すように、第１のＳｉウエ
ハー１０１には第１、第２のシリコン酸化膜１０２、１
０６及び裏面ゲート電極１０３を通してSmart Cut 法に
おけるイオン注入が行われる。この際のイオン注入は、
例えば水素イオン１０９が２×１０16／ｃｍ2 〜５×１
０16／ｃｍ2 程度のドーズ量（これは半導体プロセスに
おけるソース／ドレイン領域形成時のドーズ量の１０倍
程度）で行われる。また、イオン注入エネルギーは該イ
オン注入のピークレンジが第１のＳｉウエハー１０１中
に存するように設定され、具体的にはピークレンジは、
第１のシリコン酸化膜１０２と第１のＳｉウエハー１０
１との境界面から例えば２５０ｎｍ程度の深さに設定さ
れる。尚、酸化膜中及びＳｉ中における各種イオン注入
の飛程はほぼ等しいため、上記ピークレンジ（Ｒｐ２）
１０５は場所によらずＳｉウエハー１０１中の表面から
ほぼ一定の深さになる。
ハー１０１には第１、第２のシリコン酸化膜１０２、１
０６及び裏面ゲート電極１０３を通してSmart Cut 法に
おけるイオン注入が行われる。この際のイオン注入は、
例えば水素イオン１０９が２×１０16／ｃｍ2 〜５×１
０16／ｃｍ2 程度のドーズ量（これは半導体プロセスに
おけるソース／ドレイン領域形成時のドーズ量の１０倍
程度）で行われる。また、イオン注入エネルギーは該イ
オン注入のピークレンジが第１のＳｉウエハー１０１中
に存するように設定され、具体的にはピークレンジは、
第１のシリコン酸化膜１０２と第１のＳｉウエハー１０
１との境界面から例えば２５０ｎｍ程度の深さに設定さ
れる。尚、酸化膜中及びＳｉ中における各種イオン注入
の飛程はほぼ等しいため、上記ピークレンジ（Ｒｐ２）
１０５は場所によらずＳｉウエハー１０１中の表面から
ほぼ一定の深さになる。
【００３５】この後、図５に示すように、第２のＳｉ酸
化膜１０６の表面の粗さ及び表面に付着した塵等がＣＭ
Ｐなどの手段を施すことにより除去される。次に、第２
のＳｉウエハー１０７を準備し、第２のシリコン酸化膜
１０６の表面と第２のＳｉウエハー１０７の表面とが張
り合わされる。この張り合わせは室温にて行われる。
化膜１０６の表面の粗さ及び表面に付着した塵等がＣＭ
Ｐなどの手段を施すことにより除去される。次に、第２
のＳｉウエハー１０７を準備し、第２のシリコン酸化膜
１０６の表面と第２のＳｉウエハー１０７の表面とが張
り合わされる。この張り合わせは室温にて行われる。
【００３６】この後、上記張り合わされた第１、第２の
Ｓｉウエハー１０１、１０７は、図示せぬ拡散炉に入れ
られ、この拡散炉によって４００℃〜５００℃程度の低
温でアニールされる。この際に、第１のＳｉウエハー１
０１は上記イオン注入のピークレンジ（Ｒｐ２）１０５
において切断される。これにより、図６に示すように、
第２のＳｉウエハー１０７の上には第１、第２のシリコ
ン酸化膜１０２、１０６を介してＳＯＩ層（単結晶シリ
コン層）１０８が形成される。このようにしてＭＯＳト
ランジスターのチャネルを含む領域の下部に裏面ゲート
電極１０３が埋め込まれたＳＯＩ基板１２０が得られ
る。
Ｓｉウエハー１０１、１０７は、図示せぬ拡散炉に入れ
られ、この拡散炉によって４００℃〜５００℃程度の低
温でアニールされる。この際に、第１のＳｉウエハー１
０１は上記イオン注入のピークレンジ（Ｒｐ２）１０５
において切断される。これにより、図６に示すように、
第２のＳｉウエハー１０７の上には第１、第２のシリコ
ン酸化膜１０２、１０６を介してＳＯＩ層（単結晶シリ
コン層）１０８が形成される。このようにしてＭＯＳト
ランジスターのチャネルを含む領域の下部に裏面ゲート
電極１０３が埋め込まれたＳＯＩ基板１２０が得られ
る。
【００３７】次に、上記ＳＯＩ層１０８の表面を５０ｎ
ｍ程度研磨することにより、ＳＯＩ層１０８の表面にお
ける切断に伴うダメージが除去される。この後、この張
り合わせＳＯＩ基板１２０は１１００℃の高温でアニー
ルされる。これは、張り合わせＳＯＩ基板１２０の張り
合わせ強度を強化するとともに、ＳＯＩ層１０８の表面
近傍における結晶欠陥を低減するための処理である。
ｍ程度研磨することにより、ＳＯＩ層１０８の表面にお
ける切断に伴うダメージが除去される。この後、この張
り合わせＳＯＩ基板１２０は１１００℃の高温でアニー
ルされる。これは、張り合わせＳＯＩ基板１２０の張り
合わせ強度を強化するとともに、ＳＯＩ層１０８の表面
近傍における結晶欠陥を低減するための処理である。
【００３８】この後、図７（ａ）に示すように、ＳＯＩ
層１０８の表面上におけるＭＯＳＦＥＴ活性領域７０１
以外の部分には素子分離領域（素子分離酸化膜）７０２
が設けられる。
層１０８の表面上におけるＭＯＳＦＥＴ活性領域７０１
以外の部分には素子分離領域（素子分離酸化膜）７０２
が設けられる。
【００３９】次に、上記ＭＯＳＦＥＴ活性領域７０１に
おいて、図７（ｂ）に示すように、裏面ゲート電極１０
３の上方に位置するＳＯＩ層１０８の上には図示せぬゲ
ート絶縁膜を介してゲート電極７０３が形成される。こ
の後、このゲート電極７０２の両側に位置するＳＯＩ層
１０８には図示せぬソース／ドレイン領域の拡散層が形
成される。
おいて、図７（ｂ）に示すように、裏面ゲート電極１０
３の上方に位置するＳＯＩ層１０８の上には図示せぬゲ
ート絶縁膜を介してゲート電極７０３が形成される。こ
の後、このゲート電極７０２の両側に位置するＳＯＩ層
１０８には図示せぬソース／ドレイン領域の拡散層が形
成される。
【００４０】上記裏面ゲート電極１０３は図示せぬ配線
層に電気的に接続される。この配線層は、裏面ゲート電
極１０３の電位を制御するためのものであり、通常、ｎ
ＭＯＳトランジスターに対してはグランド（接地電位）
に接続され、ｐＭＯＳトランジスターに対しては電源に
接続される。
層に電気的に接続される。この配線層は、裏面ゲート電
極１０３の電位を制御するためのものであり、通常、ｎ
ＭＯＳトランジスターに対してはグランド（接地電位）
に接続され、ｐＭＯＳトランジスターに対しては電源に
接続される。
【００４１】上記第１の実施例によれば、図７（ｂ）に
示すように、ゲート電極７０３の下方に裏面ゲート電極
１０３を設け、この裏面ゲート電極１０３とゲート電極
７０３とによりチャネル形成領域を挟み、この裏面ゲー
ト電極１０３を図示せぬ配線層と電気的に接続して接地
電位又は電源電位に固定する構成としている。したがっ
て、ＭＯＳトランジスターを駆動させた場合、ドレイン
からの電気力線が固定された電位を有する裏面ゲート電
極１０３に終端されるため、従来のＭＯＳトランジスタ
ーのようにドレインからの電気力線がチャネルを通って
ソースに達することを抑制できる。この結果、リーク電
流を抑制することができる。このようにして、ＭＯＳト
ランジスターのショートチャネル効果を抑制することが
でき、そしてＭＯＳトランジスターの特性ばらつきを抑
制することができる。尚、このリーク電流の抑制という
効果は、裏面ゲート電極１０３とＳＯＩ層１０８との間
の酸化膜（第１のシリコン酸化膜１０２）の膜厚が薄い
ほど、あるいはＭＯＳトランジスターのチャネルが形成
される領域のＳＯＩ層１０８の厚さが薄いほど大きい。
示すように、ゲート電極７０３の下方に裏面ゲート電極
１０３を設け、この裏面ゲート電極１０３とゲート電極
７０３とによりチャネル形成領域を挟み、この裏面ゲー
ト電極１０３を図示せぬ配線層と電気的に接続して接地
電位又は電源電位に固定する構成としている。したがっ
て、ＭＯＳトランジスターを駆動させた場合、ドレイン
からの電気力線が固定された電位を有する裏面ゲート電
極１０３に終端されるため、従来のＭＯＳトランジスタ
ーのようにドレインからの電気力線がチャネルを通って
ソースに達することを抑制できる。この結果、リーク電
流を抑制することができる。このようにして、ＭＯＳト
ランジスターのショートチャネル効果を抑制することが
でき、そしてＭＯＳトランジスターの特性ばらつきを抑
制することができる。尚、このリーク電流の抑制という
効果は、裏面ゲート電極１０３とＳＯＩ層１０８との間
の酸化膜（第１のシリコン酸化膜１０２）の膜厚が薄い
ほど、あるいはＭＯＳトランジスターのチャネルが形成
される領域のＳＯＩ層１０８の厚さが薄いほど大きい。
【００４２】尚、上記第１の実施例では、ＭＯＳトラン
ジスターの下部に裏面ゲート電極１０３を埋め込んでい
るが、ＭＯＳトランジスターの下部に裏面ゲート電極１
０３とともに又は裏面ゲート電極１０３の他に配線、抵
抗、キャパシター等の素子を埋め込むことも可能であ
る。これにより、張り合わせＳＯＩ基板を用いた半導体
装置を製造する場合に高集積化が実現できる。
ジスターの下部に裏面ゲート電極１０３を埋め込んでい
るが、ＭＯＳトランジスターの下部に裏面ゲート電極１
０３とともに又は裏面ゲート電極１０３の他に配線、抵
抗、キャパシター等の素子を埋め込むことも可能であ
る。これにより、張り合わせＳＯＩ基板を用いた半導体
装置を製造する場合に高集積化が実現できる。
【００４３】図８〜図１３は、この発明の第２の実施例
による張り合わせＳＯＩ基板の作製方法を示す断面図で
ある。図１３（ａ）、（ｂ）は、上記作製方法における
ＳＯＩ層の化学的研磨による平坦化工程を示す断面図で
あり、図１３（ａ）は、図１２に示す張り合わせＳＯＩ
基板の作製工程におけるＳＯＩ層の厚さの状態をより正
確に表現したものである。
による張り合わせＳＯＩ基板の作製方法を示す断面図で
ある。図１３（ａ）、（ｂ）は、上記作製方法における
ＳＯＩ層の化学的研磨による平坦化工程を示す断面図で
あり、図１３（ａ）は、図１２に示す張り合わせＳＯＩ
基板の作製工程におけるＳＯＩ層の厚さの状態をより正
確に表現したものである。
【００４４】先ず、図８に示すように、第１のＳｉウエ
ハー（Ｓｉ基板）８０１の表面におけるＭＯＳＦＥＴ活
性領域８０３には、例えば窒化Ｓｉ膜を含む図示せぬ熱
酸化マスク層がリソグラフィー技術等を用いて選択的に
形成される。この後、上記熱酸化マスク層をマスクとし
て酸化膜を選択的に成長させることにより、第１のＳｉ
ウエハー８０１の表面における素子分離領域にはＳｉ以
外の材質から構成される研磨ストッパー層として例えば
ＬＯＣＯＳ酸化膜８０２が形成される。この際、このＬ
ＯＣＯＳ酸化膜８０２の約４５％はＳｉ基板８０１の内
部方向に形成されるので、ＬＯＣＯＳ酸化膜８０２下部
とＭＯＳＦＥＴ活性領域８０３表面との間には段差８０
４が形成される。この後、上記熱酸化マスク層がウエッ
トエッチングを含む各種エッチング技術を用いて除去さ
れる。
ハー（Ｓｉ基板）８０１の表面におけるＭＯＳＦＥＴ活
性領域８０３には、例えば窒化Ｓｉ膜を含む図示せぬ熱
酸化マスク層がリソグラフィー技術等を用いて選択的に
形成される。この後、上記熱酸化マスク層をマスクとし
て酸化膜を選択的に成長させることにより、第１のＳｉ
ウエハー８０１の表面における素子分離領域にはＳｉ以
外の材質から構成される研磨ストッパー層として例えば
ＬＯＣＯＳ酸化膜８０２が形成される。この際、このＬ
ＯＣＯＳ酸化膜８０２の約４５％はＳｉ基板８０１の内
部方向に形成されるので、ＬＯＣＯＳ酸化膜８０２下部
とＭＯＳＦＥＴ活性領域８０３表面との間には段差８０
４が形成される。この後、上記熱酸化マスク層がウエッ
トエッチングを含む各種エッチング技術を用いて除去さ
れる。
【００４５】また、図には示していないが、上記研磨ス
トッパー層（ＬＯＣＯＳ酸化膜）８０２はエッチング法
（例えば、ドライエッチング法）によっても形成するこ
とが可能である。エッチング法の場合は、まず、第１の
Ｓｉウエハー８０１の表面におけるＭＯＳトランジスタ
ー活性領域８０３にリソグラフィー技術によってレジス
ト膜が被覆される。この後、このレジスト膜をマスクと
して例えばＣｌ2 ／Ｏ2 系のガスによるＲＩＥ（Reacti
ve Ion Etching）を所定の時間行うことにうより、素子
分離領域のウエハー８０１表面がエッチング除去され
る。これにより、ウエハー８０１表面には段差８０４が
形成される。尚、上記所定の時間はエッチングレートか
ら所望の段差を得るための時間を逆算すればよい。そし
て、段差８０４の部分の上には、Ｓｉ以外の材質から構
成される研磨ストッパー層として例えばシリコン酸化膜
が形成される。
トッパー層（ＬＯＣＯＳ酸化膜）８０２はエッチング法
（例えば、ドライエッチング法）によっても形成するこ
とが可能である。エッチング法の場合は、まず、第１の
Ｓｉウエハー８０１の表面におけるＭＯＳトランジスタ
ー活性領域８０３にリソグラフィー技術によってレジス
ト膜が被覆される。この後、このレジスト膜をマスクと
して例えばＣｌ2 ／Ｏ2 系のガスによるＲＩＥ（Reacti
ve Ion Etching）を所定の時間行うことにうより、素子
分離領域のウエハー８０１表面がエッチング除去され
る。これにより、ウエハー８０１表面には段差８０４が
形成される。尚、上記所定の時間はエッチングレートか
ら所望の段差を得るための時間を逆算すればよい。そし
て、段差８０４の部分の上には、Ｓｉ以外の材質から構
成される研磨ストッパー層として例えばシリコン酸化膜
が形成される。
【００４６】次に、図９に示すように、第１のＳｉウエ
ハー８０１及びＬＯＣＯＳ酸化膜８０２の上には熱酸化
法により１００ｎｍ程度の図示せぬ酸化膜が形成され、
ＭＯＳＦＥＴ活性領域８０３の上方に位置する該酸化膜
の上にはリソグラフィー技術等を用いて例えば多結晶シ
リコン層からなる裏面ゲート電極８０５が形成される。
ハー８０１及びＬＯＣＯＳ酸化膜８０２の上には熱酸化
法により１００ｎｍ程度の図示せぬ酸化膜が形成され、
ＭＯＳＦＥＴ活性領域８０３の上方に位置する該酸化膜
の上にはリソグラフィー技術等を用いて例えば多結晶シ
リコン層からなる裏面ゲート電極８０５が形成される。
【００４７】この後、裏面ゲート電極８０５及びＬＯＣ
ＯＳ酸化膜８０２の上には厚さが４００ｎｍ程度のシリ
コン酸化膜８０６がＣＶＤ法により形成される。
ＯＳ酸化膜８０２の上には厚さが４００ｎｍ程度のシリ
コン酸化膜８０６がＣＶＤ法により形成される。
【００４８】この後、上記シリコン酸化膜８０６の表面
が平坦化される。尚、この平坦化は、任意の方法で行わ
れるが、特殊なＣＭＰ（Chemical Mechanical Polishin
g ）平坦化法を用いることも可能であり、これを用いれ
ばＭＯＳＦＥＴ活性領域８０３上における平坦化後のシ
リコン酸化膜８０６の膜厚ばらつきを±３０ｎｍ程度に
抑制することができる。
が平坦化される。尚、この平坦化は、任意の方法で行わ
れるが、特殊なＣＭＰ（Chemical Mechanical Polishin
g ）平坦化法を用いることも可能であり、これを用いれ
ばＭＯＳＦＥＴ活性領域８０３上における平坦化後のシ
リコン酸化膜８０６の膜厚ばらつきを±３０ｎｍ程度に
抑制することができる。
【００４９】次に、図１０に示すように、第１のＳｉウ
エハー８０１には平坦化されたシリコン酸化膜８０６の
表面からSmart Cut 法におけるイオン注入８０９が行わ
れる。この際のイオン注入エネルギーは、該イオン注入
のピークレンジ（Ｒｐ）８０７が第１のＳｉウエハー８
０１中に存するように設定され、具体的には、Ｒｐはシ
リコン酸化膜８０６と第１のＳｉウエハー８０１の境界
面から２５０ｎｍ程度の深さに設定される。尚、酸化膜
中及びＳｉ中における各種イオンの飛程はほぼ等しいた
め、上記ピークレンジ（Ｒｐ）２０６は場所によらずＳ
ｉウエハー８０１中の表面からほぼ一定の深さになる
が、ＣＶＤ法により形成されたシリコン酸化膜８０６の
膜厚は従来のような熱酸化法によるものより不均一とな
るため、従来の張り合わせＳＯＩ基板の作製方法の場合
より大きなＲｐのばらつきを生ずる。
エハー８０１には平坦化されたシリコン酸化膜８０６の
表面からSmart Cut 法におけるイオン注入８０９が行わ
れる。この際のイオン注入エネルギーは、該イオン注入
のピークレンジ（Ｒｐ）８０７が第１のＳｉウエハー８
０１中に存するように設定され、具体的には、Ｒｐはシ
リコン酸化膜８０６と第１のＳｉウエハー８０１の境界
面から２５０ｎｍ程度の深さに設定される。尚、酸化膜
中及びＳｉ中における各種イオンの飛程はほぼ等しいた
め、上記ピークレンジ（Ｒｐ）２０６は場所によらずＳ
ｉウエハー８０１中の表面からほぼ一定の深さになる
が、ＣＶＤ法により形成されたシリコン酸化膜８０６の
膜厚は従来のような熱酸化法によるものより不均一とな
るため、従来の張り合わせＳＯＩ基板の作製方法の場合
より大きなＲｐのばらつきを生ずる。
【００５０】この後、上記シリコン酸化膜８０６の表面
が洗浄された後、第２のＳｉウエハー８０８を準備し、
図１１に示すように、シリコン酸化膜８０６の表面と第
２のＳｉウエハー８０８の表面とが張り合わされる。こ
の張り合わせは室温にて行われる。
が洗浄された後、第２のＳｉウエハー８０８を準備し、
図１１に示すように、シリコン酸化膜８０６の表面と第
２のＳｉウエハー８０８の表面とが張り合わされる。こ
の張り合わせは室温にて行われる。
【００５１】次に、上記張り合わされた第１、第２のＳ
ｉウエハー８０１、８０８は４００℃〜５００℃程度の
低温でアニールされる。この際に、第１のＳｉウエハー
８０１は上記イオン注入のピークレンジ（Ｒｐ）８０７
において切断される。これにより、図１２に示すよう
に、第２のＳｉウエハー８０８の上には裏面ゲート電極
８０５、シリコン酸化膜８０６及びＬＯＣＯＳ酸化膜８
０２を介してＳＯＩ層（単結晶シリコン層）８１１が形
成される。この結果、ＳＯＩ基板８２０が得られる。
ｉウエハー８０１、８０８は４００℃〜５００℃程度の
低温でアニールされる。この際に、第１のＳｉウエハー
８０１は上記イオン注入のピークレンジ（Ｒｐ）８０７
において切断される。これにより、図１２に示すよう
に、第２のＳｉウエハー８０８の上には裏面ゲート電極
８０５、シリコン酸化膜８０６及びＬＯＣＯＳ酸化膜８
０２を介してＳＯＩ層（単結晶シリコン層）８１１が形
成される。この結果、ＳＯＩ基板８２０が得られる。
【００５２】このようにして得られたＳＯＩ基板８２０
におけるＳＯＩ層８１１の厚さの状態をより仔細に記述
したのが図１３（ａ）である。図１３（ａ）によれば、
第１のＳｉウエハー８０１の切断面（Ｒｐ面）は一定で
はなく、ＳＯＩ層８１１の厚さにはあるばらつき（ΔＲ
ｐ）１３０４があることがわかる。上述したプロセスの
場合、ΔＲｐの最大の原因はシリコン酸化膜８０６の膜
厚ばらつき（膜厚の不均一性）であり、また、厳密には
各種イオンの酸化膜中での飛程とＳｉ中での飛程の僅か
な差もΔＲｐの原因となる。これらにより、ΔＲｐは場
所によって±５０ｎｍ程度となる。
におけるＳＯＩ層８１１の厚さの状態をより仔細に記述
したのが図１３（ａ）である。図１３（ａ）によれば、
第１のＳｉウエハー８０１の切断面（Ｒｐ面）は一定で
はなく、ＳＯＩ層８１１の厚さにはあるばらつき（ΔＲ
ｐ）１３０４があることがわかる。上述したプロセスの
場合、ΔＲｐの最大の原因はシリコン酸化膜８０６の膜
厚ばらつき（膜厚の不均一性）であり、また、厳密には
各種イオンの酸化膜中での飛程とＳｉ中での飛程の僅か
な差もΔＲｐの原因となる。これらにより、ΔＲｐは場
所によって±５０ｎｍ程度となる。
【００５３】この後、図１３（ｂ）に示すように、上記
切断後のＳＯＩ層８１１の表面は、研磨砥粒を含まない
アルカリ系研磨液による化学的研磨（以下、「選択研
磨」ともいう。）により研磨選択比３７の条件で研磨ス
トッパー層（ＬＯＣＯＳ酸化膜）８０２をストッパーと
して研磨される。これにより、研磨面の全域に研磨スト
ッパー層８０２の表面が露出され、この研磨ストッパー
層８０２の間にのみＳＯＩ層８１１が残る状態とされ
る。
切断後のＳＯＩ層８１１の表面は、研磨砥粒を含まない
アルカリ系研磨液による化学的研磨（以下、「選択研
磨」ともいう。）により研磨選択比３７の条件で研磨ス
トッパー層（ＬＯＣＯＳ酸化膜）８０２をストッパーと
して研磨される。これにより、研磨面の全域に研磨スト
ッパー層８０２の表面が露出され、この研磨ストッパー
層８０２の間にのみＳＯＩ層８１１が残る状態とされ
る。
【００５４】上記の選択研磨について以下に詳しく説明
する。エチレンジアミン水溶液やアンモニア水溶液のよ
うなアルカリ溶液からなる研磨液を用いて、上記切断後
のＳＯＩ層８１１の表面が化学的に研磨される。そし
て、この化学的研磨においては研磨圧力と研磨定磐の回
転数との設定が重要である。ここで、研磨圧力とは研磨
面にかかる圧力であり、研磨定磐の回転数とは張り合わ
せＳＯＩ基板８２０を支持する保持定磐と対向する状態
で配置される研磨定磐の回転数である。
する。エチレンジアミン水溶液やアンモニア水溶液のよ
うなアルカリ溶液からなる研磨液を用いて、上記切断後
のＳＯＩ層８１１の表面が化学的に研磨される。そし
て、この化学的研磨においては研磨圧力と研磨定磐の回
転数との設定が重要である。ここで、研磨圧力とは研磨
面にかかる圧力であり、研磨定磐の回転数とは張り合わ
せＳＯＩ基板８２０を支持する保持定磐と対向する状態
で配置される研磨定磐の回転数である。
【００５５】なお、上記研磨液には０．０００５％のエ
チレンジアミン溶液を用い、研磨液の流量を６０ｃｍ3
／ｍｉｎに設定し、２０℃の室温雰囲気で研磨を行うこ
ととする。また、保持定磐の回転数は研磨定磐の回転数
と等しくする。
チレンジアミン溶液を用い、研磨液の流量を６０ｃｍ3
／ｍｉｎに設定し、２０℃の室温雰囲気で研磨を行うこ
ととする。また、保持定磐の回転数は研磨定磐の回転数
と等しくする。
【００５６】図１４は、上記の条件で第１のＳｉウエハ
ー（シリコン基板）８０１の切断面を研磨した場合であ
って、研磨圧力ｗと研磨定磐の回転数ｒｏｔとの積を横
軸にして、上記ＳＯＩ層の膜減り速度Ｒｓｏｉに対する
シリコンの膜減り速度Ｒｓｉの比を縦軸にプロットした
グラフＦ5 を示すものである。ただし、シリコン基板の
膜減り速度Ｒｓｉとは、研磨面の全面がシリコン基板で
ある場合の化学的研磨におけるシリコン基板の膜減り速
度である。また、ＳＯＩ層の膜減り速度Ｒｓｏｉとは、
研磨が研磨ストッパー層８０２にまで達した際に研磨ス
トッパー層８０２間に残るＳＯＩ層８１１の膜減り速度
である。
ー（シリコン基板）８０１の切断面を研磨した場合であ
って、研磨圧力ｗと研磨定磐の回転数ｒｏｔとの積を横
軸にして、上記ＳＯＩ層の膜減り速度Ｒｓｏｉに対する
シリコンの膜減り速度Ｒｓｉの比を縦軸にプロットした
グラフＦ5 を示すものである。ただし、シリコン基板の
膜減り速度Ｒｓｉとは、研磨面の全面がシリコン基板で
ある場合の化学的研磨におけるシリコン基板の膜減り速
度である。また、ＳＯＩ層の膜減り速度Ｒｓｏｉとは、
研磨が研磨ストッパー層８０２にまで達した際に研磨ス
トッパー層８０２間に残るＳＯＩ層８１１の膜減り速度
である。
【００５７】ここで、研磨圧力ｗと研磨定磐の回転数ｒ
ｏｔとの積に対してシリコン基板の膜減り速度Ｒｓｉの
微分係数とＳＯＩ層の膜減り速度Ｒｓｏｉの微分係数と
がほぼ等しくなる値が選択研磨の最適値となる。したが
って、この最適値は、グラフＦ5 において極大値を示す
値となり、具体的には、ｗ×ｒｏｔ＝１３０００付近、
Ｒｓｉ／Ｒｓｏｉ＝３７になる。これが、上記の研磨選
択比（Ｒｓｉ／Ｒｓｏｉ）３７に相当し、選択研磨によ
りＳＯＩ層８１１を平坦化する場合の最適条件である。
ｏｔとの積に対してシリコン基板の膜減り速度Ｒｓｉの
微分係数とＳＯＩ層の膜減り速度Ｒｓｏｉの微分係数と
がほぼ等しくなる値が選択研磨の最適値となる。したが
って、この最適値は、グラフＦ5 において極大値を示す
値となり、具体的には、ｗ×ｒｏｔ＝１３０００付近、
Ｒｓｉ／Ｒｓｏｉ＝３７になる。これが、上記の研磨選
択比（Ｒｓｉ／Ｒｓｏｉ）３７に相当し、選択研磨によ
りＳＯＩ層８１１を平坦化する場合の最適条件である。
【００５８】この後、素子分離領域（研磨ストッパー層
としてのＬＯＣＯＳ酸化膜）８０２の相互間にのみ残さ
れたＳＯＩ層８１１（ＭＯＳＦＥＴ活性領域８０３）の
上には図示せぬゲート酸化膜を介して多結晶シリコンか
らなる図示せぬゲート電極が形成され、このゲート電極
は裏面ゲート電極８０５の上方に位置している。そし
て、ゲート電極の両側面下に位置するＳＯＩ層８１１に
は図示せぬソース／ドレイン領域の拡散層が形成され
る。この結果、ＭＯＳＦＥＴ活性領域８０３には図示せ
ぬＭＯＳトランジスターが形成される。
としてのＬＯＣＯＳ酸化膜）８０２の相互間にのみ残さ
れたＳＯＩ層８１１（ＭＯＳＦＥＴ活性領域８０３）の
上には図示せぬゲート酸化膜を介して多結晶シリコンか
らなる図示せぬゲート電極が形成され、このゲート電極
は裏面ゲート電極８０５の上方に位置している。そし
て、ゲート電極の両側面下に位置するＳＯＩ層８１１に
は図示せぬソース／ドレイン領域の拡散層が形成され
る。この結果、ＭＯＳＦＥＴ活性領域８０３には図示せ
ぬＭＯＳトランジスターが形成される。
【００５９】上記第２の実施例によれば、素子分離領域
のＳｉ以外の材質から構成される層（ＬＯＣＯＳ酸化
膜）を研磨ストッパー層８０２として研磨選択比３７の
条件で選択研磨を行うことにより、図１３（ａ）に示す
ＳＯＩ層８１１の厚さのばらつきΔＲｐを１／３７に縮
小できる。すなわち、図１３（ａ）に示すＳＯＩ層８１
１の厚さのばらつきΔＲｐが±５０ｎｍ程度ある場合に
おいは、研磨選択比３７の条件でＳＯＩ層８１１を研磨
すれば、図１３（ｂ）に示すように、選択研磨後のＳＯ
Ｉ層８１１の厚さのばらつきΔＴｓｏｉ（Ｔｓｏｉ.1と
Ｔｓｏｉ.2の差）を約±２ｎｍまで抑制することができ
る。
のＳｉ以外の材質から構成される層（ＬＯＣＯＳ酸化
膜）を研磨ストッパー層８０２として研磨選択比３７の
条件で選択研磨を行うことにより、図１３（ａ）に示す
ＳＯＩ層８１１の厚さのばらつきΔＲｐを１／３７に縮
小できる。すなわち、図１３（ａ）に示すＳＯＩ層８１
１の厚さのばらつきΔＲｐが±５０ｎｍ程度ある場合に
おいは、研磨選択比３７の条件でＳＯＩ層８１１を研磨
すれば、図１３（ｂ）に示すように、選択研磨後のＳＯ
Ｉ層８１１の厚さのばらつきΔＴｓｏｉ（Ｔｓｏｉ.1と
Ｔｓｏｉ.2の差）を約±２ｎｍまで抑制することができ
る。
【００６０】つまり、図９に示す工程において、ＬＯＣ
ＯＳ酸化膜８０２及び裏面ゲート電極８０５の上に熱酸
化法以外の方法、例えばＣＶＤ法によりシリコン酸化膜
８０６を形成し、このシリコン酸化膜８０６を平坦化し
ても、厳密には膜厚ばらつきが生じており、さらに各種
イオンの酸化膜中での飛程とＳｉ中での飛程の僅かな差
により、第１のＳｉウエハー８０１の切断後のＳＯＩ層
８１１の厚さも不均一なものとなるが、上記研磨選択比
３７の条件で選択研磨を行えば、上記切断後のＳＯＩ層
８１１の厚さのばらつきΔＲｐを１／３７に縮小できる
ということである。
ＯＳ酸化膜８０２及び裏面ゲート電極８０５の上に熱酸
化法以外の方法、例えばＣＶＤ法によりシリコン酸化膜
８０６を形成し、このシリコン酸化膜８０６を平坦化し
ても、厳密には膜厚ばらつきが生じており、さらに各種
イオンの酸化膜中での飛程とＳｉ中での飛程の僅かな差
により、第１のＳｉウエハー８０１の切断後のＳＯＩ層
８１１の厚さも不均一なものとなるが、上記研磨選択比
３７の条件で選択研磨を行えば、上記切断後のＳＯＩ層
８１１の厚さのばらつきΔＲｐを１／３７に縮小できる
ということである。
【００６１】尚、上記第２の実施例では、第１のＳｉウ
エハー２０１の表面に研磨ストッパー層（ＬＯＣＯＳ酸
化膜）２０２をＬＯＣＯＳ法により形成しているが、こ
の研磨ストッパー層の形成方法はＬＯＣＯＳ法に限定さ
れるものではなく、研磨ストッパー層を他の方法により
形成することも可能である。
エハー２０１の表面に研磨ストッパー層（ＬＯＣＯＳ酸
化膜）２０２をＬＯＣＯＳ法により形成しているが、こ
の研磨ストッパー層の形成方法はＬＯＣＯＳ法に限定さ
れるものではなく、研磨ストッパー層を他の方法により
形成することも可能である。
【００６２】また、図９に示すように、ＭＯＳＦＥＴ活
性領域８０３に裏面ゲート電極８０５を形成している
が、この発明は他のものに応用することも可能であり、
ＭＯＳＦＥＴ活性領域８０３に裏面ゲート電極８０５と
ともに又は裏面ゲート電極８０５の他に配線、抵抗、キ
ャパシター等の素子を埋め込むことも可能である。これ
により、張り合わせＳＯＩ基板を用いた半導体装置を製
造する場合に高集積化が実現でき、この場合においても
ＳＯＩ層８１１の厚さの均一性を損なうことがない。
性領域８０３に裏面ゲート電極８０５を形成している
が、この発明は他のものに応用することも可能であり、
ＭＯＳＦＥＴ活性領域８０３に裏面ゲート電極８０５と
ともに又は裏面ゲート電極８０５の他に配線、抵抗、キ
ャパシター等の素子を埋め込むことも可能である。これ
により、張り合わせＳＯＩ基板を用いた半導体装置を製
造する場合に高集積化が実現でき、この場合においても
ＳＯＩ層８１１の厚さの均一性を損なうことがない。
【００６３】
【発明の効果】以上説明したようにこの発明によれば、
ゲート電極の下方に裏面ゲート電極を設け、この裏面ゲ
ート電極とゲート電極とによりチャネル形成領域を挟む
構成としている。また、上記Ｓｉウエハーの切断後の表
面を、上記研磨ストッパー層をストッパーとして研磨砥
粒を含まないアルカリ系研磨液により化学的に研磨して
いる。したがって、ＭＯＳトランジスターのショートチ
ャネル効果を抑制することが可能な張り合わせＳＯＩ基
板、その作製方法及びそれに形成されたＭＯＳトランジ
スターを提供することができる。また、熱酸化法以外の
方法により埋め込み酸化膜を形成しても、ＳＯＩ層の厚
さを均一にできる張り合わせＳＯＩ基板の作製方法を提
供することができる。また、ＳＯＩ層の厚さの均一性を
損なうことなく、ＳＯＩ基板に様々な素子を埋め込むこ
とにより高集積化を実現した張り合わせＳＯＩ基板及び
その作製方法を提供することができる。
ゲート電極の下方に裏面ゲート電極を設け、この裏面ゲ
ート電極とゲート電極とによりチャネル形成領域を挟む
構成としている。また、上記Ｓｉウエハーの切断後の表
面を、上記研磨ストッパー層をストッパーとして研磨砥
粒を含まないアルカリ系研磨液により化学的に研磨して
いる。したがって、ＭＯＳトランジスターのショートチ
ャネル効果を抑制することが可能な張り合わせＳＯＩ基
板、その作製方法及びそれに形成されたＭＯＳトランジ
スターを提供することができる。また、熱酸化法以外の
方法により埋め込み酸化膜を形成しても、ＳＯＩ層の厚
さを均一にできる張り合わせＳＯＩ基板の作製方法を提
供することができる。また、ＳＯＩ層の厚さの均一性を
損なうことなく、ＳＯＩ基板に様々な素子を埋め込むこ
とにより高集積化を実現した張り合わせＳＯＩ基板及び
その作製方法を提供することができる。
【図１】この発明の第１の実施例による張り合わせＳＯ
Ｉ基板の作製方法を示す断面図。
Ｉ基板の作製方法を示す断面図。
【図２】この発明の第１の実施例による張り合わせＳＯ
Ｉ基板の作製方法を示すものであり、図１の次の工程を
示す断面図。
Ｉ基板の作製方法を示すものであり、図１の次の工程を
示す断面図。
【図３】この発明の第１の実施例による張り合わせＳＯ
Ｉ基板の作製方法を示すものであり、図２の次の工程を
示す断面図。
Ｉ基板の作製方法を示すものであり、図２の次の工程を
示す断面図。
【図４】この発明の第１の実施例による張り合わせＳＯ
Ｉ基板の作製方法を示すものであり、図３の次の工程を
示す断面図。
Ｉ基板の作製方法を示すものであり、図３の次の工程を
示す断面図。
【図５】この発明の第１の実施例による張り合わせＳＯ
Ｉ基板の作製方法を示すものであり、図４の次の工程を
示す断面図。
Ｉ基板の作製方法を示すものであり、図４の次の工程を
示す断面図。
【図６】この発明の第１の実施例による張り合わせＳＯ
Ｉ基板の作製方法を示すものであり、図５の次の工程を
示す断面図。
Ｉ基板の作製方法を示すものであり、図５の次の工程を
示す断面図。
【図７】図７（ａ）は、この発明の第１の実施例による
張り合わせＳＯＩ基板に形成されたＭＯＳトランジスタ
ーを示す平面図であり、図７（ｂ）は、図７（ａ）の７
ａー７ａ線に沿った断面図。
張り合わせＳＯＩ基板に形成されたＭＯＳトランジスタ
ーを示す平面図であり、図７（ｂ）は、図７（ａ）の７
ａー７ａ線に沿った断面図。
【図８】この発明の第２の実施例による張り合わせＳＯ
Ｉ基板の作製方法を示す断面図。
Ｉ基板の作製方法を示す断面図。
【図９】この発明の第２の実施例による張り合わせＳＯ
Ｉ基板の作製方法を示すものであり、図８の次の工程を
示す断面図。
Ｉ基板の作製方法を示すものであり、図８の次の工程を
示す断面図。
【図１０】この発明の第２の実施例による張り合わせＳ
ＯＩ基板の作製方法を示すものであり、図９の次の工程
を示す断面図。
ＯＩ基板の作製方法を示すものであり、図９の次の工程
を示す断面図。
【図１１】この発明の第２の実施例による張り合わせＳ
ＯＩ基板の作製方法を示すものであり、図１０の次の工
程を示す断面図。
ＯＩ基板の作製方法を示すものであり、図１０の次の工
程を示す断面図。
【図１２】この発明の第２の実施例による張り合わせＳ
ＯＩ基板の作製方法を示すものであり、図１１の次の工
程を示す断面図。
ＯＩ基板の作製方法を示すものであり、図１１の次の工
程を示す断面図。
【図１３】図１３（ａ）は、この発明の第２の実施例に
よる張り合わせＳＯＩ基板の作製方法を示すものであっ
て、図１２に示す張り合わせＳＯＩ基板の作製工程にお
けるＳＯＩ層の厚さの状態をより正確に表現した断面図
であり、図１３（ｂ）は、上記作製方法におけるＳＯＩ
層の化学的研磨による平坦化工程を示すものであって、
図１３（ａ）の次の工程を示す断面図。
よる張り合わせＳＯＩ基板の作製方法を示すものであっ
て、図１２に示す張り合わせＳＯＩ基板の作製工程にお
けるＳＯＩ層の厚さの状態をより正確に表現した断面図
であり、図１３（ｂ）は、上記作製方法におけるＳＯＩ
層の化学的研磨による平坦化工程を示すものであって、
図１３（ａ）の次の工程を示す断面図。
【図１４】研磨定磐の回転数と研磨圧力との積に対する
シリコン基板とＳＯＩ層との膜減り速度比を示すグラ
フ。
シリコン基板とＳＯＩ層との膜減り速度比を示すグラ
フ。
【図１５】図１５（ａ）〜図１５（ｄ）は、従来の張り
合わせＳＯＩ基板の作製方法を示す断面図。
合わせＳＯＩ基板の作製方法を示す断面図。
１０１…第１のＳｉウエハー、１０２…第１のシリコン
酸化膜、１０３…裏面ゲート電極、１０５…イオン注入
のピークレンジ（Ｒｐ２）、１０６…第２のシリコン酸
化膜、１０６ａ…平坦化された酸化膜表面、１０７…第
２のシリコンウエハー、１０８…ＳＯＩ層、１０９…水
素イオン、１２０…ＳＯＩ基板、７０１…ＭＯＳＦＥＴ
活性領域、７０２…素子分離領域、７０３…ゲート電
極、８０１…第１のＳｉウエハー（Ｓｉ基板）、８０２
…研磨ストッパー層（ＬＯＣＯＳ酸化膜、素子分離領
域）、８０３…ＭＯＳトランジスター活性領域、８０４
…段差、８０５…裏面ゲート電極、８０６…シリコン酸
化膜、８０７…イオン注入のピークレンジ（Ｒｐ）、８
０８…第２のＳｉウエハー、８０９…Smart Cut 法にお
けるイオン注入、８１１…ＳＯＩ層（単結晶シリコン
層）、１３０４…ＳＯＩ層の厚さのばらつき（ΔＲ
ｐ）、８２０…ＳＯＩ基板、１１０１…第１のＳｉウエ
ハー、１１０２…酸化膜層、１１０３…イオン注入のピ
ークレンジ（Ｒｐ）、１１０４…第２のＳｉウエハー、
１１０５…ＳＯＩ層（単結晶シリコン層）、１１０９…
水素イオン。
酸化膜、１０３…裏面ゲート電極、１０５…イオン注入
のピークレンジ（Ｒｐ２）、１０６…第２のシリコン酸
化膜、１０６ａ…平坦化された酸化膜表面、１０７…第
２のシリコンウエハー、１０８…ＳＯＩ層、１０９…水
素イオン、１２０…ＳＯＩ基板、７０１…ＭＯＳＦＥＴ
活性領域、７０２…素子分離領域、７０３…ゲート電
極、８０１…第１のＳｉウエハー（Ｓｉ基板）、８０２
…研磨ストッパー層（ＬＯＣＯＳ酸化膜、素子分離領
域）、８０３…ＭＯＳトランジスター活性領域、８０４
…段差、８０５…裏面ゲート電極、８０６…シリコン酸
化膜、８０７…イオン注入のピークレンジ（Ｒｐ）、８
０８…第２のＳｉウエハー、８０９…Smart Cut 法にお
けるイオン注入、８１１…ＳＯＩ層（単結晶シリコン
層）、１３０４…ＳＯＩ層の厚さのばらつき（ΔＲ
ｐ）、８２０…ＳＯＩ基板、１１０１…第１のＳｉウエ
ハー、１１０２…酸化膜層、１１０３…イオン注入のピ
ークレンジ（Ｒｐ）、１１０４…第２のＳｉウエハー、
１１０５…ＳＯＩ層（単結晶シリコン層）、１１０９…
水素イオン。
Claims (13)
- 【請求項１】 Ｓｉウエハーの表面上に第１の絶縁膜を
形成する工程と、 上記第１の絶縁膜の上に素子を形成する工程と、 上記素子及び上記第１の絶縁膜の上に第２の絶縁膜を形
成する工程と、 上記第２の絶縁膜を平坦化する工程と、 上記Ｓｉウエハーに上記第１、第２の絶縁膜及び上記素
子を通してにSmart Cut 法おけるイオン注入を行うこと
により、該Ｓｉウエハーにおける一定の深さにイオン注
入のピークレンジを形成する工程と、 上記第２の絶縁膜の表面に半導体ウエハーを張り合わせ
る工程と、 上記Ｓｉウエハーを上記イオン注入のピークレンジの部
分で切断する工程と、 を具備することを特徴とする張り合わせＳＯＩ基板の作
製方法。 - 【請求項２】 上記第２の絶縁膜を形成する工程におけ
る該第２の絶縁膜をＣＶＤ法により形成することを特徴
とする請求項１記載の張り合わせＳＯＩ基板の作製方
法。 - 【請求項３】 Ｓｉウエハーの表面にＳｉ以外の材質か
ら構成される研磨ストッパー層を形成することにより、
該Ｓｉウエハーの表面に段差を設ける工程と、 上記研磨ストッパー層の相互間に素子を設ける工程と、 上記素子及び上記研磨ストッパー層の上に絶縁膜を設け
る工程と、 上記絶縁膜を平坦化する工程と、 上記Ｓｉウエハーに上記絶縁膜及び上記研磨ストッパー
層を通してSmart Cut法におけるイオン注入を行うこと
により、該Ｓｉウエハー中に該イオン注入のピークレン
ジを形成する工程と、 上記絶縁膜の表面に半導体ウエハーを張り合わせる工程
と、 上記Ｓｉウエハーを上記イオン注入のピークレンジの部
分で切断する工程と、 上記Ｓｉウエハーの切断後の表面を、上記研磨ストッパ
ー層をストッパーとして研磨砥粒を含まないアルカリ系
研磨液により化学的に研磨する工程と、 を具備することを特徴とする張り合わせＳＯＩ基板の作
製方法。 - 【請求項４】 上記段差を設ける工程において、上記研
磨ストッパー層をＬＯＣＯＳ法により形成することを特
徴とする請求項３記載の張り合わせＳＯＩ基板の作製方
法。 - 【請求項５】 Ｓｉウエハーの表面の一部をドライエッ
チング法でエッチング除去することにより、該Ｓｉウエ
ハーの表面に段差を設ける工程と、 上記段差の部分の上にＳｉ以外の材質から構成される研
磨ストッパー層を形成する工程と、 上記研磨ストッパー層の相互間に素子を設ける工程と、 上記素子及び上記研磨ストッパー層の上に絶縁膜を設け
る工程と、 上記絶縁膜を平坦化する工程と、 上記Ｓｉウエハーに上記絶縁膜及び上記研磨ストッパー
層を通してSmart Cut法におけるイオン注入を行うこと
により、該Ｓｉウエハー中に該イオン注入のピークレン
ジを形成する工程と、 上記絶縁膜の表面に半導体ウエハーを張り合わせる工程
と、 上記Ｓｉウエハーを上記イオン注入のピークレンジの部
分で切断する工程と、 上記Ｓｉウエハーの切断後の表面を、上記研磨ストッパ
ー層をストッパーとして研磨砥粒を含まないアルカリ系
研磨液により化学的に研磨する工程と、 を具備することを特徴とする張り合わせＳＯＩ基板の作
製方法。 - 【請求項６】 上記平坦化する工程における平坦化の手
段としてＣＭＰ法を用いることを特徴とする請求項１、
３又は５記載の張り合わせＳＯＩ基板の作製方法。 - 【請求項７】 上記絶縁膜を設ける工程における該絶縁
膜をＣＶＤ法により形成することを特徴とする請求項３
又は５記載の張り合わせＳＯＩ基板の作製方法。 - 【請求項８】 上記素子が裏面ゲート電極、配線、抵抗
又はキャパシタであることを特徴とする請求項１、３又
は５記載の張り合わせＳＯＩ基板の作製方法。 - 【請求項９】 上記化学的に研磨する工程によりＭＯＳ
トランジスターの活性領域にのみ選択的にＳＯＩ層を形
成することを特徴とする請求項３又は５記載の張り合わ
せＳＯＩ基板の作製方法。 - 【請求項１０】 上記化学的に研磨する工程における研
磨選択比（但し、研磨選択比とはＲｓｉ／Ｒｓｏｉであ
り、Ｒｓｉとは研磨面の全面がシリコン基板である場合
の化学的研磨におけるシリコン基板の膜減り速度であ
り、Ｒｓｏｉとは研磨が研磨ストッパー層にまで達した
際に研磨ストッパー層間に残るＳＯＩ層の膜減り速度で
ある。）を３７とすることを特徴とする請求項３又は５
記載の張り合わせＳＯＩ基板の作製方法。 - 【請求項１１】 半導体基板と、 上記半導体基板の表面上に張り合わされた絶縁膜と、 上記絶縁膜に埋め込まれた素子と、 上記絶縁膜の上に形成されたＳＯＩ層と、 を具備することを特徴とする張り合わせＳＯＩ基板。
- 【請求項１２】 上記素子が裏面ゲート電極、配線、抵
抗又はキャパシタであることを特徴とする請求項１１記
載の張り合わせＳＯＩ基板。 - 【請求項１３】 半導体基板と、 上記半導体基板の表面上に張り合わされた絶縁膜と、 上記絶縁膜に埋め込まれた裏面ゲート電極と、 上記絶縁膜の上に形成されたＳＯＩ層と、 上記ＳＯＩ層の上にゲート絶縁膜を介して形成された上
記裏面ゲート電極の上方に位置するゲート電極と、 を具備することを特徴とする張り合わせＳＯＩ基板に形
成されたＭＯＳトランジスター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27590596A JP3948035B2 (ja) | 1996-10-18 | 1996-10-18 | 張り合わせｓｏｉ基板の作成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27590596A JP3948035B2 (ja) | 1996-10-18 | 1996-10-18 | 張り合わせｓｏｉ基板の作成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10125881A true JPH10125881A (ja) | 1998-05-15 |
| JP3948035B2 JP3948035B2 (ja) | 2007-07-25 |
Family
ID=17562074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27590596A Expired - Fee Related JP3948035B2 (ja) | 1996-10-18 | 1996-10-18 | 張り合わせｓｏｉ基板の作成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3948035B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|
| JP3948035B2 (ja) | 2007-07-25 |
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|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041101 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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