【発明の詳細な説明】
選択フラッシュ機能を具備するメモリーバッファ
技術分野
この発明は記憶保持装置に関し、特に、選択フラッシュ機能を具備する書き込
みバッファを有し、プロセッサまたはキャッシュメモリと主メモリの中間の書き
込みバッファに関する。
発明の背景
従来、例えばＳＲＡＭのメモリまたはプロセッサ等のプロセッサあるいはキャ
ッシュメモリは、典型的にはＤＲＡＭより構成される主メモリに比べて非常に早
い速度で動作することが知られている。すなわち、従来技術では、メモリバッフ
ァまたは書き込みバッファは、プロセッサまたはプロセッサのキャッシュメモリ
（以降、プロセッサとは厳密にはプロセッサまたはプロセッサのキャッシュメモ
リのことを指すものとする）と主メモリの中間領域で使用されている。書き込み
バッファは、プロセッサから主メモリに書き込まれるデジタル信号、デジタルデ
ータ形式のデータを格納する。プロセッサからのデータが書き込みバッファに格
納されると、プロセッサは他の動作を続けることができる。一方、書き込みバッ
ファは、プロセッサとは独立に、書き込みバッファから主メモリにデータを書き
込む。
従来技術では、書き込みバッファの内容が空でない間に主
メモリの読み出し動作が開始された場合に、問題が発生する。この場合、先の書
き込み動作によるデータが書き込みバッファ内に存在している状態で、主メモリ
のアドレスから読み出し動作が行われた時に問題が発生する。書き込みバッファ
からのデータによってまだ更新されていない主メモリのデータが読み出されてし
まうのである。従来の解決方法の１つとして、プロセッサから主メモリへの各々
の読み出し動作の前に、書き込みバッファを「フラッシュ」する方法がある。フ
ラッシュでは、書き込みバッファの内容がすべて主メモリに書き込まれるまで、
主メモリからのプロセッサの読み出し動作が待機される。この従来の解決方法は
、カリフォルニア州のサンノゼに在るIntegrated Device Technology（ＩＤＴ）
により製造された装置Ｒ３０８１が典型的なものである。読み出しアドレスが起
こり、書き込みバッファにデータが在るときには、読み出し動作が行われる前に
必ず、書込みバッファのすべての内容が「フラッシュ（流れ出）」される。この
従来方法では、読み出し動作の度に毎回、書き込みバッファを「フラッシュ」し
なければならないことに付随するオーバーヘッドが問題となる。
John Hennesyによる「Computer Architecture A Quantitative Approach」と
題する参考文献では、読み出し動作において、「読み出しの誤動作に対して書き
込みバッファの内容を検証し、矛盾がなくメモリシステムが動作可能であれば、
読み出し誤動作を続行させる」ことが提案されている。さらに、ＩＤＴの書き込
みバッファは、読み出しアドレスが書き
込みバッファ内の有効なアドレスの内の１つと一致する場合には、すべての書き
込みバッファをフラッシュするように動作すると思われる。
読み出し動作がキャッシュアクセスを決定し、プロセッサの能力に非常に影響
を与えるため、オーバーヘッド、すなわち読み出し動作に付随する待機を最小限
に短縮することが望ましい。
発明の概要
書き込みバッファはプロセッサ手段から一連のデータをそれぞれ有する複数の
アドレス信号を受ける。書き込みバッファは、これら複数のアドレス信号を、ア
ドレス信号により指定されたアドレスにおけるメモリ手段に蓄積されるためのデ
ータとして、データバスに沿ったメモリ手段に供給された複数のアドレス信号と
共にメモリ手段に備える。前記書き込みバッファは、アドレス信号の１つをそれ
ぞれ蓄積するための複数のアドレスストレージ手段を含む。前記書き込みバッフ
ァはまた、前記アドレス信号の１つに関連したデータ信号の１つをそれぞれ蓄積
するための複数のデータストレージ手段を含む。このバッファはまた、それぞれ
前記アドレスストレージ手段の１つに関連した複数の比較手段を具備する。前記
比較手段各々は関連したアドレスストレージ手段からのアドレス信号を受け、前
記プロセッサ手段からの読み出しアドレス信号と比較し、メモリ手段への比較信
号を発生する。ゲート手段は前記メモリ手段への読み出しアドレス信号の供給を
制御するため前記アドレスバスに備えられる。制御手段は前記それぞれの比較手
段からの比較信号を受け、複数のストレージ手段の１つのうち読み出しアドレス
信号と一致するアドレスを蓄積している限り、前記メモリ手段への読み出しアド
レス信号の供給を防ぐように前記ゲート手段を制御する。
図面の簡単な説明
図１はプロセッサと主メモリを介したこの発明の書き込みバッファを示す概要
的なブロックレベル図。
図２はこの発明の書き込みバッファの具体例を示す詳細なブロックレベル図。
図３はこの発明の書き込みバッファの他の具体例を示す詳細なブロックレベル
図。
発明の詳細な説明
図１はこの発明の書き込みバッファ１０をプロセッサ１２と主メモリ１４と共
に示すブロックレベル図を示す。ここでいうプロセッサ１２は一般的なプロセッ
サもしくはプロセッサのキャッシュメモリとして用いることができる。検討のた
め、以下“プロセッサ”という語句は上述のデバイスのタイプを包含する。周知
のように、プロセッサ１２は複数のアドレス信号ライン（３２）を含む第１のア
ドレスバス１６を有する。また、プロセッサ１２はデータ信号を複数のアドレス
信号ライン（３２）を含む第１のデータバス１８に供給し、第１のデータバス１
８からのデータ信号を受ける。さらに、
プロセッサ１２は、第１のＲ／Ｗ、すなわちリード／ライト制御ライン２０のよ
うに１つしか図示していないが複数の制御ラインを有する。この第１のＲ／Ｗラ
イン２０は単一信号ラインである。検討のため、第１のＲ／Ｗライン２０のハイ
すなわち“１”のときリード信号が発生し、第１のＲ／Ｗライン２０がローすな
わち“０”になるときライト信号が発生するものとする。
この発明の書き込みバッファ１０は、第１のアドレスバス１６からのアドレス
信号、第１のデータバス１８からのデータ信号、及びプロセッサ１２からの第１
のＲ／Ｗライン２０の信号を受ける。書き込みバッファ１０は第２のアドレスバ
ス２２のアドレス信号出力、第２のデータバス２４のデータ信号出力とを備える
。第２のアドレスバス２２は第１のアドレスバス１６と同数の信号ラインを有す
る。第２のデータバス２４は第１のデータバス１８と同数の信号ラインを有する
。書き込みバッファ１０もまた主メモリ１４のＲ／Ｗポートに供給される第２の
Ｒ／Ｗ制御ライン２６を備える。
第２のアドレスバス２２は、第１のマルチプレクサ３０に接続される。第１の
マルチプレクサ３０のもう一つの入力は、第１のアドレスバス１６である。第１
のマルチプレクサ３０は、第２のＲ／Ｗ制御ライン２６により制御される。第２
のＲ／Ｗライン２６の信号に応じて、第１のマルチプレクサ３０は、第１のアド
レスバス２２または第２のアドレスバス１６からの信号を第３のアドレスバス３
２へ供給する。第３のアドレスバス３２は、主メモリ１４のアドレスポートに接
続
される。同様に、第２のデータバス２４は、第２のマルチプレクサ３４に接続さ
れる。第２のマルチプレクサ３４のもう一つの入力は第１のデータバス１８であ
る。第２のマルチプレクサ３４は、第２のＲ／Ｗ制御ライン２６によりスイッチ
される。第２のＲ／Ｗライン２６の信号に応じて、第２のマルチプレクサ３４は
、第２のデータバス２４または第１のデータバス１８の信号を第３のデータバス
３６に供給する。第３のデータバス３６の信号は、主メモリ１４のデータポート
に供給される。
図２は、本発明のライトバッファ１０の実施例の詳細なブロック図を示す。第
１のＲ／Ｗ制御ライン２０は、第３のデマルチプレクサ４０を制御する。プロセ
ッサ１２からの第１のアドレスバス１６は、第３のデマルチプレクサ４０に接続
される。デマルチプレクサ４０の状態に応じて、第１のアドレスバス１６の信号
は、第４のアドレスバス４２へまたは第５のアドレスバス４４へスイッチされる
。第５のアドレスバス４４の信号は、アドレスストレージ５０（Ａ−Ｈ）のバン
クに供給される。図２においては８個のストレージしか示されていないが、当業
者にはいかなる数も選ばれうることは明らかである。本実施例のアドレスストレ
ージバンク５０（Ａ−Ｈ）は、循環ＦＩＦＯのバンクである。よって、第２のア
ドレスバス２２に最も近いＦＩＦＯ５０（Ａ）に記憶されたアドレス信号は、ラ
イトバッファ１０から最初に書き出されるアドレス信号である。ＦＩＦＯ５０（
Ｈ）に記憶されたアドレス信号は、ライトバッファ１０に一番最近に記憶された
アドレス信号である。
アドレスストレージＦＩＦＯ５０の各々は、対応する関連したデータストレー
ジ５２（Ａ−Ｈ）を有する。本実施例において、アドレスストレージ５０（Ａ−
Ｈ）と同様に、データストレージ５２（Ａ−Ｈ）は、循環ＦＩＦＯである。よっ
て、ストレージ５２（Ａ）に記憶されたデータ信号は、主メモリ１４に最初に書
き出され、ストレージ５２（Ｈ）に記憶されたデータ信号は、一番最近に記憶さ
れた信号である。最後に、アドレスストレージ５０（Ａ−Ｈ）の各々が、関連す
る比較器５４（Ａ−Ｈ）を有する。比較器５４（Ａ−Ｈ）の各々は、各々と関連
するアドレスストレージ５０（Ａ−Ｈ）からの信号を受信し、それを第４のアド
レスバス４２から受信したアドレス信号と比較する。この比較の結果、比較信号
ライン５６（Ａ−Ｈ）の各々に、一致または不一致を示す１ビットの信号が生成
される。複数の比較信号ライン５６（Ａ−Ｈ）は、すべてノアゲート５８に接続
される。ノアゲート５８の出力は、第１のＲ／Ｗ制御ライン２０も接続されてい
るアンドゲート６０に供給される。アンドゲート６０の出力は、第２のＲ／Ｗ制
御信号２６である。
ライトバッファ１０の動作を以下に説明する。
（プロセッサの書き込み動作）
書き込み動作の間、第１のＲ／Ｗ制御ライン２０がローまたは”０”であると
仮定すると、第３のデマルチプレクサ４０は、第１のアドレスバス１６が第５の
アドレスバス４４に接続されるように切り替えられる。それゆえ、第１のアドレ
スバス１６上のアドレス信号と第１のデータバス１８上のデータ信号は、ライト
バッファ１０のアドレスストレージ５０（Ａ）とデータストレージ５２（Ａ）に
ロードされる。次のアドレス信号とデータ信号がライトバッファ１０により受信
されると、それらはそれぞれアドレスストレージ５０（Ｂ）とデータストレージ
５２（Ｂ）に記憶される。第１のＲ／Ｗ制御信号２０がローであると、アンドゲ
ート６０の出力と第２のＲ／Ｗ制御信号２６はローである。それ故、主メモリ１
４は書き込み動作を受けるように設定される。この場合、第２のＲ／Ｗ制御信号
２６は、第２、第３のマルチプレクサ３０、３４をそれぞれ第２のアドレスバス
２２を第３のアドレスバス３２と接続し、第２のデータバス２４を第３のデータ
バス３６と接続する状態にする。こうして、プロセッサ１２はライトバッファ１
０や主メモリ１４よりも速いので、プロセッサ１２が他の動作を続けている間、
ライトバッファ１０はアドレスストレージ５０（Ａ）からのアドレス信号とデー
タストレージ５２（Ａ）からのデータ信号を主メモリ１４のアドレスポートとデ
ータポートに供給する。
プロセッサ１２が動作を続けるとき、プロセッサは、ライトバッファ１０の内
容が主メモリ１４に書き出される前に、付加的なアドレス信号やデータ信号をラ
イトバッファ１０に供給する。こうして、アドレスストレージ５０やデータスト
レージ５２は、処理が続くにつれて満たされる。ストレージ５０（Ａ）や５２（
Ａ）に記憶されたアドレス信号やデータ信号が、メモリ１０から読み出され、主
メモリ１４に供給さ
れると、ストレージ５０（Ｂ）、５２（Ｂ）に記憶されたアドレス信号とデータ
信号は繰り上がり、ストレージ５０（Ａ）、５２（Ａ）に記憶される。
（プロセッサの読み出し動作）
読み出し動作の間、ライトバッファ１０のアドレスストレージ５０とデータス
トレージ５２は、ストレージ５０（Ａ−Ｇ）にアドレス信号を、ストレージ５２
（Ａ−Ｇ）にデータ信号を保持するものと仮定する。第１のＲ／Ｗ制御ライン２
０は、読み出し動作を意味するハイになる。これは、第３のデマルチプレクサ４
０を、第１のアドレスバス１６を第４のアドレスバス４２に接続する状態に切り
替えさせる。第１のアドレスバス１６のアドレス信号は、比較器５４（Ａ−Ｈ）
の各々に同時に供給される。比較器５４（Ａ−Ｈ）の各々は、第４のアドレスバ
ス４２に供給されたアドレス信号を、対応するアドレスストレージ５０（Ａ−Ｈ
）に記憶されたアドレス信号の内容と比較する。不一致、すなわち読み出しサイ
クルの間そのアドレスと一致するアドレスがアドレスストレージ５０（Ａ−Ｈ）
にない場合、信号ライン５６（Ａ−Ｈ）の各々の上の比較信号は、すべてローと
なる。そして、ノアゲート５８の出力は、ハイとなる。そのため、第２のＲ／Ｗ
制御ライン２５を生成するアンドゲート６０の出力は、ハイとなる。
第２のＲ／Ｗ制御線２６がハイとなると、主メモリ１４は受けるための読み出
し動作に設定される。さらに、第２のＲ／Ｗ制御線２６がハイとなると、第２、
第３のマルチプレク
サ３０、３４は、第１のアドレスバス１６と第３のアドレスバス３２を接続すべ
き位置、第１のデータバスと第３のデータバス３６を接続すべき位置にそれぞれ
切り換えられる。この状態において、プロセッサ１２はスネーク（sneak）読み
出し動作を行い、この間ライトバッファ１０の動作は一時的に停止される。
１つのアドレスストレージ５０内のアドレス信号が第１のアドレスバス１６に
供給されたアドレス信号と一致した状態において、比較信号５６（Ａ−Ｈ）の内
の少なくとも１つがハイとなる。（アドレス・ロケーション・トスレージ５０（
Ｄ）に記憶されたアドレス信号が第１のアドレスバス１６上のアドレス信号と一
致した例と仮定する。）したがって、比較信号５６（Ｄ）はハイとなり、一致を
示す。ノアゲート５８の出力がローとなる。第１のＲ／Ｗ制御ライン２０がハイ
であっても、ロー入力がアンドゲート６０に供給されるため、第２のＲ／Ｗ制御
ライン２６はローのままである。第２のＲ／Ｗ制御ライン２６はローのままであ
るため、主メモリ１４は書き込み動作を受けるためのモード状態を継続する。さ
らに、第２のＲ／Ｗ制御ライン２６がローとなるため、第１、第２のマルチプレ
クサ３０、３４は第２のアドレスバス２２と第３のアドレスバス３２を接続する
位置、第２のデータバス２４と第３のデータバス３６を接続する位置を継続する
。この状態において、プロセッサ１２によって読み出し動作がリクエストされた
場合でも、ライトバッファ１０はそのアドレス及びデータストレージ５０、５２
からアドレスとデ
ータ信号を主メモリ１４に供給する書込み動作を継続する。
クロックサイクルの後において、アドレスストレージ５０（Ｄ）の一致したア
ドレスはアドレスストレージ５０（Ｃ）に移動される。同様に、関連するデータ
はデータストレージ５２（Ｄ）から５２（Ｃ）に移動される。比較信号５６（Ｃ
）は前と同じ条件においてハイとなる。すなわち、プロセッサ１２の読み出し動
作はブロックされ、ライトバッファ１０の書込み動作はアドレスとデータ信号を
主メモリ１４に供給するために続けられる。これはアドレスストレージ５０の一
致したアドレス信号とその関連するデータ信号がアドレス、データストレージ５
０、５２から主メモリ１４に供給されるまで継続される。これらアドレスとデー
タ信号がアドレスストレージ５０（Ａ）やデータストレージ５２（Ａ）からクリ
ア又はフラッシュされると直ぐにハイとなる比較信号５６（Ａ−Ｈ）はない（ア
ドレスストレージ５０内に残っている一致したアドレス信号は他にないと考えら
れる）。これはプロセッサ１２からの読み出し動作が主メモリ１４をアクセスす
ることを許可する条件に復帰する。
したがって、ライトバッファ１０は主メモリ１４の制御を継続し、プロセッサ
１２による読み出し動作中のアドレス信号がライトバッファ１０内にその時留ま
っているアドレス信号の１つと一致する限り、そのライト動作を継続する。アド
レス信号とそれに関連するデータ信号が主メモリ１４に書込まれると、本発明の
ライトバッファ１０はプロセッサ１２が主メモリ１４を読み出したりアクセスす
ることを許可する。
図３は本発明のライトバッファ１０の他の実施例を示している。図２に見られ
るように、アドレスストレージ５０やデータストレージ５２は、一致したアドレ
ス信号がアドレスストレージ５０（Ａ）以外のアドレスストレージ５０に記憶さ
れた場合、循環ＦＩＦＯバッファであるため、主メモリ１４に記憶すべき閉ざさ
れたシーケンスであり、アドレスストレージ５０に記憶された一致したアドレス
信号それぞれが主メモリ１４に書込まれる前に、ライトバッファ１０による複数
の書込み動作を要求する。
図３のライトバッファ１１０において、一致したアドレス信号とそれに関連す
るデータ信号は、一致が発生すると直ぐに主メモリ１４に移動することができる
。これは待ち時間やプロセッサ１２の読み出し動作のオーバーヘッドを一層削減
する。同様の構成が図２、図３に記載され、図３に示された構成には同一の符号
が付されている。
ライトバッファ１１０において、アドレスストレージ１５０（Ａ−Ｈ）のそれ
ぞれは個別番地付け記憶位置(an individually addressable storage location)
である。同様に、関連するデータストレージ１５２（Ａ−Ｈ）のそれぞれは、個
別番地付け記憶位置を具備する。アドレスストレージ１５０のそれぞれも関連す
る比較器５４（Ａ−Ｈ）を有し、これは図２に示す比較器５４（Ａ−Ｈ）と同一
である。比較器５４（Ａ−Ｈ）のそれぞれは比較信号出力５６（Ａ−Ｈ）を発生
する。この比較信号出力５６（Ａ−Ｈ）は図２で説明した比較信号５６（Ａ−Ｈ
）と同一である。複数の比較信号５６は
ノアゲート５８に供給される。このノアゲート５８は第２のＲ／Ｗ制御ライン２
６に設けられたアンドゲート６０に接続される。第３のデマルチプレクサ４０は
図２に示され記載された第３のデマルチプレクサ４０と同様に動作する。最後に
、ライトバッファ１１０はコントローラ７０を構成する。このコントローラ７０
は後述する複数の入力制御信号を受け、複数の出力信号を出力する。コントロー
ラ７０への前記複数の入力制御信号は既に説明した第１のＲ／Ｗ制御２０を構成
する。さらに、コントローラ７０はカレント−エイジ−オブ−エントリ(Current
Age of Entry)として指定された複数の制御信号を受ける。カレント−エイジ−
オブ−エントリ信号は各アドレスストレージ１５０（Ａ−Ｈ）の出力信号であり
、最も最近にアドレスストレージ１５０に書き込まれたエントリーのエイジまで
、最も速い時期にアドレスストレージ１５０に書込まれたエントリからスタート
するエイジの範囲を決定する。最後に、コントローラ７０への他の入力信号は複
数の比較信号５６によって与えられ、アドレス一致として指定される。
コントローラ７０は複数の出力制御信号を生成する。それらは以下の通りであ
る。リードセル制御信号はそれぞれアドレスされるアドレスとデータストレージ
１５０および１５２を決定する複数の制御信号である。そうすることによってそ
の内容を第２のアドレスバス２２および第２のデータバス２４上にそれぞれ書込
むことが可能となる。予め定められた通り、アドレスストレージ１５０およびデ
ータストレージ１５
２は個々にアドレス可能でありその内容は第２のアドレスバス２２および第２の
データバス２４上にそれぞれ直接のせることができる。リードセルバスは特定の
アドレスストレージ１５０およびデータストレージ１５２を選択するためのアド
レスである。ライトセル制御信号はプロセッサ１２からストレージ１５０および
１５２の中に書込まれるアドレス信号およびデータ信号のためのアドレスストレ
ージ１５０およびデータストレージ１５２のアドレスを供給する。さらに、リー
ドセル信号と同様に、ライトセル信号は特定のアドレスストレージ１５０および
データストレージ１５２を選択する信号である。結局、制御信号ニュー−エイジ
−オブ−エントリイはエントリイがどれだけ長くアドレスストレージ１５０およ
びデータストレージ１５２の中にあったかの“タイムスタンプ”を供給する。そ
れはこれらストレージ１５０および１５２の中にあるデータがどのような状態に
あり、またはどのように更新されたかを示す。エントリイ信号の他の全てのエイ
ジ(age)を集めると、それらは最初に書込まれたストレージ１５０および１５２
、および最後に書込まれたストレージ１５０および１５２の表示を供給する。
書込みバッファ１１０の動作について以下に述べる。プロセッサの書込み動作
書込み動作の継続中、第１のアドレスバス１６からのアドレス信号および第１
のデータバス１８からのデータ信号はアドレスおよびデータストレージ１５０お
よび１５２に供給さ
れる。アドレスストレージ１５０およびデータストレージ１５２の有効性に基づ
き、ライトセル制御信号がアドレス信号およびデータ信号の出力が書込まれるア
ドレスストレージ１５０およびデータストレージ１５２に指示のために供給され
る。プロセッサ１２からの信号が書込みバッファ１１０に書込まれた場合、その
エントリイのエイジがそこで書き止められる。書込みバッファ１１０から主メモ
リ１４にデータを供給する場合、コントローラ７０はアドレスストレージ１５０
およびデータストレージ１５２それぞれのカレント−エイジ−オブ−エントリイ
のリストを受けとる。最も古いエントリイが、第２のアドレスバス２２にアドレ
ス信号をのせ、第２のデータバスにデータ信号を結合するリードセル制御信号に
よってここで選択される。書込みバッファ１１０から主メモリ１４へのデータの
書込みは最初に書込まれた最も古いエントリイの命令によりなされる。図２で示
した実施例について論じたように、第２のＲ／Ｗ制御信号ライン２６はローまた
は“０”の位置に維持され、それにより第１のよび第２のマルチプレクサ３０お
よび３４をそれぞれその位置に保ち、第２のアドレスバス２２を第３のアドレス
バス３２に接続し、そして第２のデータバス２４を第３のデータバス３６に接続
する。このような方法により、機能的に、書込みバッファ１１０はプロセッサ１
２の書込み動作継続中書込みバッファ１０と同様に動作する。
プロセッサの読出し動作
最初に、再度、第１のアドレスバス１６のアドレス信号とアドレスストレージ
１５０に蓄積されたアドレス信号が一致しないと仮定する。この場合、ノアゲー
ト５８の出力はハイであり、アンドゲート６０の出力をハイにさせる。このこと
は第２のＲ／Ｗ制御信号ライン２６を主メモリ１４が読出し動作にする位置に置
くようハイにする。加えて、これは第１のよび第２のマルチプレクサ３０および
３４をそれぞれ第１のアドレスバス１６を第３のアドレスバス３２と接続させそ
して第１のデータバス１８を第３のデータバス３６に接続を生じさせるように配
置させる。このようにして、プロセッサ１２は主メモリ１４の読出しが可能とな
る。さらに、機能的に、これは書込みバッファ１０と同様である。
もしアドレス信号に一致する信号がアドレスストレージ１５０（Ｄ）に蓄積さ
れていると仮定するならば、その場合比較器５４（Ａ−Ｈ）の出力は比較信号５
６（Ｄ）をハイにする。このことはノアゲート５８の出力をローにするであろう
。これは第２のＲ／Ｗ制御信号２６をローにし主メモリ１４を書込み動作を受け
るモードに保つようにする。このことはさらに第１のおよび第２のマルチプレク
サ３０および３４を、第２のアドレスバス２２を第３のアドレスバス３２と接続
させそして第２のデータバス２４を第３のデータバス３６と接続させるように配
置させる。コントローラ７０は読出しモードにあるとき第１のＲ／Ｗ制御信号２
０を受けとりそしてまたハイの比較信号５６（Ｄ）を受けるので、それはアドレ
スストレージ１５０（Ｄ）が選択されるようにリードセル選択
信号を選択するであろう。このことはアドレスストレージ１５０（Ｄ）中のアド
レス信号を第２のアドレスバス２２にのせるようにさせる。加えて、同じリード
セル制御ラインはデータストレージ１５２（Ｄ）からのデータ信号を第２のデー
タバス２４にのせるようにさせる。第３のアドレスバス３２および第３のデータ
バス３６のアドレス信号およびデータ信号を用いて、主メモリ１４への書込み動
作が生ずる。一度アドレスストレージ１５０（Ｄ）およびデータストレージ１５
２（Ｄ）の内容が読出されると、それらは“ゼロドアウト(zeroed out)”であり
、または結合されたビットはアドレスおよびデータストレージが書込み可能であ
ることを示すようにセットされる。このことは比較器５４（Ｄ）をローにさせる
ようにする。比較信号５６が全てロートとなり、プロセッサ１２は主メモリ１４
を読出し可能となる。
アドレスストレージ１５０における１つ以上のアドレス信号が第１のアドレス
バス１６上のアドレス信号と一致すると、コントローラ７０は１つのアドレスス
トレージ１５０を選択する。選択されるアドレスストレージは最初に読出される
べき最も高いエントリ順位を有しており、読み出されたアドレス信号は第２のア
ドレスバス２２に出力される。このアドレス信号に関連したデータ信号も読出さ
れ、データバス２４に出力され、主メモリ１４に書込まれる。次の一致が生じる
と、次のエントリ順位のアドレスストレージ１５０からアドレス信号が読出され
、そのデータストレージ１５２から主メモリ１４にデータが書込まれる。一致し
たアドレス信号のすべて
がアドレスストレージ１５０から読出されかつデータストレージ１５２から読出
されたデータが主メモリ１４に書込まれると、プロセッサ１２は主メモリ１４か
らの読出し動作を開始する。したがって、この実施例においては、プロセッサ１
２による読出し動作と書込みバッファ１１０における一致したアドレス信号との
オーバーヘッドが大巾に減少する。
以上の説明から理解されるように、本願で開示される改良された書込みバッフ
ァはプロセッサが主メモリからデータを読出そうとする時の書込みバッファとの
オーバーヘッドを大巾に小さくする。すなわち、書込みバッファに一致アドレス
が溜まる限り、書込みバッファはフラッシュされプロセッサ１２の読出し動作は
一時的に待機状態とされる。さらにこの実施例によれば、上記オーバーヘッドは
、単一の一致アドレスおよびその関連するデータをフラッシュする一回のサイク
ルにまで減少する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory holding device, and more particularly to a memory holding device having a write buffer having a selective flash function, which is an intermediate write between a processor or a cache memory and a main memory. Regarding the buffer. BACKGROUND OF THE INVENTION It is known in the prior art that processors such as SRAM memories or processors or cache memories operate at much faster speeds than main memory, which typically consists of DRAM. That is, in the related art, the memory buffer or the write buffer is used in an intermediate area between the processor or the cache memory of the processor (hereinafter, the processor strictly refers to the processor or the cache memory of the processor) and the main memory. Has been done. The write buffer stores a digital signal written in the main memory from the processor and data in a digital data format. Once the data from the processor is stored in the write buffer, the processor can continue with other operations. On the other hand, the write buffer writes data from the write buffer to the main memory independently of the processor. In the prior art, a problem occurs when a read operation of the main memory is started while the content of the write buffer is not empty. In this case, a problem occurs when the read operation is performed from the address of the main memory while the data of the previous write operation exists in the write buffer. The data in the main memory that has not been updated is read by the data from the write buffer. One conventional solution is to "flush" the write buffer before each read operation from the processor to main memory. In flash, the processor's read operation from main memory waits until the entire contents of the write buffer are written to main memory. This conventional solution is typified by device R3081 manufactured by Integrated Device Technology (IDT) of San Jose, Calif. Whenever a read address occurs and there is data in the write buffer, all the contents of the write buffer are "flushed" before the read operation is performed. This conventional method suffers from the overhead associated with having to "flush" the write buffer with each read operation. In a reference titled "Computer Architecture A Quantitative Approach" by John Hennesy, in a read operation, "read malfunction is verified if the content of the write buffer is verified for read malfunction and the memory system is operable without any contradiction. It is proposed to "continue". Further, the IDT's write buffer would operate to flush all the write buffers if the read address matches one of the valid addresses in the write buffer. It is desirable to minimize the overhead, i.e. the wait associated with a read operation, as the read operation determines cache access and has a significant impact on the processor's capabilities. Summary of the invention The write buffer receives from the processor means a plurality of address signals each having a series of data. The write buffer is provided in the memory means with the plurality of address signals as data to be stored in the memory means at the address designated by the address signal, together with the plurality of address signals supplied to the memory means along the data bus. . The write buffer includes a plurality of address storage means for respectively storing one of the address signals. The write buffer also includes a plurality of data storage means for respectively storing one of the data signals associated with one of the address signals. The buffer also comprises a plurality of comparison means, each associated with one of the address storage means. Each of the comparison means receives the address signal from the associated address storage means, compares it with the read address signal from the processor means, and generates a comparison signal to the memory means. Gating means are provided on the address bus for controlling the supply of read address signals to the memory means. The control means receives the comparison signal from each of the comparison means and prevents the supply of the read address signal to the memory means as long as it stores the address that matches the read address signal among the plurality of storage means. And controlling the gate means. Brief description of the drawings FIG. 1 is a schematic block level diagram showing a write buffer of the present invention via a processor and main memory. FIG. 2 is a detailed block level diagram showing a specific example of the write buffer of the present invention. FIG. 3 is a detailed block level diagram showing another embodiment of the write buffer of the present invention. Detailed description of the invention FIG. 1 shows a block level diagram of a write buffer 10 of the present invention with a processor 12 and a main memory 14. The processor 12 here can be used as a general processor or a cache memory of the processor. For purposes of discussion, the term "processor" below will encompass the types of devices mentioned above. As is well known, the processor 12 has a first address bus 16 including a plurality of address signal lines (32). The processor 12 also supplies a data signal to the first data bus 18 including a plurality of address signal lines (32) to receive the data signal from the first data bus 18. Further, the processor 12 has a plurality of control lines, although only one is shown, such as the first R / W, read / write control line 20. This first R / W line 20 is a single signal line. For examination, it is assumed that a read signal is generated when the first R / W line 20 is high, that is, "1", and a write signal is generated when the first R / W line 20 is low, that is, "0". To do. The write buffer 10 of the present invention receives an address signal from the first address bus 16, a data signal from the first data bus 18, and a signal on the first R / W line 20 from the processor 12. The write buffer 10 has an address signal output of the second address bus 22 and a data signal output of the second data bus 24. The second address bus 22 has the same number of signal lines as the first address bus 16. The second data bus 24 has the same number of signal lines as the first data bus 18. The write buffer 10 also comprises a second R / W control line 26 which feeds the R / W port of the main memory 14. The second address bus 22 is connected to the first multiplexer 30. Another input of the first multiplexer 30 is the first address bus 16. The first multiplexer 30 is controlled by the second R / W control line 26. In response to the signal on the second R / W line 26, the first multiplexer 30 supplies the signal from the first address bus 22 or the second address bus 16 to the third address bus 32. The third address bus 32 is connected to the address port of the main memory 14. Similarly, the second data bus 24 is connected to the second multiplexer 34. The other input of the second multiplexer 34 is the first data bus 18. The second multiplexer 34 is switched by the second R / W control line 26. In response to the signal on the second R / W line 26, the second multiplexer 34 supplies the signal on the second data bus 24 or the first data bus 18 to the third data bus 36. The signal of the third data bus 36 is supplied to the data port of the main memory 14. FIG. 2 shows a detailed block diagram of an embodiment of the write buffer 10 of the present invention. The first R / W control line 20 controls the third demultiplexer 40. The first address bus 16 from the processor 12 is connected to a third demultiplexer 40. Depending on the state of the demultiplexer 40, the signal on the first address bus 16 is switched to the fourth address bus 42 or the fifth address bus 44. The signal of the fifth address bus 44 is supplied to the bank of the address storage 50 (AH). Although only eight storages are shown in FIG. 2, it will be apparent to those skilled in the art that any number can be chosen. The address storage bank 50 (A-H) of this embodiment is a circular FIFO bank. Therefore, the address signal stored in the FIFO 50 (A) closest to the second address bus 22 is the address signal first written from the write buffer 10. The address signal stored in the FIFO 50 (H) is the address signal most recently stored in the write buffer 10. Each of the address storage FIFOs 50 has a corresponding associated data storage 52 (A-H). In this embodiment, the data storage 52 (A-H), like the address storage 50 (A-H), is a circular FIFO. Therefore, the data signal stored in the storage 52 (A) is first written to the main memory 14, and the data signal stored in the storage 52 (H) is the most recently stored signal. Finally, each of the address storages 50 (A-H) has an associated comparator 54 (A-H). Each of the comparators 54 (A-H) receives the signal from the address storage 50 (A-H) associated with it and compares it with the address signal received from the fourth address bus 42. As a result of this comparison, a 1-bit signal indicating a match or a mismatch is generated on each of the comparison signal lines 56 (A-H). The plurality of comparison signal lines 56 (A-H) are all connected to the NOR gate 58. The output of the NOR gate 58 is supplied to the AND gate 60 to which the first R / W control line 20 is also connected. The output of the AND gate 60 is the second R / W control signal 26. The operation of the write buffer 10 will be described below. (Processor Write Operation) Assuming that the first R / W control line 20 is low or “0” during the write operation, the third demultiplexer 40 operates the first address bus 16 to the fifth It is switched so as to be connected to the address bus 44. Therefore, the address signal on the first address bus 16 and the data signal on the first data bus 18 are loaded into the address storage 50 (A) and the data storage 52 (A) of the write buffer 10. When the next address and data signals are received by write buffer 10, they are stored in address storage 50 (B) and data storage 52 (B), respectively. When the first R / W control signal 20 is low, the output of the AND gate 60 and the second R / W control signal 26 are low. Therefore, the main memory 14 is set to receive a write operation. In this case, the second R / W control signal 26 connects the second and third multiplexers 30 and 34 to the second address bus 22 and the third address bus 32, respectively, and connects the second data bus 24 to the second data bus 24. The third data bus 36 is connected. Thus, since the processor 12 is faster than the write buffer 10 and the main memory 14, the write buffer 10 keeps the address signal from the address storage 50 (A) and the data storage 52 (A) while the processor 12 continues other operations. 2) is supplied to the address port and the data port of the main memory 14. As the processor 12 continues to operate, the processor supplies additional address and data signals to the write buffer 10 before the contents of the write buffer 10 are written to the main memory 14. In this way, the address storage 50 and the data storage 52 are filled as the processing continues. When the address signals and data signals stored in the storages 50 (A) and 52 (A) are read from the memory 10 and supplied to the main memory 14, they are stored in the storages 50 (B) and 52 (B). The address signal and the data signal are carried up and stored in the storages 50 (A) and 52 (A). (Read Operation of Processor) During the read operation, the address storage 50 and the data storage 52 of the write buffer 10 hold an address signal in the storage 50 (AG) and a data signal in the storage 52 (AG). Suppose The first R / W control line 20 goes high, meaning a read operation. This causes the third demultiplexer 40 to switch to the state of connecting the first address bus 16 to the fourth address bus 42. The address signal of the first address bus 16 is simultaneously supplied to each of the comparators 54 (AH). Each of the comparators 54 (A-H) compares the address signal supplied to the fourth address bus 42 with the contents of the address signal stored in the corresponding address storage 50 (A-H). If there is no mismatch, that is, no address in the address storage 50 (A-H) that matches that address during the read cycle, the compare signals on each of the signal lines 56 (A-H) are all low. The output of NOR gate 58 then goes high. Therefore, the output of the AND gate 60 that produces the second R / W control line 25 is high. When the second R / W control line 26 goes high, the main memory 14 is set to a read operation for receiving. Further, when the second R / W control line 26 becomes high, the second and third multiplexers 30 and 34 are located at a position where the first address bus 16 and the third address bus 32 should be connected, that is, at the first position. The data bus and the third data bus 36 are respectively switched to positions to be connected. In this state, the processor 12 performs a sneak read operation, during which the operation of the write buffer 10 is temporarily stopped. At least one of the comparison signals 56 (A-H) goes high in a state where the address signal in one address storage 50 matches the address signal supplied to the first address bus 16. (Assume that the address signal stored in the address location storage 50 (D) matches the address signal on the first address bus 16.) Therefore, the compare signal 56 (D) goes high, indicating a match. Show. The output of NOR gate 58 goes low. Even though the first R / W control line 20 is high, the second R / W control line 26 remains low because the low input is provided to the AND gate 60. Since the second R / W control line 26 remains low, the main memory 14 remains in the mode state for receiving the write operation. Further, since the second R / W control line 26 becomes low, the first and second multiplexers 30 and 34 are located at the position where the second address bus 22 and the third address bus 32 are connected, and the second data. The position where the bus 24 and the third data bus 36 are connected is continued. In this state, even when a read operation is requested by the processor 12, the write buffer 10 continues the write operation of supplying the address and data signal from the address and data storage 50, 52 to the main memory 14. After a clock cycle, the matched address in address storage 50 (D) is moved to address storage 50 (C). Similarly, the associated data is moved from data storage 52 (D) to 52 (C). The comparison signal 56 (C) goes high under the same conditions as before. That is, the read operation of processor 12 is blocked and the write operation of write buffer 10 is continued to provide address and data signals to main memory 14. This continues until the matched address signal of address storage 50 and its associated data signal are provided from address, data storage 50, 52 to main memory 14. There is no comparison signal 56 (A-H) that goes high immediately when these address and data signals are cleared or flushed from the address storage 50 (A) or the data storage 52 (A) (matches remaining in the address storage 50. It is considered that there is no other address signal. This restores the conditions that allow read operations from processor 12 to access main memory 14. Therefore, the write buffer 10 continues to control the main memory 14 and continues the write operation as long as the address signal during the read operation by the processor 12 matches one of the address signals currently remaining in the write buffer 10. When an address signal and its associated data signal are written to main memory 14, the write buffer 10 of the present invention allows processor 12 to read and access main memory 14. FIG. 3 shows another embodiment of the write buffer 10 of the present invention. As shown in FIG. 2, when the matched address signal is stored in the address storage 50 other than the address storage 50 (A), the address storage 50 and the data storage 52 are circular FIFO buffers, and thus are stored in the main memory 14. It is a closed sequence to be stored, requiring multiple write operations by the write buffer 10 before each matching address signal stored in the address storage 50 is written to the main memory 14. In the write buffer 110 of FIG. 3, the matched address signal and its associated data signal can be moved to the main memory 14 as soon as a match occurs. This further reduces latency and the overhead of the read operation of processor 12. Similar configurations are shown in FIGS. 2 and 3, and the same reference numerals are given to the configurations shown in FIG. In the write buffer 110, each of the address storages 150 (A-H) is an individually addressable storage location. Similarly, each of the associated data storages 152 (A-H) comprises an individual addressing storage location. Each of the address storages 150 also has an associated comparator 54 (A-H), which is the same as the comparator 54 (A-H) shown in FIG. Each of the comparators 54 (A-H) produces a comparison signal output 56 (A-H). The comparison signal output 56 (A-H) is the same as the comparison signal 56 (A-H) described in FIG. The plurality of comparison signals 56 are supplied to the NOR gate 58. The NOR gate 58 is connected to an AND gate 60 provided on the second R / W control line 26. The third demultiplexer 40 operates similarly to the third demultiplexer 40 shown and described in FIG. Finally, the write buffer 110 constitutes the controller 70. The controller 70 receives a plurality of input control signals described later and outputs a plurality of output signals. The plurality of input control signals to the controller 70 constitute the first R / W control 20 already described. Further, the controller 70 receives a plurality of control signals designated as Current Age of Entry. The current-age-of-entry signal is an output signal of each address storage 150 (AH) and is written in the address storage 150 at the earliest time until the age of the entry most recently written in the address storage 150. Determine the range of ages to start with the entry. Finally, the other input signal to controller 70 is provided by the plurality of compare signals 56 and designated as an address match. The controller 70 generates a plurality of output control signals. They are as follows: The read cell control signals are a plurality of control signals that determine the addressed address and data storage 150 and 152, respectively. By doing so, the contents can be written on the second address bus 22 and the second data bus 24, respectively. As predetermined, address storage 150 and data storage 152 are individually addressable and their contents can be placed directly on second address bus 22 and second data bus 24, respectively. The read cell bus is an address for selecting a specific address storage 150 and data storage 152. The light cell control signals provide the addresses of address storage 150 and data storage 152 for address and data signals written from processor 12 into storage 150 and 152. Further, like the read cell signal, the write cell signal is a signal that selects a specific address storage 150 and data storage 152. Finally, the control signal New Age of Entry provides a "time stamp" of how long the entry has been in address storage 150 and data storage 152. It indicates what the state of the data in these storages 150 and 152 is, or how it has been updated. Collecting all other ages of the entry signal, they provide an indication of the first written storage 150 and 152, and the last written storage 150 and 152. The operation of the write buffer 110 will be described below. Write operation of the processor During the continuation of the write operation, the address signal from the first address bus 16 and the data signal from the first data bus 18 are provided to address and data storage 150 and 152. Based on the validity of the address storage 150 and the data storage 152, the write cell control signal is supplied to the address storage 150 and the data storage 152 to which the output of the address signal and the data signal is written. When the signal from the processor 12 is written to the write buffer 110, the age of that entry is stopped there. When supplying data from the write buffer 110 to the main memory 14, the controller 70 receives a list of current-age-of-entry entries in the address storage 150 and the data storage 152, respectively. The oldest entry is loaded here by the read cell control signal which carries the address signal on the second address bus 22 and couples the data signal to the second data bus. Writing of data from the write buffer 110 to the main memory 14 is performed by the oldest entry command written first. As discussed with respect to the embodiment shown in FIG. 2, the second R / W control signal line 26 is maintained in the low or "0" position, thereby causing the first and second multiplexers 30 and 34 respectively. Keeping in that position, the second address bus 22 is connected to the third address bus 32, and the second data bus 24 is connected to the third data bus 36. In this manner, functionally, write buffer 110 behaves like write buffer 10 of processor 12 during a write operation. Processor read operation First, assume again that the address signal on the first address bus 16 and the address signal stored in the address storage 150 do not match. In this case, the output of NOR gate 58 is high, causing the output of AND gate 60 to go high. This causes the second R / W control signal line 26 to go high to place the main memory 14 in a read operation. In addition, this connects the first and second multiplexers 30 and 34 respectively to the first address bus 16 to the third address bus 32 and to connect the first data bus 18 to the third data bus 36. Are arranged so that In this way, the processor 12 can read the main memory 14. Furthermore, functionally, it is similar to the write buffer 10. If it is assumed that a signal corresponding to the address signal is stored in the address storage 150 (D), then the output of the comparator 54 (A-H) drives the comparison signal 56 (D) high. This will cause the output of NOR gate 58 to go low. This causes the second R / W control signal 26 to go low, keeping the main memory 14 in a mode for receiving write operations. This further causes the first and second multiplexers 30 and 34 to connect the second address bus 22 to the third address bus 32 and the second data bus 24 to the third data bus 36. To arrange. When the controller 70 is in the read mode, it receives the first R / W control signal 20 and also receives the high compare signal 56 (D), which is the read cell select signal so that the address storage 150 (D) is selected. Would choose. This causes the address signals in address storage 150 (D) to be placed on the second address bus 22. In addition, the same read cell control line causes the data signal from the data storage 152 (D) to be loaded onto the second data bus 24. A write operation to the main memory 14 is performed using the address signal and the data signal of the third address bus 32 and the third data bus 36. Once the contents of address storage 150 (D) and data storage 152 (D) are read, they are "zeroed out", or the combined bits are writable by address and data storage. It is set to indicate that. This causes comparator 54 (D) to go low. All the comparison signals 56 become the funnel, and the processor 12 can read the main memory 14. The controller 70 selects one address storage 150 when one or more address signals in the address storage 150 match an address signal on the first address bus 16. The selected address storage has the highest entry rank to be read first, and the read address signal is output to the second address bus 22. The data signal related to this address signal is also read, output to data bus 24, and written in main memory 14. When the next match occurs, the address signal is read from the address storage 150 of the next entry rank, and the data is written from the data storage 152 to the main memory 14. When all of the matched address signals are read from the address storage 150 and the data read from the data storage 152 is written in the main memory 14, the processor 12 starts the read operation from the main memory 14. Therefore, in this embodiment, the overhead of the read operation by the processor 12 and the matched address signal in the write buffer 110 is greatly reduced. As can be appreciated from the above description, the improved write buffer disclosed herein significantly reduces the overhead with the write buffer when the processor attempts to read data from main memory. That is, as long as matching addresses are accumulated in the write buffer, the write buffer is flushed and the read operation of the processor 12 is temporarily put in a standby state. Further according to this embodiment, the overhead is reduced to a single cycle of flushing a single matching address and its associated data.
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(72)発明者 ユーン、ジョー
アメリカ合衆国、カリフォルニア州
94080、サウス・サンフランシスコ、クロ
フトン・ウエイ 3867
(72)発明者 ステアーンス、チャールス
アメリカ合衆国、カリフォルニア州
95125、サン・ホセ、ランス フォード・
アベニュー 2515────────────────────────────────────────────────── ───
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(72) Inventor Yune, Joe
California, United States
94080, South San Francisco, Black
Futon Way 3867
(72) Inventor Stearns, Charles
California, United States
95125, San Jose, Lance Ford
Avenue 2515