JPH09330273A - メモリカードおよびメモリカードにおける誤り訂正方法 - Google Patents

メモリカードおよびメモリカードにおける誤り訂正方法

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JPH09330273A
JPH09330273A JP8147177A JP14717796A JPH09330273A JP H09330273 A JPH09330273 A JP H09330273A JP 8147177 A JP8147177 A JP 8147177A JP 14717796 A JP14717796 A JP 14717796A JP H09330273 A JPH09330273 A JP H09330273A
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data
error correction
ecc
correction code
memory card
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JP8147177A
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Yoshimasa Yoshimura
芳正 吉村
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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Abstract

(57)【要約】 【課題】 大容量でアクセス時間が短く、かつ、データ
の誤り訂正可能なメモリカードを提供する。 【解決手段】 主メモリ１１に格納されるデータに対し
て、ブロック毎に誤り訂正符号（ＥＣＣ）を計算するＥ
ＣＣ計算回路１９と、ＥＣＣ計算回路１９により計算さ
れたＥＣＣを記憶するＥＣＣメモリ２１と、データ読み
出し時に、読み出したデータに対してＥＣＣ計算回路１
９により算出されたＥＣＣと、事前に前記ＥＣＣメモリ
２１に格納されたＥＣＣとを照合し、照合結果を出力す
るＥＣＣ制御回路２３と、前記ＥＣＣ制御回路２３によ
る照合結果に基づき誤りデータを検出し、訂正する誤り
訂正コントローラ２５とからなる誤り訂正回路１５を備
える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はメモリカードに関
し、特にデータの誤り訂正機能を有するメモリカードお
よびメモリカードにおけるデータの誤り訂正方法に関す
る。
【０００２】
【従来の技術】書き換え可能なＳＲＡＭ（スタティック
ＲＡＭ）やフラッシュメモリを備えたメモリカードは、
情報処理機器から取り外され、外部から電源が供給され
なくてもデータを保持することができる。このため、Ｓ
ＲＡＭやフラッシュメモリを備えたメモリカードは、デ
ータを保持したまま情報処理機器から取り外され保管さ
れることがある。しかし、これらのメモリカードにおい
て、データ保持期間中にソフトエラーやデータ揮発等に
より、ビット化けを起こし、保持データが正確に読みだ
せないということがある。この現象が起こる確率は小さ
いが、メモリ容量の大容量化や、市場での出荷台数が増
加するに伴い、この事象が発生する件数は無視できなく
なる。
【０００３】
【発明が解決しようとする課題】従来、ＳＲＡＭやフラ
ッシュメモリを搭載したメモリカードにおいて、データ
保持期間中に発生したデータエラーに対して、自己完結
的に誤りを訂正する機能を有するものはなかった。今
後、メモリカードの大容量化に伴い、誤りデータの発生
件数が増加してくると、データ保持期間中に発生した誤
りデータをそのまま読み出すことは問題となる。
【０００４】また、このようなデータに生ずる誤りを訂
正する方法として、メモリカードにおいて、誤り訂正符
号（Error Correction Code）（以下、「ＥＣＣ」と称
す）を用いる方法があるが、この場合、各バイト、各ワ
ード毎にＥＣＣを持たせると、ＥＣＣデータの格納のた
めに大きなメモリ容量を必要とする。例えば、８ビット
データに対し必要なＥＣＣは４ビットになり、４メガバ
イトの主メモリに対し、２メガバイトのＥＣＣのための
メモリ容量が必要となる。しかし、メモリカードの部品
実装上これだけのメモリ容量は実現できない。
【０００５】ＥＣＣの大きさを小さくするためには、誤
り訂正をバイト単位でなく数バイトのブロック単位で行
えばよく、ブロックのバイト数が大きければ大きいほど
必要なＥＣＣの大きさは相対的に小さくなる。しかしな
がら、データ更新時のＥＣＣ計算において、ブロック全
体のデータをもとに計算しなければならず、ブロックが
大きくなればなるほどデータアクセスの処理時間がかか
る。
【０００６】本発明は、上記問題を解決すべくなされた
ものであり、その目的とするところは、大容量でアクセ
ス時間が短く、かつ、データの誤り訂正可能なメモリカ
ードを提供することにある。
【０００７】
【課題を解決するための手段】本発明に係るメモリカー
ドは、データを所定のバイト長のブロック単位で格納す
るメモリ素子を有し、情報処理機器から抜脱時にデータ
保持が可能で書き換え可能なメモリカードにおいて、前
記メモリ素子に格納されたデータに対し前記ブロック毎
に誤り訂正符号を計算し、前記誤り訂正符号に基づき前
記データの誤りを検出し、誤りが検出されたデータの誤
り訂正を行う誤り訂正手段を備える。
【０００８】前記誤り訂正手段は、誤り訂正符号を用い
て、ＳＲＡＭやフラッシュメモリ等により構成されるメ
モリ素子内に格納されるデータに対してソフトエラー等
により発生したデータ誤りを検出し、誤りの検出された
データについて訂正を行う。
【０００９】好ましくは、前記メモリカードにおいて、
前記誤り訂正手段は、前記メモリ素子に格納されるデー
タに対して、前記ブロック毎に誤り訂正符号を計算する
ＥＣＣ計算部と、前記ＥＣＣ計算部により計算された誤
り訂正符号を記憶するＥＣＣ記憶部と、データ読み出し
時に、読み出したデータに対して前記ＥＣＣ計算部によ
り算出された誤り訂正符号と、事前に前記ＥＣＣ記憶部
に格納された誤り訂正符号とを照合し、照合結果を出力
するＥＣＣ制御部と、前記ＥＣＣ制御部による照合結果
に基づき誤りデータを検出し、訂正する誤り訂正制御部
とからなる。
【００１０】好ましくは、前記メモリカードにおいて、
前記情報処理機器から抜脱され、電源が供給されなくな
った後に、所定時間の間、前記メモリ素子および前記誤
り訂正手段に対して電源を供給する充電可能な蓄電手段
をさらに備える。
【００１１】前記蓄電手段は、情報処理機器から抜脱さ
れ、電源供給が遮断された後も、メモリ素子および誤り
訂正手段に対し、動作に必要な電源を供給する。これに
より、メモリカードが情報処理機器から抜脱された後で
も、誤り訂正手段は、誤り訂正符号の更新処理を行え
る。
【００１２】好ましくは、前記メモリカードにおいて、
前記誤り訂正手段は、データ書き込みのあったブロック
番号を記憶するフラグ手段をさらに備える。
【００１３】前記誤り訂正手段は、フラグ手段におい
て、データ書き込みのあったブロック番号を記録する。
誤り訂正手段は、この記録を参照することにより、メモ
リ素子内のブロック領域において、データの更新の有無
を認識でき、誤り訂正符号計算時において、データ更新
のあったブロックに対してのみ誤り訂正符号を計算する
ことができる。
【００１４】好ましくは、前記メモリカードにおいて、
前記ＥＣＣ計算部は、前記ブロック中の更新されるべき
バイトに対して、書き込まれるべき新データと該新デー
タと同一の領域に格納された更新前の元データとの差を
示す差分データを計算し、該差分データに対する誤り訂
正符号である差分誤り訂正符号を計算し、該差分誤り訂
正符号を、更新前の前記元データに対する誤り訂正符号
に加算することにより、前記新データに対する誤り訂正
符号を計算する。
【００１５】前記ＥＣＣ計算部は、更新されたデータに
対する誤り訂正符号を更新する際に、変更のあったバイ
トに対する新データと元データとの差を示す差分データ
を計算し、この変更のあったバイトのみに対して誤り訂
正符号を計算し、この誤り訂正符号を元の誤り訂正符号
に加算することにより新データに対する誤り訂正符号を
計算する。すなわち、誤り訂正符号計算時において、ブ
ロック全体のデータに対して計算を行わず、変更のあっ
たバイトのみに対して誤り訂正符号を計算することによ
り、新しい誤り訂正符号を計算する。
【００１６】本発明に係る第１誤り訂正方法は、所定の
バイト長のブロック毎に分割された領域にデータを格納
するメモリ素子を有し、情報処理機器から抜脱時にデー
タ保持が可能で、書き換え可能なメモリカードにおける
データ誤り訂正方法において、ａ）前記メモリ素子に格
納されたデータを前記ブロック毎に読み出すステップ
と、ｂ）前記ブロック毎に読み出されたデータに対し、
誤り訂正符号を計算するステップと、ｃ）前記読み出さ
れたデータに対して計算された誤り訂正符号と、前記メ
モリ素子に格納されたデータに対して事前に計算された
誤り訂正符号とを照合するステップと、ｄ）前記照合結
果に基づき、誤りデータを特定し、該誤りデータを訂正
するステップとからなり、メモリカードの前記情報処理
機器への接続時または前記情報処理機器からの制御信号
の受信時等の所定のタイミングで、前記メモリ素子に格
納されるデータの誤り訂正を行う。
【００１７】前記第１誤り訂正方法において、メモリカ
ードの情報処理機器への接続時に、または前記情報処理
機器からの制御信号を受信した時に、前記メモリ素子に
格納されたデータを前記ブロック毎に読み出し、前記ブ
ロック毎に読み出されたデータに対し、誤り訂正符号を
計算する。前記読み出されたデータに対して計算された
誤り訂正符号と、前記メモリ素子に格納されたデータに
対して事前に計算された誤り訂正符号とを照合し、その
照合結果に基づき、誤りデータを特定し、訂正すること
により、メモリカードに保持されるデータの誤りを訂正
する。
【００１８】本発明に係る第２誤り訂正方法は、所定の
バイト長のブロック毎に分割された領域にデータを格納
するメモリ素子を有し、情報処理機器から抜脱時にデー
タ保持が可能で、書き換え可能なメモリカードにおける
データ誤り訂正方法において、ａ）前記メモリ素子に格
納されたデータを前記ブロック毎に読み出すステップ
と、ｂ）前記ブロック毎に読み出されたデータに対し、
誤り訂正符号を計算するステップと、ｃ）前記計算され
た誤り訂正符号により、事前に計算された誤り訂正符号
を更新するステップとからなり、メモリカードの前記情
報処理機器からの抜脱時または前記情報処理機器からの
制御信号の受信時等の所定のタイミングにおいて、一括
して、前記メモリ素子に格納されたデータに対する前記
誤り訂正符号を更新する。
【００１９】前記第２誤り訂正方法においては、データ
書き込み時毎に誤り訂正符号を更新せず、メモリカード
抜脱時または、情報処理機器からの制御信号受信時等の
所定のタイミングで、全データに対して一括して、誤り
訂正符号の更新を行う。
【００２０】本発明に係る第３誤り訂正方法は、所定の
バイト長のブロック毎に分割された領域にデータを格納
するメモリ素子を有し、情報処理機器から抜脱時にデー
タ保持が可能で、書き換え可能なメモリカードにおける
データ誤り訂正方法において、（ａ）前記ブロック中の
更新されるべきバイトに対して、書き込まれるべき新デ
ータと該新データと同一の領域に格納された更新前の元
データとの差を示す差分データを計算するステップと、
（ｂ）該差分データに対する誤り訂正符号である差分誤
り訂正符号を計算するステップと、（ｃ）該差分誤り訂
正符号を、更新前の前記元データに対する誤り訂正符号
に加算するステップとからなり、前記新データに対する
誤り訂正符号を計算する。
【００２１】前記第３誤り訂正方法は、更新されたデー
タに対する誤り訂正符号を更新する際に、変更のあった
バイトに対して新データと元データとの差を示す差分デ
ータを計算し、この差分データのみに対して誤り訂正符
号を計算し、この誤り訂正符号を元の誤り訂正符号に加
算することにより新データに対する誤り訂正符号を計算
する。すなわち、誤り訂正符号計算時において、ブロッ
ク全体のデータに対して計算を行わず、変更のあったバ
イトのみに対して誤り訂正符号を計算することにより、
新しいデータに対する誤り訂正符号を計算する。
【００２２】
【発明の実施の形態】以下、添付の図面を用いて本発明
の実施の形態を説明する。 実施の形態１．図１に、本発明の実施の形態１における
メモリカードの構成を示す。メモリカードは、フラッシ
ュメモリにより構成されデータを保持する主メモリ１１
と、主メモリ１１に対してデータおよびアドレスデータ
を設定することにより情報処理機器またはメモリ内の回
路と主メモリ１１との間でデータのインタフェースを行
うインタフェース回路１３と、主メモリ１１に格納され
たデータの誤り訂正を行う誤り訂正回路１５と、電源入
力端子Ｖccを介して情報処理機器から供給される電源電
圧を監視し制御信号を出力する電源監視回路１７とから
なる。
【００２３】誤り訂正回路１５は、誤り訂正符号（ＥＣ
Ｃ）を計算するＥＣＣ計算回路１９と、主メモリ１１に
格納されているデータに対して計算されたＥＣＣを格納
するＥＣＣメモリ２１と、ＥＣＣの照合を行うＥＣＣ制
御回路２３と、これらの各回路を制御し、訂正データの
書き込みを制御する誤り訂正コントローラ２５とからな
る。ＥＣＣ計算回路１９は、ＥＣＣ計算時に参照される
ＥＣＣ計算テーブルを内部に有している。インタフェー
ス回路１３は、オフセットアドレスバス２７、ブロック
アドレスバス２９、データバス３１および制御バス３３
により主メモリ１１と接続される。誤り訂正回路１５
は、オフセットアドレスバス２７、ブロックアドレスバ
ス２９およびデータバス３１に接続される。また、誤り
訂正回路１５はインタフェース回路ともバス３７を介し
て接続される。
【００２４】データはデータバス３１を介して主メモリ
に対してデータの読み出し／書き込みがなされる。この
時、アドレスはオフセットアドレスバス２７およびブロ
ックアドレスバス２９により主メモリに設定される。オ
フセットアドレスおよびブロックアドレスについては後
述する。制御バス３３は、ライトイネーブル信号等の制
御信号を主メモリ１１に転送する。
【００２５】電源監視回路１７は、情報処理機器から供
給される電源電圧が所定電圧以上か否かを監視し、制御
信号を誤り訂正回路１５に出力する。誤り訂正回路１５
は、この制御信号により、メモリカードが情報処理機器
に装着されているか否かを判断する。以下に本実施形態
のメモリカードの動作について説明する。
【００２６】まず、動作を説明する前に、図２を用いて
本実施形態の主メモリ１１とＥＣＣメモリ２１内のメモ
リ空間について説明する。図２に示されるように、主メ
モリ１１内の領域は、所定の大きさのブロックに分割さ
れ、各ブロック毎に、ブロック内のデータに対応するＥ
ＣＣが割り当てられている。これらのブロックは、ブロ
ックアドレスにより指定され、また、ブロック内のバイ
ト単位のデータについては、オフセットアドレスにより
指定される。本実施形態では主メモリ１１はＮ個のブロ
ックに分割されており、以降、このようなメモリ空間を
前提として説明を行う。
【００２７】本実施形態のメモリカードは、「初期化処
理」と称する処理を行うことにより、主メモリ１１に格
納されているデータに発生したデータエラーをＥＣＣに
基づき検出し、それを訂正する。この「初期化処理」
は、通常メモリカードが情報処理機器に接続された直後
に行われる。すなわち、情報処理機器にメモリカードが
接続されると、情報処理機器から電源電圧が供給され
る。電源監視回路１７でこの電圧が所定電圧以上である
か否かが監視され、この電圧に基づいた制御信号が出力
される。誤り訂正回路１５にて、この制御信号により、
カードが情報処理機器に接続されたことが判断され、初
期化処理が開始される。以下に初期化処理の手順につい
て説明する。
【００２８】図３に、本実施形態のメモリカードの初期
化処理の動作フローを示す。最初に、誤り訂正コントロ
ーラ２５により、処理すべきブロック番号を示すインデ
ックスｉが０に初期化される（Ｓ１０１）。次に、誤り
訂正コントローラ２５により、インデックスｉで示され
るｉ番目のブロックのデータを指定するブロックアドレ
スがブロックアドレスバス２９を介して主メモリ１１に
転送されることにより、データバス３１を介してｉ番目
のブロックのデータがＥＣＣ計算回路１９に読み出され
る。ＥＣＣ計算回路１９において、読み出されたデータ
に対するＥＣＣの計算が行われる（Ｓ１０２）。ＥＣＣ
の計算手順については後に詳細に説明する。
【００２９】ＥＣＣメモリ２１には、前回のデータ書き
込み時に計算されたＥＣＣが格納されている。ｉ番目の
ブロックデータのＥＣＣの計算が終了すると、ＥＣＣ制
御回路２３において、ＥＣＣ計算回路１９で計算された
ＥＣＣの値と、ＥＣＣメモリ２１中に格納された値とが
照合される（Ｓ１０３）。それぞれのＥＣＣの値が一致
した時は、ステップＳ１０５に進む。ＥＣＣの値が一致
しない時は、誤り訂正コントローラ２５において、デー
タに誤りが発生したと判断され、誤り訂正が行われる
（Ｓ１０４）。すなわち、誤りコントローラ２５におい
て、ステップＳ１０３でのＥＣＣの照合結果により、デ
ータ中の誤りビットが特定される（誤りビットの特定手
順については後述する。）。誤りビットが特定される
と、誤り訂正コントローラ２５により、インタフェース
回路１３に対して訂正すべきビットを指定するためのオ
フセットアドレス、ブロックアドレスおよび正しいデー
タが転送され、主メモリ１１に正しいデータが書き込ま
れることにより誤り訂正が行われる。
【００３０】誤り訂正後、ステップＳ１０５に進む。ス
テップＳ１０５では、次のデータブロックを指定するた
めに、インデックスｉが１だけインクリメントされる。
全てのブロックに対して上記の誤り訂正処理が行われた
か否かが判断されるため、インデックスｉとブロック数
Ｎとの大小が比較される（Ｓ１０６）。インデックスｉ
＞ブロック数Ｎでない時、すなわち全てのブロックに対
して誤り訂正処理が行われてない時は、ステップＳ１０
２に進み、次のブロックに対して誤り訂正処理が行われ
る。以下、インデックスｉがブロック数Ｎよりも大きく
なるまで、すなわち全てのブロックに対して、誤り訂正
処理が行われるまで、ステップＳ１０２からステップＳ
１０６が繰り返される。
【００３１】以上のようにして、本実施形態では、メモ
リカードの情報処理機器への接続時において初期化処理
を行うことにより、データの誤りが訂正でき、データの
信頼性が向上する。また、ブロック毎にＥＣＣを割り当
てるため、ＥＣＣの大きさを小さくできるため、全メモ
リ容量における、ＥＣＣのメモリ容量の割合を低く抑さ
えることができる。
【００３２】尚、上記説明においては、メモリカードが
情報処理機器へ挿入された直後に初期化処理を行うとし
たが、初期化処理のタイミングは、接続直後の１回だけ
に限定されず、情報処理機器からの制御信号に基づき、
任意の時間にまたは所定時間毎に初期化処理が行われて
もよい。
【００３３】以下に、図４を用いてＥＣＣの計算手順に
ついて説明する。本実施形態のＥＣＣはハミング符号を
用いている。図４に、１ブロック分のデータであるデー
タブロック５１と、そのデータブロック５１に対応する
ＥＣＣデータ５２と、ＥＣＣデータ５２を計算するため
に用いるＥＣＣ計算テーブル５３とを示す。説明の簡単
化のためにデータブロック長は４バイト（３２ビット）
としている。この時、必要なＥＣＣデータ長は６ビット
となる。
【００３４】データブロック５１中のデータに対するＥ
ＣＣの計算は、データブロック５１の各ビットに対して
下のＥＣＣ計算テーブル５３の１が立っているビットの
みを行毎にモジュロ２で加算していき、和が０になるよ
うにＥＣＣビット（ｅ０〜ｅ５）を決定する。ここで、
モジュロ２による加算によれば、１＋０＝０＋１＝１、
０＋０＝１＋１＝０となる。また、ＥＣＣデータ５２の
ｅ０ビットはＥＣＣ計算テーブル５３の１行目から計算
され、ｅ１は２行目から計算され、以降、順次同様にし
て行われ、最後のｅ５は６行目から計算される。
【００３５】例として、ＥＣＣデータ５２のｅ０ビット
の計算方法について説明する。ｅ０ビットは、ＥＣＣ計
算テーブル５３の最初の行を用いて計算される。すなわ
ち、データブロック（オフセット０〜オフセット３）５
１の各ビットにおいて、ＥＣＣ計算テーブル５３の最初
の行で１が立っているビットに対応するビットを、全て
モジュロ２で加算すると、０となる。従って、この値と
ｅ０ビットの値を加算して０となるようにｅ０を決定す
ると、ｅ０は０になる。同様にして、ｅ１ビットについ
ては、ＥＣＣ計算テーブル５３の２番目の行で１が立っ
ているビットに対応するデータブロック５１の各ビット
を全てモジュロ２で加算すると、１となる。この値とｅ
１ビットの和が０となるようにｅ１を決定すると、ｅ１
は１になる。以下、同様にして、ｅ２からｅ５ビットが
決定される。
【００３６】次に、このＥＣＣデータ５２を用いて、誤
りがあるビットを特定する手順について説明する。誤り
があるビットを特定するためには、まず、データ書き込
み時に計算され格納されたＥＣＣデータと、データ読み
出し後算出されたＥＣＣとを照合した後、一致しないＥ
ＣＣビットを特定する。次に、ＥＣＣデータの中の一致
しないビットに対応する全ての行のビットが１となるビ
ットを特定することにより誤りビットが特定できる。
【００３７】例えば、前述のステップＳ１０４におい
て、ＥＣＣの計算値とＥＣＣメモリ２１に格納された値
とを照合した結果、ｅ０、ｅ２、ｅ４のビットが一致し
なかったとする。この時、ＥＣＣ計算テーブル５３の１
行目、３行目、５行目のデータが全て１となるビットを
検索する。図４では、オフセット１の１ビット目がそれ
に該当する。従って、このビットが誤りビットであると
特定できる。誤りビットが特定されると、そのビットの
データの「０」と「１」を反転させることにより誤り訂
正ができる。このように本実施形態の誤り訂正符号によ
れば、１ブロック内のデータに対して１ビットの誤りを
訂正することができる。
【００３８】以下に、データ更新時におけるＥＣＣ更新
処理について説明する。本実施形態のメモリカードは、
データ書き換え時のＥＣＣ計算において、データブロッ
ク全体に対してＥＣＣを計算するのではなく、データブ
ロック内の書き換えのあったバイトに対してのみＥＣＣ
の計算を行うことにより、効率よくＥＣＣの計算を行
う。
【００３９】図５は、図４で示されたデータブロック５
１においてオフセット１で示される１バイトデータ５４
のみを更新した時のＥＣＣ計算を説明するための図であ
る。図５において、オフセット１のデータは「１１０１
００１０」から「１０００１１０１」に書き換えられて
いる。この時のＥＣＣ計算手順について、図６のフロー
チャートを用いて説明する。
【００４０】情報処理機器より、インタフェース回路１
３を介してデータ書き込みのために、データのオフセッ
トアドレス、ブロックアドレスが主メモリ１１に対して
設定されると（Ｓ２０１）、誤り訂正コントローラ２５
は、そのアドレスで指定される書き込み前の元データ５
４「１１０１００１０」を読み出す（Ｓ２０２）。主メ
モリ１１に対して、データバスを３１介して新データ５
５が設定され（Ｓ２０３）、主メモリ１１に新データ５
５「１０００１１０１」が書き込まれる（Ｓ２０４）。
誤り訂正コントローラ２５において、ステップＳ２０２
で読み出された元データ５４と、書き込まれた新データ
５５とから差を示す差分データ５６「０１０１１１１
１」が計算される（Ｓ２０５）。ここで、差分データ
は、変更のあったビットを示すものであり、オフセット
単位で元データと新データとの排他的論理和（ＸＯＲ）
を計算することにより得られる。
【００４１】ＥＣＣ計算回路１９は、ＥＣＣ計算テーブ
ル５３を参照して（Ｓ２０６）、差分データ５６に対す
るＥＣＣである差分ＥＣＣ５７「０１１０１１」を計算
する（Ｓ２０７）。ＥＣＣ制御回路２３は、ＥＣＣメモ
リ２１から、更新前のデータに対するＥＣＣである元Ｅ
ＣＣ５２「０１０１１０」を読み出す（Ｓ２０８）。誤
り訂正コントローラ２５において、元ＥＣＣ５２と差分
ＥＣＣ５７をモジュロ２で加算することにより、新ＥＣ
Ｃ５８を計算する（Ｓ２０９）。新たに算出された新Ｅ
ＣＣ５８により、ＥＣＣメモリ２１の値が更新される
（Ｓ２１０）。
【００４２】このようにして本実施形態のメモリカード
では、データ書き込み時のＥＣＣ更新の際に、データブ
ロック全体ではなく、変更のあったバイトのみに対して
ＥＣＣの計算を行うことにより、新しいデータに対する
ＥＣＣを計算するため、ＥＣＣ計算時間を低減し、効率
よくＥＣＣの更新が行える。このことは、１ブロックの
サイズが大きくなるほど、データ書き込み時のレスポン
スが向上において有効である。
【００４３】尚、本実施形態においては、説明の簡単化
のために１データブロック長を４バイトとして、６ビッ
トのＥＣＣの計算について説明したが、例えば、データ
ブロック長を２５６バイトの時に１２ビットのＥＣＣを
設定することも可能であり、この時、４メガバイトのメ
モリカードを構成するのにＥＣＣメモリは２４キロバイ
トで足りる。
【００４４】以上のようにして、本実施形態のメモリカ
ードでは、カード内部に誤り訂正回路１５を設けたこと
により、カード内部に保持されたデータの誤り訂正が行
え、保持データの信頼性が向上する。
【００４５】実施の形態２．実施の形態１においては、
データ更新時毎のＥＣＣの更新処理を説明したが、本実
施形態のメモリカードでは、情報処理機器から外部バス
３５を介して入力される制御信号等に基づき、所定時間
毎に、または、カードを情報処理機器から取り外す前
に、「終了処理」と称する処理を行うことにより、メモ
リ内の全データに対して一括してＥＣＣの更新を行う。
以下に「終了処理」について説明する。
【００４６】図７は、終了処理の手順を表すフローチャ
ートである。最初に、誤り訂正コントローラ２５によ
り、処理すべきブロックを指定するためのインデックス
ｉが０に初期化される（Ｓ３０１）。誤り訂正コントロ
ーラ２５により、主メモリ１１に対して、インデックス
ｉで指定されるブロックのブロックアドレスが転送さ
れ、ｉ番目のブロックのデータが読み出される（Ｓ３０
２）。ＥＣＣ計算回路１９において、読み出されたデー
タに対してＥＣＣが計算される（Ｓ３０３）。誤り訂正
コントローラ２５により、計算されたＥＣＣがＥＣＣメ
モリ２１に書き込まれる（Ｓ３０４）。次のブロックを
指定するために、インデックスｉが１だけインクリメン
トされる（Ｓ３０５）。
【００４７】インデックスｉとブロック数Ｎとを比較す
ることにより、全てのブロックについてＥＣＣが生成さ
れたか否かが判断される（Ｓ３０６）。インデックスｉ
＞ブロック数Ｎでない時、すなわち全てのブロックにつ
いて、ＥＣＣが計算されていなければ、ステップＳ３０
２に進み、次のブロックについてＥＣＣが計算される。
以下、全てのブロックについてＥＣＣが計算されるま
で、上記処理が行われる。全てのブロックについてＥＣ
Ｃが計算されれば処理を終了する。
【００４８】以上のように本実施形態においては、所定
時間毎またはメモリカードを取り外す前に、主メモリ１
１内の全データに対して一括してＥＣＣ生成処理を行う
終了処理を行うため、ＥＣＣ生成をデータ書き込み毎に
行う場合と比較してデータ書き込み時の処理時間が短縮
される。
【００４９】実施の形態３．図８に、実施の形態３のメ
モリカードを示す。本実施形態のメモリカードは、図１
に示されるメモリカードにおいて、電源入力端子Ｖccに
カソードを接続され、アノードをインタフェース回路１
３の電源入力に接続されたダイオード６１と、ダイオー
ド６１のアノードに陽極を接続され、陰極を接地された
充電可能なバックアップ電池６３とをさらに備えてい
る。ダイオード６１は、バックアップ電池６３から電源
監視回路１７への電流の流入を防止するためのものであ
る。バックアップ電池６３は、メモリカードが情報処理
機器に接続中に電源電圧により充電される。
【００５０】本実施形態においては、メモリカードが情
報処理機器から抜き取られても、バックアップ電池６３
により、所定時間の間、カード内部の主メモリ１１、イ
ンタフェース回路１３および誤り訂正回路１５に電源電
圧が供給され続ける。この時、電源監視回路１７におい
て、入力電圧が低下し、所定電圧以下になると、誤り訂
正回路１５に対し入力電圧に基づいた制御信号が出力さ
れる。誤り訂正回路１５は、この制御信号に基づき、前
述の、保持データに対して一括してＥＣＣ計算を行う終
了処理を行う。
【００５１】このようにして、本実施形態のメモリカー
ドは、内部にバックアップ電池６３を設け、情報処理機
器からの電源の供給が遮断された後も、所定時間の間、
メモリカード内部に対して電源電圧を供給することによ
り、誤り訂正回路１５において終了処理を行う。これに
より、メモリカードの抜脱時において、必ず終了処理が
行われ、ＥＣＣが生成されるため、データの信頼性が向
上する。また、使用者は終了処理を意識せず、カードを
取り扱うことができる。
【００５２】尚、本実施形態のバックアップ電池の容量
は、終了処理を完了する時間だけ電源を供給できる容量
があれば十分であるため、比較的小型のものでよい。ま
た、本実施形態においては、バックアップ電源として、
充電可能な電池を用いたが、この電池の代わりに大容量
のキャパシタを用いてもよい。
【００５３】実施の形態４．本実施形態のメモリカード
においては、ブロック毎にデータ更新の有無を示すフラ
グビットを有するレジスタを、誤り訂正コントローラ２
５内に設けている。誤り訂正コントローラ２５は、この
レジスタ内のフラグビットを参照することにより、デー
タ更新のあったブロックを特定できる。以下に、このレ
ジスタ内のフラグビットの設定の手順を図９のフローチ
ャートを用いて説明する。
【００５４】データ書き込み時において、主メモリ１１
に対してオフセットアドレスバス２７、ブロックアドレ
スバス２９を介してブロックアドレスとオフセットアド
レスが設定され（Ｓ４０１）、データバス３１を介して
データが設定され（Ｓ４０２）、主メモリ１１にデータ
が書き込まれる（Ｓ４０３）。誤り訂正コントローラ２
５は、データ更新のあったブロックに対応するレジスタ
内のフラグを「１」に設定する（Ｓ４０４）。このよう
にして、レジスタ内において、データ更新のあったブロ
ックに対してフラグが設定される。
【００５５】次に、図１０を用いて、このフラグビット
を参照しながら行われる終了処理の手順を示す。最初
に、ブロック番号を指定するインデックスｉが０に初期
化される（Ｓ５０１）。誤り訂正コントローラ２５によ
り、レジスタ内のｉ番目のブロックに対応するフラグビ
ットが参照され、フラグビットが「１」であるか否か判
断する（Ｓ５０２）。フラグビットが「０」の時、この
ブロックのデータは更新されてないと判断され、ステッ
プＳ５０６に進む。このフラグビットが「１」の時、こ
のブロックのデータが更新されたと判断され、ｉ番目の
ブロックのデータが読み出され（Ｓ５０３）、ＥＣＣ計
算回路１９にて、そのデータに対して前述の手順でＥＣ
Ｃが計算される（Ｓ５０４）。計算されたＥＣＣにより
ＥＣＣメモリ２１内に格納された値が更新される（Ｓ５
０５）。
【００５６】ステップＳ５０６で、次のフラグビットを
指定するために、インデックスｉが１だけインクリメン
トされる。インデックスｉとブロック数Ｎを比較するこ
とにより、レジスタ内の全てのフラグビットに対して、
確認されたか否かが判断される（Ｓ５０７）。全てのフ
ラグビットに対して確認されていなければ、ステップＳ
５０２に進み、全てのフラグビットについて処理の有無
が確認されるまで上記処理が繰り返される。全てのフラ
グについて確認がなされれば、処理を終了する。レジス
タ内の各フラグビットは、初期化処理または終了処理の
終了後「０」にリセットされる。
【００５７】以上のようにして、本実施形態のメモリカ
ードは、データ書き込み時において、データ更新のあっ
たブロックについてフラグを設定し、終了処理におい
て、このフラグを参照することにより、データ更新のあ
ったブロックのみＥＣＣの更新を行うため、終了処理に
おいて処理時間が短縮される。
【００５８】
【発明の効果】本発明のメモリカードによれば、誤り訂
正符号を用いて、メモリ素子に格納されるデータに発生
したデータの誤りを検出し訂正する誤り訂正手段を設け
ることにより、メモリカード内で保持されるデータに発
生した誤りが訂正されるため、メモリカードの信頼性が
向上する。また、ブロック単位で誤り訂正符号が計算さ
れるため、誤り訂正符号の計算時間が短縮され、かつ誤
り訂正符号の大きさも小さくできる。さらに、メモリカ
ードにおいて、誤り訂正を行うため、接続される情報処
理機器に負担がかからない。
【００５９】好ましい構成のメモリカードによれば、蓄
電手段を備えることにより、メモリカードが情報処理機
器から取り外され、電源が遮断された後も、メモリ素子
および誤り訂正手段に電源を供給するため、誤り訂正手
段において、保持データに対する誤り訂正符号の計算が
行える。これにより、データ書き込み時に誤り訂正符号
を更新する必要がないため、データ書き込み毎に誤り訂
正符号を計算する場合と比較して、書き込み時の処理時
間を短縮できる。また、使用者は、このような処理を意
識せず、いつでもカードを取り外すことができる。
【００６０】好ましい構成のメモリカードによれば、デ
ータ更新のあったブロックの番号を記録する手段を備え
ることにより、誤り訂正手段において、データが更新さ
れたブロックを特定でき、そのブロックに対してのみ誤
り訂正符号を計算できるため、誤り訂正符号の更新処理
において、処理時間が短縮される。
【００６１】好ましい構成のメモリカードによれば、デ
ータ更新時の誤り訂正符号の計算において、変更のあっ
たバイトに対して、書き込まれるべき新データと、元デ
ータとの差を示す差分データを計算し、その差分データ
に対する誤り訂正符号に基づいて新データに対する誤り
訂正符号を計算するため、変更のあったデータの属する
ブロック全体について誤り訂正符号を計算する必要がな
いため、誤り訂正符号の計算時間が短縮され、データ書
き込み効率が向上する。
【００６２】本発明に係る第１誤り訂正方法によれば、
メモリカードの情報処理機器への接続時に、または前記
情報処理機器からの制御信号を受信した時に、前記メモ
リ素子に格納されたデータを前記ブロック毎に読み出
し、誤り訂正符号を用いて、誤りデータの検出、訂正を
行うため、メモリカード使用時において、データの信頼
性が向上する。
【００６３】本発明に係る第２誤り訂正方法によれば、
データ書き込み時毎に誤り訂正符号を更新せず、メモリ
カード抜脱時または、情報処理機器からの制御信号受信
時等の所定のタイミングで、全データに対して一括し
て、誤り訂正符号の更新を行う。これにより、データ書
き込み毎に誤り訂正符号を計算する場合と比較して、デ
ータの書き込み時の処理時間が短縮される。
【００６４】本発明に係る第３誤り訂正方法によれば、
データ更新時の誤り訂正符号の計算において、変更のあ
ったバイトに対して、書き込まれるべき新データと、元
データとの差を示す差分データを計算し、その差分デー
タに対する誤り訂正符号に基づいて新データに対する誤
り訂正符号を計算するため、変更のあったデータの属す
るブロック全体について誤り訂正符号を計算する必要が
ないため、誤り訂正符号の計算時間が短縮され、データ
書き込み効率が向上する。
【図面の簡単な説明】
【図１】 実施の形態１のメモリカードのブロック図。
【図２】 主メモリとＥＣＣメモリのメモリ空間を説明
するための図。
【図３】 実施の形態１のメモリカードにおける初期化
処理のフローチャート。
【図４】 ＥＣＣの計算手順を説明するための図。
【図５】 バイト単位によるＥＣＣの再計算手順を説明
するための図。
【図６】 バイト単位によるＥＣＣの再計算手順のフロ
ーチャート。
【図７】 実施の形態２のメモリカードにおける終了処
理のフローチャート。
【図８】 実施の形態３のメモリカードのブロック図。
【図９】 フラグビット設定手順のフローチャート。
【図１０】 フラグビットを参照しながら行われる終了
処理のフローチャート。
【符号の説明】
１１ 主メモリ、１３ インタフェース回路、１５ 誤
り訂正回路、１７ 電源監視回路、１９ ＥＣＣ計算回
路、２１ ＥＣＣメモリ、２３ ＥＣＣ制御回路、２５
誤り訂正コントローラ、２７ オフセットアドレスバ
ス、２９ ブロックアドレスバス、３１ データバス、
３３ 制御バス、３５ 外部データバス、３７ 内部バ
ス、３９ 信号線、４１ 電源線、５１ １ブロックの
データ、５２ ＥＣＣデータ（元ＥＣＣ）、５３ ＥＣ
Ｃ計算テーブル、５４ 元データ、５５ 新データ、５
６ 差分データ、５７ 差分ＥＣＣ、５８ 新ＥＣＣ、
６１ダイオード、６３ バックアップ電池、Ｖcc 電源
端子。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 データを所定のバイト長のブロック単位
    で格納するメモリ素子を有し、情報処理機器から抜脱時
    にデータ保持が可能で書き換え可能なメモリカードにお
    いて、 前記メモリ素子に格納されたデータに対し前記ブロック
    毎に誤り訂正符号を計算し、前記誤り訂正符号に基づき
    前記データの誤りを検出し、誤りが検出されたデータの
    誤り訂正を行う誤り訂正手段を備えたことを特徴とする
    メモリカード。
  2. 【請求項２】 請求項１に記載のメモリカードにおい
    て、前記誤り訂正手段は、 前記メモリ素子に格納されるデータに対して、前記ブロ
    ック毎に誤り訂正符号を計算するＥＣＣ計算部と、 前記ＥＣＣ計算部により計算された誤り訂正符号を記憶
    するＥＣＣ記憶部と、 データ読み出し時に、読み出したデータに対して前記Ｅ
    ＣＣ計算部により算出された誤り訂正符号と、事前に前
    記ＥＣＣ記憶部に格納された誤り訂正符号とを照合し、
    照合結果を出力するＥＣＣ制御部と、 前記ＥＣＣ制御部による照合結果に基づき誤りデータを
    検出し、訂正する誤り訂正制御部とからなることを特徴
    とするメモリカード。
  3. 【請求項３】 請求項１または請求項２に記載のメモリ
    カードにおいて、前記情報処理機器から抜脱され、電源
    が供給されなくなった後に、所定時間の間、前記メモリ
    素子および前記誤り訂正手段に対して電源を供給する充
    電可能な蓄電手段をさらに備えたことを特徴とするメモ
    リカード。
  4. 【請求項４】 請求項１または請求項２に記載のメモリ
    カードにおいて、前記誤り訂正手段は、データ書き込み
    のあったブロック番号を記憶するフラグ手段をさらに備
    えたことを特徴とするメモリカード。
  5. 【請求項５】 請求項２に記載のメモリカードにおい
    て、前記ＥＣＣ計算部は、前記ブロック中の更新される
    べきバイトに対して、書き込まれるべき新データと該新
    データと同一の領域に格納された更新前の元データとの
    差を示す差分データを計算し、該差分データに対する誤
    り訂正符号である差分誤り訂正符号を計算し、該差分誤
    り訂正符号を、更新前の前記元データに対する誤り訂正
    符号に加算することにより、前記新データに対する誤り
    訂正符号を計算することを特徴とするメモリカード。
  6. 【請求項６】 所定のバイト長のブロック毎に分割され
    た領域にデータを格納するメモリ素子を有し、情報処理
    機器から抜脱時にデータ保持が可能で、書き換え可能な
    メモリカードにおけるデータ誤り訂正方法において、 ａ）前記メモリ素子に格納されたデータを前記ブロック
    毎に読み出すステップと、 ｂ）前記ブロック毎に読み出されたデータに対し、誤り
    訂正符号を計算するステップと、 ｃ）前記読み出されたデータに対して計算された誤り訂
    正符号と、前記メモリ素子に格納されたデータに対して
    事前に計算された誤り訂正符号とを照合するステップ
    と、 ｄ）前記照合結果に基づき、誤りデータを特定し、該誤
    りデータを訂正するステップとからなり、 メモリカードの前記情報処理機器への接続時または前記
    情報処理機器からの制御信号の受信時等の所定のタイミ
    ングで、前記メモリ素子に格納されるデータの誤り訂正
    を行うことを特徴とする誤り訂正方法。
  7. 【請求項７】 所定のバイト長のブロック毎に分割され
    た領域にデータを格納するメモリ素子を有し、情報処理
    機器から抜脱時にデータ保持が可能で、書き換え可能な
    メモリカードにおけるデータ誤り訂正方法において、 ａ）前記メモリ素子に格納されたデータを前記ブロック
    毎に読み出すステップと、 ｂ）前記ブロック毎に読み出されたデータに対し、誤り
    訂正符号を計算するステップと、 ｃ）前記計算された誤り訂正符号により、事前に計算さ
    れた誤り訂正符号を更新するステップとからなり、 メモリカードの前記情報処理機器からの抜脱時または前
    記情報処理機器からの制御信号の受信時等の所定のタイ
    ミングにおいて、一括して、前記メモリ素子に格納され
    たデータに対する前記誤り訂正符号を更新することを特
    徴とする誤り訂正方法。
  8. 【請求項８】 所定のバイト長のブロック毎に分割され
    た領域にデータを格納するメモリ素子を有し、情報処理
    機器から抜脱時にデータ保持が可能で、書き換え可能な
    メモリカードにおけるデータ誤り訂正方法において、 （ａ）前記ブロック中の更新されるべきバイトに対し
    て、書き込まれるべき新データと該新データと同一の領
    域に格納された更新前の元データとの差を示す差分デー
    タを計算するステップと、 （ｂ）該差分データに対する誤り訂正符号である差分誤
    り訂正符号を計算するステップと、 （ｃ）該差分誤り訂正符号を、更新前の前記元データに
    対する誤り訂正符号に加算するステップとからなり、前
    記新データに対する誤り訂正符号を計算することを特徴
    とする誤り訂正方法。
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