JPH09289323A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、特に半導体集積回路の製造方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】従来、ＣＭＯＳを用いたゲートアレイ等
の高密度半導体集積回路はバルクＳｉを用いたものが主
流であり、ＳＯＩ（Silicon on Insulator）基板を用
いたものは数が少なかった。これは、ＳＯＩ基板のコス
トが、バルクＳｉに比べて約１０倍と非常に高価である
ことが一因になっている。2. Description of the Related Art Conventionally, a high density semiconductor integrated circuit such as a gate array using CMOS is mainly made of bulk Si, and few ones use an SOI (Silicon on Insulator) substrate. This is partly because the cost of the SOI substrate is about 10 times higher than that of bulk Si.
【０００３】[0003]
【発明が解決しようとする課題】ところが、バルクＳｉ
を用いた工程は、１層配線の工程でも標準でマスク回数
が１０回以上であり、また、製造期間においても長いウ
ェルドライブ等があるために２ヶ月程かかるという問題
があった。However, bulk Si
In the process using, the standard number of masks is 10 or more even in the process of single-layer wiring, and there is a problem that it takes about 2 months due to a long well drive and the like in the manufacturing period.
【０００４】また、抵抗，ダイオード，コンデンサ等の
受動素子を組み込む場合、工程数が増えて製造期間が更
に長くなるという問題があった。Further, when a passive element such as a resistor, a diode or a capacitor is incorporated, there is a problem that the number of steps is increased and the manufacturing period is further lengthened.
【０００５】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、ＳＯＩ基板を用い
て、製造期間が短く、かつ、コストを減少させることの
できる半導体装置の製造方法を提供することにある。The present invention has been made in view of the above points, and an object of the present invention is to provide a semiconductor device using an SOI substrate, which has a short manufacturing period and can reduce the cost. It is to provide a manufacturing method.
【０００６】[0006]
【課題を解決するための手段】請求項１記載の発明は、
支持体シリコン基板と該支持体シリコン基板上に形成さ
れた絶縁膜と該絶縁膜上に形成された活性シリコン層と
が一体的に構成されたＳＯＩ基板の活性シリコン層の所
望の位置を、前記絶縁膜に到達するまでエッチングを行
うことにより前記活性シリコン層から成る複数の素子分
離領域を形成し、前記ＳＯＩ基板の前記素子分離領域が
形成された面全面にＮウェル領域形成用の不純物のイオ
ン注入を行うことによりＰＭＯＳ形成用の前記素子分離
領域のＭＯＳ構造における閾値を制御し、前記ＰＭＯＳ
形成用の前記素子分離領域上にフォトレジストを塗布
し、ＮＭＯＳ形成用の前記素子分離領域上にはフォトレ
ジストを塗布しないようにして、Ｐウェル領域形成用の
不純物のイオン注入を行うことにより前記ＮＭＯＳ形成
用の前記素子分離領域のＭＯＳ構造における閾値を制御
した後、前記フォトレジストを除去し、所望の位置にフ
ォトレジストを塗布して前記ＰＭＯＳ及びＮＭＯＳのソ
ース及びドレイン領域形成用の不純物のイオン注入を行
った後、前記フォトレジストを除去し、前記素子分離領
域上に熱酸化によりゲート酸化膜を形成して該酸化膜の
所望の位置に前記素子分離領域に到達する開口部を形成
し、該開口部を埋め込むように金属配線を行うことによ
りＣＭＯＳを形成するようにしたことを特徴とするもの
である。According to the first aspect of the present invention,
The desired position of the active silicon layer of the SOI substrate in which the supporting silicon substrate, the insulating film formed on the supporting silicon substrate, and the active silicon layer formed on the insulating film are integrally formed is defined as follows. By etching until reaching the insulating film, a plurality of element isolation regions made of the active silicon layer are formed, and impurity ions for forming an N well region are formed on the entire surface of the SOI substrate on which the element isolation regions are formed. By performing the implantation, the threshold value in the MOS structure of the element isolation region for forming the PMOS is controlled,
By applying a photoresist on the element isolation region for formation and not applying a photoresist on the element isolation region for NMOS formation, ion implantation of impurities for forming the P well region is performed. After controlling the threshold value in the MOS structure of the element isolation region for forming the NMOS, the photoresist is removed, and the photoresist is applied to a desired position to form impurity ions for forming the source and drain regions of the PMOS and NMOS. After the implantation, the photoresist is removed, a gate oxide film is formed on the element isolation region by thermal oxidation, and an opening reaching the element isolation region is formed at a desired position of the oxide film. It is characterized in that a CMOS is formed by forming a metal wiring so as to fill the opening.
【０００７】請求項２記載の発明は、請求項１記載の半
導体装置の製造方法において、前記ＰＭＯＳ及びＮＭＯ
Ｓのソース及びドレイン領域形成用の不純物として、複
数種類の不純物をイオン注入し、拡散速度の差を利用し
て前記ソース及びドレイン領域に濃度勾配をつけたこと
を特徴とするものである。According to a second aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect, the PMOS and NMO are provided.
A plurality of types of impurities are ion-implanted as impurities for forming the source and drain regions of S, and a concentration gradient is applied to the source and drain regions by utilizing the difference in diffusion rate.
【０００８】請求項３記載の発明は、請求項１または請
求項２記載の半導体装置の製造方法において、前記Ｎウ
ェル領域形成用の不純物のイオン注入を行う前に前記素
子分離領域上に酸化膜を形成し、全ての前記イオン注入
終了後に前記酸化膜をエッチングにより除去するように
したことを特徴とするものである。According to a third aspect of the present invention, in the method of manufacturing a semiconductor device according to the first or second aspect, an oxide film is formed on the element isolation region before ion implantation of impurities for forming the N well region. Is formed, and the oxide film is removed by etching after the completion of all the ion implantation.
【０００９】請求項４記載の発明は、請求項１乃至請求
項３記載の半導体装置の製造方法において、前記複数の
素子分離領域の内、前記ＮＭＯＳ形成用の素子分離領域
及び前記ＰＭＯＳ形成用の素子分離領域を除いた前記素
子分離領域の少なくとも１つを抵抗素子として用い、前
記ソース及びドレイン領域形成用の不純物のイオン注入
を行う際に、前記抵抗素子形成用の素子分離領域の所望
の位置に同時にイオン注入を行うことによりコンタクト
を形成するようにしたことを特徴とするものである。According to a fourth aspect of the present invention, in the method of manufacturing a semiconductor device according to the first to third aspects, among the plurality of element isolation regions, the element isolation region for forming the NMOS and the element isolation region for forming the PMOS are formed. At least one of the element isolation regions excluding the element isolation region is used as a resistance element, and a desired position of the element isolation region for the resistance element formation is obtained when ion implantation of impurities for forming the source and drain regions is performed. It is characterized in that a contact is formed by simultaneously performing ion implantation in the.
【００１０】請求項５記載の発明は、請求項１乃至請求
項４記載の半導体装置の製造方法において、前記複数の
素子分離領域の内、前記ＮＭＯＳ形成用の素子分離領域
及び前記ＰＭＯＳ形成用の素子分離領域を除いた前記素
子分離領域の少なくとも１つをコンデンサとして用い、
前記ソース及びドレイン領域形成用の不純物のイオン注
入を行う際に、前記コンデンサ用の素子分離領域上に同
時にイオン注入を行うようにしたことを特徴とするもの
である。According to a fifth aspect of the present invention, in the method of manufacturing a semiconductor device according to the first to fourth aspects, among the plurality of element isolation regions, the element isolation region for forming the NMOS and the element isolation region for forming the PMOS are formed. At least one of the element isolation regions excluding the element isolation region is used as a capacitor,
When the impurities are ion-implanted for forming the source and drain regions, the ion-implantation is simultaneously performed on the element isolation region for the capacitor.
【００１１】請求項６記載の発明は、請求項１乃至請求
項５記載の半導体装置の製造方法において、前記複数の
素子分離領域の内、前記ＮＭＯＳ形成用の素子分離領域
及び前記ＰＭＯＳ形成用の素子分離領域を除いた前記素
子分離領域の少なくとも１つをダイオードとして用い、
前記ソース及びドレイン領域形成用の不純物のイオン注
入を行う際に、前記ダイオード用の素子分離領域の所望
の位置に同時にイオン注入を行うことによりコンタクト
を形成するようにしたことを特徴とするものである。According to a sixth aspect of the present invention, in the method of manufacturing a semiconductor device according to the first to fifth aspects, among the plurality of element isolation regions, the element isolation region for forming the NMOS and the element isolation region for forming the PMOS are formed. At least one of the element isolation regions excluding the element isolation region is used as a diode,
When performing the ion implantation of the impurities for forming the source and drain regions, the contacts are formed by simultaneously performing the ion implantation at a desired position of the element isolation region for the diode. is there.
【００１２】請求項７記載の発明は、請求項１乃至請求
項６記載の半導体装置の製造方法において、全ての前記
イオン注入終了後に、前記絶縁膜上の所望の位置にポリ
シリコン層を形成し、該ポリシリコン層に不純物のイオ
ン注入を行うことにより抵抗値調整をし、前記ポリシリ
コン層をポリシリコン抵抗として用いたことを特徴とす
るものである。According to a seventh aspect of the present invention, in the method of manufacturing a semiconductor device according to the first to sixth aspects, a polysilicon layer is formed at a desired position on the insulating film after completion of all the ion implantation. The resistance value is adjusted by ion-implanting impurities into the polysilicon layer, and the polysilicon layer is used as a polysilicon resistor.
【００１３】[0013]
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＳＯＩ基板１上にＣＭＯＳ及び受動素子を製造す
る工程の前段を示す略断面図であり、図２は、本実施形
態に係るＳＯＩ基板１上にＣＭＯＳ及び受動素子を製造
する工程の後段を示す略断面図である。なお、本実施形
態においては、説明の便宜上ＳＯＩ基板１上にＮＭＯＳ
２，ＰＭＯＳ３，拡散抵抗４，ダイオード５，コンデン
サ６，ポリシリコン抵抗７を形成する場合について説明
する。ＳＯＩ（Silicon on Insulator）基板１は、支
持体シリコン基板１ａと、支持体シリコン基板１ａ上に
形成されたシリコン酸化膜等の絶縁膜１ｂと、絶縁膜１
ｂ上に形成された半導体素子領域となる活性シリコン層
１ｃとが一体的に構成されている（図１（ａ））。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below with reference to the drawings. 1 is a schematic cross-sectional view showing a front stage of a process of manufacturing a CMOS and a passive device on an SOI substrate 1 according to an embodiment of the present invention, and FIG. 2 is a CMOS on the SOI substrate 1 according to the present embodiment. FIG. 6 is a schematic cross-sectional view showing a latter stage of the process of manufacturing the passive element. In the present embodiment, for convenience of description, an NMOS is formed on the SOI substrate 1.
2, the case of forming the PMOS 3, the diffusion resistor 4, the diode 5, the capacitor 6, and the polysilicon resistor 7 will be described. An SOI (Silicon on Insulator) substrate 1 includes a supporting silicon substrate 1a, an insulating film 1b such as a silicon oxide film formed on the supporting silicon substrate 1a, and an insulating film 1.
The active silicon layer 1c which is to be the semiconductor element region and is formed on b is integrally formed (FIG. 1A).
【００１４】なお、ＳＯＩ基板１の形成方法としては、
絶縁層上に気相，液相，固相の各相で単結晶シリコンを
成長させるＳＯＩ成長法や、基板を張り合わせる張り合
わせＳＯＩ法や、単結晶シリコン基板中に酸素をイオン
注入して内部に絶縁層を形成するＳＩＭＯＸ（Silicon
Implanted Oxidation）法や、陽極酸化によってシリ
コンを部分的に多孔質化して酸化することにより形成す
る方法等がある。As a method of forming the SOI substrate 1,
An SOI growth method for growing single crystal silicon in each phase of a gas phase, a liquid phase, and a solid phase on an insulating layer, a bonding SOI method for bonding substrates, and an oxygen ion implantation into a single crystal silicon substrate SIMOX (Silicon
Implanted Oxidation) method, a method of partially oxidizing silicon by anodic oxidation, and then forming it by oxidation.
【００１５】先ず、ＳＯＩ基板１の活性シリコン層１ｃ
の所望の位置を、絶縁層１ｂに到達するようにエッチン
グを行うことにより素子分離領域８を形成し、後述する
ＰＭＯＳ３の閾値制御のために、リン（Ｐ+）等のＮウ
ェル領域形成用の不純物をＳＯＩ基板１の活性シリコン
層１ｃが形成されている面全面にイオン注入を行う（図
１（ｂ））。なお、活性シリコン層１ｃの素子間分離を
行う方法の一例としては、活性シリコン層１ｃ上に熱酸
化を行うことによりシリコン酸化膜を形成し、前記シリ
コン酸化膜をフォトリソグラフィ技術及びエッチング技
術を用いて所定形状にパターニングし、パターニングさ
れたシリコン酸化膜をマスクとしてフッ化水素（ＨＦ）
と硝酸（ＨＮＯ3）の混合液を用いて活性シリコン層１
ｃのエッチングを行い、シリコン酸化膜をＨＦ水溶液等
のエッチャントを用いて除去することにより素子間分離
を行う方法である。First, the active silicon layer 1c of the SOI substrate 1
To form the element isolation region 8 by etching so as to reach the insulating layer 1b and to form an N well region such as phosphorus (P + ) for controlling the threshold of the PMOS 3 described later. Ions are implanted into the entire surface of the SOI substrate 1 on which the active silicon layer 1c is formed (FIG. 1B). As an example of the method for separating the active silicon layer 1c between elements, a silicon oxide film is formed on the active silicon layer 1c by thermal oxidation, and the silicon oxide film is formed by using a photolithography technique and an etching technique. Patterning into a predetermined shape with hydrogen fluoride (HF) using the patterned silicon oxide film as a mask
Active silicon layer 1 using a mixed solution of nitric acid and nitric acid (HNO 3 )
This is a method of performing element isolation by performing etching of c and removing the silicon oxide film using an etchant such as an HF aqueous solution.
【００１６】次に、ＰＭＯＳ３を製造する部分上にＰウ
ェル領域形成用マスク９をして、後述するＮＭＯＳ２の
閾値制御のために、ボロン（Ｂ+）等のＮウェル領域形
成用の不純物をＳＯＩ基板１の活性シリコン層１ｃが形
成されている面全面にイオン注入を行う（図１
（ｃ））。Next, a mask 9 for forming a P-well region is formed on the portion where the PMOS 3 is manufactured, and an impurity for forming an N-well region such as boron (B + ) is SOI for controlling the threshold value of the NMOS 2 described later. Ions are implanted into the entire surface of the substrate 1 on which the active silicon layer 1c is formed (FIG. 1).
(C)).
【００１７】なお、本実施形態においては、図１，図２
において拡散抵抗４，ダイオード５，コンデンサ６をＮ
型で製造する場合について示しているが、これに限定さ
れる必要はなく、Ｐ型で製造する場合には、図１（ｃ）
の工程において拡散抵抗４，ダイオード５，コンデンサ
６上にＰウェル領域形成用マスク９を被せないようにす
れば良い。In the present embodiment, FIGS.
Diffuser resistor 4, diode 5 and capacitor 6 at N
Although shown in the case of manufacturing with a mold, the present invention is not limited to this, and in the case of manufacturing with a P type, FIG.
In the process of (3), the diffusion resistor 4, the diode 5 and the capacitor 6 may not be covered with the P well region forming mask 9.
【００１８】続いて、ＰＭＯＳ３のソース及びドレイン
領域形成，拡散抵抗４及びダイオード５のコンタクト形
成，コンデンサ６形成のために、Ｐ型高濃度不純物拡散
用マスク１０を用いてイオン注入を行った（図１
（ｄ））後、ＮＭＯＳ２のソース及びドレイン領域形成
のために、Ｎ型高濃度不純物拡散用マスク１１を用いて
イオン注入を行う（図１（ｅ））。Subsequently, ion implantation was performed using a P-type high-concentration impurity diffusion mask 10 for forming the source and drain regions of the PMOS 3, the contact of the diffused resistor 4 and the diode 5, and the capacitor 6. 1
(D) After that, ion implantation is performed using the N-type high-concentration impurity diffusion mask 11 to form the source and drain regions of the NMOS 2 (FIG. 1E).
【００１９】ここで、Ｎ型及びＰ型の高濃度不純物のイ
オン注入を行う際に、２種類のイオン源、例えばＮ型の
場合ではリン（Ｐ+）及びヒ素（Ａｓ+），Ｐ型の場合で
はボロン（Ｂ+）及び２フッ化ボロン（ＢＦ2 +）を同時
に注入し、後工程の熱拡散工程の時にこの２種類のイオ
ン源の拡散速度の差を利用してソース及びドレイン領域
に濃度勾配をつけるようにすれば耐圧の向上をはかるこ
とができる。Here, when ion implantation of N-type and P-type high-concentration impurities is performed, two types of ion sources, for example, phosphorus (P + ) and arsenic (As + ) and P-type in the case of N-type, are used. In some cases, boron (B + ) and boron difluoride (BF 2 + ) are implanted at the same time, and the difference in diffusion rate between these two types of ion sources is used in the source and drain regions during the subsequent thermal diffusion process. The breakdown voltage can be improved by providing a concentration gradient.
【００２０】また、拡散抵抗４，ダイオード５，コンデ
ンサ６をＰ型で製造した場合には、拡散抵抗４及びダイ
オード５のコンタクト形成，コンデンサ６形成にはＰ型
の高濃度不純物拡散を行う。When the diffusion resistor 4, the diode 5 and the capacitor 6 are made of P type, P type high concentration impurity diffusion is performed to form the contact between the diffusion resistor 4 and the diode 5 and the capacitor 6.
【００２１】なお、本実施形態においては、Ｎ型の高濃
度不純物のイオン注入を行った後に、Ｐ型の高濃度不純
物のイオン注入を行うようにしたが、これに限定される
必要はなく、Ｐ型の高濃度不純物のイオン注入を行った
後に、Ｎ型の高濃度不純物のイオン注入を行うようにし
ても良い。In this embodiment, the P-type high-concentration impurity ion implantation is performed after the N-type high-concentration impurity ion implantation. However, the present invention is not limited to this. The ion implantation of the N-type high-concentration impurity may be performed after the ion implantation of the P-type high-concentration impurity.
【００２２】また、本実施形態においては、２種類のイ
オン源をイオン注入する場合について説明したが、これ
に限定される必要はなく、３種類以上のイオン源をイオ
ン注入するようにしても良い。In this embodiment, the case where two types of ion sources are ion-implanted has been described, but the present invention is not limited to this, and three or more types of ion sources may be ion-implanted. .
【００２３】続いて、原料ガスとしてシラン（Ｓｉ
Ｈ4）を用いた減圧ＣＶＤ法等によりポリシリコン層７
ａを堆積して、ポリシリコン層７ａの抵抗値調整のため
に三塩化ホスホリル（ＰＯＣｌ3）をイオン注入した
後、所定形状にパターニングしてポリシリコン抵抗７を
製造する（図２（ｆ））。なお、ポリシリコン抵抗７の
製造方法の一例としては、ポリシリコン層７ａ上にフォ
トレジストを塗布後、露光，現像を行って所望の位置に
開口部を形成し、前記フォトレジストをマスクとしてド
ライエッチングによりポリシリコン層７ａのエッチング
を行った後、プラズマアッシング等によりフォトレジス
トを除去することによりポリシリコン抵抗７を製造する
方法である。Then, silane (Si
The polysilicon layer 7 is formed by a low pressure CVD method using H 4 ).
a is deposited, phosphoryl trichloride (POCl 3 ) is ion-implanted to adjust the resistance value of the polysilicon layer 7a, and then patterned into a predetermined shape to manufacture the polysilicon resistor 7 (FIG. 2 (f)). . As an example of a method of manufacturing the polysilicon resistor 7, a photoresist is applied on the polysilicon layer 7a, exposed and developed to form an opening at a desired position, and the photoresist is used as a mask for dry etching. After the polysilicon layer 7a is etched by the method described above, the photoresist is removed by plasma ashing or the like to manufacture the polysilicon resistor 7.
【００２４】そして、ＮＭＯＳ２，ＰＭＯＳ３，拡散抵
抗４，ダイオード５，コンデンサ６，ポリシリコン抵抗
７の製造する部分にシリコン酸化膜等のゲート酸化膜１
２を形成し（図２（ｇ））、コンタクトホール形成用マ
スク（図示せず）を用いてコンタクトホール１３を形成
する（図２（ｈ））。なお、コンタクトホール１３の形
成方法の一例としては、ゲート酸化膜１２上にフォトレ
ジストを塗布後、露光，現像を行うことにより所望の位
置に開口部を形成し、前記フォトレジストをマスクとし
てドライエッチングを行った後、プラズマアッシング等
によりフォトレジストを除去することにより形成でき
る。Then, the gate oxide film 1 such as a silicon oxide film is formed on the portion where the NMOS 2, PMOS 3, diffusion resistor 4, diode 5, capacitor 6 and polysilicon resistor 7 are manufactured.
2 is formed (FIG. 2G), and a contact hole 13 is formed using a contact hole forming mask (not shown) (FIG. 2H). As an example of a method of forming the contact hole 13, after applying a photoresist on the gate oxide film 12, exposure and development are performed to form an opening at a desired position, and dry etching is performed using the photoresist as a mask. After that, it can be formed by removing the photoresist by plasma ashing or the like.
【００２５】ここで、本実施形態においては、ゲート酸
化膜１２を熱酸化により形成するようにしており、この
熱酸化工程によりこれまでの工程においてイオン注入し
てきた不純物をまとめて熱拡散（ドライブ）することが
できる。Here, in the present embodiment, the gate oxide film 12 is formed by thermal oxidation, and by this thermal oxidation step, the impurities that have been ion-implanted in the steps so far are collectively subjected to thermal diffusion (drive). can do.
【００２６】最後に、コンタクトホール１３を埋め込む
ように金属配線１４を行うことによりＳＯＩ基板１上
に、ＮＭＯＳ２，ＰＭＯＳ３，拡散抵抗４，ダイオード
５，コンデンサ６，ポリシリコン抵抗７を製造する（図
２（ｉ））。なお、金属配線１４の形成方法の一例とし
ては、アルミニウム（Ａｌ）をターゲットに用いてスパ
ッタリングを行うことによりアルミニウム層を形成し、
フォトリソグラフィ技術及びエッチング技術を用いて所
定形状にパターニングすることにより形成する。Finally, metal wiring 14 is formed so as to fill the contact hole 13 to manufacture the NMOS 2, PMOS 3, diffusion resistor 4, diode 5, capacitor 6 and polysilicon resistor 7 on the SOI substrate 1 (FIG. 2). (I)). In addition, as an example of a method for forming the metal wiring 14, an aluminum layer is formed by performing sputtering using aluminum (Al) as a target,
It is formed by patterning into a predetermined shape using photolithography technology and etching technology.
【００２７】従って、本実施形態においては、ＳＯＩ基
板１上にＣＭＯＳを製造する際に、アナログ回路に必要
な拡散抵抗４，ダイオード５，コンデンサ６，ポリシリ
コン抵抗７等を混在させようとした場合でもほとんどプ
ロセス変更をする必要がなく、製造期間を減少させるこ
とができる。また、本実施形態においては、表面の段差
が非常に少ないため、表面平滑化をする工程を省略する
ことができ、更に多層配線をする場合にも有効である。Therefore, in the present embodiment, when the CMOS is manufactured on the SOI substrate 1, the diffusion resistor 4, the diode 5, the capacitor 6, the polysilicon resistor 7 and the like necessary for the analog circuit are mixed. However, there is almost no need to change the process, and the manufacturing period can be reduced. Further, in the present embodiment, since the step difference on the surface is very small, the step of smoothing the surface can be omitted, and it is also effective when multilayer wiring is performed.
【００２８】なお、本実施形態に用いられるマスクとし
ては、フォトレジスト等が用いられる。また、本実施形
態においては、素子分離領域８上に直接不純物をイオン
注入する場合について説明したが、これに限定される必
要はなく、例えばイオン注入する前に素子分離領域８上
にシリコン酸化膜を形成し、全てのイオン注入が終了し
た後に前記シリコン酸化膜を除去するようにすれば、イ
オン注入による素子分離領域８表面の劣化を防止するこ
とができるとともに、チャネリングを防止することがで
きる。A photoresist or the like is used as the mask used in this embodiment. Further, although the case where the impurities are directly ion-implanted onto the element isolation region 8 has been described in the present embodiment, the present invention is not limited to this. Is formed and the silicon oxide film is removed after the completion of all the ion implantations, the deterioration of the surface of the element isolation region 8 due to the ion implantations can be prevented and the channeling can be prevented.
【００２９】[0029]
【発明の効果】請求項１記載の発明は、支持体シリコン
基板と支持体シリコン基板上に形成された絶縁膜と絶縁
膜上に形成された活性シリコン層とが一体的に構成され
たＳＯＩ基板の活性シリコン層の所望の位置を、絶縁膜
に到達するまでエッチングを行うことにより活性シリコ
ン層から成る複数の素子分離領域を形成し、ＳＯＩ基板
の素子分離領域が形成された面全面にＮウェル領域形成
用の不純物のイオン注入を行うことによりＰＭＯＳ形成
用の素子分離領域のＭＯＳ構造における閾値を制御し、
ＰＭＯＳ形成用の素子分離領域上にフォトレジストを塗
布し、ＮＭＯＳ形成用の素子分離領域上にはフォトレジ
ストを塗布しないようにして、Ｐウェル領域形成用の不
純物のイオン注入を行うことによりＮＭＯＳ形成用の素
子分離領域のＭＯＳ構造における閾値を制御した後、フ
ォトレジストを除去し、所望の位置にフォトレジストを
塗布してＰＭＯＳ及びＮＭＯＳのソース及びドレイン領
域形成用の不純物のイオン注入を行った後、フォトレジ
ストを除去し、素子分離領域上に熱酸化によりゲート酸
化膜を形成して酸化膜の所望の位置に素子分離領域に到
達する開口部を形成し、開口部を埋め込むように金属配
線を行うことによりＣＭＯＳを形成するようにしたの
で、マスクをする回数を少なくすることができ、ＳＯＩ
基板を用いて、製造期間が短く、かつ、コストを減少さ
せることのできる半導体装置の製造方法を提供すること
ができた。According to the first aspect of the present invention, an SOI substrate is formed by integrally forming a supporting silicon substrate, an insulating film formed on the supporting silicon substrate, and an active silicon layer formed on the insulating film. A plurality of element isolation regions made of the active silicon layer are formed by etching the desired positions of the active silicon layer until reaching the insulating film, and the N well is formed on the entire surface of the SOI substrate on which the element isolation regions are formed. By controlling the threshold in the MOS structure of the element isolation region for PMOS formation by performing ion implantation of impurities for region formation,
The photoresist is applied on the element isolation region for forming the PMOS, and the photoresist is not applied on the element isolation region for forming the NMOS, and ion implantation of impurities for forming the P well region is performed to form the NMOS. After controlling the threshold in the MOS structure of the element isolation region for the photoresist, removing the photoresist, applying the photoresist at a desired position, and performing ion implantation of impurities for forming the source and drain regions of the PMOS and NMOS. , The photoresist is removed, a gate oxide film is formed on the element isolation region by thermal oxidation, an opening reaching the element isolation region is formed at a desired position of the oxide film, and a metal wiring is formed so as to fill the opening. Since the CMOS is formed by carrying out the process, the number of times of masking can be reduced and the SOI
By using the substrate, it is possible to provide a method for manufacturing a semiconductor device which can be manufactured in a short period and at a reduced cost.
【００３０】請求項２記載の発明は、請求項１記載の半
導体装置の製造方法において、ＰＭＯＳ及びＮＭＯＳの
ソース及びドレイン領域形成用の不純物として、複数種
類の不純物をイオン注入し、拡散速度の差を利用してソ
ース及びドレイン領域に濃度勾配をつけたので、ＮＭＯ
Ｓ及びＰＭＯＳの耐圧の向上を図ることができる。According to a second aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect, a plurality of types of impurities are ion-implanted as impurities for forming the source and drain regions of the PMOS and NMOS, and a difference in diffusion rate is obtained. Since a concentration gradient is applied to the source and drain regions using
The breakdown voltage of S and PMOS can be improved.
【００３１】請求項３記載の発明は、請求項１または請
求項２記載の半導体装置の製造方法において、Ｎウェル
領域形成用の不純物のイオン注入を行う前に素子分離領
域上に酸化膜を形成し、全てのイオン注入終了後に酸化
膜をエッチングにより除去するようにしたので、イオン
注入による素子分離領域の劣化を防止するとともに、チ
ャネリングを防止することができる。According to a third aspect of the present invention, in the method of manufacturing a semiconductor device according to the first or second aspect, an oxide film is formed on the element isolation region before ion implantation of impurities for forming the N well region. However, since the oxide film is removed by etching after the completion of all the ion implantations, it is possible to prevent the element isolation region from being deteriorated by the ion implantations and to prevent the channeling.
【００３２】請求項４記載の発明は、請求項１乃至請求
項３記載の半導体装置の製造方法において、複数の素子
分離領域の内、ＮＭＯＳ形成用の素子分離領域及びＰＭ
ＯＳ形成用の素子分離領域を除いた素子分離領域の少な
くとも１つを抵抗素子として用い、ソース及びドレイン
領域形成用の不純物のイオン注入を行う際に、抵抗素子
形成用の素子分離領域の所望の位置に同時にイオン注入
を行うことによりコンタクトを形成するようにしたの
で、ＣＭＯＳを形成する際のプロセス変更をすることな
く抵抗素子を製造することができる。According to a fourth aspect of the present invention, in the method of manufacturing a semiconductor device according to the first to third aspects, among a plurality of element isolation regions, an element isolation region for forming an NMOS and a PM.
At least one element isolation region other than the element isolation region for OS formation is used as a resistance element, and when ion implantation of impurities for source and drain region formation is performed, a desired element isolation region for resistance element formation is desired. Since the contact is formed by simultaneously performing ion implantation in the position, the resistance element can be manufactured without changing the process when forming the CMOS.
【００３３】請求項５記載の発明は、請求項１乃至請求
項４記載の半導体装置の製造方法において、複数の素子
分離領域の内、ＮＭＯＳ形成用の素子分離領域及びＰＭ
ＯＳ形成用の素子分離領域を除いた素子分離領域の少な
くとも１つをコンデンサとして用い、ソース及びドレイ
ン領域形成用の不純物のイオン注入を行う際に、コンデ
ンサ用の素子分離領域上に同時にイオン注入を行うよう
にしたので、ＣＭＯＳを形成する際のプロセス変更をす
ることなくコンデンサを製造することができる。According to a fifth aspect of the present invention, in the method of manufacturing a semiconductor device according to the first to fourth aspects, among a plurality of element isolation regions, an element isolation region for forming an NMOS and a PM are formed.
At least one of the element isolation regions other than the element isolation region for OS formation is used as a capacitor, and when ion implantation of impurities for source and drain region formation is performed, ion implantation is performed simultaneously on the element isolation region for the capacitor. Since this is done, the capacitor can be manufactured without changing the process when forming the CMOS.
【００３４】請求項６記載の発明は、請求項１乃至請求
項５記載の半導体装置の製造方法において、複数の素子
分離領域の内、ＮＭＯＳ形成用の素子分離領域及びＰＭ
ＯＳ形成用の素子分離領域を除いた素子分離領域の少な
くとも１つをダイオードとして用い、ソース及びドレイ
ン領域形成用の不純物のイオン注入を行う際に、ダイオ
ード用の素子分離領域の所望の位置に同時にイオン注入
を行うことによりコンタクトを形成するようにしたの
で、ＣＭＯＳを形成する際のプロセス変更をすることな
くダイオードを製造することができる。According to a sixth aspect of the present invention, in the method of manufacturing a semiconductor device according to the first to fifth aspects, among a plurality of element isolation regions, an element isolation region for forming an NMOS and a PM.
At least one of the element isolation regions other than the element isolation region for OS formation is used as a diode, and when ion implantation of impurities for source and drain region formation is performed, it is simultaneously performed at a desired position of the element isolation region for diode. Since the contact is formed by performing the ion implantation, the diode can be manufactured without changing the process for forming the CMOS.
【００３５】請求項７記載の発明は、請求項１乃至請求
項６記載の半導体装置の製造方法において、全てのイオ
ン注入終了後に、絶縁膜上の所望の位置にポリシリコン
層を形成し、ポリシリコン層に不純物のイオン注入を行
うことにより抵抗値調整をし、ポリシリコン層をポリシ
リコン抵抗として用いたので、ＣＭＯＳを形成する際の
プロセス変更をほとんどすることなくポリシリコン抵抗
を製造することができる。According to a seventh aspect of the present invention, in the method of manufacturing a semiconductor device according to the first to sixth aspects, a polysilicon layer is formed at a desired position on the insulating film after completion of all ion implantations, Since the resistance value is adjusted by ion-implanting impurities into the silicon layer and the polysilicon layer is used as the polysilicon resistance, the polysilicon resistance can be manufactured with almost no process changes when forming the CMOS. it can.
【図１】本発明の一実施形態に係るＳＯＩ基板上にＣＭ
ＯＳ及び受動素子を製造する工程の前段を示す略断面図
である。FIG. 1 is a CM on an SOI substrate according to an embodiment of the present invention.
It is a schematic sectional drawing which shows the front | former stage of the process of manufacturing OS and a passive element.
【図２】本実施形態に係るＳＯＩ基板上にＣＭＯＳ及び
受動素子を製造する工程の後段を示す略断面図である。FIG. 2 is a schematic cross-sectional view showing a latter stage of a process of manufacturing a CMOS and a passive element on the SOI substrate according to the present embodiment.
１ ＳＯＩ基板 １ａ 支持体シリコン基板 １ｂ 絶縁膜 １ｃ 活性シリコン層 ２ ＮＭＯＳ ３ ＰＭＯＳ ４ 拡散抵抗 ５ ダイオード ６ コンデンサ ７ ポリシリコン抵抗 ７ａ ポリシリコン層 ８ 素子分離領域 ９ Ｐウェル領域形成用マスク １０ Ｐ型高濃度不純物拡散用マスク １１ Ｎ型高濃度不純物拡散用マスク １２ ゲート酸化膜 １３ コンタクトホール １４ 金属配線 1 SOI Substrate 1a Supporting Silicon Substrate 1b Insulating Film 1c Active Silicon Layer 2 NMOS 3 PMOS 4 Diffusion Resistor 5 Diode 6 Capacitor 7 Polysilicon Resistor 7a Polysilicon Layer 8 Element Isolation Region 9 P-Well Region Forming Mask 10 P-type High Concentration Impurity diffusion mask 11 N-type high concentration impurity diffusion mask 12 Gate oxide film 13 Contact hole 14 Metal wiring
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 27/04 Ｃ 29/861 29/78 ６１３Ｚ 29/91 Ｅ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical display location H01L 27/08 331 H01L 27/04 C 29/861 29/78 613Z 29/91 E
Claims (7)
基板上に形成された絶縁膜と該絶縁膜上に形成された活
性シリコン層とが一体的に構成されたＳＯＩ基板の活性
シリコン層の所望の位置を、前記絶縁膜に到達するまで
エッチングを行うことにより前記活性シリコン層から成
る複数の素子分離領域を形成し、前記ＳＯＩ基板の前記
素子分離領域が形成された面全面にＮウェル領域形成用
の不純物のイオン注入を行うことによりＰＭＯＳ形成用
の前記素子分離領域のＭＯＳ構造における閾値を制御
し、前記ＰＭＯＳ形成用の前記素子分離領域上にフォト
レジストを塗布し、ＮＭＯＳ形成用の前記素子分離領域
上にはフォトレジストを塗布しないようにして、Ｐウェ
ル領域形成用の不純物のイオン注入を行うことにより前
記ＮＭＯＳ形成用の前記素子分離領域のＭＯＳ構造にお
ける閾値を制御した後、前記フォトレジストを除去し、
所望の位置にフォトレジストを塗布して前記ＰＭＯＳ及
びＮＭＯＳのソース及びドレイン領域形成用の不純物の
イオン注入を行った後、前記フォトレジストを除去し、
前記素子分離領域上に熱酸化によりゲート酸化膜を形成
して該酸化膜の所望の位置に前記素子分離領域に到達す
る開口部を形成し、該開口部を埋め込むように金属配線
を行うことによりＣＭＯＳを形成するようにしたことを
特徴とする半導体装置の製造方法。1. A desired active silicon layer of an SOI substrate in which a supporting silicon substrate, an insulating film formed on the supporting silicon substrate, and an active silicon layer formed on the insulating film are integrally formed. Are etched to reach the insulating film to form a plurality of element isolation regions made of the active silicon layer, and an N well region is formed on the entire surface of the SOI substrate on which the element isolation regions are formed. The threshold value in the MOS structure of the element isolation region for PMOS formation is controlled by performing ion implantation of impurities for use in the formation of the element, and a photoresist is applied on the element isolation region for PMOS formation to form the element for NMOS formation. Before the formation of the NMOS by performing ion implantation of impurities for forming the P well region without applying a photoresist on the isolation region. After controlling the threshold value in the MOS structure of the element isolation region, the photoresist is removed,
After applying a photoresist at a desired position and performing ion implantation of impurities for forming the source and drain regions of the PMOS and NMOS, the photoresist is removed,
A gate oxide film is formed on the element isolation region by thermal oxidation, an opening reaching the element isolation region is formed at a desired position of the oxide film, and metal wiring is formed so as to fill the opening. A method of manufacturing a semiconductor device, characterized in that a CMOS is formed.
ドレイン領域形成用の不純物として、複数種類の不純物
をイオン注入し、拡散速度の差を利用して前記ソース及
びドレイン領域に濃度勾配をつけたことを特徴とする請
求項１記載の半導体装置の製造方法。2. A plurality of types of impurities are ion-implanted as impurities for forming the source and drain regions of the PMOS and NMOS, and a concentration gradient is applied to the source and drain regions by utilizing a difference in diffusion rate. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is manufactured.
ン注入を行う前に前記素子分離領域上に酸化膜を形成
し、全ての前記イオン注入終了後に前記酸化膜をエッチ
ングにより除去するようにしたことを特徴とする請求項
１または請求項２記載の半導体装置の製造方法。3. An oxide film is formed on the element isolation region before ion implantation of impurities for forming the N well region, and the oxide film is removed by etching after completion of all the ion implantation. The method for manufacturing a semiconductor device according to claim 1, wherein
ＯＳ形成用の素子分離領域及び前記ＰＭＯＳ形成用の素
子分離領域を除いた前記素子分離領域の少なくとも１つ
を抵抗素子として用い、前記ソース及びドレイン領域形
成用の不純物のイオン注入を行う際に、前記抵抗素子形
成用の素子分離領域の所望の位置に同時にイオン注入を
行うことによりコンタクトを形成するようにしたことを
特徴とする請求項１乃至請求項３記載の半導体装置の製
造方法。4. The NM among the plurality of element isolation regions
At least one of the element isolation regions excluding the element isolation region for OS formation and the element isolation region for PMOS formation is used as a resistance element, and ion implantation of impurities for source and drain region formation is performed, 4. The method of manufacturing a semiconductor device according to claim 1, wherein a contact is formed by simultaneously performing ion implantation at a desired position in the element isolation region for forming the resistance element.
ＯＳ形成用の素子分離領域及び前記ＰＭＯＳ形成用の素
子分離領域を除いた前記素子分離領域の少なくとも１つ
をコンデンサとして用い、前記ソース及びドレイン領域
形成用の不純物のイオン注入を行う際に、前記コンデン
サ用の素子分離領域上に同時にイオン注入を行うように
したことを特徴とする請求項１乃至請求項４記載の半導
体装置の製造方法。5. The NM among the plurality of element isolation regions
At least one of the element isolation regions excluding the element isolation region for forming the OS and the element isolation region for forming the PMOS is used as a capacitor, and when ion implantation of impurities for forming the source and drain regions is performed, 5. The method of manufacturing a semiconductor device according to claim 1, wherein the ion implantation is simultaneously performed on the element isolation region for the capacitor.
ＯＳ形成用の素子分離領域及び前記ＰＭＯＳ形成用の素
子分離領域を除いた前記素子分離領域の少なくとも１つ
をダイオードとして用い、前記ソース及びドレイン領域
形成用の不純物のイオン注入を行う際に、前記ダイオー
ド用の素子分離領域の所望の位置に同時にイオン注入を
行うことによりコンタクトを形成するようにしたことを
特徴とする請求項１乃至請求項５記載の半導体装置の製
造方法。6. The NM among the plurality of element isolation regions
At least one of the element isolation regions excluding the element isolation region for forming the OS and the element isolation region for forming the PMOS is used as a diode, and when ion implantation of impurities for forming the source and drain regions is performed, 6. The method of manufacturing a semiconductor device according to claim 1, wherein the contact is formed by simultaneously performing ion implantation at a desired position in the element isolation region for the diode.
縁膜上の所望の位置にポリシリコン層を形成し、該ポリ
シリコン層に不純物のイオン注入を行うことにより抵抗
値調整をし、前記ポリシリコン層をポリシリコン抵抗と
して用いたことを特徴とする請求項１乃至請求項６記載
の半導体装置の製造方法。7. After completion of all the ion implantation, a polysilicon layer is formed at a desired position on the insulating film, and impurities are ion-implanted into the polysilicon layer to adjust the resistance value. 7. The method of manufacturing a semiconductor device according to claim 1, wherein the silicon layer is used as a polysilicon resistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8101584A JPH09289323A (en) | 1996-04-23 | 1996-04-23 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8101584A JPH09289323A (en) | 1996-04-23 | 1996-04-23 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09289323A true JPH09289323A (en) | 1997-11-04 |
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|---|---|---|---|
| JP8101584A Pending JPH09289323A (en) | 1996-04-23 | 1996-04-23 | Manufacture of semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JPH09289323A (en) |
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1996
- 1996-04-23 JP JP8101584A patent/JPH09289323A/en active Pending
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