JPH09251336A - 入出力装置 - Google Patents

Abstract

(57)【要約】 【課題】 出力回路駆動時の、電源線の寄生インダクタ
ンス起因の電源ノイズを減らし、データ転送レートを高
め、多ビットＩ／Ｏ構成を可能にする。 【解決手段】 ｍビットのチップ内部データ線と、これ
らの内部データ線の各データをｍ本の外部出力ピンにそ
れぞれ出力するｍ個のチップ内部出力回路とを備えた出
力装置において、内部データ線及び内部出力回路をｎ種
類のグループに分割し、ｍビットのデータから各グルー
プの各々に対して全データを反転するか否かを判断する
機能回路を備え、少なくともｎ−１種類のグループの各
内部データ線とそれに対応する各出力回路の間に、機能
回路の出力結果からビット全部の内部データを反転する
或いはしないかを実行する回路を設け、少なくともｎ−
１種類の各グループに対してデータ反転したか否かを外
部出力ピンに出力する反転有無出力回路を設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置間でデ
ータのやり取りを行う入出力装置に係わり、特に多ビッ
トの入出力を可能とした入出力装置に関する。より具体
的には、多ビットの出力を可能とした出力装置とこれに
対応する入力装置、及びこれらを含む入出力装置に関す
る。

【０００２】

【従来の技術】今日、半導体の微細加工技術の発展によ
り、大規模、高速３２ビット，６４ビットＭＰＵ等の数
１００万トランジスタを含むチップや、大容量の１６Ｍ
ビット，６４ＭビットＤＲＡＭが生産されるようになっ
ている。ＭＰＵ等の動作周波数は２００ＭＨｚまで高速
化し、さらにＭＰＵ−メモリ間のバス（ＢＵＳ）幅は３
２ビット，６４ビット，１２８ビットと広がりつつあ
る。

【０００３】ＭＰＵの動作周波数に合わせて、データバ
スの動作周波数も、１ピン当たりデータレート６０Ｍｂ
／ｓ，１００Ｍｂ／ｓと上がり、バス全体では６４×１
００Ｍｂ／ｓ＝６４Ｇｂ／ｓの時代もまじかである。こ
のような状況において、出力回路全体に流れる電流は膨
大になり、電源線に寄生のインダクタンスによる電源線
の揺れは非常に大きなものとなり、何らかの対策をしな
いと誤動作の原因となる。

【０００４】図３０は、従来の多ビット（６４ビット）
構成の入出力回路を示す。６４ビットの内部データを出
力バッファに取り込む。出力バッファは同じタイミング
で動作し、データを６４ビットバス（ＢＵＳ）に乗せ
る。その結果を、他のチップの入力バッファがこのバス
を介して受け取る。出力は全て同じタイミングで発生さ
れるため、このバスのビット幅が大きくなり、同時スイ
ッチングするバスの本数が大きくなると、電源線の寄生
インダクタンスによる電源線（Ｖｃｃ，Ｖｓｓ）の揺れ
は深刻化する。

【０００５】出力バッファの場合、例えば出力がＨｉｇ
ｈからＬｏｗに変わると、電源Ｖｃｃ，Ｖｓｓは一旦大
きく下がり、インダクタンスの影響で次に逆側に大きく
振れ、これが繰り返されて減衰していく。特に、図３０
に示すように全てのＩ／Ｏのスイッチングの方向が同
じ、即ち例えば全てのＩ／ＯがＨｉｇｈからＬｏｗに変
わるとき、電源の揺れは最大となる。このノイズは、Ｖ
ｃｃ，Ｖｓｓが同じ方向に振れる同相ノイズとなる。ま
た、１ビットのみ逆データで、残り全部同じデータの場
合、逆データのＩ／Ｏ線には大きな信号線の揺れが発生
する。

【０００６】図３１は従来の出力装置の構成例であり、
１ビット分の出力バッファ回路とその電源配線及び出力
線を示す。出力線は通常本数が多い場合、入力線と共用
のＩ／Ｏ線（入出力線）の場合が多いが、この例では入
力バッファは省略し、出力バッファのみを示している。
また、出力バッファは、４つのＩ／Ｏ線に対して、１本
の電源線（Ｖｃｃ）と１本の接地線（Ｖｓｓ）の割合
で、チップからパッケージ外のプリント基板：ＰＣＢ
（Print Circuit Borad ）に、パッケージのボンディン
グワイヤとリードフレームを介して接続されることが多
い。言わば、４本のＩ／Ｏ線の充放電電流が、２本のＶ
ｃｃ，Ｖｓｓ線を介してＰＣＢに流れるわけである。

【０００７】しかしながら、このような多数のＶｓｓ，
Ｖｃｃピンを配置しても、ボンディングワイヤとリード
フレームの寄生インダクタンス（図３１（ａ）のＬ１，
Ｌ２）の影響により電源線は大きく揺れるわけである。
Ｌは通常１ピン当たり数ｎＨ〜十数ｎＨの値を持つ。

【０００８】出力線にも寄生インダクタンスは存在し、
パッケージ内のボンディングワイヤとリードフレーム、
更にＰＣＢ配線上にある。但しこの問題は、特性インピ
ーダンス：Ｚ０（＝root（Ｌ／Ｃ））と終端抵抗Ｒｔの
値を一致させ、インピーダンス整合させると、Ｉ／Ｏ線
の揺れ（リンギング）や反射を抑えられる。但し、上述
したように、電源線の寄生インダクタンス起因のＩ／Ｏ
線のゆれ成分は残る。従来のＬＶＴＴＬ対応のインター
フェースに対して、終端をターミネイトするターミネイ
テッドＬＶＴＴＬ，ＣＴＴ，ＧＴＬ，ＳＳＴＬ，Ｒａｍ
ｂｕｓ等の新たなインターフェース技術の基本は、この
ターミネーションとインピーダンス整合及び小振幅技術
を組み合わせたものである。

【０００９】しかし、これらの技術はＩ／Ｏ線のインダ
クタンスの影響を抑えるだけで、電源線のインダクタン
スの影響は抑えられない。電源線の揺れが大きくなる
と、第１に出力信号が揺れ、入力側で正しい“０”，
“１”の判断ができなくなる。第２に、電源が揺れるこ
とによりチップ内部回路の誤動作が発生する。第３に、
チップの電源が揺れることにより、このチップに入力さ
れる信号の“０”，“１”の判断が難しくなり、正しい
受信ができなくなる深刻な問題が発生する。

【００１０】従来この電源線の揺れを抑える方法は、出
力装置の最終段のドライバの駆動能力を低下させる、或
いはＯＮするタイミングを緩めてピーク電流を減らすし
かない。この電源線の揺れが大きくなると、図３１
（ａ）に示すような出力装置の電源とチップの他の部分
の電源が共通の場合、パッケージのインダクタンスの影
響がもろに内部回路や入力装置に伝わり、第１の問題は
勿論、第２，第３の問題が深刻となる。

【００１１】この第２，第３の問題を解決する１つの手
法は、出力装置専用の電源線（ＶｄｄＱ，ＶｓｓＱ）と
その他の電源（Ｖｃｃ’，Ｖｓｓ’）をチップ内部で分
け、それぞれ別のピンでパッケージ配線し、ＰＣＢ上の
電源線（Ｖｃｃ’，Ｖｓｓ’）に接続することにある。
この場合、出力装置のパッケージのボンディングワイヤ
とリードフレームの寄生インダクタンス（Ｌ１，Ｌ２）
の影響は低減できる。

【００１２】しかしこの場合でも、Ｉ／Ｏの数が少ない
場合は良いが、Ｉ／Ｏ数が３２，６４，１２８，２５６
と増加していくと、出力装置の電源線ピンの数をたとえ
増やしたとしても電流が多く流れるために、ＰＣＢ上の
寄生インダクタンスの影響によりＰＣＢ上の電源（Ｖｃ
ｃ’，Ｖｓｓ’）の揺れが大きくなり、その結果、その
他用の電源ピンと通じてチップ内部回路と入力回路の電
源線（Ｖｃｃ’，Ｖｓｓ’）が揺れることとなり、上記
第２，第３の問題が発生する結果となる。

【００１３】このような問題を解決する、従来のもう１
つの手法を図３１（ｂ）に示す（櫛部秀文他“逆位相動
作ＣＭＯＳバッファを用いた電源ノイズ低減回路の検
討”、1992年電子情報通信学会春季大会 C-532, pp.5-1
53）。この例では、従来では１データ当たり１本の出力
線を用いるのに対して、１データ当たり２本の出力線
（Ｄｏｕｔ，／Ｄｏｕｔ）を持ち、２本の出力線は常に
互いに逆相（逆データ）が乗るようにする。

【００１４】この場合、出力バッファを介してチップ内
部から出力線に出る電流量と入る電流量が一致するた
め、チップ内部に大きな容量（図３１（ｂ）のＣ１）を
備えていれば、出力線が動作する時の電荷の大部分はこ
の大きな容量（Ｃ１）の放電でまかなわれ、電源線の寄
生インダクタンスを経由して出力線に出入りする電流成
分は大幅に低減される。そして見かけ上、出力線に出入
りする電流がゼロになるため、この場合の電源線の揺れ
は、チップ内部で消費電流ピークを持った時の電源ノイ
ズと同じ、ＶｃｃとＶｓｓが逆相のノイズのみとなる。
即ち、Ｖｃｃが低下した時、Ｖｓｓが上昇するノイズの
みとなる。このノイズは、より大きな内部容量Ｃ１を持
てば更に低減できる。

【００１５】しかしながら、本従来例は確かに電源線の
寄生インダクタンス起因の電源ノイズを大幅に抑えられ
る反面、（１）出力ピン数、（２）Ｉ／Ｏ線数、（３）
出力バッファ数、（４）消費電力の（１）から（４）ま
でが全て２倍になると言う非常に大きな欠点を持ってい
る。

【００１６】

【発明が解決しようとする課題】このように、従来の出
力装置においては、出力線が同時に同じ方向（データ）
にスイッチングされた場合、出力の数が大きくなると、
ピーク電流の増加に伴い電源線の揺れが大きくなり、第
１に出力信号が揺れ、入力側で正しい“０”，“１”の
判断ができなくなる。第２に、電源が揺れることによ
り、チップ内部回路の誤動作が発生する。第３に、チッ
プの電源が揺れることにより、このチップに入力される
信号の“０”，“１”の判断が難しくなり、正しい受信
ができなくなる深刻な問題が発生する。

【００１７】また従来、１データ当たり出力線を逆相
（逆データ）ペアの２本で構成する手法は、上記ノイズ
を大幅に低減できる長所がある反面、出力ピン数，Ｉ／
Ｏ線数，出力バッファ数，消費電力が全て２倍になると
言う非常に大きな欠点を持っている。

【００１８】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、Ｉ／Ｏ線数と出力バッ
ファ数をさほど増やすことなく、かつ出力の動作スピー
ドを低下させることなく、多ビットのＩ／Ｏを同時スイ
ッチングしたとしても電源線ピンに流れる消費電流のピ
ーク値を大幅に低減し、電源線の寄生インダクタンスに
よる電源線の揺れを抑えることができる出力装置とそれ
に対応する入力装置、及びこれらを含む入出力装置を提
供することにある。

【００１９】

【課題を解決するための手段】

（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。

【００２０】即ち、本発明（請求項１）は、ｍビットの
チップ内部データ線と、これらの内部データ線の各デー
タをｍ本の外部出力ピンにそれぞれ出力するｍ個のチッ
プ内部出力回路とを備えた出力装置において、前記内部
データ線及び内部出力回路はｎ種類のグループに分割さ
れ、ｍビットのデータから各グループの各々に対して全
データを反転するか否かを判断する機能回路を備え、少
なくともｎ−１種類のグループの各内部データ線とそれ
に対応する各出力回路の間には、前記機能回路の出力結
果からビット全部の内部データを反転する或いはしない
かを実行する回路が設けられ、前記少なくともｎ−１種
類の各グループに対してデータ反転したか否かを外部出
力ピンに出力する反転有無出力回路が設けられているこ
とを特徴とする。

【００２１】また、本発明（請求項２）は、ｍ本の外部
入力ピンの各々のデータを入力するｍ個の入力回路と、
これらの入力回路の各データを取り入れるｍビットのチ
ップ内部データ線とを備えた入力装置において、前記内
部データ線及び入力回路はｎ種類のグループに分割さ
れ、少なくともｎ−１種類のグループの各内部データ線
と各入力回路の間には、ビット全部の内部データを反転
するか否かを選択して実行する機能回路が設けられ、か
つ前記少なくともｎ−１種類の各グループに対してデー
タ反転するか否かを指定する情報を外部入力ピンから入
力する反転有無入力回路が設けられていることを特徴と
する入力装置。

【００２２】また、本発明（請求項３）は、ｍビットの
チップ内部データ線と、これらの内部データ線の各デー
タをｍ本の外部出力ピンにそれぞれ出力するｍ個のチッ
プ内部出力回路とを備え、前記内部データ線及び内部出
力回路をｎ種類のグループに分割し、ｍビットのデータ
から各部ループの各々に対して全データを反転するか否
かを判断する機能回路を備え、少なくともｎ−１種類の
グループの各内部データ線とそれに対応する各出力回路
の間には、前記機能回路の出力結果からビット全部の内
部データを反転する或いはしないを実行する回路を設
け、かつ前記少なくともｎ−１種類の各グループに対し
てデータ反転したか否かを反転検出用外部出力ピンに出
力する反転有無出力回路を設けてなる出力装置と、ｍ本
の外部入力ピンの各々のデータを入力するｍ個の入力回
路と、これらの入力回路の各データを取り入れるｍビッ
トのチップ内部データ線とを備え、前記内部データ線及
び入力回路をｎ種類のグループに分割し、少なくともｎ
−１種類のグループの各内部データ線と各入力回路の間
に、ビット全部の内部データを反転するか否かを選択し
て実行する機能回路を設け、かつ前記少なくともｎ−１
種類の各グループに対してデータ反転するか否かを指定
する情報を前記反転検出用外部出力ピンに接続された反
転検出用外部入力ピンから入力する反転有無入力回路を
設けてなる入力装置とを具備したことを特徴とする。

【００２３】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。

【００２４】(1) ｎは２，４，８，１６、ｍは８，１
６，６４，１２８，５１２，１０２４，２０４８、或い
は９，１８，３６，７２，１４４，２８８，５７６，１
１５２，２３０４が望ましい。

【００２５】(2) ｎ種類のグループの各々のビット数は
ｍ／ｎであること。

【００２６】(3) 全ｍ個の出力回路の同時に出力される
出力データは、全部同じ“１”或いは“０”データにな
ることが無いこと。

【００２７】(4) 全ｍ個の出力回路の同時に出力される
出力データには、｜“１”データの数−“０”データの
数｜＜＝ｍ／ｎの関係が常に成り立つこと。

【００２８】(5) データ反転を行うか行わないかを決め
る機能回路には、グループ内の内部データの“１”デー
タの数と“０”データの数のどちらが多いか判断する回
路と、グループ間においては、一方のグループが“１”
データの数が多く、他方のグループも“１”データの数
が多い、或いは一方のグループが“０”データの数が多
く他方のグループも“０”データの数が多い場合、どち
らかのグループの全データを反転する回路を持つこと。

【００２９】(6) 請求項１〜３の構成で、入出力装置以
外に、ＭＰＵ，メモリコントローラ，ＭＣＭのチップ
間，システムバス，回路ボード，或いはシステムの構成
であること。

【００３０】(7) 全ｍ個の出力回路の同時に出力される
出力データには、０＜＝（“１”データの数−“０”デ
ータの数）＜＝ｍ／ｎの関係が常に成り立つこと。

【００３１】(8) 全ｍ個の出力回路の同時に出力される
出力データには、−ｍ／２＜＝（“１”データの数−
“０”データの数）＜＝０の関係が常に成り立つこと。

【００３２】(9) 全ｍ個の出力回路が連続的にデータを
出力する場合、同時に出力される出力データと一つ前に
同時に出力されるデータには、｜（“０”から“１”に
遷移するデータの数）−（“１”から“０”に遷移する
データの数）｜≦ｍ／２ｎの関係が常に成り立つこと。

【００３３】(10)請求項１、３において、データ反転を
行うか行わないかを決める機能回路には、グループ内の
内部データの“１”データの数と“０”データの数のど
ちらが多いかどうかを判断する回路と、グループ間で
は、一方のグループが“１”データが多く、他方のグル
ープも“１”データが多い、或いは一方のグループが
“０”データが多く、他方のグループも“０”データが
多い場合、どちらかのグループの全データを反転し、更
に反転判断終了後のｍビットのデータに対して、“１”
データの数と“０”データの数のどちらが多いかどうか
を判断する回路とを備え、“１”データの数が多い場合
は、全ｍビットのデータを反転する機能を有する。

【００３４】(11)請求項１、３において、データ反転を
行うか行わないかを決める機能回路には、グループ内の
内部データの“１”データの数と“０”データの数のど
ちらが多いかどうかを判断する回路と、グループ間で
は、一方のグループが“１”データが多く、他方のグル
ープも“１”データが多い、或いは一方のグループが
“０”データが多く、他方のグループも“０”データが
多い場合、どちらかのグループの全データを反転し、更
に反転判断終了後のｍビットのデータに対して、“１”
データの数と“０”データの数のどちらが多いかどうか
を判断する回路とを備え、“０”データの数が多い場合
は、全ｍビットのデータを反転する機能を有する。

【００３５】(12)請求項１、３において、各ｎグループ
内、複数のグループにまたがるデータ内、全ｍビットデ
ータ内において、“１”データの数と“０”データの数
のどちらが多いか判断する回路には、正論理データをゲ
ート入力とする第１のトランジスタの並列接続と、負論
理データをゲート入力とする第２のトランジスタの並列
接続を含む。

【００３６】(13)請求項１、３において、各ｎグループ
内、複数のグループにまたがるデータ内、全ｍビットデ
ータ内において、“１”データの数と“０”データの数
のどちらが多いか判断する回路には、正論理データをゲ
ート入力とするｐＭＯＳトランジスタの並列接続とｎＭ
ＯＳトランジスタの並列接続の直列接続と、負論理デー
タをゲート入力とするｐＭＯＳトランジスタの並列接続
とｎＭＯＳトランジスタの並列接続の直列接続を含む。

【００３７】(14) (12) の形態において、“１”データ
の数と“０”データの数のどちらが多いかの判断は、第
１のトランジスタの並列接続の駆動電流と、第２のトラ
ンジスタの並列接続の駆動電流の違いからドレイン電極
側に発生する電位差を増幅した結果がＨｉｇｈかＬｏｗ
かで行う。

【００３８】(15) (13) の形態において、“１”データ
の数と“０”データの数のどちらが多いかの判断は、２
つの直列接続の中間ノードに発生する電位差を増幅した
結果がＨｉｇｈかＬｏｗかで行う。

【００３９】(16) (12)(13) の形態において、各正論
理、負論理データをゲート入力とするトランジスタに
は、並列に抵抗素子が接続されている。

【００４０】（作用）従来、ｍ本の出力バッファ回路が
存在した場合、最悪ｍビットの出力線全部に同じタイミ
ングで、しかも同じ“０”或いは“１”データが出力さ
れことが起こり、これが出力回路の電源線ピンに大きな
電流ピークを引き起こし、電源線ピンの寄生インダクタ
ンス起因の大きな電源ノイズを発生する。これに対し本
発明では、出力ピンに同時に同じデータが出力されるこ
とが無くなる。これは、内部データ線及び出力回路をｎ
種類のグループに分け、各グループ内で全内部データを
反転或いは反転しないを決める機能回路を持たせると、
例えばあるグループ内のデータにおいて“０”データよ
り“１”データが多く、しかも他のあるグループ内のデ
ータにおいても同様に“０”データより“１”データが
多い場合でも、他のあるグループの全データを反転すれ
ば、結果として他のあるグループでは“０”データの方
が多くなり、前のあるグループの“１”データと相殺さ
れるためである。

【００４１】この効果により、原理的に内部データの値
に拘りなく、ｍビットの出力線に乗るデータには、｜
“１”データの数−“０”データの数｜＜＝ｍ／ｎの関
係がなりたつため、最悪でも（ｍ−ｍ／ｎ）ビットのデ
ータの半分は“１”で、残り半分のデータは“０”で逆
データが出力され、この部分でのＶｃｃ，Ｖｄｄの同相
ノイズは原理的に無くなり、逆相ノイズだけとなる。そ
して、この部分の出力線への電流の充放電は、内部電源
線Ｖｃｃ，Ｖｓｓ間に大きな容量を持てば、このキャパ
シタからの電荷で補充され、電源線ピンからの充放電は
大幅に低減され、電源線の寄生インダクタンス起因の電
源ノイズは無くなる。

【００４２】但し、残りｍ／ｎビットのデータは、全部
“１”或いは、全部“０”データであることがあり、こ
の部分のＶｃｃ，Ｖｓｓの同相ノイズ成分は残るが、従
来に比べてこのノイズは１／ｎに低減される。ｎの数が
大きければ大きいほど、この低減効果は向上される。

【００４３】内部データ反転機能を持つ場合、データが
反転しているかどうかを入力装置側に伝えるピンがｎグ
ループに対して、最低ｎ−１個必要となり、（１グルー
プは反転する必要が無く、これを基準に他のグループデ
ータを反転すればｎ個からｎ−１個に低減できる）、合
計（ｍ＋ｎ−１）個の出力回路と、出力ピンのみを必要
とする。従って、従来の出力線をペアで用い常にペア内
で逆データを出し出力線が２ｍ個必要な方式に比べ、ピ
ン数，出力回路数，消費電力を大幅に低減できる。

【００４４】これは、例えば本発明において、ｍ＝１２
８本のＩ／Ｏ数で、ｎ＝４グループを仮定すると、出力
ピン，出力回路数はｍ＋ｎ−１＝１３１本、消費電力の
増加は従来比１３１／１２８と僅かに増加しただけで、
電源ノイズを約１／４に低減できる。これに対して、従
来の出力をペアで用いる方式は、２５６本のＩ／Ｏ線
と、２倍の消費電力を消費する。これと比べると、本発
明方式の効果は一目瞭然である。

【００４５】本発明により、電源ノイズが従来と同じ場
合、逆により多くのＩ／Ｏ線が１チップで実現され、従
来多ビット化が困難であったものを容易に実現でき、バ
ス全体のバンド幅を大幅に向上できる。また、ノイズを
低減できる分、出力回路の最終段のトランジスタの駆動
能力を高めたり、スイッチングスピードを高めたりし
て、１ピン当たりのデータレートを上げ、バス全体のバ
ンド幅を向上することも可能となる。

【００４６】さらに本発明においては、上記データの部
分反転処理後の全データに対して、“１”データの数が
多いか、“０”データの数が多いかを判断し、常に
“１”データが多くなるように、“０”データが多い場
合は全データを反転する、或いは常に“０”データが多
くなるように、“１”データが多い場合は全データを反
転する機能を追加する。すると、０＜＝（“１”データ
の数−“０”データの数）＜＝ｍ／ｎの関係、或いは−
ｍ／２＜＝（“１”データの数−“０”データの数）＜
＝０の関係が常に成り立ち、結果として、全ｍ個の出力
回路が連続的にデータを出力する場合、同時に出力され
る出力データと一つ前に同時に出力されるデータには、
｜（“０”から“１”に遷移するデータの数）−
（“１”から“０”に遷移するデータの数）｜＜＝ｍ／
２ｎの関係が常に成り立つ。この場合、ｍビットのデー
タ、ｎグループ分割に対して、僅かｎ本のデータが反転
したかどうかを知らせるピンで、全体の同時スイッチン
グノイズを１／２ｎに低減できる。

【００４７】

【発明の実施の形態】以下、図面を参照として、本発明
の実施形態を示す。

【００４８】（第１の実施形態）図１は、本発明の第１
の実施形態に係わる入出力装置であり、ｍビット幅のデ
ータ出力と入力装置、及びｍビットのデータバス構成を
示している。

【００４９】本実施形態においては、ｍビットのチップ
内部データＤ0 〜Ｄm-1 を第１のデータＤ0 〜Ｄm/2-1
と第２のデータＤm/2 〜Ｄm-1 に２分割し、この第１，
２データは各々２つの回路Ａに入力される。２つの回路
Ａの出力Ｐ0 ，Ｐ1 は、各々ｍ／２ビットの入力データ
の“１”の数より“０”の数が少ない場合、出力Ｐiの
値として“１”を出力し、“１”の数より“０”の数が
同一或いはそれ以上であれば、出力Ｐi の値として
“０”を出力する。

【００５０】回路Ａは、いわば“１”の数と“０”の数
を比較する比較回路である。例えば、図１に示すよう
に、全内部データが“１”の場合、“１”の数より
“０”の数が当然少ないため、回路Ａの出力Ｐ0 ＝
“１”，Ｐ1 ＝“１”となる。Ｐ0 ＝“１”，Ｐ1 ＝
“１”或いはＰ0 ＝“０”，Ｐ1 ＝“０”の時、即ち第
１のデータも第２のデータも“１”が多い場合、或いは
第１のデータも第２のデータも“０”が多い場合、即ち
Ｐ0 とＰ1 のイクスクルーシブＮＯＲ（ＸＮＯＲ）を取
った場合の出力フラグＦ１の値が“１”の場合、第１の
データはそのままで、第２のデータ全部を反転して出力
すれば、ｍビットバス上に乗るデータの“１”データの
数と“０”データの数の差は低減する。

【００５１】従来の内部データをそのまま出力する方法
では、電源線の同相ノイズが最大となる最悪パターンは
全データが“１”或いは“０”の場合であるが、本実施
形態においては、図１の例に示すように、全データが
“１”の場合、第１のデータはそのまま全部出力バッフ
ァを介して出力バス線に“１”データとして出力され、
第２のデータはフラグＦ１の値が“１”のため、データ
反転回路に入力されて全データが“０”に反転され、出
力バッファを介して出力バス線に“０”データとして出
力される。このデータ反転回路は、制御線入力Ｆ１の値
が“１”の場合は入力データを反転し出力し、制御線入
力線Ｆ１が“０”の場合はそのまま反転せずに出力され
るようになっている。

【００５２】結果として、従来は最悪であった全内部デ
ータ“１”の場合の出力バッファの出力は、本実施形態
においては、“１”データ半分と“０”データ半分とな
り、“１”データと“０”データとで、出力バッファの
出力を介してチップ外に出る電流と入る電流が等価とな
る。従って、チップ内部のＶｃｃ，Ｖｓｓ間に大きな容
量Ｃ１のキャパシタを持っていれば、出力駆動時は、見
かけ上このキャパシタの放電が行われているに等しくな
る。このため、外部電源から電源ピンを通じて流れる大
きな電流ピークによる、電源線系（パッケージ、ＰＣＢ
上）の寄生インダクタンス起因の電源ノイズ（同相ノイ
ズ）は無くなり、出力バッファの揺れ，内部回路の誤動
作，電源の揺れによる、入力バッファの誤動作及び入力
応答の遅れ等の従来の問題点を解決できる。

【００５３】但し、チップ内部の回路の充放電により引
き起こされる、電源線の寄生インダクタンス起因の電源
ノイズ（同相ノイズ）のみ残る。これは、電源間に大き
な容量Ｃ１を備えれば、容易に低減できる。結果とし
て、大幅に電源ノイズを低減できる。

【００５４】出力装置側で、かってにデータを反転させ
た場合、入力側が正しくデータを復元させるために、前
記反転フラグＦ１は、図１に示すように、出力バッファ
を介してバス線と同様に、通信相手側の入力バッファに
入力される。このフラグを用いて、入力バッファに入力
された第１のデータ側のデータは、フラグＦ１が“１”
の場合反転して、内部データとして取り入れ、“０”の
場合反転せずにそのまま内部データとする。当然のこと
ながら、反転しないで出力された第１のデータは、入力
側でもそのまま取り入れられる。

【００５５】図１の全て内部データ“１”のケースで
は、第２のデータ側はバスでは全部“０”として出力さ
れるが、Ｆ１が“１”のため入力側では、反転された第
２のデータはデータ反転回路を用いてもう一度反転さ
れ、もとの“１”データに復元される。本実施形態の最
悪ケースは、例えば第１のデータが全部“１”で、第２
のデータの半分が“１”データで、残り半分が“０”の
場合であり、この場合、Ｐ0 ＝“１”で、Ｐ1 ＝“０”
で、第２のデータが反転せずに出力される。この場合、
第２のデータは、“１”，“０”共に等しいので、同相
ノイズがキャンセルされるが、第１の全データ“１”の
分は同相ノイズとなる。

【００５６】正確に言うと、フラグ用信号Ｆ１＝“０”
のため、フラグ用ピン分を考慮すると、同相ノイズを引
き起こすバス線数はｍ／２−１となり、従来比（ｍ／２
−１）／ｍの約半分弱に低減できる。即ち、従来の同相
ノイズ起因の出力バッファの揺れ，内部回路の誤動作，
電源の揺れによる、入力バッファの誤動作及び入力応答
の遅れ等の問題点は低減できる。ちなみに、回路Ａの出
力Ｐi ＝“０”となる側に、入力データが“１”と
“０”が等しくなる場合を含めたのは、少しでも同相ノ
イズを減らすためで、例えば含めない場合、フラグピン
のノイズを含めると、先程の同相ノイズを引き起こすバ
ス線数はｍ／２＋１となり少し増える。

【００５７】このように本実施形態によれば、従来の１
データ２Ｉ／Ｏの方式のように出力ピン数を倍増する必
要派なく、出力ピン数を僅か１本増やすだけで、出力回
路の電源ノイズを半減させることができる。消費電力も
従来比（ｍ＋１）／ｍと僅かな増加である。本方式の変
形として例えば、第１のデータ側は“１”の数より
“０”の数が多い場合反転出力し、第２のデータ側は
“１”の数より“０”の数が少ない場合反転出力し、各
々反転フラグを出力しても、同様の効果がある。但しこ
の場合、フラグピン数が２本となる。

【００５８】本実施形態の効果は、電源ノイズを減らす
のに用いても良いし、ノイズが減った分、出力Ｉ／Ｏ数
を倍増したり、出力バッファの駆動能力の向上或いは、
スイッチングスピードの向上による、バス全体のバンド
幅を向上させても良い。なお図１中の回路Ａは入力デー
タＤｉを取り入れ、Ｐi と共に、データＤｉを出力して
いるが、これは単なる通過であっても良いし、内部で一
度ラッチして、出力しても良い。

【００５９】本実施形態の効果を数式に表わすと、ｍビ
ットデータで２つのグループに分けた場合、従来は ｜“１”データの数−“０”データの数｜＜＝ｍ の関係が成り立つのに対して、本実施形態では ｜“１”データの数−“０”データの数｜＜＝ｍ／２ の関係が成り立つ。これにより、同相ノイズを１／２に
低減できる。

【００６０】厳密に言うと、スイッチングノイズは、前
出力信号Ｑn-1 と現信号Ｑn の関係で決まり、出力デー
タが“１”→“０”，“０”→“１”に変化した場合に
発生し、出力データが“１”→“１”，“０”→“０”
の場合は関係ない。よって、正確にはノイズは、｜
（“０”→“１”に遷移した数）−（“１”→“０”に
遷移した数）｜のみで定義できる。

【００６１】しかしながら、上記の式は、現出力信号，
前出力信号共に成り立つため、 ｜（現“１”の数）−（現“０”の数）｜≦ｍ／２ ｜（前“０”の数）−（前“１”の数）｜≦ｍ／２ が言え、この２つの式より、 ｜（現“１”の数）−（現“０”の数）＋（前“０”の
数）−（前“１”の数）｜≦ｍ が成り立つ。ここで例えば、 （現“１”の数）＝（“１”→“１”の数）＋（“０”
→“１”の数） と分解できるため、 ｜（“１”→“１”の数＋“０”→“１”の数）−
（“１”→“０”の数＋“０”→“０”の数）＋
（“０”→“０”の数＋“０”→“１”の数）−
（“１”→“１”の数＋“１”→“０”の数）｜＝２｜
（“０”→“１”の数）−（“１”→“０”の数）｜≦
ｍ ２で割ると、 ｜（“０”→“１”の数）−（“１”→“０”の数）｜
≦ｍ／２ となりノイズは半減する。

【００６２】（第２の実施形態）図２は、本発明の第２
の実施形態を示す。この回路は、図１の回路Ａの“１”
データと“０”データの数を比較する比較回路の一例を
示す。図２（ａ）は４ビットデータの場合のＰi の値の
真理値表を示す。（“１”データの数）−（“０”デー
タの数）＞０ならば出力Ｐi は“１”となり、それ以外
は“０”となる。図２（ｂ）はこれを通常の論理回路で
実現した例を示す。図２（ｃ）はこれをパストランジス
タネットワークで実現した例を示す。通常の論理回路で
実現する方法に比べ、素子数を大幅に削減できる。

【００６３】（第３の実施形態）第２の実施形態におけ
る比較器でも、入力ビット数が１６，３２，６４，１２
８と増加していくと比較はできるが、素子数，遅延時間
等が問題となる。図３は、この比較回路をアナログ回路
で実現した例を示す。ｋビットの入力でデータに対し
て、同じサイズのトランジスタをｋ個並列接続したもの
を２セット備え、１セット目のゲート入力には、正論理
の入力データを接続し、２セット目のゲート入力には、
負論理の入力データを接続する。各々のセットの共通の
ドレイン側（Ｖ１，Ｖ０）のノードは、そのＶ１，Ｖ０
の電位差を増幅する増幅器に接続され、増幅結果がＰi
（或いは負論理の／Ｐi ）となる。

【００６４】例えば“１”データの数が“０”データの
数より多ければ、それだけ、Ｖ１側に接続されるトラン
ジスタの方がより多く“ＯＮ”しているため、結果とし
て、Ｖ１の電位がＶの電位より低くなる。この結果を増
幅器で増幅し、Ｐi に“１”データを出力する。本比較
器においては、“１”データの数と“０”データの数が
等しい場合、Ｐi ＝“０”が出るようにしている。

【００６５】これを実現するために、Ｖ０のノードに
は、１個追加でトランジスタが接続され、そのトランジ
スタのゲートには、動作時“Ｈｉｇｈ”の電圧が入るＤ
ＶＡＬＩＤ信号を入れる。これにより、“１”データの
数と“０”データの数が等しい場合、僅かにＶ１よりＶ
０が下がるようにして、Ｐi ＝“０”のデータが出るよ
うに設計している。このトランジスタのサイズは、他と
同じにしても良いし、少し小さめにしても良い。小さめ
にする理由は、（“１”データの数−“０”データの
数）＝２（この値は、偶数ビット入力の場合常に偶数）
の時、Ｐi ＝“０”となり誤動作するよりも、（“１”
データの数−“０”データの数）＝０の時、Ｐi ＝
“１”となり誤動作する方が影響が小さいためである。

【００６６】本実施形態の比較器は、アナログ回路のた
め誤動作する可能性がある。例えば、入力が６４ビット
等多くある時で、しかも“１”データの数と“０”デー
タの数差が小さい時発生しやすい。しかしながら、誤動
作しやすい場合は、逆に言うと、データ反転しようがし
まいが、あまり出力の電源ノイズ量に変化が少ないケー
スとなる。例えば６４ビットデータで、図１の第１のデ
ータの“１”の数が３２、“０”の数が０で、第２のデ
ータの“１”の数が１７、“０”の数が１５の場合、誤
動作でＰ1 ＝“０”となった場合、出力バスの（“１”
の数−“０”の数）＝３２＋２＋１＝３５となり、誤動
作しない場合の３１よりは大きくなるが、十分従来に比
べて効果がある。

【００６７】ちなみに、第２のデータの“１”の数が１
６、“０”の数が１６の場合、誤動作で、Ｐ1 ＝“１”
となった場合、出力バスの（“１”の数−“０”の数）
＝３２＋１＝３３となり、こちらに誤動作した方が得な
ため、前述のＤＶＡＬＩＤ入力のトランジスタサイズ
Ｗ’は、他のＷより小さくした方が好ましい。デジタル
回路では誤動作は許されないが、本実施形態では誤動作
が起きても効果が減るだけであり、本発明では図３のよ
うなアナログ回路が適用できる。本実施形態により、僅
かな素子数で、高速に本発明用の比較器が実現できる。

【００６８】（第４の実施形態）図４は本発明の第４の
実施形態で、図３の詳細回路の一例を示す。Ｖ１，Ｖ０
に並列につなげたｎＭＯＳトランジスタだけでは、時間
と共にＶ１，Ｖ０のノードがＶｓｓに落ちるため、図の
ように、等価抵抗Ｒの２個のｐＭＯＳプルアップトラン
ジスタをＶ１，Ｖ０に接続している。増幅器は、ＣＭＯ
Ｓラッチタイプを適用している。これは、カレントミラ
ー型でも良い。増幅結果をインバータで受け、その出力
をＰi ，／Ｐi としている。Ｄｉ，／Ｄｉは、非動作時
は貫通電流を無くすためにＬｏｗレベルで、動作時はど
ちらか一方をＨｉｇｈレベルにする。全ての内部データ
Ｄｉの値が確定した後、確定信号ＤＶＡＬＩＤを用い
て、動作する。

【００６９】図５（ａ）にこれを実現する具体的回路構
成を示し、図５（ｂ）にその動作タイミング図を示す。

【００７０】（第５の実施形態）図６は、本発明の第５
の実施形態を示す。これは、図４と比べて、Ｖ１，Ｖ０
のノードに、ｎＭＯＳだけでなく、ｐＭＯＳトランジス
タも並列接続させている。このような構成にすると、図
４に比べて、Ｖ１とＶ０の差が開き易く、入力データ数
が多くしかも、“１”データの数と“０”データの数が
小さい場合の誤動作を減らせる。簡単に理由を言うと、
図４ではｎＭＯＳだけで引くので、ＯＮしたｎＭＯＳト
ランジスタの数の差のみであるが、図６ではｐＭＯＳで
も逆に引き上げるので、ＯＮしたｐＭＯＳトランジスタ
数の差も加わるため、約２倍差が開く。

【００７１】本実施形態では、非動作時のＶ１，Ｖ０の
プリチャージ電圧は自由に、ＶＤＣ電位により制御でき
る。但し、ＶＤＣがＶｃｃ（或いは内部Ｖｃｃ）或いは
Ｖｓｓであるケース以外は、非動作時の貫通電流を避け
るため、並列ｐＭＯＳトランジスタのゲート電圧をＶｃ
ｃ（内部Ｖｃｃ）にしておく必要がある。この場合、図
５（ａ）の代わりに、図７（ａ）の制御回路で実現でき
る。図７（ｂ）はその動作タイミングを示し、図７
（ｃ）はＶ１，Ｖ０出力をラッチする回路を示す。これ
により、非動作時、Ｖ１，Ｖ０がＶｓｓ或いはＶｃｃの
間の電位であってもラッチ側の貫通電流は防げる。

【００７２】前述の誤動作は、増幅器のトランジスタの
しきい値電圧のばらつきばかりでなく、並列トランジス
タの駆動能力のばらつきによっても発生する。増幅器の
トランジスタのしきい値電圧のばらつきは、ばらつき補
正型増幅器が適用できるし、並列トランジスタの駆動能
力のばらつきは、Ｖ１，Ｖ０ノードと、これらトランジ
スタの間に抵抗を挿入して、これらトランジスタの駆動
能力を大きくして、抵抗で流れる電流を制御すれば低減
できる。

【００７３】（第６の実施形態）図８に、本発明の第６
の実施形態を示す。本実施形態は、前記図６の構成にお
いて、Ｖ１，Ｖ０とトランジスタの間に抵抗を入れたも
のである。ここで、抵抗とトランジスタの位置は逆にし
てもよい。この抵抗を、拡散層，ポリシリコン層等で構
成すれば、抵抗のばらつきは小さいものとなる。

【００７４】（第７の実施形態）図９に、非動作時の貫
通電流を妨げる本発明の第７の実施形態を示す。本実施
形態は基本的には図８の構成と同様であるが、ｎＭＯＳ
トランジスタの並列接続のソース電極側にスイッチ素子
を挿入し、ｐＭＯＳトランジスタの並列接続のソース電
極側のスイッチを挿入している。そして、非動作時にこ
れらのスイッチ素子を「ＯＦＦ」にしておけば、貫通電
流をなくすことができる。

【００７５】（第８の実施形態）図１０は本発明の第８
の実施形態を示し、図１に示すデータ反転回路の１ビッ
トデータ分を示す。図１０（ａ）のようなパストランジ
スタを用いても良いし、図１０（ｂ）のようなＸＯＲ論
理回路でも良い。図１０（ｃ）は内部データがＤｊ，／
Ｄｊペアである場合である。

【００７６】（第９の実施形態）図１１は本発明の第９
の実施形態を示す。本実施形態では、ｍビットの内部デ
ータを４つのグループの第０から第３のデータに分割し
ており、まず第０と第１のグループデータ間で、図１の
実施形態と同様なデータ比較及びデータ反転を行う。即
ち、第０，第１グループの各々ｍ／４ビットデータを比
較回路Ａに入力し、“１”データの数が“０”データの
数より多いか否かの出力をＰ0 ，Ｐ1 に出し、ＸＮＯＲ
（Ｐ0 ，Ｐ1 ）の値、即ちＦ１の値が“１”ならば第１
グループのデータをデータ反転回路で反転する。

【００７７】この動作と同時進行で、同様に第２と第３
のグループデータ間で、図１の実施形態と同様なデータ
比較及びデータ反転を行う。即ち、第２，第３グループ
の各々ｍ／４ビットデータを比較回路Ａに入力し、
“１”データの数が“０”データの数より多いか否かの
出力をＰ2 ，Ｐ3 に出し、ＸＮＯＲ（Ｐ2 ，Ｐ3 ）の
値、即ちＦ３０の値が“１”ならば第３グループのデー
タをデータ反転回路で反転する。

【００７８】これら動作が終わった後、第０，第１グル
ープのデータをまとめｍ／２ビットの第４データとし、
第２，３のグループのデータをまとめ、ｍ／２ビットの
第５データとして、第４と第５のグループデータ間で、
図１の実施形態と同様なデータ比較及びデータ反転を再
度行う。即ち、第４，第５グループの各々ｍ／２ビット
データを比較回路Ａに入力し、“１”データの数が
“０”データの数より多いか否かの出力をＰ４，Ｐ５に
出し、ＸＮＯＲ（Ｐ４，Ｐ５）の値、即ちＦ２の値が
“１”ならば第５グループのデータをデータ反転回路で
反転する。

【００７９】こうした場合、第３のグループは、フラグ
Ｆ３０と、Ｆ２のどちらか一方のみ反転した場合のみ、
データバスにのるデータは反転するため、第３グループ
用の最終的な反転フラグＦ３の値は、図に示すようにＦ
３＝ＸＯＲ（Ｆ３０，Ｆ２）となる。

【００８０】本実施形態において同相ノイズが乗るバス
の本数、即ちバス上の“１”データの数と“０”データ
の数が最大になる場合の最悪値は、第０グループデータ
が全部“１”、第１〜第３グループデータでは“１”と
“０”の数が等しい時で、この場合、Ｆ１＝“０”，Ｆ
２＝“０”，Ｆ３＝“１”で、フラグの値も考慮する
と、バス上の“１”データの数と“０”データの数の差
はｍ／４−１となる。従って、従来の最悪値のｍに対し
て１／４未満に低減でき、電源線の寄生インダクタンス
起因の電源ノイズを第１の実施形態以上に低減できる。
しかも、バス線の増加数，消費電流の増加を僅か３ピン
分に抑えられる。これは、ｍ＝１２８ピンでは、僅か
２．３％である。

【００８１】入力装置側は、ｍビットのバスデータと、
３本の反転フラグＦ１〜３を受け取り、Ｆ１〜３の値が
“１”の時、第１〜第３のデータを反転し、内部データ
として正しく復元する。この例の入力装置側では、デー
タ反転しないはずの第０のデータにもデータ反転回路を
搭載し、反転情報を取り入れるピン及び入力バッファを
備えている。また、出力バッファも第０のデータに対し
て、データ反転しないのに、わざわざＦ０フラグを
“０”として出力して、出力先をＶｓｓピンに落として
いる。これらはなくても良いし、入出力を繋げて４ビッ
トフラグにしても良いし、この例のようであっても良
い。この回路の活用は、図１５，図１６，図１７で後に
説明する。

【００８２】（第１０の実施形態）図１２は本発明の第
１０の実施形態を示す。図１１では第０と第１のグルー
プデータ間でデータ比較及びデータ反転を行い、同時に
第２と第３のグループデータ間でデータ比較及びデータ
反転を行えるが、最後の第４と第５のグループデータ間
でのデータ比較及びデータ反転は同時には行われず、簡
単に言うと第１の実施形態の２倍の時間がかかる。図１
２はこの欠点を考慮したもので、第１の実施形態と同等
の計算時間で、しかも第９の実施形態と同様に、同相電
源ノイズを約１／４に低減できる。

【００８３】完全並列化を実現するために、第０と第１
のグループデータ間で、データ比較を行って、Ｆ１の値
を出力するまでの間に、その結果がデータ反転する或い
はしない場合の両方のケースでの、ｍ／２ビットの第４
のデータの“１”の数と“０”の数の比較及びＰ６，Ｐ
７の出力を出せば良い。そして、Ｆ１が“０”の場合、
即ち第１グループデータの反転を行わない場合、マルチ
プレクサを用いて、マルチプレクサの図中左側のケース
のデータ及び左側のフラグ情報と選択すれば良い。

【００８４】Ｆ１が“１”の場合、即ち第１グループデ
ータの反転を行う場合、マルチプレクサを用いて、マル
チプレクサの図中右側のケースのデータ及び、右側のフ
ラグ情報と選択すれば良い。

【００８５】これと同様のことを、第２，第３のデータ
グループで行い、マルチプレクサ通過後のフラグＰ４，
Ｐ５のＸＮＯＲを取った値で、第５のグループの反転を
行えば、完全並列動作が実現できる。

【００８６】遅延時間の大部分は、アナログ回路構成で
は殆ど小さいが、回路Ａ内の比較で発生し、データ反
転，ＸＮＯＲ回路，マルチプレクサでは殆ど遅延が起こ
らないため、ほぼ第１の実施形態と同様の遅延となる。

【００８７】（第１１の実施形態）図１３は本発明の第
１１の実施形態を示す。この例では、ｍビットのデータ
を第０〜第ｎ−１のｎ分割し、分割したデータ毎に第０
データグループを除き、反転フラグを出力する。入力側
もｎ分割して、第０データグループ以外は、反転フラグ
を受け取る。

【００８８】このような構成にすることにより、バスの
本数を僅かｍ＋ｎ−１に増加させるのみで、電源ノイズ
を従来比約１／ｎに低減できる。データ反転のアリゴリ
ズムは、前述の実施形態のようにしても良いし、他の方
法でも良い。例えば、まずｎ個の全てのグループで絶対
値（“１”の数−“０”の数）を計算し、大きい順に並
べる。次に、この順で絶対値が少なく方向に引き算、或
いは足し算を行う。この時、足し引きする方向が、もと
の絶対値を取る前の符号と異なる場合反転フラグを立て
れば良い。フラグピンをｎからｎ−１に減らす場合は、
何処かのグループの反転フラグを基準に全体を反転すれ
ば良い。

【００８９】（第１２の実施形態）図１４は本発明の第
１２の実施形態を示す。これは、メモリとＣＰＵ等のデ
ータ通信に本発明を適用した場合を示す。メモリは通常
書き込みデータと読み出しデータが同じなため、図１４
（ａ）に示すように、データ加工を行うＣＰＵ側等で、
本発明の反転フラグ付きデータ転送を行い、受け取り側
のメモリでは、従来の受信回路で加工データとフラグ情
報を受信し、受け取りデータは、データ復元を行わずそ
のまま記憶し、更に受け取ったフラグ情報を記憶するメ
モリを備え、これを記憶する。メモリデータの読み出し
時は、従来の送信回路で、メモリ側から、書き込み時に
受け取ったままの加工データとフラグ情報を、そのまま
ＣＰＵ側等に送信し、受け取り側のＣＰＵ側等で、本発
明の受信回路により、加工データとフラグ情報を受け取
り、フラグ情報を用いて元のデータに復元すれば、どち
ら側からのデータ転送においても、電源ノイズは低減さ
れる。

【００９０】これを拡張して、ＣＰＵのみ本発明の送信
受信回路を備え、それ以外の通信を行う全デバイスチッ
プの送信受信をフラグ目盛り付きの従来回路で受信して
も、同様に電源ノイズは低減される。また、本発明のバ
スは、データばかりでなく、アドレス等別のデータ等で
あっても良い。またＣＰＵ側等で、送信，受信でいちい
ちデータ加工，復元を行わなくても、ＣＰＵ側等の内部
演算自信が、最初からフラグ情報付きのコードで行って
も良い。

【００９１】フラグ情報用メモリのチップ増加を避けた
り、メモリ内部でデータ処理機能を持ち、データが変わ
る場合は、図１４（ｂ）のように通信間の両方で、本発
明の送信受信回路が必要となる。これは、同じバス幅で
多数のチップ間でデータ通信する場合でも同様である。

【００９２】（第１３の実施形態）図１５〜図１７は本
発明の第１３の実施形態を示す。これは、チップ間でバ
ス幅が異なる場合を示す。例えば、図１５（ａ）では、
送信側（チップＡ）が１２８ビットバスで、受信側に６
４ビットバスの２つのチップＢ，Ｃを接続した例を示
す。送信側は、１２８ビットデータを８分割して、電源
ノイズを約１／８に低減する場合、最低７本の反転フラ
グが必要で、これを受信側の２チップで受け取るわけで
あるが、単純には割り切れない。そこで、図１１、１
２、１３で示したように、受信側だけは、分割した第０
のグループにもデータ反転回路及び入力バッファ、入力
ピンを用意しておけば、このような場合にも対応でき
る。

【００９３】即ち、チップＢにはフラグ配線を３本つな
ぎ、残りはグランドに落とし、チップＣには４本フラグ
配線をつなげば良い。さらに例えば、受信側のデータの
分割数を、送信側の分割数より倍以上大きくして、入力
フラグ数も多く用意しておけば、送信側と受信側でデー
タグループのビット数単位が異なる場合にも対応でき
る。即ち、受信側のフラグピン数が少なければどうしよ
うもないが、受信側のフラグピンが多ければ、例えば送
信側の１本フラグ配線を入力側の２個以上のフラグピン
に接続すれば済むからである。

【００９４】図１５（ｂ）は図１５（ａ）の逆転送の例
を示す。この場合、送信側で計６本の反転フラグしかな
いため、入力側では６本のフラグピンのうち、データグ
ループに対応して、２本をアースに落とせば良い。

【００９５】図１６（ａ）は双方向バスの例を示す。チ
ップＡは１２８ビットバスに対して８ビットフラグを出
力／入力し、チップＢ，Ｃは４ビットフラグを入出力す
る。フラグ数が２の階乗で考えやすい。この場合、図１
１の第０データのフラグピンは入出力共に接続する。図
１６（ｂ）は、第０データのフラグピンは入出力共に持
ちながら、バス接続せずＶｓｓピンに落とした例を示
す。チップＡ側は７ビットフラグでも良い。図１７は、
チップＡ側にのみ本発明の送受信器を持ち、チップＢ，
Ｃ側は、単にデータを受け取りそのまま出力する図１４
（ａ）のケースの場合を示す。この場合でも、図１５
（ａ）（ｂ）及び図１６（ａ）（ｂ）のように構成でき
るし、チップＡのフラグピンは８ビットで構成しても良
い。

【００９６】（実施形態の作用効果）図１８は、本実施
形態の効果を示すシミュレーション結果を示す。仮定と
しては、出力回路専用電源線及びピン（ＶｄｄＱ，Ｖｓ
ｓＱ）と他の内部回路電源線及びピン（Ｖｄｄ，Ｖｓ
ｓ）を分け、１ピン当たりの寄生インダクタンスを１０
ｎＨと仮定し、さらにＰＣＢ上の寄生インダクタンスを
０．３ｎＨと仮定している。

【００９７】ＰＣＢ上の安定化キャパシタの容量を１μ
Ｆ、チップ全体の内部のＶｃｃ，Ｖｓｓ間の容量を１０
ｎＦと仮定している。ＶｄｄＱ，ＶｓｓＱは、４本のＩ
／Ｏ線毎に１本ずつ配置している。出力Ｉ／Ｏ線は、１
０ｃｍの伝送線路を仮定し、特性インピーダンズ５０
Ω、５０Ω終端抵抗でターミネイションを行い、インピ
ーダンス整合をとり、Ｉ／Ｏ線の寄生インダクタンス起
因のＩ／Ｏ線の揺れを無くした場合を示す。各Ｉ／Ｏ線
の波形は、出力駆動トランジスタ側の電源ノイズの影響
が見える点で観測している。４００ＭＨｚの基本クロッ
クで動作させている。

【００９８】上記仮定のもとで、図１８（ａ）は、従来
方式で３２ビットＩ／Ｏ構成の場合を示し、上は出力回
路専用電源ＶｄｄＱ，ＶｓｓＱとチップ内部電源Ｖｄ
ｄ，Ｖｓｓの波形を示す。出力Ｄｏｕｔ波形は、３２ビ
ット中３１ビット同じ（Ｄｏｕｔ０〜３０）にして残り
１データ（Ｄｏｕｔ３１）を逆相が出力された例を示
す。ＶｓｓＱ，ＶｄｄＱの揺れは大きく、出力回路専用
電源線及びピン（ＶｄｄＱ，ＶｓｓＱ）と他の内部回路
電源線及びピン（Ｖｄｄ，Ｖｓｓ）を分けた場合でも、
ＰＣＢ電源線上に寄生インダクタンスがある場合、Ｖｄ
ｄＱ，ＶｓｓＱのノイズがＰＣＢにのり、それがチップ
内部の他の電源を揺らしている。出力波形の１本だけ逆
相のデータのリンギングが激しい。明らかに、データ確
定に時間がかかる。

【００９９】図１８（ｂ）は、Ｉ／Ｏ数を４倍の１２８
ビット構成にした場合で、出力は１本を除いて同じデー
タを出力した場合を示す。（ａ）に比べて、ＶｄｄＱ，
ＶｓｓＱのノイズは減ったが、逆にＶｃｃ，Ｖｓｓのノ
イズが大きくなり、入力バッファの誤動作や内部回路の
誤動作を引き起こす。出力の１ビットの逆データの立ち
上がり時のリンギングはさらに激しくなる。

【０１００】図１８（ｃ）は本実施形態のシミュレーシ
ョン波形を示し、データを４分割した場合の最悪値、即
ち同じデータが出るビット数が１２８／４＋１２８／４
×３／２＝８０に対して、逆データが出るビット数が１
２８／４×３／２＝４８、相殺されない同相になるビッ
ト数が８０−４８＝３２ビットの場合である。同じ１２
８ビットの従来例に比べ、全ての電源ノイズが約１／４
に低減しており、さらに出力線のリンギングが殆ど無く
なっていることが分る。さらに、従来の３２ビットＩ／
Ｏ方式に比べても、全ての電源、全ての波形のノイズが
低減されているのが分る。

【０１０１】原理的には、図１８（ａ）と（ｃ）で同じ
ノイズのはずであるが、仮定で、ＶｄｄＱ，ＶｓｓＱを
４本のＩ／Ｏ線毎に１本ずつ配置しているとしているた
め、相殺されず同相動作しているビット数は図１８
（ａ）と（ｃ）で同じでも、（ｃ）の方がＶｓｓＱ，Ｖ
ｄｄＱピン数が多く実行的なパッケージの寄生インダク
ダンスが小さいためである。逆に言うと、本実施形態で
は、従来に増して電源ピンの数を減らせるため、いまま
で述べたデータ反転フラグピンの増加分を十分キャンセ
ンして、お釣がくる。

【０１０２】図１９は横軸をＩ／Ｏ数、縦軸を電源Ｖｓ
ｓ，Ｖｃｃノイズとして、従来ノイズと本実施形態で、
分割数を２，４，８と増加した場合の比較をしている。
本実施形態によれば、分割数を多くすれば、より多いＩ
／Ｏ数（大きなデータ転送のバンド幅）で、しかも電源
ノイズの小さい入出力装置を実現できる。また、ＤＲＡ
Ｍ等のメモリやシステムバスには、×９，×１８等の８
ビットに対して、１ビットのパリテイビットを持つ場合
があるが、この場合、この余り１ビットをデータグルー
プ分けの何処かに分けて入れておけば、ノイズ低減効果
は僅かに落ちるが従来法に比べて十分ノイズ低減効果が
ある。

【０１０３】（第１４の実施形態）図２０は本発明の第
１４の実施形態を示す。前述までの発明の同相ノイズ低
減方式は、ｍビットのバス（ＢＵＳ）データをｎ個のグ
ループに分けることにより、僅か（ｎ−１）ビットのフ
ラグ信号（そのグループのデータが反転したかどうかを
示すフラグ）で同相ノイズを１／ｎに低減できることに
あった。本実施形態は、更に僅かｎビットのフラグ信号
で、同相ノイズを１／２ｎに低減できる。この例ではｎ
＝２のケースを示す。

【０１０４】まず、ｍビットデータを第０，第１の２つ
のグループに分割する。それぞれのデータを、ｍ／２ビ
ットの“１”データが多いか“０”データが多いかを判
断する比較回路：回路Ａに入力し、Ｐ０，Ｐ１が両方
“１”或いは両方“０”の場合フラグ信号Ｆ２＝“１”
として、第１グループ側のデータを全部反転する。この
反転処理後の全ビットのデータを今度は、ｍビットの比
較回路：回路Ａに入力し、全ビットで“０”データが多
い場合、反転フラグＦ１＝“１”として、全ｍビットデ
ータ全体を反転する。全ビットで“１”データが多い場
合、反転フラグＦ１＝“０”として、全ｍビットデータ
はそのまま出力する。即ち、必ず“１”データが多くな
るようにする。

【０１０５】本実施形態により、前述の効果、 ｜（“１”の数）−（“０”の数）｜≦ｍ／２ の関係が成り立ち、しかも （“１”の数）−（“０”の数）＞＝０ の関係が成り立つため、 ０≦（“１”の数）−（“０”の数）≦ｍ／２ が成り立つ。上述したようにこれが、現出力，前出力信
号で成り立つと、 ０＜＝（現“１”の数）−（現“０”の数）＜＝ｍ／２ −ｍ／２＜＝（前“０”の数）−（前“１”の数）＜０ が言え、この２つの式より、 −ｍ／２＜＝（現“１”の数）−（現“０”の数）＋
（前“０”の数）−（前“１”の数）＜＝ｍ／２ が成り立つ。ここで例えば、 （現“１”の数）＝（“１”→“１”の数）＋（“０”
→“１”の数） と分解出来るため、結局、 ｜（“０”→“１”の数）−（“１”→“０”の数）｜
≦ｍ／４ の関係が成り立ち、出力がわずか２ビットで、ノイズを
１／４に低減できる。

【０１０６】フラグ情報Ｆ１は、第０グループを反転す
るかどうか定義し、フラグ情報Ｆ２′は第１グループを
反転するかどうかを定義する。Ｆ１信号は全データを反
転する場合は“１”となり、それ以外は“０”となる。
Ｆ２′は、全データを反転しなくて、前処理で第１グル
ープのみを部分反転する場合、或いは全データを反転し
た場合で、前処理で第１グループの部分反転を行わない
の２通りで“１”となるため、図２０のように、Ｆ２′
＝ＸＯＲ（Ｆ１，Ｆ２）となる。入力バッファは、第
０，第１の各々のグループに対して、フラグビットが
“１”の場合、グループデータを反転することにより、
元データを復元する。

【０１０７】（第１５の実施形態）図２１は本発明の第
１５の実施形態を示す。図２０と異なる点は、全ビット
で“１”データが多い場合、反転フラグＦ１＝“１”と
して、全ｍビットデータ全体を反転する。全ビットで
“０”データが多い場合、反転フラグＦ１＝“０”とし
て、全ｍビットデータはそのまま出力する。即ち、必ず
“０”データが多くなるようにする。

【０１０８】本実施形態により、前述の効果、 ｜（“１”の数）−（“０”の数）｜≦ｍ／２ の関係が成り立ち、しかも （“１”の数）−（“０”の数）＜＝０ の関係が成り立つため、 −ｍ／２≦（“１”の数）−（“０”の数）≦０ が成り立つ。上述したようにこれが、現出力，前出力信
号で成り立つと、結局は図２０と同様に ｜（“０”→“１”の数）−（“１”→“０”の数）｜
≦ｍ／４ の関係が成り立ち、出力がわずか２ビットで、ノイズを
１／４に低減できる。

【０１０９】（第１６の実施形態）図２２は本発明の第
１６の実施形態を示す。本実施形態は、図２０の改良で
処理速度を上げたものである。

【０１１０】第０，第１の２つのグループの両方で、
“１”或いは“０”データが支配的にならないように、
第１データを反転するためのフラグ信号Ｆ１の結果が出
る前に、部分的に第１データが反転される場合とされな
い場合の両方で、全ビットで“０”データが多いか
“１”データが多いかを判断し、Ｆ１の結果で、どちら
かをマルチプレクサで選択する。その後、マルチプレク
サで選択された方が、全ビットで“０”データが支配的
ならば、全ビットを反転し、常に“１”データが支配的
になるようにすれば、処理時間を減らし、かつ図２０と
同様のノイズ低減効果がある。

【０１１１】（第１７の実施形態）図２３は本発明の第
１７の実施形態を示す。本実施形態は、図２１の改良で
処理速度を上げたものである。

【０１１２】第０，第１の２つのグループの両方で、
“１”或いは“０”データが支配的にならないように、
第１データを反転するためのフラグ信号Ｆ１の結果が出
る前に、部分的に第１データが反転される場合とされな
い場合の両方で、全ビットで“０”データが多いか
“１”データが多いかを判断し、Ｆ１の結果で、どちら
かをマルチプレクサで選択する。その後、マルチプレク
サで選択された方が、全ビットで“１”データが支配的
ならば、全ビットを反転し、常に“０”データが支配的
になるようにすれば、処理時間を減らし、かつ図２１と
同様のノイズ低減効果がある。

【０１１３】（第１８の実施形態）図２４は本発明の第
１８の実施形態を示す。本実施形態は、図２３の方式の
変形であり、マルチプレクサの前に、全ビットデータ反
転回路を挿入した場合を示している。

【０１１４】（第１９の実施形態）図２５は本発明の第
１９の実施形態を示す。本実施形態では、図１２の形態
の部分データ反転処理後のデータに対して、この反転処
理後の全ビットのデータを今度は、ｍビットの比較回
路：回路Ａに入力し、全ビットで“０”データが多い場
合、反転フラグＦ１＝“１”として、全ｍビットデータ
全体を反転する。全ビットで“１”データが多い場合、
反転フラグＦ１＝“０”として、全ｍビットデータはそ
のまま出力する。即ち、必ず“１”データが多くなるよ
うにする。

【０１１５】本実施形態により、前述の効果、 ｜（“１”の数）−（“０”の数）｜≦ｍ／４の 関係が成り立ち、しかも、 （“１”の数）−（“０”の数）＞＝０ の関係が成り立つため、結局、 ｜（“０”→“１”の数）−（“１”→“０”の数）｜
≦ｍ／８ の関係が成り立ち、出力がわずか４ビットで、ノイズを
１／８に低減できる。フラグ情報としては、フラグ情報
Ｆ１＝“１”の場合、即ち全ビット反転の場合、前処理
の結果Ｆ２，Ｆ３，Ｆ４のフラグ情報も反転すればよ
い。

【０１１６】本実施形態により、ｍビットデータでｎグ
ループの場合、ｎビットフラグ情報で、ノイズを１／２
ｎに低減できる。

【０１１７】（第２０の実施形態）図２６は本発明の第
２０の実施形態を示す。本実施形態では、図１２の形態
の部分データ反転処理後のデータに対して、この反転処
理後の全ビットのデータを今度は、ｍビットの比較回
路：回路Ａに入力し、全ビットで“１”データが多い場
合、反転フラグＦ１＝“１”として、全ｍビットデータ
全体を反転する。全ビットで、“０”データが多い場
合、反転フラグＦ１＝“０”として、全ｍビットデータ
はそのまま出力する。即ち、必ず“０”データが多くな
るようにする。

【０１１８】本実施形態により、前述の効果、 ｜（“１”の数）−（“０”の数）｜≦ｍ／４ の関係が成り立ち、しかも （“１”の数）−（“０”の数）＜＝０ の関係が成り立つため、結局、 ｜（“０”→“１”の数）−（“１”→“０”の数）｜
≦ｍ／８ の関係が成り立ち、出力がわずか４ビットで、図２５と
同様にノイズを１／８に低減できる。フラグ情報として
は、フラグ情報Ｆ１＝“１”の場合、即ち全ビット反転
の場合、前処理の結果Ｆ２，Ｆ３，Ｆ４のフラグ情報も
反転すればよい。本実施形態により、ｍビットデータ
で、ｎグループの場合、ｎビットフラグ情報で、ノイズ
を１／２ｎに低減できる。

【０１１９】（実施形態の作用効果）図２７は本発明の
効果を示す図で、横軸がフラグ信号数で、縦軸が従来方
式のノイズ量を１とした場合のノイズ量を示す。本発明
（図１、図１１〜１３）ではｎ−１ビットフラグでノイ
ズが１／ｎに低減され、本発明改良型（図２０〜図２
６）でｎビットフラグでノイズが１／２ｎに低減され
る。なお、全データで“１”データが多いか、“０”デ
ータが多いかを判断し、常に全ビットで“１”データが
多い、或いは“０”データが多いように、全データを反
転するだけの機能では、ノイズを１／２以下にすること
は困難である。図２０〜２６のように、部分データ反転
と、全データ反転を組み合わせて最大限のノイズ低減効
果がある。

【０１２０】（第２１の実施形態）図２８は本発明の第
２１の実施形態を示す。第１〜第２０の実施形態におい
ては、並列動作を行ったとしても何もしない従来方式に
比べ、処理時間分のオーバヘッドは避けられない。図２
８において、“回路１”は、図１から図２６の出力側の
データ処理回路を示し、“回路１”を複数備え、複数の
“回路１”の処理を並列処理し、処理結果のデータとフ
ラグ情報をマルチプレクサで時分割で、Ｉ／Ｏに出力す
る。入力側も、デマルチプレクサで時分割で戻し、“回
路２”（図１から図２６の入力側のデータ処理）でデー
タを並列処理で復元する。

【０１２１】本実施形態では、この並列処理によって、
データ処理時間を１／４に短縮できる。この方式によ
り、ｋ個並列により、１／ｋに処理時間を短縮できる。

【０１２２】（第２２の実施形態）図２９は本発明の第
２２の実施形態を示す。図１、図１１〜１３の形態の応
用例を図１４〜図１７に示したが、同様に、図２９
（ａ）〜（ｃ）は、図２０〜２８の実施形態の応用例と
した場合の実施形態を示す。図２９（ａ）は、ｍビット
データで、ｎビットフラグの場合を示す。ＣＰＵ等が本
発明の入力出力回路を備え、メモリ側は（ｍ＋ｎ）ビッ
トの従来の入出力回路を備え、ＣＰＵからメモリへデー
タ転送時、メモリ側はデータ処理後のデータ及びフラグ
データをそのまま記憶し、メモリからＣＰＵへデータ転
送時、記憶してあったデータ及びフラグ情報をそのまま
転送する。

【０１２３】図２９（ｂ）は、ＣＰＵ等とメモリ等間の
データ転送で、両方のチップに本発明の入出力回路を備
えている。（ａ）（ｂ）のどちらでも、ノイズを１／２
ｎに低減できる。図２９（ｃ）は、図２９（ｂ）の変形
例で、バス幅が異なるチップ間の接続例を示している。
即ち、１２８ビットデータで、４ビットフラグの例を示
し、ノイズは１／８に低減する場合の例である。

【０１２４】なお、本発明は上述した各実施形態に限定
されるものではなく、その要旨を逸脱しない範囲で、種
々変形して実施することができる。

【０１２５】

【発明の効果】以上詳述したように本発明によればｍ多
ビットの入出力装置において、内部データ線及び内部出
力回路をｎ種類のグループに分け、ｍビットのデータか
ら各グループ内で全内部データを反転或いは反転しない
を決める機能を持たせることにより、Ｉ／Ｏ線数と出力
バッファ数をさほど増やすことなく、かつ出力の動作ス
ピードを低下させることなく、多ビットのＩ／Ｏを同時
スイッチングしたとしても電源線ピンに流れる消費電流
のピーク値を大幅に低減することができ、電源線の寄生
インダクタンスによる電源線の揺れを１／ｎ，１／２ｎ
に抑えることが可能となる。

【図面の簡単な説明】

【図１】第１の実施形態に係わる入出力装置を示すブロ
ック図。

【図２】第２の実施形態を説明するもので、図１の比較
回路の一例を示す図。

【図３】第３の実施形態を説明するもので、図１の比較
回路をアナログ回路で実現した例を示す図。

【図４】第４の実施形態を説明するもので、図３の詳細
回路の例を示す図。

【図５】第３の実施形態における制御回路の構成例と動
作タイミングを示す図。

【図６】第５の実施形態を説明するもので、図３の詳細
回路の別の例を示す図。

【図７】第５の実施形態における制御回路の構成例と動
作タイミング及びラッチ回路の構成例を示す図。

【図８】第６の実施形態における比較回路の構成例を示
す図。

【図９】第７の実施形態における比較回路の構成例を示
す図。

【図１０】第８の実施形態を説明するもので、データ反
転回路の例を示す図。

【図１１】第９の実施形態に係わる入出力回路を示す
図。

【図１２】第１０の実施形態に係わる入出力回路を示す
図。

【図１３】第１１の実施形態に係わる入出力回路を示す
図。

【図１４】第１２の実施形態を説明するためのもので、
チップ間のデータ接続の例を示す図。

【図１５】第１３の実施形態を説明するためのもので、
チップ間のデータ接続の別の例を示す図。

【図１６】第１３の実施形態を説明するためのもので、
チップ間のデータ接続の別の例を示す図。

【図１７】第１３の実施形態を説明するためのもので、
チップ間のデータ接続の更に別の例を示す図。

【図１８】本発明と従来例におけるシミュレーション波
形を示す図。

【図１９】本発明と従来例における電源ノイズのＩ／Ｏ
数依存性を示す図。

【図２０】第１４の実施形態における入出力回路を示す
図。

【図２１】第１５の実施形態における入出力回路を示す
図。

【図２２】第１６の実施形態における入出力回路を示す
図。

【図２３】第１７の実施形態における入出力回路を示す
図。

【図２４】第１８の実施形態における入出力回路を示す
図。

【図２５】第１９の実施形態における入出力回路を示す
図。

【図２６】第２０の実施形態における入出力回路を示す
図。

【図２７】本発明の効果を示す図で、横軸がフラグ信号
数で、縦軸が従来方式のノイズ量を１とした場合のノイ
ズ量を示す。

【図２８】第２１の実施形態におけるチップ間の接続例
を示す図。

【図２９】第２２の実施形態におけるチップ間のデータ
接続の例を示す図。

【図３０】従来の入出力装置を示す図。

【図３１】従来の出力装置の構成例を示す図。

【符号の説明】

ｍ…データビット幅 ｎ…本発明のグループの数 回路Ａ…“１”データの数と“０”データの数を比較す
る回路 Ｐi …回路Ａの出力 Ｆｉ…第ｉグループのデータ反転フラグ Ｄｋ…第ｋ番目のデータ ／Ｄｋ…第ｋ番目の反転データ Ｗ，Ｗｉ…トランジスタのチャネル幅 ＳＥ，／ＳＥ…センス制御信号 ＥＱＬ，／ＥＱＬ…イコライズ制御信号 Ｒ…トランジスタの等価抵抗 ＤＶＡＬＩＤ…データ確定信号 ＬＣ，／ＬＣ…ラッチ信号 ＶｄｄＱ，ＶｓｓＱ…出力駆動回路専用電源線。 Ｉ／Ｏ…入出力線 Ｌｉ…寄生インダクタンス Ｄｏｕｔ，／Ｄｏｕｔ…出力線 Ｃｉ…キャパシタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】ｍビットのチップ内部データ線と、これら
   の内部データ線の各データをｍ本の外部出力ピンにそれ
   ぞれ出力するｍ個のチップ内部出力回路とを備えた出力
   装置であって、 前記内部データ線及び内部出力回路はｎ種類のグループ
   に分割され、ｍビットのデータから各グループの各々に
   対して全データを反転するか否かを判断する機能回路を
   備え、少なくともｎ−１種類のグループの各内部データ
   線とそれに対応する各出力回路の間には、前記機能回路
   の出力結果からビット全部の内部データを反転する或い
   はしないかを実行する回路が設けられ、前記少なくとも
   ｎ−１種類の各グループに対してデータ反転したか否か
   を外部出力ピンに出力する反転有無出力回路が設けられ
   ていることを特徴とする出力装置。
2. 【請求項２】ｍ本の外部入力ピンの各々のデータを入力
   するｍ個の入力回路と、これらの入力回路の各データを
   取り入れるｍビットのチップ内部データ線とを備えた入
   力装置であって、 前記内部データ線及び入力回路はｎ種類のグループに分
   割され、少なくともｎ−１種類のグループの各内部デー
   タ線と各入力回路の間には、ビット全部の内部データを
   反転するか否かを選択して実行する機能回路が設けら
   れ、かつ前記少なくともｎ−１種類の各グループに対し
   てデータ反転するか否かを指定する情報を外部入力ピン
   から入力する反転有無入力回路が設けられていることを
   特徴とする入力装置。
3. 【請求項３】ｍビットのチップ内部データ線と、これら
   の内部データ線の各データをｍ本の外部出力ピンにそれ
   ぞれ出力するｍ個のチップ内部出力回路とを備え、前記
   内部データ線及び内部出力回路をｎ種類のグループに分
   割し、ｍビットのデータから各部ループの各々に対して
   全データを反転するか否かを判断する機能回路を備え、
   少なくともｎ−１種類のグループの各内部データ線とそ
   れに対応する各出力回路の間には、前記機能回路の出力
   結果からビット全部の内部データを反転する或いはしな
   いを実行する回路を設け、かつ前記少なくともｎ−１種
   類の各グループに対してデータ反転したか否かを反転検
   出用外部出力ピンに出力する反転有無出力回路を設けて
   なる出力装置と、 ｍ本の外部入力ピンの各々のデータを入力するｍ個の入
   力回路と、これらの入力回路の各データを取り入れるｍ
   ビットのチップ内部データ線とを備え、前記内部データ
   線及び入力回路をｎ種類のグループに分割し、少なくと
   もｎ−１種類のグループの各内部データ線と各入力回路
   の間に、ビット全部の内部データを反転するか否かを選
   択して実行する機能回路を設け、かつ前記少なくともｎ
   −１種類の各グループに対してデータ反転するか否かを
   指定する情報を前記反転検出用外部出力ピンに接続され
   た反転検出用外部入力ピンから入力する反転有無入力回
   路を設けてなる入力装置とを具備したことを特徴とする
   入出力装置。