JPH09130431A - 伝送線駆動回路、出力ドライバ回路及びａｔｍ−ｌａｎアダプタカード - Google Patents
伝送線駆動回路、出力ドライバ回路及びａｔｍ−ｌａｎアダプタカードInfo
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- JPH09130431A JPH09130431A JP7309823A JP30982395A JPH09130431A JP H09130431 A JPH09130431 A JP H09130431A JP 7309823 A JP7309823 A JP 7309823A JP 30982395 A JP30982395 A JP 30982395A JP H09130431 A JPH09130431 A JP H09130431A
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Abstract
(57)【要約】
【課題】 ＡＴＭ−ＬＡＮ用の物理層インタフェースに
利用されるドライバ回路を低電圧動作させる。 【解決手段】 送信用のドライバ回路（５０）は、ＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタとを直列接続
した第１及び第２の対から成るＣＭＯＳ出力段（５１，
５２）を含み、前記ＰＭＯＳトランジスタのソースは電
源電圧（Ｖｄｄ）に、ＮＭＯＳトランジスタのソースは
接地電位（Ｖｓｓ）に結合され、第１の対を構成するＭ
ＯＳトランジスタの共通ドレインは一方の送信端子（Ｔ
ｘＡ）に、第２の対を構成するＭＯＳトランジスタの共
通ドレインは他方の送信端子（ＴｘＢ）に結合され、Ｃ
ＭＯＳ出力段の第１の対と第２の対は相互に逆相でプッ
シュプル動作される。
利用されるドライバ回路を低電圧動作させる。 【解決手段】 送信用のドライバ回路（５０）は、ＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタとを直列接続
した第１及び第２の対から成るＣＭＯＳ出力段（５１，
５２）を含み、前記ＰＭＯＳトランジスタのソースは電
源電圧（Ｖｄｄ）に、ＮＭＯＳトランジスタのソースは
接地電位（Ｖｓｓ）に結合され、第１の対を構成するＭ
ＯＳトランジスタの共通ドレインは一方の送信端子（Ｔ
ｘＡ）に、第２の対を構成するＭＯＳトランジスタの共
通ドレインは他方の送信端子（ＴｘＢ）に結合され、Ｃ
ＭＯＳ出力段の第１の対と第２の対は相互に逆相でプッ
シュプル動作される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭ−ＬＡＮの
ための伝送線駆動回路、出力ドライバ回路及びＡＴＭ−
ＬＡＮアダプタカードに係り、例えば、ＡＴＭ−ＬＡＮ
の中で物理層インタフェースに使用される半導体集積回
路化された出力ドライバ回路に用いて当該半導体集積回
路の低電圧動作を可能とする技術に関する。
ための伝送線駆動回路、出力ドライバ回路及びＡＴＭ−
ＬＡＮアダプタカードに係り、例えば、ＡＴＭ−ＬＡＮ
の中で物理層インタフェースに使用される半導体集積回
路化された出力ドライバ回路に用いて当該半導体集積回
路の低電圧動作を可能とする技術に関する。
【０００２】
【従来の技術】イーサネットの通称で呼ばれている、Ｌ
ＡＮ（Local area network）の一つの仕様は、ＩＥＥＥ
（Institute of Electrical and Electronics Engineer
s）８０２．３によって標準化されている。そのような
標準化に適合するトランシーバとしての媒体接続ユニッ
ト（Medium attachment unit）に関し、特開平４−２１
３９４０号公報には、伝送媒体としてのツイストペア回
線を駆動するためのＣＭＯＳ形態のドライバ回路が示さ
れている。
ＡＮ（Local area network）の一つの仕様は、ＩＥＥＥ
（Institute of Electrical and Electronics Engineer
s）８０２．３によって標準化されている。そのような
標準化に適合するトランシーバとしての媒体接続ユニッ
ト（Medium attachment unit）に関し、特開平４−２１
３９４０号公報には、伝送媒体としてのツイストペア回
線を駆動するためのＣＭＯＳ形態のドライバ回路が示さ
れている。
【０００３】このドライバ回路は、ＰＭＯＳトランジス
タとＮＭＯＳトランジスタとを直列接続した第１の回路
と、同じくＰＭＯＳトランジスタとＮＭＯＳトランジス
タとを直列接続した第２の回路とを有する。前記各回路
の前記ＮＭＯＳトランジスタのソース端子は、接地電位
以上の電位にバイアスされた基準電圧に結合され、各回
路の前記ＰＭＯＳトランジスタのソース端子は、電源電
圧に結合されている。前記第１の回路に含まれるＭＯＳ
トランジスタの共通ドレイン端子は第１の出力端子とさ
れ、前記第２の回路に含まれるＭＯＳトランジスタの共
通ドレイン端子は第２の出力端子とされる。更に、前記
双方の出力端子は終端抵抗として機能するインピーダン
スを以て接続されている。前記ドライバ回路は、入力差
動信号に基づいて、前記第１の回路と第２の回路を夫々
逆相で相補的にスイッチ動作させ、第１及び第２の出力
端子を介して、ツイストペア回線を駆動する。
タとＮＭＯＳトランジスタとを直列接続した第１の回路
と、同じくＰＭＯＳトランジスタとＮＭＯＳトランジス
タとを直列接続した第２の回路とを有する。前記各回路
の前記ＮＭＯＳトランジスタのソース端子は、接地電位
以上の電位にバイアスされた基準電圧に結合され、各回
路の前記ＰＭＯＳトランジスタのソース端子は、電源電
圧に結合されている。前記第１の回路に含まれるＭＯＳ
トランジスタの共通ドレイン端子は第１の出力端子とさ
れ、前記第２の回路に含まれるＭＯＳトランジスタの共
通ドレイン端子は第２の出力端子とされる。更に、前記
双方の出力端子は終端抵抗として機能するインピーダン
スを以て接続されている。前記ドライバ回路は、入力差
動信号に基づいて、前記第１の回路と第２の回路を夫々
逆相で相補的にスイッチ動作させ、第１及び第２の出力
端子を介して、ツイストペア回線を駆動する。
【０００４】更に、特開平４−２１３９４０号公報は、
前記ＣＭＯＳ形態のドライバ回路においては、伝送区切
り信号の終わり（ＥＴＤ）に起因するバックスイング若
しくはアンダーシュート呼ばれる問題に対処することが
必要であることを示している。すなわち、前記ドライバ
回路が分離変成器を含んでいる場合、変成器の入力がＥ
ＴＤによってハイに保たれると、ＥＴＤがオフにされた
とき、分離変成器は逆起電力によってバックスイングに
よるアンダーシュートを信号中に導入することになる。
このバックスイングは無意味な信号遷移であり、その期
間が長ければ、、これが受信側で伝送の初めを示す有意
の信号変化としてモニタされる虞があり、システム動作
の能率を低下させることになる。そこで、前記バックス
イングを許容範囲に抑えるために、ＥＴＤを終端すると
き、前記第１の出力端子と第２の出力端子（前記インピ
ーダンス）を短絡させるトランジスタを付加することが
必要であるとされ、それによって、ＩＥＥＥ８０２．３
による規格に適合するイーサネットのドライバ回路をＣ
ＭＯＳ化することができる、としている。
前記ＣＭＯＳ形態のドライバ回路においては、伝送区切
り信号の終わり（ＥＴＤ）に起因するバックスイング若
しくはアンダーシュート呼ばれる問題に対処することが
必要であることを示している。すなわち、前記ドライバ
回路が分離変成器を含んでいる場合、変成器の入力がＥ
ＴＤによってハイに保たれると、ＥＴＤがオフにされた
とき、分離変成器は逆起電力によってバックスイングに
よるアンダーシュートを信号中に導入することになる。
このバックスイングは無意味な信号遷移であり、その期
間が長ければ、、これが受信側で伝送の初めを示す有意
の信号変化としてモニタされる虞があり、システム動作
の能率を低下させることになる。そこで、前記バックス
イングを許容範囲に抑えるために、ＥＴＤを終端すると
き、前記第１の出力端子と第２の出力端子（前記インピ
ーダンス）を短絡させるトランジスタを付加することが
必要であるとされ、それによって、ＩＥＥＥ８０２．３
による規格に適合するイーサネットのドライバ回路をＣ
ＭＯＳ化することができる、としている。
【０００５】また今日、ＡＴＭ（Asynchronous Transfe
r Mode；非同期転送モード）技術のＬＡＮへの導入が進
められようとしている。ＡＴＭ技術の仕様化は米国で設
立されたThe ATM Forum によって行われている。前記イ
ーサネットは、複数のＬＡＮノードが１本の伝送媒体を
共有するので、ＬＡＮノードの数が多ければ多いほど一
つのＬＡＮノード当たりで使用できる帯域（情報を送る
伝送速度の幅）は減少し、多くのノードがほぼ同時に送
信しようとしている状態では全体のスループットが急激
に下がってしまうことになる。ＡＴＭ技術が導入された
ＬＡＮ（ＡＴＭ−ＬＡＮと称する）は、低速度の通信や
情報量の少ない通信から高速高帯域の通信まで、通信中
であっても帯域を自由に変えることができるＡＴＭ交換
の技術が導入され、送受信が１対１対応の関係で行わ
れ、それによって、スループットを向上させた超高速転
送を実現しようとする。
r Mode；非同期転送モード）技術のＬＡＮへの導入が進
められようとしている。ＡＴＭ技術の仕様化は米国で設
立されたThe ATM Forum によって行われている。前記イ
ーサネットは、複数のＬＡＮノードが１本の伝送媒体を
共有するので、ＬＡＮノードの数が多ければ多いほど一
つのＬＡＮノード当たりで使用できる帯域（情報を送る
伝送速度の幅）は減少し、多くのノードがほぼ同時に送
信しようとしている状態では全体のスループットが急激
に下がってしまうことになる。ＡＴＭ技術が導入された
ＬＡＮ（ＡＴＭ−ＬＡＮと称する）は、低速度の通信や
情報量の少ない通信から高速高帯域の通信まで、通信中
であっても帯域を自由に変えることができるＡＴＭ交換
の技術が導入され、送受信が１対１対応の関係で行わ
れ、それによって、スループットを向上させた超高速転
送を実現しようとする。
【０００６】
【発明が解決しようとする課題】上記ＡＴＭ−ＬＡＮの
物理層インタフェースに対しては、伝送効率を良くする
ために、スクランブル及び符号化との関係上、伝送情報
における論理値”０”又は”１”の連続ビット数を制限
し、夫々の連続ビット数毎にその波形を規定するための
テンプレート（パルスマスク）が制定され、標準化され
ている。例えば、既に仕様書として標準化されている上
記The ATM Forum の２５Ｍｂ／ｓのＡＴＭ−ＬＡＮ用の
物理層のためのテンプレートで規定する送信信号波形は
単なる矩形波ではなく比較的高い精度を要求する形状の
波形になっており、また、それによって規定される信号
振幅には例えば２Ｖ程度（zero to peak）が要求され
る。そのような仕様を想定した場合には、ＡＴＭ−ＬＡ
Ｎの物理層インタフェースに使用される送信用のドライ
バ回路の後段にフィルタを設け、送信信号波形にそのよ
うなテンプレートで規定される信号波形を満足させるこ
とが必要である。また、前記ドライバ回路の後段には出
力インピーダンス調整用の抵抗を設けて伝送線路とのイ
ンピーダンスマッチングを図ることも当然必要になる。
物理層インタフェースに対しては、伝送効率を良くする
ために、スクランブル及び符号化との関係上、伝送情報
における論理値”０”又は”１”の連続ビット数を制限
し、夫々の連続ビット数毎にその波形を規定するための
テンプレート（パルスマスク）が制定され、標準化され
ている。例えば、既に仕様書として標準化されている上
記The ATM Forum の２５Ｍｂ／ｓのＡＴＭ−ＬＡＮ用の
物理層のためのテンプレートで規定する送信信号波形は
単なる矩形波ではなく比較的高い精度を要求する形状の
波形になっており、また、それによって規定される信号
振幅には例えば２Ｖ程度（zero to peak）が要求され
る。そのような仕様を想定した場合には、ＡＴＭ−ＬＡ
Ｎの物理層インタフェースに使用される送信用のドライ
バ回路の後段にフィルタを設け、送信信号波形にそのよ
うなテンプレートで規定される信号波形を満足させるこ
とが必要である。また、前記ドライバ回路の後段には出
力インピーダンス調整用の抵抗を設けて伝送線路とのイ
ンピーダンスマッチングを図ることも当然必要になる。
【０００７】上記ドライバ回路からの出力信号は上記フ
ィルタやインピーダンスによる電圧損失若しくは電圧降
下を生ずることが予想されるため、当該ドライバ回路の
電源電圧は、前記テンプレートで規定される信号振幅を
満足できるような比較的高いレベルであることが必要で
あり、むやみに低くすることはできない。
ィルタやインピーダンスによる電圧損失若しくは電圧降
下を生ずることが予想されるため、当該ドライバ回路の
電源電圧は、前記テンプレートで規定される信号振幅を
満足できるような比較的高いレベルであることが必要で
あり、むやみに低くすることはできない。
【０００８】しかしながら、上記ドライバ回路は、出力
バッファとしての性質上、比較的大きな電流供給能力を
必要とするから、消費電力は電源電圧が高いほど多くな
る。このため、ＡＴＭ−ＬＡＮ用の物理層インタフェー
スに利用されるドライバ回路を低電圧動作させる技術を
確立しなければ、そのようなドライバ回路を含むことに
なるであろう、ＡＴＭ−ＬＡＮ物理層インタフェース用
の半導体集積回路の動作電源電圧を低くできないことが
明らかにされた。今日、携帯可能なところまで小型化さ
れたパーソナルコンピュータや情報通信端末では、バッ
テリー駆動などを考慮して回路の低消費電力化が重要視
されている。そのようなパーソナルコンピュータや情報
通信端末に適用されるＡＴＭ−ＬＡＮ用のインタフェー
ス回路若しくはＩＣカード化されるＡＴＭ−ＬＡＮアダ
プタカードには上記物理層インタフェース用の半導体集
積回路が搭載されるであろうことを考慮すれば、上記ド
ライバ回路の低電圧動作は、ＡＴＭ−ＬＡＮアダプタカ
ードレベルでの低消費電力にも関わる、重要性を持つこ
とが本発明者によって見出された。
バッファとしての性質上、比較的大きな電流供給能力を
必要とするから、消費電力は電源電圧が高いほど多くな
る。このため、ＡＴＭ−ＬＡＮ用の物理層インタフェー
スに利用されるドライバ回路を低電圧動作させる技術を
確立しなければ、そのようなドライバ回路を含むことに
なるであろう、ＡＴＭ−ＬＡＮ物理層インタフェース用
の半導体集積回路の動作電源電圧を低くできないことが
明らかにされた。今日、携帯可能なところまで小型化さ
れたパーソナルコンピュータや情報通信端末では、バッ
テリー駆動などを考慮して回路の低消費電力化が重要視
されている。そのようなパーソナルコンピュータや情報
通信端末に適用されるＡＴＭ−ＬＡＮ用のインタフェー
ス回路若しくはＩＣカード化されるＡＴＭ−ＬＡＮアダ
プタカードには上記物理層インタフェース用の半導体集
積回路が搭載されるであろうことを考慮すれば、上記ド
ライバ回路の低電圧動作は、ＡＴＭ−ＬＡＮアダプタカ
ードレベルでの低消費電力にも関わる、重要性を持つこ
とが本発明者によって見出された。
【０００９】本発明の目的は、ＡＴＭ−ＬＡＮ用の物理
層インタフェースに利用されるドライバ回路を低電圧動
作させる技術を提供することにある。
層インタフェースに利用されるドライバ回路を低電圧動
作させる技術を提供することにある。
【００１０】本発明の別の目的は、ＡＴＭ−ＬＡＮシス
テムに使用する物理層インタフェース用の半導体集積回
路の電源電圧を低減可能とするＡＴＭ−ＬＡＮ物理レイ
ヤ用の伝送線駆動回路を提供することにある。
テムに使用する物理層インタフェース用の半導体集積回
路の電源電圧を低減可能とするＡＴＭ−ＬＡＮ物理レイ
ヤ用の伝送線駆動回路を提供することにある。
【００１１】本発明のその他の目的は、低電圧動作可能
なＩＣカード化されたＡＴＭ−ＬＡＮ用のアダプタカー
ドを提供することにある。
なＩＣカード化されたＡＴＭ−ＬＡＮ用のアダプタカー
ドを提供することにある。
【００１２】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１４】ＡＴＭ−ＬＡＮでは、送信回路（１０）と
受信回路（１１）が１対１の関係を以て伝送線（３）で
結合される。この送信回路（１０）の出力ドライバ回路
（５０）に対しては、その出力回路（２１）を、ＣＭＯ
Ｓ（相補型ＭＯＳトランジスタ回路）化して構成する。
すなわち、前記出力回路（２１）は、Ｐチャンネル型Ｍ
ＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタ
とを直列接続した第１及び第２の対から成るＣＭＯＳ出
力段（５１，５２，５７）を含み、前記Ｐチャンネル型
ＭＯＳトランジスタのソースは電源電圧（Ｖｄｄ）に、
Ｎチャンネル型ＭＯＳトランジスタのソースは接地電位
（Ｖｓｓ）に結合され、第１の対を構成するＭＯＳトラ
ンジスタの共通ドレインは一方の送信端子（ＴｘＡ）
に、第２の対を構成するＭＯＳトランジスタの共通ドレ
インは他方の送信端子（ＴｘＢ）に結合されて、成る。
この出力回路を制御する出力制御回路（２０）は、前記
電源電圧と接地電位を動作電源とし、前記ＣＭＯＳ出力
段の前記第１の対と第２の対を相互に逆相でプッシュプ
ル動作させる。前記出力ドライバ回路の１対の送信端子
は、出力インピーダンス調整用の抵抗（３３，３４）に
結合され、前記抵抗には送信波形を整形するためのフィ
ルタ（３５）の入力端子に結合され、前記フィルタの出
力端子はトランス（３６）の１次側が結合され（トラン
スの２次側は伝送線に結合される）、これによって、伝
送線を介して受信回路に１対１対応で接続されるＡＴＭ
−ＬＡＮ物理レイヤ用の伝送線駆動回路が形成される。
受信回路（１１）が１対１の関係を以て伝送線（３）で
結合される。この送信回路（１０）の出力ドライバ回路
（５０）に対しては、その出力回路（２１）を、ＣＭＯ
Ｓ（相補型ＭＯＳトランジスタ回路）化して構成する。
すなわち、前記出力回路（２１）は、Ｐチャンネル型Ｍ
ＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタ
とを直列接続した第１及び第２の対から成るＣＭＯＳ出
力段（５１，５２，５７）を含み、前記Ｐチャンネル型
ＭＯＳトランジスタのソースは電源電圧（Ｖｄｄ）に、
Ｎチャンネル型ＭＯＳトランジスタのソースは接地電位
（Ｖｓｓ）に結合され、第１の対を構成するＭＯＳトラ
ンジスタの共通ドレインは一方の送信端子（ＴｘＡ）
に、第２の対を構成するＭＯＳトランジスタの共通ドレ
インは他方の送信端子（ＴｘＢ）に結合されて、成る。
この出力回路を制御する出力制御回路（２０）は、前記
電源電圧と接地電位を動作電源とし、前記ＣＭＯＳ出力
段の前記第１の対と第２の対を相互に逆相でプッシュプ
ル動作させる。前記出力ドライバ回路の１対の送信端子
は、出力インピーダンス調整用の抵抗（３３，３４）に
結合され、前記抵抗には送信波形を整形するためのフィ
ルタ（３５）の入力端子に結合され、前記フィルタの出
力端子はトランス（３６）の１次側が結合され（トラン
スの２次側は伝送線に結合される）、これによって、伝
送線を介して受信回路に１対１対応で接続されるＡＴＭ
−ＬＡＮ物理レイヤ用の伝送線駆動回路が形成される。
【００１５】前記送信用の出力ドライバ回路（５０）の
出力回路（２１）にＣＭＯＳ出力段を採用することによ
り、電源電圧側に接続されたＰチャンネル型ＭＯＳトラ
ンジスタのオン状態におけるゲート・ソース間電圧は、
送信端子の電圧に依存されず、実質的に電源電圧のレベ
ルとされ、直列接続されたＮＭＯＳトランジスタをプッ
シュプル動作させる形式の出力回路に比べ、出力回路を
構成する電源電圧側のＭＯＳトランジスタ（Ｑ１，Ｑ
３，Ｑ５，Ｑ７，Ｑ９，Ｑ１１）のオン抵抗を小さくで
きる。したがって、出力ドライバ回路の動作電圧の低電
圧化はもとより、当該出力ドライバ回路を含むようなＡ
ＴＭ−ＬＡＮ物理レイヤ制御用の半導体集積回路チップ
（９）を構成する内部回路の動作電源電圧を低電圧化す
ることができる。
出力回路（２１）にＣＭＯＳ出力段を採用することによ
り、電源電圧側に接続されたＰチャンネル型ＭＯＳトラ
ンジスタのオン状態におけるゲート・ソース間電圧は、
送信端子の電圧に依存されず、実質的に電源電圧のレベ
ルとされ、直列接続されたＮＭＯＳトランジスタをプッ
シュプル動作させる形式の出力回路に比べ、出力回路を
構成する電源電圧側のＭＯＳトランジスタ（Ｑ１，Ｑ
３，Ｑ５，Ｑ７，Ｑ９，Ｑ１１）のオン抵抗を小さくで
きる。したがって、出力ドライバ回路の動作電圧の低電
圧化はもとより、当該出力ドライバ回路を含むようなＡ
ＴＭ−ＬＡＮ物理レイヤ制御用の半導体集積回路チップ
（９）を構成する内部回路の動作電源電圧を低電圧化す
ることができる。
【００１６】上述のように、出力回路（２１）をＣＭＯ
Ｓ化して、その構成ＭＯＳトランジスタのオン抵抗を小
さくすることにより、例えば、ATM_Forum/94-1008R5に
記載された２５Ｍｂ／ｓ（メガビット／秒）のＡＴＭ−
ＬＡＮ用の物理レイヤのためのテンプレートで規定され
るような所要の送信信号波形を満足するためのフィルタ
３５（４５）を用い、更に、出力インピーダンス調整用
の抵抗（３３，３４）を配置する場合にも、前記テンプ
レートで規定される信号振幅を、３．３〔Ｖ〕のよう
な、５〔Ｖ〕に比べて低い電源電圧で得ることができ
る。このように、出力回路（２１）をＣＭＯＳ化するこ
とは、後述するATM_Forum/94-1008R5に記載された２５
Ｍｂ／ｓのＡＴＭ−ＬＡＮ用物理レイヤに適用されるＰ
ＭＤ半導体チップのような半導体集積回路チップ（９）
の動作電源電圧の低電圧化に最適である。また、このこ
とにより、トランス（３６）の１次側コイルと２次側コ
イルの巻数比を１：１にしても、前記テンプレートを満
足する出力信号振幅をた易く得ることができるから、出
力回路に流れる動作電流を増やしてまでトランス（３
６）の２次側巻き数を増やすことを要せず、この点にお
いても、上記ＡＴＭ−ＬＡＮ物理レイヤ制御用の半導体
集積回路チップ（９）の低消費電力に寄与する。
Ｓ化して、その構成ＭＯＳトランジスタのオン抵抗を小
さくすることにより、例えば、ATM_Forum/94-1008R5に
記載された２５Ｍｂ／ｓ（メガビット／秒）のＡＴＭ−
ＬＡＮ用の物理レイヤのためのテンプレートで規定され
るような所要の送信信号波形を満足するためのフィルタ
３５（４５）を用い、更に、出力インピーダンス調整用
の抵抗（３３，３４）を配置する場合にも、前記テンプ
レートで規定される信号振幅を、３．３〔Ｖ〕のよう
な、５〔Ｖ〕に比べて低い電源電圧で得ることができ
る。このように、出力回路（２１）をＣＭＯＳ化するこ
とは、後述するATM_Forum/94-1008R5に記載された２５
Ｍｂ／ｓのＡＴＭ−ＬＡＮ用物理レイヤに適用されるＰ
ＭＤ半導体チップのような半導体集積回路チップ（９）
の動作電源電圧の低電圧化に最適である。また、このこ
とにより、トランス（３６）の１次側コイルと２次側コ
イルの巻数比を１：１にしても、前記テンプレートを満
足する出力信号振幅をた易く得ることができるから、出
力回路に流れる動作電流を増やしてまでトランス（３
６）の２次側巻き数を増やすことを要せず、この点にお
いても、上記ＡＴＭ−ＬＡＮ物理レイヤ制御用の半導体
集積回路チップ（９）の低消費電力に寄与する。
【００１７】前記トランスは、インダクタンスが１ｍＨ
以上、直列抵抗が５Ω以下、結合係数が０．９９９以
上、等価容量が５ｐＦ以下とされ、１２ＫＨｚ〜約１６
ＭＨｚの周波数帯域を持つ。
以上、直列抵抗が５Ω以下、結合係数が０．９９９以
上、等価容量が５ｐＦ以下とされ、１２ＫＨｚ〜約１６
ＭＨｚの周波数帯域を持つ。
【００１８】上記ＡＴＭ−ＬＡＮ物理レイヤ制御用の半
導体集積回路チップ（９）への電源供給が断たれた状態
において、当該半導体チップ（９）の出力ドライバ回路
（５０）の出力段を構成するＰＭＯＳトランジスタ（Ｑ
１，Ｑ３，Ｑ５，Ｑ７，Ｑ９，Ｑ１１）のＮ型ウェル領
域は、電源電圧（Ｖｄｄ）が供給されず、フローティン
グの状態にされる。ＡＴＭ−ＬＡＮにおいては、前述の
ように、送信回路と受信回路が１対１の関係を以て伝送
線に結合されているので、前記Ｎ型ウェル領域がフロー
ティングの状態にされているときでも、当該ＰＭＯＳト
ランジスタ（Ｑ１，Ｑ３，Ｑ５，Ｑ７，Ｑ９，Ｑ１１）
のドレインには、伝送線（３，４）を介して高いレベル
が供給されることはなく、当該ドレインからＮ型ウェル
に大きな電流が流れず、ＰＭＯＳトランジスタ（Ｑ１，
Ｑ３，Ｑ５，Ｑ７，Ｑ９，Ｑ１１）が破壊される虞はな
い。これに対し、ＣＭＯＳ形式の出力ドライバ回路を、
一つの伝送線に複数の出力ドライバ回路の出力端子が共
通接続されるイーサネットに適用した場合、あるノード
の出力ドライバ回路の前記Ｎ型ウェル領域がフローティ
ングの状態にされているとき、他のノードの出力動作に
よって、当該フローティングのＮ型ウェル領域に高いレ
ベルが供給される虞があり、イーサネットの出力ドライ
バ回路の出力段をＣＭＯＳ化した場合には、当該ドレイ
ンからＮウェルに大きな電流が流れて、ＰＭＯＳトラン
ジスタが破壊される虞がある。
導体集積回路チップ（９）への電源供給が断たれた状態
において、当該半導体チップ（９）の出力ドライバ回路
（５０）の出力段を構成するＰＭＯＳトランジスタ（Ｑ
１，Ｑ３，Ｑ５，Ｑ７，Ｑ９，Ｑ１１）のＮ型ウェル領
域は、電源電圧（Ｖｄｄ）が供給されず、フローティン
グの状態にされる。ＡＴＭ−ＬＡＮにおいては、前述の
ように、送信回路と受信回路が１対１の関係を以て伝送
線に結合されているので、前記Ｎ型ウェル領域がフロー
ティングの状態にされているときでも、当該ＰＭＯＳト
ランジスタ（Ｑ１，Ｑ３，Ｑ５，Ｑ７，Ｑ９，Ｑ１１）
のドレインには、伝送線（３，４）を介して高いレベル
が供給されることはなく、当該ドレインからＮ型ウェル
に大きな電流が流れず、ＰＭＯＳトランジスタ（Ｑ１，
Ｑ３，Ｑ５，Ｑ７，Ｑ９，Ｑ１１）が破壊される虞はな
い。これに対し、ＣＭＯＳ形式の出力ドライバ回路を、
一つの伝送線に複数の出力ドライバ回路の出力端子が共
通接続されるイーサネットに適用した場合、あるノード
の出力ドライバ回路の前記Ｎ型ウェル領域がフローティ
ングの状態にされているとき、他のノードの出力動作に
よって、当該フローティングのＮ型ウェル領域に高いレ
ベルが供給される虞があり、イーサネットの出力ドライ
バ回路の出力段をＣＭＯＳ化した場合には、当該ドレイ
ンからＮウェルに大きな電流が流れて、ＰＭＯＳトラン
ジスタが破壊される虞がある。
【００１９】出力回路としての性質上、前記出力ドライ
バ回路（５０）のＣＭＯＳ出力段を構成するＭＯＳトラ
ンジスタの電流供給能力（トランジスタサイズ）は比較
的大きくされる。このとき、前記第１及び第２の対を夫
々備えたＣＭＯＳ出力段を並列に２段以上設け、前記各
段のプッシュプル動作のタイミングを相互にずらす第１
のタイミング制御手段（５４）を、前記出力制御回路
（２０）に採用する。これにより、ＣＭＯＳ出力段への
電源電圧（Ｖｄｄ）の供給ライン及び接地電位（Ｖｓ
ｓ）の供給ラインにおける単位時間当たりの電流の変化
率を低減することができるから、電源ノイズを低減する
ことができる。
バ回路（５０）のＣＭＯＳ出力段を構成するＭＯＳトラ
ンジスタの電流供給能力（トランジスタサイズ）は比較
的大きくされる。このとき、前記第１及び第２の対を夫
々備えたＣＭＯＳ出力段を並列に２段以上設け、前記各
段のプッシュプル動作のタイミングを相互にずらす第１
のタイミング制御手段（５４）を、前記出力制御回路
（２０）に採用する。これにより、ＣＭＯＳ出力段への
電源電圧（Ｖｄｄ）の供給ライン及び接地電位（Ｖｓ
ｓ）の供給ラインにおける単位時間当たりの電流の変化
率を低減することができるから、電源ノイズを低減する
ことができる。
【００２０】前記ＣＭＯＳ出力段を構成するＭＯＳトラ
ンジスタのターン・オン動作をターン・オフ動作に比べ
て遅く開始させる第２のタイミング制御手段（８０，８
１，８２，８３）を、前記出力制御回路（２０）に採用
することにより、過渡応答時にＣＭＯＳ出力段に流れる
貫通電流を低減でき、この点においても、電源ノイズの
低減と低消費電力とに寄与する。
ンジスタのターン・オン動作をターン・オフ動作に比べ
て遅く開始させる第２のタイミング制御手段（８０，８
１，８２，８３）を、前記出力制御回路（２０）に採用
することにより、過渡応答時にＣＭＯＳ出力段に流れる
貫通電流を低減でき、この点においても、電源ノイズの
低減と低消費電力とに寄与する。
【００２１】前記ＣＭＯＳ出力段を３段並列的に設けた
場合、第１のＣＭＯＳ出力段（５２）を構成するＭＯＳ
トランジスタのサイズと、第２のＣＭＯＳ出力段（５
１）を構成するＭＯＳトランジスタのサイズと、第３の
ＣＭＯＳ出力段（５７）を構成するＭＯＳトランジスタ
のサイズとの比を、大凡、１：２．５：６．２５とし、
第１のＣＭＯＳ出力段に含まれるＭＯＳトランジスタの
ターン・オン動作に対して、第２のＣＭＯＳ出力段に含
まれるＭＯＳトランジスタのターン・オン動作を大凡３
ｎｓ遅延させ、第３のＣＭＯＳ出力段に含まれるＭＯＳ
トランジスタのターン・オン動作を大凡６ｎｓ遅延させ
る遅延手段（８０，８１，８２，８３）を出力制御回路
（２０）に採用することにより、電源ノイズを著しく低
減することができる。
場合、第１のＣＭＯＳ出力段（５２）を構成するＭＯＳ
トランジスタのサイズと、第２のＣＭＯＳ出力段（５
１）を構成するＭＯＳトランジスタのサイズと、第３の
ＣＭＯＳ出力段（５７）を構成するＭＯＳトランジスタ
のサイズとの比を、大凡、１：２．５：６．２５とし、
第１のＣＭＯＳ出力段に含まれるＭＯＳトランジスタの
ターン・オン動作に対して、第２のＣＭＯＳ出力段に含
まれるＭＯＳトランジスタのターン・オン動作を大凡３
ｎｓ遅延させ、第３のＣＭＯＳ出力段に含まれるＭＯＳ
トランジスタのターン・オン動作を大凡６ｎｓ遅延させ
る遅延手段（８０，８１，８２，８３）を出力制御回路
（２０）に採用することにより、電源ノイズを著しく低
減することができる。
【００２２】端末装置に装着され、伝送線に結合され、
前記伝送線を介して前記端末装置に接続される他の端末
装置との間で、ＡＴＭ−ＬＡＮのインタフェース制御を
行う、ＩＣカード化されたＡＴＭ−ＬＡＮアダプタカー
ド（２００）は、ＡＴＭ−ＬＡＮ物理レイヤ用の送信回
路（１０）及び受信回路（１１）を備えたＡＴＭ−ＬＡ
Ｎ物理レイヤ制御チップ（９）と、前記送信回路の出力
インピーダンスを調整するための抵抗（３３，３４）
と、前記抵抗に直列接続された送信波形整形用のフィル
タ（３５）と、前記フィルタの出力を伝送線（３）に与
えるための送信用の結合トランス（３６）と、伝送線
（４）からの受信信号を前記受信回路（１１）に与える
受信用の結合トランス（４７）と、ＡＴＭ−ＬＡＮのた
めの送信及び受信のプロトコル処理を行う制御手段（２
０２，２０３，２０４，２０５）とをカード基板（２０
１）に供える。前記ＡＴＭ−ＬＡＮ物理レイヤ制御チッ
プの前記送信回路（１０）には上述の出力ドライバ回路
（５０）を採用できる。このとき、１対の送信端子（Ｔ
ｘＡ，ＴｘＢ）を備えた出力ドライバ回路（５０）は、
Ｐチャンネル型ＭＯＳトランジスタとＮチャンネル型Ｍ
ＯＳトランジスタとを直列接続した第１及び第２の対か
ら成るＣＭＯＳ出力段を複数段含み、前記各ＣＭＯＳ出
力段におけるＰチャンネル型ＭＯＳトランジスタのソー
スは電源電圧（Ｖｄｄ）に、Ｎチャンネル型ＭＯＳトラ
ンジスタのソースは接地電位（Ｖｓｓ）に結合され、第
１の対を構成するＭＯＳトランジスタの共通ドレインは
一方の送信端子（ＴｘＡ）に、第２の対を構成するＭＯ
Ｓトランジスタの共通ドレインは他方の送信端子（Ｔｘ
Ｂ）に結合された出力回路（２１）と、前記電源電圧と
接地電位を動作電源とし、前記各ＣＭＯＳ出力段の前記
第１の対と第２の対を相互に逆相でプッシュプル動作さ
せると共に、夫々のＣＭＯＳ出力段のプッシュプル動作
のタイミングを相互にずらし、且つ、所定のＣＭＯＳ出
力段における前記ＭＯＳトランジスタのターン・オン動
作をターン・オフ動作に比べて遅く開始させる出力制御
回路（図１６の２０）とを備えることができる。
前記伝送線を介して前記端末装置に接続される他の端末
装置との間で、ＡＴＭ−ＬＡＮのインタフェース制御を
行う、ＩＣカード化されたＡＴＭ−ＬＡＮアダプタカー
ド（２００）は、ＡＴＭ−ＬＡＮ物理レイヤ用の送信回
路（１０）及び受信回路（１１）を備えたＡＴＭ−ＬＡ
Ｎ物理レイヤ制御チップ（９）と、前記送信回路の出力
インピーダンスを調整するための抵抗（３３，３４）
と、前記抵抗に直列接続された送信波形整形用のフィル
タ（３５）と、前記フィルタの出力を伝送線（３）に与
えるための送信用の結合トランス（３６）と、伝送線
（４）からの受信信号を前記受信回路（１１）に与える
受信用の結合トランス（４７）と、ＡＴＭ−ＬＡＮのた
めの送信及び受信のプロトコル処理を行う制御手段（２
０２，２０３，２０４，２０５）とをカード基板（２０
１）に供える。前記ＡＴＭ−ＬＡＮ物理レイヤ制御チッ
プの前記送信回路（１０）には上述の出力ドライバ回路
（５０）を採用できる。このとき、１対の送信端子（Ｔ
ｘＡ，ＴｘＢ）を備えた出力ドライバ回路（５０）は、
Ｐチャンネル型ＭＯＳトランジスタとＮチャンネル型Ｍ
ＯＳトランジスタとを直列接続した第１及び第２の対か
ら成るＣＭＯＳ出力段を複数段含み、前記各ＣＭＯＳ出
力段におけるＰチャンネル型ＭＯＳトランジスタのソー
スは電源電圧（Ｖｄｄ）に、Ｎチャンネル型ＭＯＳトラ
ンジスタのソースは接地電位（Ｖｓｓ）に結合され、第
１の対を構成するＭＯＳトランジスタの共通ドレインは
一方の送信端子（ＴｘＡ）に、第２の対を構成するＭＯ
Ｓトランジスタの共通ドレインは他方の送信端子（Ｔｘ
Ｂ）に結合された出力回路（２１）と、前記電源電圧と
接地電位を動作電源とし、前記各ＣＭＯＳ出力段の前記
第１の対と第２の対を相互に逆相でプッシュプル動作さ
せると共に、夫々のＣＭＯＳ出力段のプッシュプル動作
のタイミングを相互にずらし、且つ、所定のＣＭＯＳ出
力段における前記ＭＯＳトランジスタのターン・オン動
作をターン・オフ動作に比べて遅く開始させる出力制御
回路（図１６の２０）とを備えることができる。
【００２３】ＰＭＤ半導体チップ９が、３．３〔Ｖ〕の
動作電源によって、ATM_Forum/94-1008R5に記載された
２５Ｍｂ／ｓのＡＴＭ−ＬＡＮ用の物理レイヤのための
テンプレートで規定される送信信号波形を満足すること
により、ＡＴＭ−ＬＡＮ物理レイヤ制御チップ（９）の
消費電力を例えば２００ｍＷ程度に低く抑えることがで
きる。ＡＴＭ−ＬＡＮ物理レイヤ制御チップ（９）はＡ
ＴＭ−ＬＡＮアダプタカード（２００）の中で最も電力
消費の大きな回路部分であるから、ＡＴＭ−ＬＡＮ物理
レイヤ制御チップ（９）の消費電力を２００ｍＷ程度に
抑えることができるならば、ＡＴＭ−ＬＡＮアダプタカ
ード（２００）の全体的な消費電力を例えば１Ｗ程度に
低減することができる。
動作電源によって、ATM_Forum/94-1008R5に記載された
２５Ｍｂ／ｓのＡＴＭ−ＬＡＮ用の物理レイヤのための
テンプレートで規定される送信信号波形を満足すること
により、ＡＴＭ−ＬＡＮ物理レイヤ制御チップ（９）の
消費電力を例えば２００ｍＷ程度に低く抑えることがで
きる。ＡＴＭ−ＬＡＮ物理レイヤ制御チップ（９）はＡ
ＴＭ−ＬＡＮアダプタカード（２００）の中で最も電力
消費の大きな回路部分であるから、ＡＴＭ−ＬＡＮ物理
レイヤ制御チップ（９）の消費電力を２００ｍＷ程度に
抑えることができるならば、ＡＴＭ−ＬＡＮアダプタカ
ード（２００）の全体的な消費電力を例えば１Ｗ程度に
低減することができる。
【００２４】
《ＡＴＭ−ＬＡＮ物理レイヤのシステム構成》 図２
は、ＡＴＭ−ＬＡＮ物理レイヤのシステム構成の一例を
示す。ＡＴＭ−ＬＡＮは伝送線専有型のＬＡＮである。
伝送線専有型のＬＡＮは、一つの伝送線にノードを一つ
だけ接続し、それをハブ等に集線して、交換するもので
ある。図２において、１（１ａ〜１ｉ）はパーソナルコ
ンピュータ又はワークステーション等の端末装置、２
（２ａ〜２ｉ）は夫々の端末装置に１対１対応されて設
けられたＡＴＭ−ＬＡＮインタフェース回路、３（３ａ
〜３ｉ），４（４ａ〜４ｉ）は伝送線、５は上記伝送線
３，４が集線されたＡＴＭハブ、６，７は高速伝送用ケ
ーブルである。
は、ＡＴＭ−ＬＡＮ物理レイヤのシステム構成の一例を
示す。ＡＴＭ−ＬＡＮは伝送線専有型のＬＡＮである。
伝送線専有型のＬＡＮは、一つの伝送線にノードを一つ
だけ接続し、それをハブ等に集線して、交換するもので
ある。図２において、１（１ａ〜１ｉ）はパーソナルコ
ンピュータ又はワークステーション等の端末装置、２
（２ａ〜２ｉ）は夫々の端末装置に１対１対応されて設
けられたＡＴＭ−ＬＡＮインタフェース回路、３（３ａ
〜３ｉ），４（４ａ〜４ｉ）は伝送線、５は上記伝送線
３，４が集線されたＡＴＭハブ、６，７は高速伝送用ケ
ーブルである。
【００２５】上記ＡＴＭ−ＬＡＮインタフェース回路２
（２ａ〜２ｉ）とハブ５は、ＡＴＭ−ＬＡＮ用のＰＭＤ
（Physical Media Dependent；物理媒体依存）サブレー
ヤ用の半導体チップ（以下単にＰＭＤ半導体チップとも
記す）９を含み、夫々のＰＭＤ半導体チップは送信回路
１０と受信回路１１を備えている。上記ＡＴＭ−ＬＡＮ
インタフェース回路２（２ａ〜２ｉ）のＰＭＤ半導体チ
ップ９とＡＴＭハブ５のＰＭＤ半導体チップ９は、相互
に一方の送信回路１０の出力が他方の受信回路１１の入
力に伝送線３，４で結合されている。尚、図示を省略す
るが、伝送線３，４は、超広帯域特性を持つトランス
（結合トランス）を介して送信回路１０と受信回路１１
に結合されるている。
（２ａ〜２ｉ）とハブ５は、ＡＴＭ−ＬＡＮ用のＰＭＤ
（Physical Media Dependent；物理媒体依存）サブレー
ヤ用の半導体チップ（以下単にＰＭＤ半導体チップとも
記す）９を含み、夫々のＰＭＤ半導体チップは送信回路
１０と受信回路１１を備えている。上記ＡＴＭ−ＬＡＮ
インタフェース回路２（２ａ〜２ｉ）のＰＭＤ半導体チ
ップ９とＡＴＭハブ５のＰＭＤ半導体チップ９は、相互
に一方の送信回路１０の出力が他方の受信回路１１の入
力に伝送線３，４で結合されている。尚、図示を省略す
るが、伝送線３，４は、超広帯域特性を持つトランス
（結合トランス）を介して送信回路１０と受信回路１１
に結合されるている。
【００２６】前記ＡＴＭハブ５は、複数のＰＭＤ半導体
チップ９の他に、伝送経路を切り替えるためのＡＴＭ交
換機としてのスイッチマトリクス１２、ハブ間の伝送を
高速で行う為の多重分離装置１３を備える。多重分離装
置１３に結合された前記高速伝送用ケーブル６，７には
ハブ５と同様の別のハブやルータ等（図示せず）が接続
される。図より明らかなように、ＡＴＭ−ＬＡＮは少な
くとも物理レイヤにおいては、送信回路１０と受信回路
１１の間での送受信が１対１の関係で実施される為、出
力データの衝突は起こらない。
チップ９の他に、伝送経路を切り替えるためのＡＴＭ交
換機としてのスイッチマトリクス１２、ハブ間の伝送を
高速で行う為の多重分離装置１３を備える。多重分離装
置１３に結合された前記高速伝送用ケーブル６，７には
ハブ５と同様の別のハブやルータ等（図示せず）が接続
される。図より明らかなように、ＡＴＭ−ＬＡＮは少な
くとも物理レイヤにおいては、送信回路１０と受信回路
１１の間での送受信が１対１の関係で実施される為、出
力データの衝突は起こらない。
【００２７】端末装置１から送信用のユーザデータがＡ
ＴＭ−ＬＡＮインタフェース回路２に与えられると、Ａ
ＴＭ−ＬＡＮインタフェース回路２はその情報を４８バ
イトに区切り、宛先ヘッダ情報として５バイトのヘッダ
を付加し、合計５３バイト固定長のセルと呼ばれる単位
で当該情報を伝送線３から送信する。ＡＴＭハブ５は、
伝送線３から送られてきたセルを受信回路１１で受け取
ると、セルに含まれる宛先ヘッダ情報に基づき、前記ス
イッチマトリクス１２によって高速にセルを交換若しく
はルーティングする。セルはルーティングによって目的
の受信側端末装置１に向けて送り出される。目的の受信
側端末装置のＡＴＭ−ＬＡＮインタフェース回路２に到
着したセルは、宛先ヘッダの確認が行われ、元のユーザ
データに復元される。受信側の端末装置が送信側と同一
のＡＴＭハブ５に接続されたものでない場合には、セル
の情報は多重分離装置１３を介して高速伝送用ケーブル
６に送り出される。
ＴＭ−ＬＡＮインタフェース回路２に与えられると、Ａ
ＴＭ−ＬＡＮインタフェース回路２はその情報を４８バ
イトに区切り、宛先ヘッダ情報として５バイトのヘッダ
を付加し、合計５３バイト固定長のセルと呼ばれる単位
で当該情報を伝送線３から送信する。ＡＴＭハブ５は、
伝送線３から送られてきたセルを受信回路１１で受け取
ると、セルに含まれる宛先ヘッダ情報に基づき、前記ス
イッチマトリクス１２によって高速にセルを交換若しく
はルーティングする。セルはルーティングによって目的
の受信側端末装置１に向けて送り出される。目的の受信
側端末装置のＡＴＭ−ＬＡＮインタフェース回路２に到
着したセルは、宛先ヘッダの確認が行われ、元のユーザ
データに復元される。受信側の端末装置が送信側と同一
のＡＴＭハブ５に接続されたものでない場合には、セル
の情報は多重分離装置１３を介して高速伝送用ケーブル
６に送り出される。
【００２８】《ＰＭＤ半導体チップ》 図３には前記Ｐ
ＭＤ半導体チップ９のブロック図が示される。ＰＭＤ半
導体チップ９は、特に制限されないが、ＣＭＯＳ集積回
路製造技術によって、単結晶シリコンなどの１個の半導
体基板に形成されている。ＰＭＤ半導体チップ９は、送
信回路１０と受信回路１１を含み、代表的に示された外
部端子として、一対の送信端子ＴｘＡ，ＴｘＢ、一対の
受信端子ＲｘＡ，ＲｘＢ、データ出力端子ＲｘＤＡＴ
Ａ、データ入力端子ＴｘＤＡＴＡ、クロック入力端子Ｔ
ｘＣＬＫ、クロック出力端子ＲｘＣＬＫを有する。外部
電源端子としては、３．３〔Ｖ〕のような電源電圧Ｖｄ
ｄが供給される端子と、０〔Ｖ〕のような接地電位Ｖｓ
ｓが供給される端子が示されている。
ＭＤ半導体チップ９のブロック図が示される。ＰＭＤ半
導体チップ９は、特に制限されないが、ＣＭＯＳ集積回
路製造技術によって、単結晶シリコンなどの１個の半導
体基板に形成されている。ＰＭＤ半導体チップ９は、送
信回路１０と受信回路１１を含み、代表的に示された外
部端子として、一対の送信端子ＴｘＡ，ＴｘＢ、一対の
受信端子ＲｘＡ，ＲｘＢ、データ出力端子ＲｘＤＡＴ
Ａ、データ入力端子ＴｘＤＡＴＡ、クロック入力端子Ｔ
ｘＣＬＫ、クロック出力端子ＲｘＣＬＫを有する。外部
電源端子としては、３．３〔Ｖ〕のような電源電圧Ｖｄ
ｄが供給される端子と、０〔Ｖ〕のような接地電位Ｖｓ
ｓが供給される端子が示されている。
【００２９】前記送信回路１０は、Ｄ型ラッチのような
フリップフロップ２５、出力制御回路２０、及び出力回
路２１を供える。前記出力制御回路２０及び出力回路２
１は送信用の出力ドライバ回路５０を構成する。前記デ
ータ入力端子ＴｘＤＡＴＡから入力されたデータはクロ
ック信号ＴｘＣＬＫに同期してフリップフロップ２０に
ラッチされ、ラッチされたデータは出力制御回路２０に
供給される。出力制御回路２０は、それに供給されたデ
ータの論理値に従った制御信号を出力回路２１に与え、
これによって出力回路２１は、端子ＴｘＡを電源電圧Ｖ
ｄｄに、端子ＴｘＢを接地電圧Ｖｓｓに駆動し、或い
は、端子ＴｘＡ，ＴｘＢをその逆の状態に駆動する。詳
細については後で説明するが、出力回路２１の駆動時に
は、その出力動作によって生ずる電源ノイズを小さく
し、また、貫通電流を小さくする考慮が、回路構成上、
払われている。
フリップフロップ２５、出力制御回路２０、及び出力回
路２１を供える。前記出力制御回路２０及び出力回路２
１は送信用の出力ドライバ回路５０を構成する。前記デ
ータ入力端子ＴｘＤＡＴＡから入力されたデータはクロ
ック信号ＴｘＣＬＫに同期してフリップフロップ２０に
ラッチされ、ラッチされたデータは出力制御回路２０に
供給される。出力制御回路２０は、それに供給されたデ
ータの論理値に従った制御信号を出力回路２１に与え、
これによって出力回路２１は、端子ＴｘＡを電源電圧Ｖ
ｄｄに、端子ＴｘＢを接地電圧Ｖｓｓに駆動し、或い
は、端子ＴｘＡ，ＴｘＢをその逆の状態に駆動する。詳
細については後で説明するが、出力回路２１の駆動時に
は、その出力動作によって生ずる電源ノイズを小さく
し、また、貫通電流を小さくする考慮が、回路構成上、
払われている。
【００３０】ＰＭＤ半導体チップ９に含まれる受信回路
１１は、入力バッファ２２、ＰＬＬ回路２３、出力ラッ
チ２４を備える。前記受信端子ＲｘＡ，ＲｘＢには抵抗
を２２０，２２１を経由してボルテージフォロア回路２
２２からバイアス電圧ＶＢが供給されており、当該受信
端子ＲｘＡ，ＲｘＢに入力された信号は、波形等化器２
２３によって、伝送線上で劣化した波形の整形が行われ
る。
１１は、入力バッファ２２、ＰＬＬ回路２３、出力ラッ
チ２４を備える。前記受信端子ＲｘＡ，ＲｘＢには抵抗
を２２０，２２１を経由してボルテージフォロア回路２
２２からバイアス電圧ＶＢが供給されており、当該受信
端子ＲｘＡ，ＲｘＢに入力された信号は、波形等化器２
２３によって、伝送線上で劣化した波形の整形が行われ
る。
【００３１】前記ＰＬＬ回路２３は、位相比較器（Ｐ
Ｃ）２３０、周波数比較器（ＦＣ）２３１、信号検出回
路（Ｅ−Ｄｅｔ）２３２、セレクタ（ＳＥＬ）２３４、
チャージポンプ（Ｃ−Ｐｕｍｐ）２３５及び電圧制御発
振器（ＶＣＯ）２３６を備える。周波数比較器２３１は
クロック端子ＴｘＣＬＫから入力されるクロック信号と
電圧制御発振器２３６から帰還されるクロック信号との
周波数差に応じた誤差信号を形成する。位相比較器２３
０は波形等化器２２３の出力信号と電圧制御発振器２３
６から帰還されるクロック信号との位相差に応じた誤差
信号を形成する。信号検出回路２３２は、波形等化器２
２３の出力に有効な信号成分が含まれているか否かを、
例えばその信号のエネルギーに基づいて検出する。信号
検出回路２３２は、有効な信号を検出しているときセレ
クタ２３４に位相比較器２３０の出力を選択させ、有効
な信号を検出していないときセレクタ２３４に周波数比
較器２３１の出力を選択させる。チャージポンプ２３５
はセレクタ２３４から出力される誤差信号に応じた電流
を生成し、生成された電流は、チャージポンプ内部のロ
ーパスフィルタによって所定の電圧信号に変換される。
電圧制御発振器２３６は、これに供給される電圧信号の
電圧レベルに応じた発振周波数を持つ信号を出力する。
Ｃ）２３０、周波数比較器（ＦＣ）２３１、信号検出回
路（Ｅ−Ｄｅｔ）２３２、セレクタ（ＳＥＬ）２３４、
チャージポンプ（Ｃ−Ｐｕｍｐ）２３５及び電圧制御発
振器（ＶＣＯ）２３６を備える。周波数比較器２３１は
クロック端子ＴｘＣＬＫから入力されるクロック信号と
電圧制御発振器２３６から帰還されるクロック信号との
周波数差に応じた誤差信号を形成する。位相比較器２３
０は波形等化器２２３の出力信号と電圧制御発振器２３
６から帰還されるクロック信号との位相差に応じた誤差
信号を形成する。信号検出回路２３２は、波形等化器２
２３の出力に有効な信号成分が含まれているか否かを、
例えばその信号のエネルギーに基づいて検出する。信号
検出回路２３２は、有効な信号を検出しているときセレ
クタ２３４に位相比較器２３０の出力を選択させ、有効
な信号を検出していないときセレクタ２３４に周波数比
較器２３１の出力を選択させる。チャージポンプ２３５
はセレクタ２３４から出力される誤差信号に応じた電流
を生成し、生成された電流は、チャージポンプ内部のロ
ーパスフィルタによって所定の電圧信号に変換される。
電圧制御発振器２３６は、これに供給される電圧信号の
電圧レベルに応じた発振周波数を持つ信号を出力する。
【００３２】このＰＬＬ回路２３は、波形等化器２２３
の出力信号が有効な信号でないとき、クロック端子Ｔｘ
ＣＬＫから供給されるクロック信号に対する同期化行っ
ており、その後、波形等化器２２３の出力信号が有効に
なったときの、位相引き込みを能率的に行うことができ
るようにされる。波形等化器２２３の出力信号が有効に
なると、電圧制御発振器２３６の出力は、波形等化器２
２３の出力信号に同期化されたクロック信号とされる。
前記データラッチ２４は電圧制御発振器２３６の出力ク
ロック信号に同期して、波形等化器２２３の出力信号を
ラッチする。これにより、受信データがデータ出力端子
ＲｘＤＡＴＡから出力され、且つ、それに同期したクロ
ック信号がクロック端子ＲｘＣＬＫから出力される。
の出力信号が有効な信号でないとき、クロック端子Ｔｘ
ＣＬＫから供給されるクロック信号に対する同期化行っ
ており、その後、波形等化器２２３の出力信号が有効に
なったときの、位相引き込みを能率的に行うことができ
るようにされる。波形等化器２２３の出力信号が有効に
なると、電圧制御発振器２３６の出力は、波形等化器２
２３の出力信号に同期化されたクロック信号とされる。
前記データラッチ２４は電圧制御発振器２３６の出力ク
ロック信号に同期して、波形等化器２２３の出力信号を
ラッチする。これにより、受信データがデータ出力端子
ＲｘＤＡＴＡから出力され、且つ、それに同期したクロ
ック信号がクロック端子ＲｘＣＬＫから出力される。
【００３３】《ＰＭＤ半導体チップと伝送線との結合》
図１には、前記出力回路２１の詳細な一例と共に、Ｐ
ＭＤ半導体チップ９を伝送線３，４を介して１対１対応
で接続した状態が示されている。送受信用の前記ＰＭＤ
半導体チップ９は、送信状態、受信状態及び送受信状態
の３つの内の何れかの状態を選択的に採り得る。したが
って、ＰＭＤ半導体チップ９の内部においては、送信回
路１０と受信回路１１は、同一半導体基板上において相
互に一方は他方のノイズの影響を受けることになり、特
に受信回路１１は送信回路１０が発生する電源ノイズの
影響を受けやすいため、送信回路１０の低ノイズ化が重
要である。
図１には、前記出力回路２１の詳細な一例と共に、Ｐ
ＭＤ半導体チップ９を伝送線３，４を介して１対１対応
で接続した状態が示されている。送受信用の前記ＰＭＤ
半導体チップ９は、送信状態、受信状態及び送受信状態
の３つの内の何れかの状態を選択的に採り得る。したが
って、ＰＭＤ半導体チップ９の内部においては、送信回
路１０と受信回路１１は、同一半導体基板上において相
互に一方は他方のノイズの影響を受けることになり、特
に受信回路１１は送信回路１０が発生する電源ノイズの
影響を受けやすいため、送信回路１０の低ノイズ化が重
要である。
【００３４】図１において、伝送線３は３１、３２から
成るツイストペア線として示され、伝送線４は４１、４
２から成るツイストペア線として図示されている。ツイ
ストペア線としては、ＳＴＰ（シールド付き１５０Ωツ
イストペア線）、ＵＴＰ（非シールド１００Ωツイスト
ペア線）、ＦＴＰ（非シールド１２０Ωツイストペア
線）等を選択することができる。伝送線３によって接続
される送信回路１０と受信回路１１との間の伝送経路に
は、送信回路１０の送信端子ＴｘＡ，ＴｘＢに出力イン
ピーダンス調整用の抵抗３３，３４介してフィルタ３５
の入力端子が結合され、フィルタ３５の出力端子にはト
ランス３６の１次側が結合される。このトランス３６の
２次側が伝送線３（３１，３２）の一端に結合され、伝
送線３の他端はトランス３７の１次側に結合される。こ
のトラン３７の２次側は受信回路１１の受信端子Ｒｘ
Ａ，ＲｘＢに結合され、伝送線３によって接続される送
信回路１０と受信回路１１との間の伝送経路は受信回路
１１にて終端されている。同様に、伝送線４によって接
続される送信回路１０と受信回路１１との間の伝送経路
には、送信回路１０の送信端子ＴｘＡ，ＴｘＢに出力イ
ンピーダンス調整用の抵抗４３，４４介してフィルタ４
５の入力端子が結合され、フィルタ４５の出力端子には
トランス４６の１次側が結合される。このトランス４６
の２次側が伝送線４（４１，４２）の一端に結合され、
伝送線４の他端はトランス４７の１次側に結合される。
このトラン４７の２次側は受信回路１１の受信端子Ｒｘ
Ａ，ＲｘＢに結合され、伝送線４によって接続される送
信回路１０と受信回路１１との間の伝送経路は受信回路
１１にて終端されている。尚、図１において、受信回路
１１及び送信回路１０の詳細はＡＴＭ−ＬＡＮインタフ
ェース２の側に対してだけ示しているが、ＡＴＭハブ５
に含まれる受信回路１１及び送信回路１０も同様に構成
されている。
成るツイストペア線として示され、伝送線４は４１、４
２から成るツイストペア線として図示されている。ツイ
ストペア線としては、ＳＴＰ（シールド付き１５０Ωツ
イストペア線）、ＵＴＰ（非シールド１００Ωツイスト
ペア線）、ＦＴＰ（非シールド１２０Ωツイストペア
線）等を選択することができる。伝送線３によって接続
される送信回路１０と受信回路１１との間の伝送経路に
は、送信回路１０の送信端子ＴｘＡ，ＴｘＢに出力イン
ピーダンス調整用の抵抗３３，３４介してフィルタ３５
の入力端子が結合され、フィルタ３５の出力端子にはト
ランス３６の１次側が結合される。このトランス３６の
２次側が伝送線３（３１，３２）の一端に結合され、伝
送線３の他端はトランス３７の１次側に結合される。こ
のトラン３７の２次側は受信回路１１の受信端子Ｒｘ
Ａ，ＲｘＢに結合され、伝送線３によって接続される送
信回路１０と受信回路１１との間の伝送経路は受信回路
１１にて終端されている。同様に、伝送線４によって接
続される送信回路１０と受信回路１１との間の伝送経路
には、送信回路１０の送信端子ＴｘＡ，ＴｘＢに出力イ
ンピーダンス調整用の抵抗４３，４４介してフィルタ４
５の入力端子が結合され、フィルタ４５の出力端子には
トランス４６の１次側が結合される。このトランス４６
の２次側が伝送線４（４１，４２）の一端に結合され、
伝送線４の他端はトランス４７の１次側に結合される。
このトラン４７の２次側は受信回路１１の受信端子Ｒｘ
Ａ，ＲｘＢに結合され、伝送線４によって接続される送
信回路１０と受信回路１１との間の伝送経路は受信回路
１１にて終端されている。尚、図１において、受信回路
１１及び送信回路１０の詳細はＡＴＭ−ＬＡＮインタフ
ェース２の側に対してだけ示しているが、ＡＴＭハブ５
に含まれる受信回路１１及び送信回路１０も同様に構成
されている。
【００３５】《出力ドライバ回路の構成》 図１に示さ
れるように、送信回路１０の出力ドライバ回路５０を構
成する前記出力回路２１は、例えば第２の出力段５１と
第１の出力段５２とを並列的に有する。第２の出力段５
１は、Ｐチャンネル型ＭＯＳ（単にＰＭＯＳと記す）ト
ランジスタＱ１とＮチャンネル型ＭＯＳ（単にＮＭＯＳ
と記す）トランジスタＱ２とを直列接続した第３のＣＭ
ＯＳ回路と、同じくＰＭＯＳトランジスタＱ３とＮＭＯ
ＳトランジスタＱ４とを直列接続した第４のＣＭＯＳ回
路とを有する。第１の出力段５２は、ＰＭＯＳトランジ
スタＱ５とＮＭＯＳトランジスタＱ６とを直列接続した
第１のＣＭＯＳ回路と、同じくＰＭＯＳトランジスタＱ
７とＮＭＯＳトランジスタＱ８とを直列接続した第１の
ＣＭＯＳ回路とを有する。前記ＮＭＯＳトランジスタＱ
２，Ｑ４，Ｑ６，Ｑ８のソース端子は、接地電位Ｖｓｓ
に結合され、前記ＰＭＯＳトランジスタＱ１，Ｑ３，Ｑ
５，Ｑ７のソース端子は、電源電圧Ｖｄｄに結合されて
いる。前記ＰＭＯＳトランジスタＱ１とＮＭＯＳトラン
ジスタＱ２との共通ドレインは、前記ＰＭＯＳトランジ
スタＱ５とＮＭＯＳトランジスタＱ６との共通ドレイン
に結合され、その結合点が一方の送信端子ＴｘＡに結合
されている。同様に、前記ＰＭＯＳトランジスタＱ３と
ＮＭＯＳトランジスタＱ４との共通ドレインは、前記Ｐ
ＭＯＳトランジスタＱ７とＮＭＯＳトランジスタＱ８と
の共通ドレインに結合され、その結合点が他方の送信端
子ＴｘＢに結合されている。
れるように、送信回路１０の出力ドライバ回路５０を構
成する前記出力回路２１は、例えば第２の出力段５１と
第１の出力段５２とを並列的に有する。第２の出力段５
１は、Ｐチャンネル型ＭＯＳ（単にＰＭＯＳと記す）ト
ランジスタＱ１とＮチャンネル型ＭＯＳ（単にＮＭＯＳ
と記す）トランジスタＱ２とを直列接続した第３のＣＭ
ＯＳ回路と、同じくＰＭＯＳトランジスタＱ３とＮＭＯ
ＳトランジスタＱ４とを直列接続した第４のＣＭＯＳ回
路とを有する。第１の出力段５２は、ＰＭＯＳトランジ
スタＱ５とＮＭＯＳトランジスタＱ６とを直列接続した
第１のＣＭＯＳ回路と、同じくＰＭＯＳトランジスタＱ
７とＮＭＯＳトランジスタＱ８とを直列接続した第１の
ＣＭＯＳ回路とを有する。前記ＮＭＯＳトランジスタＱ
２，Ｑ４，Ｑ６，Ｑ８のソース端子は、接地電位Ｖｓｓ
に結合され、前記ＰＭＯＳトランジスタＱ１，Ｑ３，Ｑ
５，Ｑ７のソース端子は、電源電圧Ｖｄｄに結合されて
いる。前記ＰＭＯＳトランジスタＱ１とＮＭＯＳトラン
ジスタＱ２との共通ドレインは、前記ＰＭＯＳトランジ
スタＱ５とＮＭＯＳトランジスタＱ６との共通ドレイン
に結合され、その結合点が一方の送信端子ＴｘＡに結合
されている。同様に、前記ＰＭＯＳトランジスタＱ３と
ＮＭＯＳトランジスタＱ４との共通ドレインは、前記Ｐ
ＭＯＳトランジスタＱ７とＮＭＯＳトランジスタＱ８と
の共通ドレインに結合され、その結合点が他方の送信端
子ＴｘＢに結合されている。
【００３６】前記出力制御回路２０は、前記フリップフ
ロップ２５から出力される信号Ｖｓの論理値を反転させ
るＣＭＯＳインバータ５３、信号Ｖｓを遅延させる遅延
回路５４、及び当該遅延回路５４の出力の論理値を反転
するＣＭＯＳインバータ５５を含む。ＰＭＯＳトランジ
スタＱ７及びＮＭＯＳトランジスタＱ８のゲートには信
号Ｖｓが供給され、ＰＭＯＳトランジスタＱ５及びＮＭ
ＯＳトランジスタＱ６のゲートにはＣＭＯＳインバータ
５３の出力が与えられる。ＰＭＯＳトランジスタＱ３及
びＮＭＯＳトランジスタＱ４のゲートには遅延回路５４
の出力が供給され、ＰＭＯＳトランジスタＱ２及びＮＭ
ＯＳトランジスタＱ１のゲートにはＣＭＯＳインバータ
５５の出力が与えられる。前記遅延回路５４は、信号Ｖ
ｓの論理値が変化されたとき、第２の出力段５１を構成
するＣＭＯＳ回路の過渡応答タイミングを、第１の出力
段５２を構成するＣＭＯＳ回路の過渡応答タイミングと
相違させるものであり、例えば偶数段のＣＭＯＳインバ
ータを直列接続して所要の遅延時間を得ることができ
る。
ロップ２５から出力される信号Ｖｓの論理値を反転させ
るＣＭＯＳインバータ５３、信号Ｖｓを遅延させる遅延
回路５４、及び当該遅延回路５４の出力の論理値を反転
するＣＭＯＳインバータ５５を含む。ＰＭＯＳトランジ
スタＱ７及びＮＭＯＳトランジスタＱ８のゲートには信
号Ｖｓが供給され、ＰＭＯＳトランジスタＱ５及びＮＭ
ＯＳトランジスタＱ６のゲートにはＣＭＯＳインバータ
５３の出力が与えられる。ＰＭＯＳトランジスタＱ３及
びＮＭＯＳトランジスタＱ４のゲートには遅延回路５４
の出力が供給され、ＰＭＯＳトランジスタＱ２及びＮＭ
ＯＳトランジスタＱ１のゲートにはＣＭＯＳインバータ
５５の出力が与えられる。前記遅延回路５４は、信号Ｖ
ｓの論理値が変化されたとき、第２の出力段５１を構成
するＣＭＯＳ回路の過渡応答タイミングを、第１の出力
段５２を構成するＣＭＯＳ回路の過渡応答タイミングと
相違させるものであり、例えば偶数段のＣＭＯＳインバ
ータを直列接続して所要の遅延時間を得ることができ
る。
【００３７】前記入力信号Ｖｓが”Ｈ”レベル（電源電
圧Ｖｄｄのレベル）にされると、ＮＭＯＳトランジスタ
Ｑ８及びＰＭＯＳトランジスタＱ５がオン状態にされ、
ＰＭＯＳトランジスタＱ７及びＮＭＯＳトランジスタＱ
６がオフ状態にされることによって、送信端子ＴｘＡか
らＴｘＢに向かってトランス３６の１次側コイルに電流
が流れる。続いて遅延回路５４の出力が所定の遅延時間
後にハイレベルにされると、ＮＭＯＳトランジスタＱ４
及びＰＭＯＳトランジスタＱ１がオン状態にされ、ＰＭ
ＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ２が
オフ状態にされることにより、送信端子ＴｘＡからＴｘ
Ｂに向かってトランス３６の１次側コイルに流れる電流
が更に増大される。また、前記入力信号Ｖｓがローレベ
ル（接地電圧Ｖｓｓレベル）にされると、ＰＭＯＳトラ
ンジスタＱ７及びＮＭＯＳトランジスタＱ６がオン状態
にされ、ＮＭＯＳトランジスタＱ８及びＰＭＯＳトラン
ジスタＱ５がオフ状態にされることによって、送信端子
ＴｘＢからＴｘＡに向かってトランス３６の１次側コイ
ルに電流が流れる。続いて遅延回路５４の出力が所定の
遅延時間後にローレベルにされると、ＰＭＯＳトランジ
スタＱ３及びＮＭＯＳトランジスタＱ２がオン状態にさ
れ、ＮＭＯＳトランジスタＱ４及びＰＭＯＳトランジス
タＱ１がオフ状態にされることにより、送信端子ＴｘＢ
からＴｘＡに向かってトランス３６の１次側コイルに流
れる電流が更に増大される。この結果、入力信号Ｖｓが
パルス状に変化されると、トランス３６の１次側にパル
ス電圧が発生し、これに基づいてトランス３６の２次側
にはコイルの巻線比に応じたパルス電圧が発生する。ト
ランス３６の２次側に発生したパルス電圧は伝送線３に
伝達され、受信側のトランス３７を介して受信回路１１
の受信端子ＲｘＡ，ＲｘＢにパルス電圧が与えられる。
受信端子ＲｘＡ，ＲｘＢは、その間に配置された直列抵
抗２２０，２２１の結合点にバイアス電圧ＶＢが与えら
れており、受信端子ＲｘＡ，ＲｘＢに入力されたパルス
電圧信号は前記波形等化器２２３により波形整形されて
内部に取り込まれる。
圧Ｖｄｄのレベル）にされると、ＮＭＯＳトランジスタ
Ｑ８及びＰＭＯＳトランジスタＱ５がオン状態にされ、
ＰＭＯＳトランジスタＱ７及びＮＭＯＳトランジスタＱ
６がオフ状態にされることによって、送信端子ＴｘＡか
らＴｘＢに向かってトランス３６の１次側コイルに電流
が流れる。続いて遅延回路５４の出力が所定の遅延時間
後にハイレベルにされると、ＮＭＯＳトランジスタＱ４
及びＰＭＯＳトランジスタＱ１がオン状態にされ、ＰＭ
ＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ２が
オフ状態にされることにより、送信端子ＴｘＡからＴｘ
Ｂに向かってトランス３６の１次側コイルに流れる電流
が更に増大される。また、前記入力信号Ｖｓがローレベ
ル（接地電圧Ｖｓｓレベル）にされると、ＰＭＯＳトラ
ンジスタＱ７及びＮＭＯＳトランジスタＱ６がオン状態
にされ、ＮＭＯＳトランジスタＱ８及びＰＭＯＳトラン
ジスタＱ５がオフ状態にされることによって、送信端子
ＴｘＢからＴｘＡに向かってトランス３６の１次側コイ
ルに電流が流れる。続いて遅延回路５４の出力が所定の
遅延時間後にローレベルにされると、ＰＭＯＳトランジ
スタＱ３及びＮＭＯＳトランジスタＱ２がオン状態にさ
れ、ＮＭＯＳトランジスタＱ４及びＰＭＯＳトランジス
タＱ１がオフ状態にされることにより、送信端子ＴｘＢ
からＴｘＡに向かってトランス３６の１次側コイルに流
れる電流が更に増大される。この結果、入力信号Ｖｓが
パルス状に変化されると、トランス３６の１次側にパル
ス電圧が発生し、これに基づいてトランス３６の２次側
にはコイルの巻線比に応じたパルス電圧が発生する。ト
ランス３６の２次側に発生したパルス電圧は伝送線３に
伝達され、受信側のトランス３７を介して受信回路１１
の受信端子ＲｘＡ，ＲｘＢにパルス電圧が与えられる。
受信端子ＲｘＡ，ＲｘＢは、その間に配置された直列抵
抗２２０，２２１の結合点にバイアス電圧ＶＢが与えら
れており、受信端子ＲｘＡ，ＲｘＢに入力されたパルス
電圧信号は前記波形等化器２２３により波形整形されて
内部に取り込まれる。
【００３８】《第１出力段と第１の出力段の順次駆動》
図１の出力ドライバ回路５０は、上述のように、信号
Ｖｓの変化に対して、第２の出力段５１を構成するＭＯ
Ｓトランジスタがオン動作及びオフ動作を開始するタイ
ミングと、第１の出力段５２を構成するＭＯＳトランジ
スタがオン動作及びオフ動作を開始するタイミングと
が、ずらされているので、電源電圧Ｖｄｄの供給ライン
及び接地電位Ｖｓｓの供給ラインにおける単位時間当た
りの電流の変化率を低減することができる。これによ
り、ＰＭＤ半導体チップ９内部の電源電圧Ｖｄｄの供給
ライン及び接地電位Ｖｓｓの供給ラインにおける電源ノ
イズを低減することができる。図１の例では出力段を２
段で構成したが、そのような電源ノイズの低減という観
点においては、出力段を３段以上として出力ドライバ回
路を構成することも可能である。
図１の出力ドライバ回路５０は、上述のように、信号
Ｖｓの変化に対して、第２の出力段５１を構成するＭＯ
Ｓトランジスタがオン動作及びオフ動作を開始するタイ
ミングと、第１の出力段５２を構成するＭＯＳトランジ
スタがオン動作及びオフ動作を開始するタイミングと
が、ずらされているので、電源電圧Ｖｄｄの供給ライン
及び接地電位Ｖｓｓの供給ラインにおける単位時間当た
りの電流の変化率を低減することができる。これによ
り、ＰＭＤ半導体チップ９内部の電源電圧Ｖｄｄの供給
ライン及び接地電位Ｖｓｓの供給ラインにおける電源ノ
イズを低減することができる。図１の例では出力段を２
段で構成したが、そのような電源ノイズの低減という観
点においては、出力段を３段以上として出力ドライバ回
路を構成することも可能である。
【００３９】《出力段のＣＭＯＳ化》 図１の出力ドラ
イバ回路５０を構成する出力回路２１は、上述のよう
に、ＣＭＯＳ化されている。したがって、ＭＯＳトラン
ジスタＱ１〜Ｑ８のゲート・ソース間電圧は、トランス
３６の１次側コイルに接続する送信端子ＴｘＡ，ＴｘＢ
の電圧の影響を受けない。図１の実施例に従えば、ＰＭ
Ｄ半導体チップ９の各内部回路の動作電源は電源電圧Ｖ
ｄｄ及び接地電圧Ｖｓｓとされ、したがって、出力回路
２１の動作電源は電源電圧Ｖｄｄ及び接地電圧Ｖｓｓと
され、出力回路２１のＭＯＳトランジスタＱ１〜Ｑ８は
そのゲートに選択的に供給される電源電圧Ｖｄｄ又は接
地電圧Ｖｓｓによってスイッチ制御されるから、オン状
態におけるＭＯＳトランジスタＱ１〜Ｑ８のゲート・ソ
ース間電圧は電源電圧Ｖｄｄのレベルにされる。したが
って、トランス３６のインピーダンスに比べてＭＯＳト
ランジスタＱ１〜Ｑ８のオン抵抗を充分に小さくするこ
とが容易である。
イバ回路５０を構成する出力回路２１は、上述のよう
に、ＣＭＯＳ化されている。したがって、ＭＯＳトラン
ジスタＱ１〜Ｑ８のゲート・ソース間電圧は、トランス
３６の１次側コイルに接続する送信端子ＴｘＡ，ＴｘＢ
の電圧の影響を受けない。図１の実施例に従えば、ＰＭ
Ｄ半導体チップ９の各内部回路の動作電源は電源電圧Ｖ
ｄｄ及び接地電圧Ｖｓｓとされ、したがって、出力回路
２１の動作電源は電源電圧Ｖｄｄ及び接地電圧Ｖｓｓと
され、出力回路２１のＭＯＳトランジスタＱ１〜Ｑ８は
そのゲートに選択的に供給される電源電圧Ｖｄｄ又は接
地電圧Ｖｓｓによってスイッチ制御されるから、オン状
態におけるＭＯＳトランジスタＱ１〜Ｑ８のゲート・ソ
ース間電圧は電源電圧Ｖｄｄのレベルにされる。したが
って、トランス３６のインピーダンスに比べてＭＯＳト
ランジスタＱ１〜Ｑ８のオン抵抗を充分に小さくするこ
とが容易である。
【００４０】これに対し、図４に示されるように、電源
電圧Ｖｄｄと接地電位Ｖｓｓを動作電源とするＮＭＯＳ
トランジスタＱ２０，Ｑ２１の直列回路とＮＭＯＳトラ
ンジスタＱ２２，Ｑ２３の直列回路とが逆相でプッシュ
プル動作される出力回路を構成した場合には、ＮＭＯＳ
トランジスタＱ２０，Ｑ２２のゲート・ソース間電圧は
送信端子ＴｘＡの電圧に依存することになり、当該出力
回路及びその制御回路を単一動作電源で動作させようと
する場合には、当該ＮＭＯＳトランジスタＱ２０，Ｑ２
２がオン状態にされるときのゲート・ソース間電圧に電
源電圧Ｖｄｄのレベルを与えることはできない。当該Ｎ
ＭＯＳトランジスタＱ２０，Ｑ２２がオン状態にされる
ときのゲート・ソース間電圧に電源電圧Ｖｄｄのレベル
を与えてＭＯＳトランジスタＱ２０，Ｑ２２のオン抵抗
を充分小さくしようとするならば、信号Ｖｓの振幅を電
源電圧Ｖｄｄ以上とし、且つインバータ５６の動作電源
電圧を電源電圧Ｖｄｄ以上にすることが必要になる。
電圧Ｖｄｄと接地電位Ｖｓｓを動作電源とするＮＭＯＳ
トランジスタＱ２０，Ｑ２１の直列回路とＮＭＯＳトラ
ンジスタＱ２２，Ｑ２３の直列回路とが逆相でプッシュ
プル動作される出力回路を構成した場合には、ＮＭＯＳ
トランジスタＱ２０，Ｑ２２のゲート・ソース間電圧は
送信端子ＴｘＡの電圧に依存することになり、当該出力
回路及びその制御回路を単一動作電源で動作させようと
する場合には、当該ＮＭＯＳトランジスタＱ２０，Ｑ２
２がオン状態にされるときのゲート・ソース間電圧に電
源電圧Ｖｄｄのレベルを与えることはできない。当該Ｎ
ＭＯＳトランジスタＱ２０，Ｑ２２がオン状態にされる
ときのゲート・ソース間電圧に電源電圧Ｖｄｄのレベル
を与えてＭＯＳトランジスタＱ２０，Ｑ２２のオン抵抗
を充分小さくしようとするならば、信号Ｖｓの振幅を電
源電圧Ｖｄｄ以上とし、且つインバータ５６の動作電源
電圧を電源電圧Ｖｄｄ以上にすることが必要になる。
【００４１】例えば、βをＭＯＳトランジスタの構成で
決まる定数、ＷをＭＯＳトランジスタのゲート幅、Ｌを
ＭＯＳトランジスタのゲート長、ＶＧＳをＭＯＳトラン
ジスタのゲート・ソース間電圧、ＶｔｈをＭＯＳトラン
ジスタのしきい値電圧、ＶＤＳをＭＯＳトランジスタの
ドレイン・ソース間電圧とすると、非飽和領域における
ＭＯＳトランジスタのドレイン・ソース間電流の近似式
より、ＭＯＳトランジスタの交流的なオン抵抗Ｒｍは、 Ｒｍ＝１／｛β×Ｗ／Ｌ×（ＶＧＳ−Ｖｔｈ−ＶＤ
Ｓ）｝ と表すことができる。このとき、図１のＣＭＯＳ化され
た出力回路２１の場合には、ＰＭＤ半導体チップ９の動
作電源がＶｄｄとＶｓｓの単一動作電源とされる場合に
も、ＶＧＳは電源電圧Ｖｄｄのレベルにされるから、 Ｒｍ＝１／｛β×Ｗ／Ｌ×（Ｖｄｄ−Ｖｔｈ−ＶＤ
Ｓ）｝ と表すことができる。これにより、ＭＯＳトランジスタ
Ｑ１〜Ｑ８のオン抵抗は、電源電圧Ｖｄｄと接地電位Ｖ
ｓｓのレベルそしてＭＯＳトランジスタのサイズだけで
決まり、小さくすることができる。これに対し、図４の
場合、ＮＭＯＳトランジスタＱ２０，Ｑ２２のゲート電
圧を電源電圧Ｖｄｄ以上にしなければＮＭＯＳトランジ
スタＱ２０，Ｑ２２のゲート・ソース間電圧ＶＧＳを電
源電圧Ｖｄｄのレベルにすることはできない。
決まる定数、ＷをＭＯＳトランジスタのゲート幅、Ｌを
ＭＯＳトランジスタのゲート長、ＶＧＳをＭＯＳトラン
ジスタのゲート・ソース間電圧、ＶｔｈをＭＯＳトラン
ジスタのしきい値電圧、ＶＤＳをＭＯＳトランジスタの
ドレイン・ソース間電圧とすると、非飽和領域における
ＭＯＳトランジスタのドレイン・ソース間電流の近似式
より、ＭＯＳトランジスタの交流的なオン抵抗Ｒｍは、 Ｒｍ＝１／｛β×Ｗ／Ｌ×（ＶＧＳ−Ｖｔｈ−ＶＤ
Ｓ）｝ と表すことができる。このとき、図１のＣＭＯＳ化され
た出力回路２１の場合には、ＰＭＤ半導体チップ９の動
作電源がＶｄｄとＶｓｓの単一動作電源とされる場合に
も、ＶＧＳは電源電圧Ｖｄｄのレベルにされるから、 Ｒｍ＝１／｛β×Ｗ／Ｌ×（Ｖｄｄ−Ｖｔｈ−ＶＤ
Ｓ）｝ と表すことができる。これにより、ＭＯＳトランジスタ
Ｑ１〜Ｑ８のオン抵抗は、電源電圧Ｖｄｄと接地電位Ｖ
ｓｓのレベルそしてＭＯＳトランジスタのサイズだけで
決まり、小さくすることができる。これに対し、図４の
場合、ＮＭＯＳトランジスタＱ２０，Ｑ２２のゲート電
圧を電源電圧Ｖｄｄ以上にしなければＮＭＯＳトランジ
スタＱ２０，Ｑ２２のゲート・ソース間電圧ＶＧＳを電
源電圧Ｖｄｄのレベルにすることはできない。
【００４２】したがって、出力回路を構成するＭＯＳト
ランジスタのオン抵抗を小さくしなければならないと
き、ＰＭＤ半導体チップ９を構成する内部回路の動作電
圧を低電圧化しようとするならば、出力ドライバ回路５
０の出力回路をＣＭＯＳ化することが必須であると考え
られる。
ランジスタのオン抵抗を小さくしなければならないと
き、ＰＭＤ半導体チップ９を構成する内部回路の動作電
圧を低電圧化しようとするならば、出力ドライバ回路５
０の出力回路をＣＭＯＳ化することが必須であると考え
られる。
【００４３】《ＡＴＭ−ＬＡＮ物理レイヤの仕様》 次
に、図１で説明した回路構成をＡＴＭ−ＬＡＮの特定の
仕様に適合させる場合について説明する。ＡＴＭをユー
ザの使いやすいネットワーク構築技術として普及させる
ために設立された、前記TheATM Forum（以下ＡＴＭフォ
ーラムと記す）は、ＡＴＭの技術仕様を作成している
が、ＡＴＭ−ＬＡＮに関してもその分科会（Working gr
oup）が存在する。今日、２５Ｍｂ／ｓ（Ｍｅｇａ−ｂ
ｉｔ／ｓｅｃ）のＡＴＭ−ＬＡＮ（物理レイヤにおける
データ伝送速度は３２Ｍｂ／ｓ）についても、そのイン
タフェース仕様が制定されようとしており、ここでは、
特にそれにおける物理レイヤの仕様に着目する。この仕
様（単に着目仕様と記す）は、ＡＴＭフォーラムにおい
て、未だ仕様書として標準化されるには至っていない。
に、図１で説明した回路構成をＡＴＭ−ＬＡＮの特定の
仕様に適合させる場合について説明する。ＡＴＭをユー
ザの使いやすいネットワーク構築技術として普及させる
ために設立された、前記TheATM Forum（以下ＡＴＭフォ
ーラムと記す）は、ＡＴＭの技術仕様を作成している
が、ＡＴＭ−ＬＡＮに関してもその分科会（Working gr
oup）が存在する。今日、２５Ｍｂ／ｓ（Ｍｅｇａ−ｂ
ｉｔ／ｓｅｃ）のＡＴＭ−ＬＡＮ（物理レイヤにおける
データ伝送速度は３２Ｍｂ／ｓ）についても、そのイン
タフェース仕様が制定されようとしており、ここでは、
特にそれにおける物理レイヤの仕様に着目する。この仕
様（単に着目仕様と記す）は、ＡＴＭフォーラムにおい
て、未だ仕様書として標準化されるには至っていない。
【００４４】図５〜図９はそのような物理レイヤに関す
る草案を示すATM_Forum/94-1008R5の第４〜第８頁に記
載されたテンプレート（パルスマスク）を示すものであ
る。その草案の著作権はＡＴＭフォーラムが保有してい
る。上記ＡＴＭ−ＬＡＮの物理レイヤインタフェースに
おいては、伝送効率を良くするために、スクランブル及
び符号化との関係上、伝送情報における論理値”０”又
は”１”の連続ビット数（シンボル数）を５シンボルに
制限する。テンプレートは、同一論理値のシンボル数毎
にその波形（トランスの出力波形）を規定するための規
格である。図５は同一論理値のシンボル数が１シンボル
の場合（１ビット連続データ繰返し）、図６は２シンボ
ルの場合（２ビット連続データ繰返し）、図７は３シン
ボルの場合（３ビット連続データ繰返し）、図８は４シ
ンボルの場合（４ビット連続データ繰返し）、図９は５
シンボルの場合（５ビット連続データ繰返し）を示す。
各図のテンプレートは、それが規定するシンボル数の波
形に対し、横軸は時間の相対値（％）、縦軸は振幅（ze
ro-to-peak）の相対値を示す。テンプレートは、上限波
形と下限波形を規定し、実際の出力波形はその間の波形
であればよいとされる。テンプレートが規定する波形の
横軸の実際の時間は転送レートとシンボル数から決ま
る。テンプレートが規定する波形の縦軸の実際の振幅
は、伝送線の種類に応じて規定されている振幅と縦軸の
相対値とによって決まる。例えば、ATM_Forum/94-1008R
5において、送信回路のピーク値からピーク値（peak-to
-peak）の送信振幅（Transmitter Launch Amplitude＝
ＴＬＡ)は、ＵＴＰの場合は２．７〔Ｖ〕＜ＴＬＡ＜
３．４〔Ｖ〕、ＳＴＰの場合は３．３〔Ｖ〕＜ＴＬＡ＜
４．２〔Ｖ〕、ＦＴＰの場合は２．９５〔Ｖ〕＜ＴＬＡ
＜３．７５〔Ｖ〕と規定されている。したがって、各テ
ンプレートにおいて、縦軸の相対値１は、伝送線の種類
で規定される前記peak-to-peakの振幅の範囲の半分の値
に相当するzero-to-peakの振幅の範囲の中心値として把
握される。
る草案を示すATM_Forum/94-1008R5の第４〜第８頁に記
載されたテンプレート（パルスマスク）を示すものであ
る。その草案の著作権はＡＴＭフォーラムが保有してい
る。上記ＡＴＭ−ＬＡＮの物理レイヤインタフェースに
おいては、伝送効率を良くするために、スクランブル及
び符号化との関係上、伝送情報における論理値”０”又
は”１”の連続ビット数（シンボル数）を５シンボルに
制限する。テンプレートは、同一論理値のシンボル数毎
にその波形（トランスの出力波形）を規定するための規
格である。図５は同一論理値のシンボル数が１シンボル
の場合（１ビット連続データ繰返し）、図６は２シンボ
ルの場合（２ビット連続データ繰返し）、図７は３シン
ボルの場合（３ビット連続データ繰返し）、図８は４シ
ンボルの場合（４ビット連続データ繰返し）、図９は５
シンボルの場合（５ビット連続データ繰返し）を示す。
各図のテンプレートは、それが規定するシンボル数の波
形に対し、横軸は時間の相対値（％）、縦軸は振幅（ze
ro-to-peak）の相対値を示す。テンプレートは、上限波
形と下限波形を規定し、実際の出力波形はその間の波形
であればよいとされる。テンプレートが規定する波形の
横軸の実際の時間は転送レートとシンボル数から決ま
る。テンプレートが規定する波形の縦軸の実際の振幅
は、伝送線の種類に応じて規定されている振幅と縦軸の
相対値とによって決まる。例えば、ATM_Forum/94-1008R
5において、送信回路のピーク値からピーク値（peak-to
-peak）の送信振幅（Transmitter Launch Amplitude＝
ＴＬＡ)は、ＵＴＰの場合は２．７〔Ｖ〕＜ＴＬＡ＜
３．４〔Ｖ〕、ＳＴＰの場合は３．３〔Ｖ〕＜ＴＬＡ＜
４．２〔Ｖ〕、ＦＴＰの場合は２．９５〔Ｖ〕＜ＴＬＡ
＜３．７５〔Ｖ〕と規定されている。したがって、各テ
ンプレートにおいて、縦軸の相対値１は、伝送線の種類
で規定される前記peak-to-peakの振幅の範囲の半分の値
に相当するzero-to-peakの振幅の範囲の中心値として把
握される。
【００４５】図５〜図９に示されるテンプレートを満足
する送信波形をトランス３６，４６の２次コイル側から
送信するために、図１に示される前記フィルタ３５，４
５が設けられている。前記フィルタ３５，４５の一例を
図１０に等価回路で示す。この回路により、送信端子Ｔ
ｘＡ，ＴｘＢから出力されるほぼ矩形のパルス信号を前
記テンプレートを満足する波形の信号に整形する。
する送信波形をトランス３６，４６の２次コイル側から
送信するために、図１に示される前記フィルタ３５，４
５が設けられている。前記フィルタ３５，４５の一例を
図１０に等価回路で示す。この回路により、送信端子Ｔ
ｘＡ，ＴｘＢから出力されるほぼ矩形のパルス信号を前
記テンプレートを満足する波形の信号に整形する。
【００４６】上記ＡＴＭ−ＬＡＮの物理レイヤに関し、
ATM_Forum/94-1008R5は更に、送信回路のリターンロス
（Transmitter Return Loss＝ＴＲＬ）を規定する。リ
ターンロスは、１〜６ＭＨｚの周波数帯域では１４ｄＢ
以上、６〜１７ＭＨｚの周波数帯域では１２ｄＢ以上、
１７〜２５ＭＨｚの周波数帯域では８ｄＢ以上と規定さ
れる。ここでリターンロスについて図１１を参照しなが
ら説明する。図１１は、理解を容易化するために（Ａ）
に示すように、信号源Ｖｓ、信号源側のインピーダンス
ｒ0、トランス、伝送線、負荷側のインピーダンスＲLを
モデル化し、それを（Ｂ）に示されるように等価回路と
して表す。図１１においてＬはトランスのインダクタン
ス、ｒｔはトランスの直列抵抗、ｋはトランスの結合係
数である。ｋ・Ｌはトランスの主磁束によるインダクタ
ンス、（１−ｋ）・Ｌは漏れインダクタンスである。信
号源Ｖｓから負荷側を見たときのインピーダンスＺL
は、 ＺL＝ｒｔ＋ｊω（１−ｋ）Ｌ＋｛ω2ｋＬ2（１−ｋ）
＋ｊωｋＬ（ｒｔ＋ＲL）｝／（ｒｔ＋ＲL＋ｊωＬ） と表される。ここでω＝２πｆ、ｆは周波数である。
ATM_Forum/94-1008R5は更に、送信回路のリターンロス
（Transmitter Return Loss＝ＴＲＬ）を規定する。リ
ターンロスは、１〜６ＭＨｚの周波数帯域では１４ｄＢ
以上、６〜１７ＭＨｚの周波数帯域では１２ｄＢ以上、
１７〜２５ＭＨｚの周波数帯域では８ｄＢ以上と規定さ
れる。ここでリターンロスについて図１１を参照しなが
ら説明する。図１１は、理解を容易化するために（Ａ）
に示すように、信号源Ｖｓ、信号源側のインピーダンス
ｒ0、トランス、伝送線、負荷側のインピーダンスＲLを
モデル化し、それを（Ｂ）に示されるように等価回路と
して表す。図１１においてＬはトランスのインダクタン
ス、ｒｔはトランスの直列抵抗、ｋはトランスの結合係
数である。ｋ・Ｌはトランスの主磁束によるインダクタ
ンス、（１−ｋ）・Ｌは漏れインダクタンスである。信
号源Ｖｓから負荷側を見たときのインピーダンスＺL
は、 ＺL＝ｒｔ＋ｊω（１−ｋ）Ｌ＋｛ω2ｋＬ2（１−ｋ）
＋ｊωｋＬ（ｒｔ＋ＲL）｝／（ｒｔ＋ＲL＋ｊωＬ） と表される。ここでω＝２πｆ、ｆは周波数である。
【００４７】上記インピーダンスＺLの式において、ｋ
≒１、ωＬ≫ｒｔ＋ＲLとすると、インピーダンスＺL
は、ＺL≒２ｒｔ＋ＲLに簡略化できる。
≒１、ωＬ≫ｒｔ＋ＲLとすると、インピーダンスＺL
は、ＺL≒２ｒｔ＋ＲLに簡略化できる。
【００４８】リターンロスの定義は、１０・ｌｏｇ（１
／Ｐ2）であり、Ｐ（反射率）は、Ｐ＝｜（ｒ0−ＺL）
／（ｒ0＋ＺL）｜である。したがって、ATM_Forum/94-1
008R3が規定するリターンロスを比較的容易に満足させ
るには、上記ｋ≒１、ωＬ≫ｒｔ＋ＲLの条件を満足す
る高性能なトランスを利用する事が望ましい。これを考
慮すると、実際に利用するトランス３６，３７，４６，
４７の望ましい仕様の一例は、インダクタンス（Ｌ）＝
１ｍＨ、直列抵抗（ｒｔ）＝５Ω、結合係数（ｋ）＝
０．９９９、等価容量＝５ｐＦである。尚、インダクタ
ンス（Ｌ）を１ｍＨ以上、直列抵抗（ｒｔ）を５Ω以
下、結合係数（ｋ）を０．９９９以上、等価容量を５ｐ
Ｆ以下であっても、同様に望ましい仕様とすることがで
きる。
／Ｐ2）であり、Ｐ（反射率）は、Ｐ＝｜（ｒ0−ＺL）
／（ｒ0＋ＺL）｜である。したがって、ATM_Forum/94-1
008R3が規定するリターンロスを比較的容易に満足させ
るには、上記ｋ≒１、ωＬ≫ｒｔ＋ＲLの条件を満足す
る高性能なトランスを利用する事が望ましい。これを考
慮すると、実際に利用するトランス３６，３７，４６，
４７の望ましい仕様の一例は、インダクタンス（Ｌ）＝
１ｍＨ、直列抵抗（ｒｔ）＝５Ω、結合係数（ｋ）＝
０．９９９、等価容量＝５ｐＦである。尚、インダクタ
ンス（Ｌ）を１ｍＨ以上、直列抵抗（ｒｔ）を５Ω以
下、結合係数（ｋ）を０．９９９以上、等価容量を５ｐ
Ｆ以下であっても、同様に望ましい仕様とすることがで
きる。
【００４９】そして、２５Ｍｂ／ｓのＡＴＭ−ＬＡＮ
（物理レイヤにおけるデータ伝送速度は３２Ｍｂ／ｓ）
に利用されるトランス３６，３７，４６，４７は、１２
ＫＨｚ〜約１６ＭＨｚの超広帯域特性が必要とされる。
帯域の下限はATM_Forum/94-1008R3に規定され、帯域の
上限は、その物理レイヤにおけるデータ伝送速度が３２
Ｍｂ／ｓであることから決まる。
（物理レイヤにおけるデータ伝送速度は３２Ｍｂ／ｓ）
に利用されるトランス３６，３７，４６，４７は、１２
ＫＨｚ〜約１６ＭＨｚの超広帯域特性が必要とされる。
帯域の下限はATM_Forum/94-1008R3に規定され、帯域の
上限は、その物理レイヤにおけるデータ伝送速度が３２
Ｍｂ／ｓであることから決まる。
【００５０】《ＡＴＭ−ＬＡＮ物理レイヤの仕様と出力
段のＣＭＯＳ化との関係》 前述の如く、ATM_Forum/94
-1008R5に記載された２５Ｍｂ／ｓのＡＴＭ−ＬＡＮ用
の物理レイヤのためのテンプレートで規定される送信信
号波形を満足するためには、図１０に示されるような回
路構成のフィルタ３５（４５）を要し、また、トランス
３６（４６）からの送信信号には前記テンプレートで規
定されるようにzero-to-peakで２Ｖ程度の信号振幅が要
求される。その上、フィルタ３５（４５）の前段には伝
送線側とのインピーダンスマッチングを図るための抵抗
３３（３４）を設けて電圧反射の影響を最小限にしてお
かなければならない。
段のＣＭＯＳ化との関係》 前述の如く、ATM_Forum/94
-1008R5に記載された２５Ｍｂ／ｓのＡＴＭ−ＬＡＮ用
の物理レイヤのためのテンプレートで規定される送信信
号波形を満足するためには、図１０に示されるような回
路構成のフィルタ３５（４５）を要し、また、トランス
３６（４６）からの送信信号には前記テンプレートで規
定されるようにzero-to-peakで２Ｖ程度の信号振幅が要
求される。その上、フィルタ３５（４５）の前段には伝
送線側とのインピーダンスマッチングを図るための抵抗
３３（３４）を設けて電圧反射の影響を最小限にしてお
かなければならない。
【００５１】したがって、上記出力回路２１から出力さ
れる信号は上記フィルタや抵抗による電圧損失若しくは
電圧降下を生ずるため、前記テンプレートで規定される
信号振幅を満足するという観点においては、当該出力回
路２１の出力段を構成するＭＯＳトランジスタはそのオ
ン抵抗が小さいほど望ましいと言える。上記したよう
に、本実施例では出力段（出力回路２１）がＣＭＯＳ化
されている（それを構成するＭＯＳトランジスタのオン
抵抗が小さい）結果、そのような事情の下において、特
にＰＭＤ半導体チップ９の動作電圧の低電圧化を実現す
るのに最適である。したがって、本実施例では、電源電
圧Ｖｄｄは３．３〔Ｖ〕とされている。更に、出力段
（出力回路２１）がＣＭＯＳ化されていること、すなわ
ち電源電圧Ｖｄｄ側に接続されるＭＯＳトランジスタの
オン抵抗が小さくされていることにより、トランス３６
（４６）の１次側コイルと２次側コイルの巻数比を１：
１にしても、前記テンプレートを満足する出力信号振幅
をた易く得ることができる。仮に、出力段をＮＭＯＳト
ランジスタだけで構成した場合に、ＮＭＯＳトランジス
タのオン抵抗が大きくても、トランスの２次側巻き数を
増やせば、前記テンプレートを満足する出力信号振幅を
得ることは可能であるが、その分、出力段に流れる電流
量が増えることになり、低消費電力化に反する結果とな
る。本発明者は、出力ドライバ回路５０を３．３〔Ｖ〕
の電源電圧Ｖｄｄで駆動して上記テンプレートの送信波
形を満足する結果を、シミュレーションによって実際に
得ることができた。
れる信号は上記フィルタや抵抗による電圧損失若しくは
電圧降下を生ずるため、前記テンプレートで規定される
信号振幅を満足するという観点においては、当該出力回
路２１の出力段を構成するＭＯＳトランジスタはそのオ
ン抵抗が小さいほど望ましいと言える。上記したよう
に、本実施例では出力段（出力回路２１）がＣＭＯＳ化
されている（それを構成するＭＯＳトランジスタのオン
抵抗が小さい）結果、そのような事情の下において、特
にＰＭＤ半導体チップ９の動作電圧の低電圧化を実現す
るのに最適である。したがって、本実施例では、電源電
圧Ｖｄｄは３．３〔Ｖ〕とされている。更に、出力段
（出力回路２１）がＣＭＯＳ化されていること、すなわ
ち電源電圧Ｖｄｄ側に接続されるＭＯＳトランジスタの
オン抵抗が小さくされていることにより、トランス３６
（４６）の１次側コイルと２次側コイルの巻数比を１：
１にしても、前記テンプレートを満足する出力信号振幅
をた易く得ることができる。仮に、出力段をＮＭＯＳト
ランジスタだけで構成した場合に、ＮＭＯＳトランジス
タのオン抵抗が大きくても、トランスの２次側巻き数を
増やせば、前記テンプレートを満足する出力信号振幅を
得ることは可能であるが、その分、出力段に流れる電流
量が増えることになり、低消費電力化に反する結果とな
る。本発明者は、出力ドライバ回路５０を３．３〔Ｖ〕
の電源電圧Ｖｄｄで駆動して上記テンプレートの送信波
形を満足する結果を、シミュレーションによって実際に
得ることができた。
【００５２】《出力段に含まれるＰＭＯＳトランジスタ
の非破壊》 ＰＭＤ半導体チップ９への電源供給が断た
れた状態において、当該ＰＭＤ半導体チップ９の出力ド
ライバ回路５０の出力段を構成するＰＭＯＳトランジス
タＱ１，Ｑ３，Ｑ５，Ｑ７のＮ型ウェル領域には、電源
電圧Ｖｄｄが供給されず、フローティングの状態にされ
る。このとき、図２及び図１から明らかなように、ＡＴ
Ｍ−ＬＡＮは少なくとも物理レイヤにおいては送受信が
１対１の関係で実施される為、送信回路１０には別の送
信回路１０からの信号は入力されない。したがって、前
記Ｎ型ウェル領域がフローティングの状態にされている
ときでも、当該ＰＭＯＳトランジスタＱ１，Ｑ３，Ｑ
５，Ｑ７のドレインには、伝送線３を介して高いレベル
が供給されることはなく、当該ドレインからＮウェルに
大きな電流が流れず、ＰＭＯＳトランジスタＱ１，Ｑ
３，Ｑ５，Ｑ７が破壊される虞はない。送信回路１０に
は自分が出力した信号の反射信号だけが入力されること
になるが、インピーダンスマッチングを図ることによっ
て出力信号の反射は低減できる。
の非破壊》 ＰＭＤ半導体チップ９への電源供給が断た
れた状態において、当該ＰＭＤ半導体チップ９の出力ド
ライバ回路５０の出力段を構成するＰＭＯＳトランジス
タＱ１，Ｑ３，Ｑ５，Ｑ７のＮ型ウェル領域には、電源
電圧Ｖｄｄが供給されず、フローティングの状態にされ
る。このとき、図２及び図１から明らかなように、ＡＴ
Ｍ−ＬＡＮは少なくとも物理レイヤにおいては送受信が
１対１の関係で実施される為、送信回路１０には別の送
信回路１０からの信号は入力されない。したがって、前
記Ｎ型ウェル領域がフローティングの状態にされている
ときでも、当該ＰＭＯＳトランジスタＱ１，Ｑ３，Ｑ
５，Ｑ７のドレインには、伝送線３を介して高いレベル
が供給されることはなく、当該ドレインからＮウェルに
大きな電流が流れず、ＰＭＯＳトランジスタＱ１，Ｑ
３，Ｑ５，Ｑ７が破壊される虞はない。送信回路１０に
は自分が出力した信号の反射信号だけが入力されること
になるが、インピーダンスマッチングを図ることによっ
て出力信号の反射は低減できる。
【００５３】《出力段のラッチアップ対策》 図１２に
は図１の第２の出力段を構成するＭＯＳトランジスタＱ
１〜Ｑ４のレイアウト図が示される。図１２において６
０，６１はＮ型ウェル領域（Ｎ−ＷＥＬＬ）、６２，６
３はＰ型ウェル領域（Ｐ−ＷＥＬＬ）、６４〜７１はＭ
ＯＳトランジスタＱ１〜Ｑ４のドレイン又はソースの電
極、７２はＭＯＳトランジスタＱ１，Ｑ２のゲート、７
３はＭＯＳトランジスタＱ３，Ｑ４のゲート、７４，７
５はＰＭＯＳトランジスタの基板給電用の電極である。
基板給電用の電極７４，７５には電源電圧Ｖｄｄが供給
される。図１３には図１２のａ−ａ線矢視断面が示され
ている。図より明らかなように、基板給電用の電極７４
はＰ−ＷＥＬＬ６３の隣に配置され、基板給電用の電極
７５はＰ−ＷＥＬＬ６２の隣に配置されている。図１２
のレイアウトによれば、同時にＯＮするトランジスタの
組み合わせはＱ１とＱ４又はＱ２とＱ３であり、Ｙ方向
に電位の勾配が生じる。すなわち、Ｎ−ＷＥＬＬ６０と
Ｐ−ＷＥＬＬ６３の電位差、Ｎ−ＷＥＬＬ６１とＰ−Ｗ
ＥＬＬ６２の電位差が小さくされる。このとき、Ｎ−Ｗ
ＥＬＬ６０，６１には、Ｐ−ＷＥＬ６２，６３に隣接す
る領域で電極７４，７５から基板給電がなされているた
め、ラッチアップの防止が効果的に行われる。
は図１の第２の出力段を構成するＭＯＳトランジスタＱ
１〜Ｑ４のレイアウト図が示される。図１２において６
０，６１はＮ型ウェル領域（Ｎ−ＷＥＬＬ）、６２，６
３はＰ型ウェル領域（Ｐ−ＷＥＬＬ）、６４〜７１はＭ
ＯＳトランジスタＱ１〜Ｑ４のドレイン又はソースの電
極、７２はＭＯＳトランジスタＱ１，Ｑ２のゲート、７
３はＭＯＳトランジスタＱ３，Ｑ４のゲート、７４，７
５はＰＭＯＳトランジスタの基板給電用の電極である。
基板給電用の電極７４，７５には電源電圧Ｖｄｄが供給
される。図１３には図１２のａ−ａ線矢視断面が示され
ている。図より明らかなように、基板給電用の電極７４
はＰ−ＷＥＬＬ６３の隣に配置され、基板給電用の電極
７５はＰ−ＷＥＬＬ６２の隣に配置されている。図１２
のレイアウトによれば、同時にＯＮするトランジスタの
組み合わせはＱ１とＱ４又はＱ２とＱ３であり、Ｙ方向
に電位の勾配が生じる。すなわち、Ｎ−ＷＥＬＬ６０と
Ｐ−ＷＥＬＬ６３の電位差、Ｎ−ＷＥＬＬ６１とＰ−Ｗ
ＥＬＬ６２の電位差が小さくされる。このとき、Ｎ−Ｗ
ＥＬＬ６０，６１には、Ｐ−ＷＥＬ６２，６３に隣接す
る領域で電極７４，７５から基板給電がなされているた
め、ラッチアップの防止が効果的に行われる。
【００５４】《ＣＭＯＳ出力段の貫通電流低減》 図１
４には出力ドライバ回路５０の別の構成が示される。図
１４において出力回路２１を構成する第２の出力段５１
を構成するＭＯＳトランジスタＱ１〜Ｑ４のサイズ（ゲ
ート幅／ゲート長）は、第１の出力段５２を構成するＭ
ＯＳトランジスタＱ５〜Ｑ８のサイズよりも大きくされ
る。図１４の出力制御回路２０は、図１と同様に第１の
出力段５２の出力動作の変化に遅れて第２の出力段５１
の出力を変化させるようにするが、第２の出力段５１の
ＭＯＳトランジスタサイズが相対的に大きいことに鑑
み、過渡応答時に第２の出力段５１に流れる貫通電流を
少なくする考慮が払われている。すなわち、第１の出力
段５２に対する制御は図１の場合と同じであるが、第２
の出力段５１に対しては、ＰＭＯＳトランジスタへのス
イッチ制御信号φｐ１，φｐ２の立ち上がり変化の遅延
を小さく（オフタイミングを相対的に早く）、その立ち
下がり変化の遅延を大きく（オンタイミングを相対的に
遅く）し、ＮＭＯＳトランジスタへのスイッチ制御信号
φｎ１，φｎ２の立ち上がり変化の遅延を大きく（オン
タイミングを相対的に遅く）、その立ち下がり変化の遅
延を小さく（オフタイミングを相対的に早く）する遅延
回路８０，８１を用いる。遅延回路８０の入力は前記信
号Ｖｓとされ、遅延回路８１の入力は入力信号Ｖｓとは
逆相のインバータ５３の出力信号とされる。
４には出力ドライバ回路５０の別の構成が示される。図
１４において出力回路２１を構成する第２の出力段５１
を構成するＭＯＳトランジスタＱ１〜Ｑ４のサイズ（ゲ
ート幅／ゲート長）は、第１の出力段５２を構成するＭ
ＯＳトランジスタＱ５〜Ｑ８のサイズよりも大きくされ
る。図１４の出力制御回路２０は、図１と同様に第１の
出力段５２の出力動作の変化に遅れて第２の出力段５１
の出力を変化させるようにするが、第２の出力段５１の
ＭＯＳトランジスタサイズが相対的に大きいことに鑑
み、過渡応答時に第２の出力段５１に流れる貫通電流を
少なくする考慮が払われている。すなわち、第１の出力
段５２に対する制御は図１の場合と同じであるが、第２
の出力段５１に対しては、ＰＭＯＳトランジスタへのス
イッチ制御信号φｐ１，φｐ２の立ち上がり変化の遅延
を小さく（オフタイミングを相対的に早く）、その立ち
下がり変化の遅延を大きく（オンタイミングを相対的に
遅く）し、ＮＭＯＳトランジスタへのスイッチ制御信号
φｎ１，φｎ２の立ち上がり変化の遅延を大きく（オン
タイミングを相対的に遅く）、その立ち下がり変化の遅
延を小さく（オフタイミングを相対的に早く）する遅延
回路８０，８１を用いる。遅延回路８０の入力は前記信
号Ｖｓとされ、遅延回路８１の入力は入力信号Ｖｓとは
逆相のインバータ５３の出力信号とされる。
【００５５】図１５には前記遅延回路８０、８１の回路
構成例が示される。電源電圧Ｖｄｄと接地電位Ｖｓｓと
の間には、それぞれインバータとして機能される、ＰＭ
ＯＳトランジスタＱ３０とＮＭＯＳトランジスタＱ３１
の直列回路、ＰＭＯＳトランジスタＱ３２とＮＭＯＳト
ランジスタＱ３４の直列回路、及びＰＭＯＳトランジス
タＱ３５とＮＭＯＳトランジスタＱ３７の直列回路が設
けられ、ＭＯＳトランジスタＱ３２とＱ３４との間には
遅延要素若しくは抵抗成分として作用するＮＭＯＳトラ
ンジスタＱ３３が介在され、ＭＯＳトランジスタＱ３５
とＱ３７との間には遅延要素若しくは抵抗成分として作
用するＰＭＯＳトランジスタＱ３６が介在されている。
ＭＯＳトランジスタＱ３２，Ｑ３４，Ｑ３５，Ｑ３７の
ゲートはＭＯＳトランジスタＱ３０とＱ３１との結合点
に共通接続され、ＭＯＳトランジスタＱ３３のゲートは
電源電圧Ｖｄｄに、ＭＯＳトランジスタＱ３６のゲート
は接地電位Ｖｓｓに接続されている。遅延回路８０にお
いて信号ＶｓはＭＯＳトランジスタＱ３０とＱ３１のゲ
ートに供給され、遅延回路８１においてＭＯＳトランジ
スタＱ３０とＱ３１のゲートには前記インバータ５３の
出力が供給される。スイッチ制御信号φｐ１（φｐ２）
はＰＭＯＳトランジスタＱ３２のドレインから出力さ
れ、スイッチ制御信号φｎ１（φｎ２）はＮＭＯＳトラ
ンジスタＱ３７のドレインから出力される。
構成例が示される。電源電圧Ｖｄｄと接地電位Ｖｓｓと
の間には、それぞれインバータとして機能される、ＰＭ
ＯＳトランジスタＱ３０とＮＭＯＳトランジスタＱ３１
の直列回路、ＰＭＯＳトランジスタＱ３２とＮＭＯＳト
ランジスタＱ３４の直列回路、及びＰＭＯＳトランジス
タＱ３５とＮＭＯＳトランジスタＱ３７の直列回路が設
けられ、ＭＯＳトランジスタＱ３２とＱ３４との間には
遅延要素若しくは抵抗成分として作用するＮＭＯＳトラ
ンジスタＱ３３が介在され、ＭＯＳトランジスタＱ３５
とＱ３７との間には遅延要素若しくは抵抗成分として作
用するＰＭＯＳトランジスタＱ３６が介在されている。
ＭＯＳトランジスタＱ３２，Ｑ３４，Ｑ３５，Ｑ３７の
ゲートはＭＯＳトランジスタＱ３０とＱ３１との結合点
に共通接続され、ＭＯＳトランジスタＱ３３のゲートは
電源電圧Ｖｄｄに、ＭＯＳトランジスタＱ３６のゲート
は接地電位Ｖｓｓに接続されている。遅延回路８０にお
いて信号ＶｓはＭＯＳトランジスタＱ３０とＱ３１のゲ
ートに供給され、遅延回路８１においてＭＯＳトランジ
スタＱ３０とＱ３１のゲートには前記インバータ５３の
出力が供給される。スイッチ制御信号φｐ１（φｐ２）
はＰＭＯＳトランジスタＱ３２のドレインから出力さ
れ、スイッチ制御信号φｎ１（φｎ２）はＮＭＯＳトラ
ンジスタＱ３７のドレインから出力される。
【００５６】上記遅延回路８０（８１）によれば、その
入力信号Ｖｓ（インバータ５３の出力）の変化は、ＭＯ
ＳトランジスタＱ３０〜Ｑ３４で成る直列２段のインバ
ータの動作遅延を経てスイッチ制御信号φｐ１（φｐ
２）に反映され、また、ＭＯＳトランジスタＱ３０，Ｑ
３１，Ｑ３５〜Ｑ３７で成る直列２段のインバータの動
作遅延を経てスイッチ制御信号φｎ１（φｎ２）に反映
される。このとき、スイッチ制御信号φｐ１（φｐ２）
は、ＭＯＳトランジスタＱ３３のオン抵抗により、立ち
上がり変化に比べて立ち下がり変化の遅延が大きくさ
れ、また、スイッチ制御信号φｎ１（φｎ２）は、ＭＯ
ＳトランジスタＱ３６のオン抵抗により、立ち下がり変
化に比べて立ち上がり変化の遅延が大きくされる。すな
わち、第２の出力段５１のＭＯＳトランジスタＱ１〜Ｑ
４は、オフ動作に比べて相対的にオン動作が遅れるよう
にされる。したがって、第２の出力段５１は、出力状態
を反転するとき、直列接続されたＰＭＯＳトランジスタ
とＮＭＯＳトランジスタが同時にオン状態にされず、過
渡応答時に流れる貫通電流を低減することができる。出
力回路２１には相対的に大きな駆動能力若しくは電流供
給能力が要求されるから、そのような貫通電流の低減
は、ＰＭＤ半導体チップ９の低消費電力、さらには電源
ノイズの発生を著しく低減することができる。
入力信号Ｖｓ（インバータ５３の出力）の変化は、ＭＯ
ＳトランジスタＱ３０〜Ｑ３４で成る直列２段のインバ
ータの動作遅延を経てスイッチ制御信号φｐ１（φｐ
２）に反映され、また、ＭＯＳトランジスタＱ３０，Ｑ
３１，Ｑ３５〜Ｑ３７で成る直列２段のインバータの動
作遅延を経てスイッチ制御信号φｎ１（φｎ２）に反映
される。このとき、スイッチ制御信号φｐ１（φｐ２）
は、ＭＯＳトランジスタＱ３３のオン抵抗により、立ち
上がり変化に比べて立ち下がり変化の遅延が大きくさ
れ、また、スイッチ制御信号φｎ１（φｎ２）は、ＭＯ
ＳトランジスタＱ３６のオン抵抗により、立ち下がり変
化に比べて立ち上がり変化の遅延が大きくされる。すな
わち、第２の出力段５１のＭＯＳトランジスタＱ１〜Ｑ
４は、オフ動作に比べて相対的にオン動作が遅れるよう
にされる。したがって、第２の出力段５１は、出力状態
を反転するとき、直列接続されたＰＭＯＳトランジスタ
とＮＭＯＳトランジスタが同時にオン状態にされず、過
渡応答時に流れる貫通電流を低減することができる。出
力回路２１には相対的に大きな駆動能力若しくは電流供
給能力が要求されるから、そのような貫通電流の低減
は、ＰＭＤ半導体チップ９の低消費電力、さらには電源
ノイズの発生を著しく低減することができる。
【００５７】《ＣＭＯＳ出力段の並列３段構成》 図１
６にはＣＭＯＳ出力段を並列３段構成とした出力ドライ
バ回路５０の実施例が示される。図１６の出力回路２１
は、図１４の出力回路に対して、第３の出力段５７が加
えられ、図１６の出力制御回路２０は、図１４の出力制
御回路に対して、遅延回路８２，８３が加えられてい
る。
６にはＣＭＯＳ出力段を並列３段構成とした出力ドライ
バ回路５０の実施例が示される。図１６の出力回路２１
は、図１４の出力回路に対して、第３の出力段５７が加
えられ、図１６の出力制御回路２０は、図１４の出力制
御回路に対して、遅延回路８２，８３が加えられてい
る。
【００５８】第３の出力段５７は、ＰＭＯＳトランジス
タＱ９とＮＭＯＳトランジスタＱ１０とを直列接続した
第５のＣＭＯＳ回路と、同じくＰＭＯＳトランジスタＱ
１１とＮＭＯＳトランジスタＱ１２とを直列接続した第
６のＣＭＯＳ回路を有し、ＰＭＯＳトランジスタＱ９，
Ｑ１１のソースが電源電圧Ｖｄｄに、ＮＭＯＳトランジ
スタＱ１０，Ｑ１２のソースが接地電位Ｖｓｓに接続さ
れている。ＰＭＯＳトランジスタＱ９とＮＭＯＳトラン
ジスタＱ１０との共通ドレインは一方の送信端子ＴｘＡ
に、ＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジス
タＱ１２との共通ドレインは他方の送信端子ＴｘＢに結
合されている。
タＱ９とＮＭＯＳトランジスタＱ１０とを直列接続した
第５のＣＭＯＳ回路と、同じくＰＭＯＳトランジスタＱ
１１とＮＭＯＳトランジスタＱ１２とを直列接続した第
６のＣＭＯＳ回路を有し、ＰＭＯＳトランジスタＱ９，
Ｑ１１のソースが電源電圧Ｖｄｄに、ＮＭＯＳトランジ
スタＱ１０，Ｑ１２のソースが接地電位Ｖｓｓに接続さ
れている。ＰＭＯＳトランジスタＱ９とＮＭＯＳトラン
ジスタＱ１０との共通ドレインは一方の送信端子ＴｘＡ
に、ＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジス
タＱ１２との共通ドレインは他方の送信端子ＴｘＢに結
合されている。
【００５９】遅延回路８２，８３は図１５に示される回
路と同様に構成される。遅延回路８２はスイッチ制御信
号φｐ３をＰＭＯＳトランジスタＱ１１のゲートに供給
し、スイッチ制御信号φｎ３をＮＭＯＳトランジスタＱ
１２のゲートに供給する。遅延回路８３はスイッチ制御
信号φｐ４をＰＭＯＳトランジスタＱ９のゲートに供給
し、スイッチ制御信号φｎ４をＮＭＯＳトランジスタＱ
１０のゲートに供給する。ＰＭＯＳトランジスタ用のス
イッチ制御信号φｐ３（φｐ４）とＮＭＯＳトランジス
タ用のスイッチ制御信号φｎ３（φｎ４）との関係は、
図１５に基づいて説明した関係と同じであり、第３の出
力段５７のＭＯＳトランジスタＱ９〜Ｑ１２は、オフ動
作に比べて相対的にオン動作が遅れるようにされる。ま
た、遅延回路８２，８３によって形成される遅延時間は
前記遅延回路８０，８１によって形成される遅延時間よ
りも大きくされ、第３の出力段５７の動作は第２の出力
段５１の動作に対して遅延されるようになっている。例
えば信号Ｖｓがローレベルからハイレベルに変化される
と、第１の出力段５２ではＭＯＳトランジスタＱ７，Ｑ
６がターン・オン、ＭＯＳトランジスタＱ８，Ｑ５がタ
ーン・オフを開始し、続いて第２の出力段５１において
ＭＯＳトランジスタＱ３，Ｑ２がターン・オン、ＭＯＳ
トランジスタＱ４，Ｑ１がターン・オフを開始し、最後
に、第３の出力段５７においてＭＯＳトランジスタＱ１
１，Ｑ１０がターン・オン、ＭＯＳトランジスタＱ９，
Ｑ１２がターン・オフを開始する。そしてこのとき、第
２及び第３の出力段５１，５７では、オン状態にされる
べきＭＯＳトランジスタのターン・オン動作はオフ状態
にされるべきＭＯＳトランジスタのターン・オフ動作よ
りも遅れて開始される。したがって、図１６のＣＭＯＳ
出力段の並列３段構成は、図１４のＣＭＯＳ出力段の並
列２段構成よりも電源ノイズを低減することができると
考えられる。
路と同様に構成される。遅延回路８２はスイッチ制御信
号φｐ３をＰＭＯＳトランジスタＱ１１のゲートに供給
し、スイッチ制御信号φｎ３をＮＭＯＳトランジスタＱ
１２のゲートに供給する。遅延回路８３はスイッチ制御
信号φｐ４をＰＭＯＳトランジスタＱ９のゲートに供給
し、スイッチ制御信号φｎ４をＮＭＯＳトランジスタＱ
１０のゲートに供給する。ＰＭＯＳトランジスタ用のス
イッチ制御信号φｐ３（φｐ４）とＮＭＯＳトランジス
タ用のスイッチ制御信号φｎ３（φｎ４）との関係は、
図１５に基づいて説明した関係と同じであり、第３の出
力段５７のＭＯＳトランジスタＱ９〜Ｑ１２は、オフ動
作に比べて相対的にオン動作が遅れるようにされる。ま
た、遅延回路８２，８３によって形成される遅延時間は
前記遅延回路８０，８１によって形成される遅延時間よ
りも大きくされ、第３の出力段５７の動作は第２の出力
段５１の動作に対して遅延されるようになっている。例
えば信号Ｖｓがローレベルからハイレベルに変化される
と、第１の出力段５２ではＭＯＳトランジスタＱ７，Ｑ
６がターン・オン、ＭＯＳトランジスタＱ８，Ｑ５がタ
ーン・オフを開始し、続いて第２の出力段５１において
ＭＯＳトランジスタＱ３，Ｑ２がターン・オン、ＭＯＳ
トランジスタＱ４，Ｑ１がターン・オフを開始し、最後
に、第３の出力段５７においてＭＯＳトランジスタＱ１
１，Ｑ１０がターン・オン、ＭＯＳトランジスタＱ９，
Ｑ１２がターン・オフを開始する。そしてこのとき、第
２及び第３の出力段５１，５７では、オン状態にされる
べきＭＯＳトランジスタのターン・オン動作はオフ状態
にされるべきＭＯＳトランジスタのターン・オフ動作よ
りも遅れて開始される。したがって、図１６のＣＭＯＳ
出力段の並列３段構成は、図１４のＣＭＯＳ出力段の並
列２段構成よりも電源ノイズを低減することができると
考えられる。
【００６０】《ＣＭＯＳ出力段のトランジスタサイズ比
と遅延時間との最適化》 次に上記電源ノイズに関する
シミュレーション結果について説明する。図１７にはシ
ミュレーション対象回路が示される。図１７に示される
回路の動作電源は、電源電圧Ｖｄｄ＝３．３〔Ｖ〕、接
地電位Ｖｓｓ＝０〔Ｖ〕とする。信号Ｖｓはハイレベル
＝３．３〔Ｖ〕、ローレベル＝０〔Ｖ〕とする。図１７
に示されるＭＯＳトランジスタの符号は図１６とは相違
され、ＭＢ１＝Ｑ５，ＭＢ２＝Ｑ６，ＭＢ３＝Ｑ７，Ｍ
Ｂ４＝Ｑ８，ＭＢ７＝Ｑ１，ＭＢ８＝Ｑ２，ＭＢ９＝Ｑ
３，ＭＢ１０＝Ｑ４，ＭＢ１１＝Ｑ９，ＭＢ１２＝Ｑ１
０，ＭＢ１３＝Ｑ１１，ＭＢ１４＝Ｑ１２の対応を有す
る。ＭＢ５，ＭＢ６は図１６のＣＭＯＳインバータ５３
を構成するＭＯＳトランジスタを意味する。図１８には
遅延回路８０（ＤＥＬ１）と遅延回路８１（ＤＥＬ２）
の構成が示され、図１９には遅延回路８２（ＤＥＬ３）
と遅延回路８３（ＤＥＬ４）の構成が示されている。図
１８及び図１９に示される回路は図１５とはトランジス
タ符号が相違されるが、図１５で説明した回路構成に対
応される。
と遅延時間との最適化》 次に上記電源ノイズに関する
シミュレーション結果について説明する。図１７にはシ
ミュレーション対象回路が示される。図１７に示される
回路の動作電源は、電源電圧Ｖｄｄ＝３．３〔Ｖ〕、接
地電位Ｖｓｓ＝０〔Ｖ〕とする。信号Ｖｓはハイレベル
＝３．３〔Ｖ〕、ローレベル＝０〔Ｖ〕とする。図１７
に示されるＭＯＳトランジスタの符号は図１６とは相違
され、ＭＢ１＝Ｑ５，ＭＢ２＝Ｑ６，ＭＢ３＝Ｑ７，Ｍ
Ｂ４＝Ｑ８，ＭＢ７＝Ｑ１，ＭＢ８＝Ｑ２，ＭＢ９＝Ｑ
３，ＭＢ１０＝Ｑ４，ＭＢ１１＝Ｑ９，ＭＢ１２＝Ｑ１
０，ＭＢ１３＝Ｑ１１，ＭＢ１４＝Ｑ１２の対応を有す
る。ＭＢ５，ＭＢ６は図１６のＣＭＯＳインバータ５３
を構成するＭＯＳトランジスタを意味する。図１８には
遅延回路８０（ＤＥＬ１）と遅延回路８１（ＤＥＬ２）
の構成が示され、図１９には遅延回路８２（ＤＥＬ３）
と遅延回路８３（ＤＥＬ４）の構成が示されている。図
１８及び図１９に示される回路は図１５とはトランジス
タ符号が相違されるが、図１５で説明した回路構成に対
応される。
【００６１】図２０にはシミュレーション条件が示され
ている。シミュレーション条件は＃１〜＃１０とされ
る。条件＃１は図１７とは相違され、出力回路を１段の
ＣＭＯＳ出力段で構成した場合であり、例えば、図１７
と比べるとトランジスタサイズは相違されるが、第１の
出力段５２によって出力回路を構成した場合である。条
件＃２〜＃１０は図１７、図１８及び図１９に示される
通りの回路を用いた場合である。図１７〜図１９の回路
において電源電圧Ｖｄｄを３．３〔Ｖ〕、接地電位Ｖｓ
ｓを０〔Ｖ〕とし、入力信号Ｖｓのハイレベルを電源電
圧レベル、そのローレベルを地電位レベルとする。
ている。シミュレーション条件は＃１〜＃１０とされ
る。条件＃１は図１７とは相違され、出力回路を１段の
ＣＭＯＳ出力段で構成した場合であり、例えば、図１７
と比べるとトランジスタサイズは相違されるが、第１の
出力段５２によって出力回路を構成した場合である。条
件＃２〜＃１０は図１７、図１８及び図１９に示される
通りの回路を用いた場合である。図１７〜図１９の回路
において電源電圧Ｖｄｄを３．３〔Ｖ〕、接地電位Ｖｓ
ｓを０〔Ｖ〕とし、入力信号Ｖｓのハイレベルを電源電
圧レベル、そのローレベルを地電位レベルとする。
【００６２】図２０に示される条件＃２〜条件＃６は、
遅延回路８０，８１（ＤＥＬ１，ＤＥＬ２）の遅延時間
を２ｎｓ、遅延回路８２，８３（ＤＥＬ３，ＤＥＬ４）
の遅延時間を４ｎｓというように一定化にし、その状態
で、３段のＣＭＯＳ出力段を構成するトランジスタサイ
ズを段毎に相違させたものである。このシミュレーショ
ンにおいて着目する遅延時間とは、信号Ｖｓが変化して
からＰＭＯＳトランジスタのゲート制御信号がローレベ
ルに変化されるまでの遅延時間と、ＮＭＯＳトランジス
タのゲート制御信号がハイレベルに変化されるまでの遅
延時間とされる。すなわち、信号Ｖｓが変化してからＰ
ＭＯＳトランジスタ又はＮＭＯＳトランジスタがターン
・オンされるまでの遅延時間に着目する。信号Ｖｓが変
化してからＰＭＯＳトランジスタ又はＮＭＯＳトランジ
スタがターン・オフされるまでの遅延時間に対しては積
極的に制御若しくは着目しておらず、特に問題はない。
遅延回路８０，８１（ＤＥＬ１，ＤＥＬ２）の遅延時間
を２ｎｓ、遅延回路８２，８３（ＤＥＬ３，ＤＥＬ４）
の遅延時間を４ｎｓというように一定化にし、その状態
で、３段のＣＭＯＳ出力段を構成するトランジスタサイ
ズを段毎に相違させたものである。このシミュレーショ
ンにおいて着目する遅延時間とは、信号Ｖｓが変化して
からＰＭＯＳトランジスタのゲート制御信号がローレベ
ルに変化されるまでの遅延時間と、ＮＭＯＳトランジス
タのゲート制御信号がハイレベルに変化されるまでの遅
延時間とされる。すなわち、信号Ｖｓが変化してからＰ
ＭＯＳトランジスタ又はＮＭＯＳトランジスタがターン
・オンされるまでの遅延時間に着目する。信号Ｖｓが変
化してからＰＭＯＳトランジスタ又はＮＭＯＳトランジ
スタがターン・オフされるまでの遅延時間に対しては積
極的に制御若しくは着目しておらず、特に問題はない。
【００６３】図２０のトランジスタサイズ比の項目に示
されているｂ：ｃ：ｄは第１のＣＭＯＳ出力段５２：第
２のＣＭＯＳ出力段５１：第３のＣＭＯＳ出力段５７を
意味する。条件＃７〜＃１０は、３段のＣＭＯＳ出力段
を構成するトランジスタサイズの段毎にトランジスタサ
イズ比を１：２．５：６．２５（後で説明するように当
該サイズ比は条件＃１〜＃６に基づくシミュレーション
結果から得られる電源電流ノイズ量を最小にする値であ
る）にし、その場合に、遅延回路８０，８１（ＤＥＬ
１，ＤＥＬ２）の遅延時間と遅延回路８２，８３（ＤＥ
Ｌ３，ＤＥＬ４）の遅延時間とを相違させたものであ
る。トランジスタサイズ比はゲート幅／ゲート長（Ｗ／
Ｌ）とする。上述のように、遅延回路８０〜８３（ＤＥ
Ｌ１〜ＤＥＬ３）の遅延時間は、出力制御回路に入力さ
れる信号Ｖｓの変化に対してＰＭＯＳトランジスタに対
してはそのゲート制御信号の立ち下がりの遅延時間、Ｎ
ＭＯＳトランジスタに対してはそのゲート制御信号の立
ち上がりの遅延時間を意味する。図２１には上記条件＃
１〜＃６におけるトランジスタサイズ及び遅延時間を得
るための各ＭＯＳトランジスタのサイズの条件の一例が
示されている。例えば、図２０の条件＃８において、遅
延回路ＤＥＬ１，２の遅延時間３ｎｓ、遅延回路ＤＥＬ
３，４の遅延時間６ｎｓとあるのは、第２のＣＭＯＳ出
力段５１は第１のＣＭＯＳ出力段５２に対してＰＭＯＳ
トランジスタ又はＮＭＯＳトランジスタがターン・オン
するのに３ｎｓ遅延し、第３のＣＭＯＳ出力段５７は第
２のＣＭＯＳ出力段に対してＰＭＯＳトランジスタ又は
ＮＭＯＳトランジスタがターン・オンするのに３ｎｓ遅
延することを意味する。
されているｂ：ｃ：ｄは第１のＣＭＯＳ出力段５２：第
２のＣＭＯＳ出力段５１：第３のＣＭＯＳ出力段５７を
意味する。条件＃７〜＃１０は、３段のＣＭＯＳ出力段
を構成するトランジスタサイズの段毎にトランジスタサ
イズ比を１：２．５：６．２５（後で説明するように当
該サイズ比は条件＃１〜＃６に基づくシミュレーション
結果から得られる電源電流ノイズ量を最小にする値であ
る）にし、その場合に、遅延回路８０，８１（ＤＥＬ
１，ＤＥＬ２）の遅延時間と遅延回路８２，８３（ＤＥ
Ｌ３，ＤＥＬ４）の遅延時間とを相違させたものであ
る。トランジスタサイズ比はゲート幅／ゲート長（Ｗ／
Ｌ）とする。上述のように、遅延回路８０〜８３（ＤＥ
Ｌ１〜ＤＥＬ３）の遅延時間は、出力制御回路に入力さ
れる信号Ｖｓの変化に対してＰＭＯＳトランジスタに対
してはそのゲート制御信号の立ち下がりの遅延時間、Ｎ
ＭＯＳトランジスタに対してはそのゲート制御信号の立
ち上がりの遅延時間を意味する。図２１には上記条件＃
１〜＃６におけるトランジスタサイズ及び遅延時間を得
るための各ＭＯＳトランジスタのサイズの条件の一例が
示されている。例えば、図２０の条件＃８において、遅
延回路ＤＥＬ１，２の遅延時間３ｎｓ、遅延回路ＤＥＬ
３，４の遅延時間６ｎｓとあるのは、第２のＣＭＯＳ出
力段５１は第１のＣＭＯＳ出力段５２に対してＰＭＯＳ
トランジスタ又はＮＭＯＳトランジスタがターン・オン
するのに３ｎｓ遅延し、第３のＣＭＯＳ出力段５７は第
２のＣＭＯＳ出力段に対してＰＭＯＳトランジスタ又は
ＮＭＯＳトランジスタがターン・オンするのに３ｎｓ遅
延することを意味する。
【００６４】図２２には、条件＃５，＃７〜＃１０にお
いて遅延回路ＤＥＬ１〜ＤＥＬ４に設定される遅延時間
を得るときのトランジスタサイズ比の一例が示される。
図２２の備考欄に記載の、例えばＷ／Ｌ：ＭＢ１８：７
倍の表記は、ＭＯＳトランジスタＭＢ１８のＷ／Ｌの値
は７であることを意味する。
いて遅延回路ＤＥＬ１〜ＤＥＬ４に設定される遅延時間
を得るときのトランジスタサイズ比の一例が示される。
図２２の備考欄に記載の、例えばＷ／Ｌ：ＭＢ１８：７
倍の表記は、ＭＯＳトランジスタＭＢ１８のＷ／Ｌの値
は７であることを意味する。
【００６５】シミュレーションでは上記条件に基づいて
電源電流Ｉｄｄの波形を得る。例えば図２３の（Ａ）に
は条件＃１でシミュレーションを行ったときの電源電流
波形が示され、図２３の（Ｂ）には条件＃８でシミュレ
ーションを行ったときの電源電流波形が示される。各種
条件によって得られた電源電流波形から電源ノイズを評
価するために、図２４の（Ａ）に示されるように、出力
回路の過渡応答期間に相当される期間（ｔ２−ｔ１）に
おける、図中の斜線部分の電流値の総量ＩＳＵＭに着目
して、評価値ＩＸ＝ＩＳＵＭ／（ｔ２−ｔ１）を取得す
る。したがって、ＩＸの値が小さいほど、出力回路の過
渡応答動作において電源電流の変動（電源電流ノイズ
量）が小さいことになる。図２４の（Ｂ）には上記条件
＃１〜＃６に対する評価値ＩＸが示される。これによれ
ば電源電流ノイズ量が最も小さいのは条件＃５である。
このような条件の出力ドライバ回路５０を採用したとき
の前記トランス３６からの出力電圧波形は、それによっ
て何等悪影響を受けなかった。並列３段のＣＭＯＳ出力
段のトランジスタサイズ比を上記条件＃５として、条件
＃５，＃７〜＃１０に関し同じくシミュレーションで取
得した評価値ＩＸは図２４の（Ｃ）に示される。これに
よれば電源電流ノイズ量が最も小さいのは条件＃８であ
る。このような条件の出力ドライバ回路５０を採用した
ときの前記トランス３６からの出力電圧波形は、それに
よって何等悪影響を受けなかった。したがって、今回の
シミュレーション結果からすれば、条件＃８のトランジ
スタサイズ比と遅延時間とを出力ドライバ回路５０に採
用することにより、電源ノイズを極めて小さくすること
ができると言うことが実証される。
電源電流Ｉｄｄの波形を得る。例えば図２３の（Ａ）に
は条件＃１でシミュレーションを行ったときの電源電流
波形が示され、図２３の（Ｂ）には条件＃８でシミュレ
ーションを行ったときの電源電流波形が示される。各種
条件によって得られた電源電流波形から電源ノイズを評
価するために、図２４の（Ａ）に示されるように、出力
回路の過渡応答期間に相当される期間（ｔ２−ｔ１）に
おける、図中の斜線部分の電流値の総量ＩＳＵＭに着目
して、評価値ＩＸ＝ＩＳＵＭ／（ｔ２−ｔ１）を取得す
る。したがって、ＩＸの値が小さいほど、出力回路の過
渡応答動作において電源電流の変動（電源電流ノイズ
量）が小さいことになる。図２４の（Ｂ）には上記条件
＃１〜＃６に対する評価値ＩＸが示される。これによれ
ば電源電流ノイズ量が最も小さいのは条件＃５である。
このような条件の出力ドライバ回路５０を採用したとき
の前記トランス３６からの出力電圧波形は、それによっ
て何等悪影響を受けなかった。並列３段のＣＭＯＳ出力
段のトランジスタサイズ比を上記条件＃５として、条件
＃５，＃７〜＃１０に関し同じくシミュレーションで取
得した評価値ＩＸは図２４の（Ｃ）に示される。これに
よれば電源電流ノイズ量が最も小さいのは条件＃８であ
る。このような条件の出力ドライバ回路５０を採用した
ときの前記トランス３６からの出力電圧波形は、それに
よって何等悪影響を受けなかった。したがって、今回の
シミュレーション結果からすれば、条件＃８のトランジ
スタサイズ比と遅延時間とを出力ドライバ回路５０に採
用することにより、電源ノイズを極めて小さくすること
ができると言うことが実証される。
【００６６】《ＡＴＭ−ＬＡＮカード》 図２５にはＡ
ＴＭ−ＬＡＮアダプタカードの一実施例が示される。同
図に示されるＡＴＭ−ＬＡＮアダプタカード２００は、
ＩＣカード、例えばＰＣＭＣＩＡ（Personal Computer
Memory Card InternationalAssociation）の規格に対応
されたＩＣカードとして構成され、前記ＡＴＭ−ＬＡＮ
インタフェース回路２の一例として位置付けられる。こ
のＡＴＭ−ＬＡＮアダプタカード２００は、表面又は及
び裏面に所要の配線が施されたカード基板２０１に、そ
れぞれ個々に半導体集積回路化された、マイクロプロセ
ッサ２０２、マイクロプログラム等が格納されたファー
ムウェアとされるＲＯＭ２０３、マイクロプロセッサの
ワーク領域とされるＲＡＭ２０４、ＡＴＭコントローラ
２０５、送信データバッファ及び受信データバッファ等
に利用されるＲＡＭ２０６、物理レイヤ制御チップとし
ての前記ＰＭＤ半導体チップ９、及びフィルタ・トラン
ス２０７が実装されて構成される。ＡＴＭコントローラ
２０５は前記ＰＣＭＣＩＡの規格に適合するインタフェ
ース仕様を以てパーソナルコンピュータ等の端末装置１
に着脱可能に装着される。前記フィルタ・トランス２０
７はツイストペア線のような伝送線に接続される。前記
フィルタ・トランス２０７は図１４等で説明した出力抵
抗３３，３４、フィルタ３５及びトランス３６を含んで
１チップ化されている。
ＴＭ−ＬＡＮアダプタカードの一実施例が示される。同
図に示されるＡＴＭ−ＬＡＮアダプタカード２００は、
ＩＣカード、例えばＰＣＭＣＩＡ（Personal Computer
Memory Card InternationalAssociation）の規格に対応
されたＩＣカードとして構成され、前記ＡＴＭ−ＬＡＮ
インタフェース回路２の一例として位置付けられる。こ
のＡＴＭ−ＬＡＮアダプタカード２００は、表面又は及
び裏面に所要の配線が施されたカード基板２０１に、そ
れぞれ個々に半導体集積回路化された、マイクロプロセ
ッサ２０２、マイクロプログラム等が格納されたファー
ムウェアとされるＲＯＭ２０３、マイクロプロセッサの
ワーク領域とされるＲＡＭ２０４、ＡＴＭコントローラ
２０５、送信データバッファ及び受信データバッファ等
に利用されるＲＡＭ２０６、物理レイヤ制御チップとし
ての前記ＰＭＤ半導体チップ９、及びフィルタ・トラン
ス２０７が実装されて構成される。ＡＴＭコントローラ
２０５は前記ＰＣＭＣＩＡの規格に適合するインタフェ
ース仕様を以てパーソナルコンピュータ等の端末装置１
に着脱可能に装着される。前記フィルタ・トランス２０
７はツイストペア線のような伝送線に接続される。前記
フィルタ・トランス２０７は図１４等で説明した出力抵
抗３３，３４、フィルタ３５及びトランス３６を含んで
１チップ化されている。
【００６７】ＡＴＭコントローラ２０５は、端末装置か
ら供給されるデータに対して、スクランブル及びコード
化の処理を経てセルを形成し多重化してＰＭＤ半導体チ
ップに９に渡す。また、ＡＴＭコントローラ２０５は、
ＰＭＤ半導体チップ９が受信した情報を受け取ると、宛
先ヘッダの確認を行って、セルの分解及び復号化の処理
を行う。ＡＴＭコントローラ２０５の制御は、ＲＯＭ２
０３に格納されたプログラムに従ってマイクロプロセッ
サ２０２が行う。前記マイクロプロセッサ２０２、ＲＯ
Ｍ２０３、ＲＡＭ２０４、ＡＴＭコントローラ２０５は
ＡＴＭ−ＬＡＮの伝送プロトコルを制御する制御手段と
して機能される。
ら供給されるデータに対して、スクランブル及びコード
化の処理を経てセルを形成し多重化してＰＭＤ半導体チ
ップに９に渡す。また、ＡＴＭコントローラ２０５は、
ＰＭＤ半導体チップ９が受信した情報を受け取ると、宛
先ヘッダの確認を行って、セルの分解及び復号化の処理
を行う。ＡＴＭコントローラ２０５の制御は、ＲＯＭ２
０３に格納されたプログラムに従ってマイクロプロセッ
サ２０２が行う。前記マイクロプロセッサ２０２、ＲＯ
Ｍ２０３、ＲＡＭ２０４、ＡＴＭコントローラ２０５は
ＡＴＭ−ＬＡＮの伝送プロトコルを制御する制御手段と
して機能される。
【００６８】上記ＰＭＤ半導体チップ９は、前記説明か
ら明らかなように、３．３〔Ｖ〕の動作電源によって、
ATM_Forum/94-1008R5に記載された２５Ｍｂ／ｓのＡＴ
Ｍ−ＬＡＮ用の物理レイヤのためのテンプレートで規定
される送信信号波形を満足し、また、トランス３６（４
６）からの送信信号には前記テンプレートで規定される
ようにzero-to-peakで２Ｖ程度の信号振幅を満足する。
これにより、ＰＭＤ半導体チップ９の消費電力を例えば
２００ｍＷ程度に低く抑えることができる。ＰＭＤ半導
体チップ９はＡＴＭ−ＬＡＮアダプタカード２００の中
で最も電力消費量の大きな回路部分である。本発明者の
試算によれば、ＰＭＤ半導体チップ９の消費電力を２０
０ｍＷ程度に抑えることができるならば、ＡＴＭ−ＬＡ
Ｎアダプタカード２００の全体的な消費電力を１Ｗ程度
に低減できることが明らかにされた。
ら明らかなように、３．３〔Ｖ〕の動作電源によって、
ATM_Forum/94-1008R5に記載された２５Ｍｂ／ｓのＡＴ
Ｍ−ＬＡＮ用の物理レイヤのためのテンプレートで規定
される送信信号波形を満足し、また、トランス３６（４
６）からの送信信号には前記テンプレートで規定される
ようにzero-to-peakで２Ｖ程度の信号振幅を満足する。
これにより、ＰＭＤ半導体チップ９の消費電力を例えば
２００ｍＷ程度に低く抑えることができる。ＰＭＤ半導
体チップ９はＡＴＭ−ＬＡＮアダプタカード２００の中
で最も電力消費量の大きな回路部分である。本発明者の
試算によれば、ＰＭＤ半導体チップ９の消費電力を２０
０ｍＷ程度に抑えることができるならば、ＡＴＭ−ＬＡ
Ｎアダプタカード２００の全体的な消費電力を１Ｗ程度
に低減できることが明らかにされた。
【００６９】《実施例の作用効果》 以上説明した実施
例によれば以下の作用効果を得ることができる。
例によれば以下の作用効果を得ることができる。
【００７０】〔１〕出力ドライバ回路５０の出力回路２
１をＣＭＯＳ化することにより、直列接続されたＮＭＯ
Ｓトランジスタをプッシュプル動作させる形式の出力回
路に比べ、出力回路を構成するＭＯＳトランジスタのオ
ン抵抗を、小さくでき、ＰＭＤ半導体チップ９を構成す
る内部回路の動作電源電圧を低電圧化することができ
る。
１をＣＭＯＳ化することにより、直列接続されたＮＭＯ
Ｓトランジスタをプッシュプル動作させる形式の出力回
路に比べ、出力回路を構成するＭＯＳトランジスタのオ
ン抵抗を、小さくでき、ＰＭＤ半導体チップ９を構成す
る内部回路の動作電源電圧を低電圧化することができ
る。
【００７１】〔２〕出力回路をＣＭＯＳ化して、その構
成ＭＯＳトランジスタのオン抵抗を小さくすることによ
り、ATM_Forum/94-1008R5に記載された２５Ｍｂ／ｓの
ＡＴＭ−ＬＡＮ用の物理レイヤのためのテンプレートで
規定される送信信号波形を満足するためのフィルタ３５
（４５）を用い、更に、出力インピーダンス調整用の抵
抗３３，３４を配置する場合にも、前記テンプレートで
規定される信号振幅を、３．３〔Ｖ〕のような、５
〔Ｖ〕に比べて低い電源電圧で得ることができる。この
ように、出力回路２１をＣＭＯＳ化することは、ATM_Fo
rum/94-1008R5に記載された２５Ｍｂ／ｓのＡＴＭ−Ｌ
ＡＮ用物理レイヤに適用されるＰＭＤ半導体チップ９の
動作電源電圧の低電圧化に最適である。また、このこと
により、トランス３６（４６）の１次側コイルと２次側
コイルの巻数比を１：１にしても、前記テンプレートを
満足する出力信号振幅をた易く得ることができるから、
出力回路に流れる動作電流を増やしてまでトランスの２
次側巻き数を増やすことを要せず、この点においても、
ＰＭＤ半導体チップ９の低消費電力に寄与する。
成ＭＯＳトランジスタのオン抵抗を小さくすることによ
り、ATM_Forum/94-1008R5に記載された２５Ｍｂ／ｓの
ＡＴＭ−ＬＡＮ用の物理レイヤのためのテンプレートで
規定される送信信号波形を満足するためのフィルタ３５
（４５）を用い、更に、出力インピーダンス調整用の抵
抗３３，３４を配置する場合にも、前記テンプレートで
規定される信号振幅を、３．３〔Ｖ〕のような、５
〔Ｖ〕に比べて低い電源電圧で得ることができる。この
ように、出力回路２１をＣＭＯＳ化することは、ATM_Fo
rum/94-1008R5に記載された２５Ｍｂ／ｓのＡＴＭ−Ｌ
ＡＮ用物理レイヤに適用されるＰＭＤ半導体チップ９の
動作電源電圧の低電圧化に最適である。また、このこと
により、トランス３６（４６）の１次側コイルと２次側
コイルの巻数比を１：１にしても、前記テンプレートを
満足する出力信号振幅をた易く得ることができるから、
出力回路に流れる動作電流を増やしてまでトランスの２
次側巻き数を増やすことを要せず、この点においても、
ＰＭＤ半導体チップ９の低消費電力に寄与する。
【００７２】〔３〕ＰＭＤ半導体チップ９への電源供給
が断たれた状態において、当該ＰＭＤ半導体チップ９の
出力ドライバ回路５０の出力段を構成するＰＭＯＳトラ
ンジスタＱ１，Ｑ３，Ｑ５，Ｑ７，Ｑ９，Ｑ１１のＮ型
ウェル領域は、電源電圧Ｖｄｄが供給されず、フローテ
ィングの状態にされる。ＡＴＭ−ＬＡＮでは送信回路と
受信回路が１対１の関係を以て伝送線で結合されるか
ら、前記Ｎ型ウェル領域がフローティングの状態にされ
ているときでも、当該ＰＭＯＳトランジスタＱ１，Ｑ
３，Ｑ５，Ｑ７，Ｑ９，Ｑ１１のドレインには、伝送線
３を介して高いレベルが供給されることはなく、当該ド
レインからＮ型ウェルに大きな電流が流れず、ＰＭＯＳ
トランジスタＱ１，Ｑ３，Ｑ５，Ｑ７が破壊される虞は
ない。これに対し、ＣＭＯＳ形式の出力ドライバ回路
を、一つの伝送線に複数の出力ドライバ回路の出力端子
が共通接続されるイーサネットに適用した場合、あるノ
ードの出力ドライバ回路の前記Ｎ型ウェル領域がフロー
ティングの状態にされているとき、他のノードの出力動
作によって、当該フローティングのＮ型ウェル領域に高
いレベルが供給される虞があり、これによって、当該ド
レインからＮウェルに大きな電流が流れて、ＰＭＯＳト
ランジスタが破壊される虞がある。
が断たれた状態において、当該ＰＭＤ半導体チップ９の
出力ドライバ回路５０の出力段を構成するＰＭＯＳトラ
ンジスタＱ１，Ｑ３，Ｑ５，Ｑ７，Ｑ９，Ｑ１１のＮ型
ウェル領域は、電源電圧Ｖｄｄが供給されず、フローテ
ィングの状態にされる。ＡＴＭ−ＬＡＮでは送信回路と
受信回路が１対１の関係を以て伝送線で結合されるか
ら、前記Ｎ型ウェル領域がフローティングの状態にされ
ているときでも、当該ＰＭＯＳトランジスタＱ１，Ｑ
３，Ｑ５，Ｑ７，Ｑ９，Ｑ１１のドレインには、伝送線
３を介して高いレベルが供給されることはなく、当該ド
レインからＮ型ウェルに大きな電流が流れず、ＰＭＯＳ
トランジスタＱ１，Ｑ３，Ｑ５，Ｑ７が破壊される虞は
ない。これに対し、ＣＭＯＳ形式の出力ドライバ回路
を、一つの伝送線に複数の出力ドライバ回路の出力端子
が共通接続されるイーサネットに適用した場合、あるノ
ードの出力ドライバ回路の前記Ｎ型ウェル領域がフロー
ティングの状態にされているとき、他のノードの出力動
作によって、当該フローティングのＮ型ウェル領域に高
いレベルが供給される虞があり、これによって、当該ド
レインからＮウェルに大きな電流が流れて、ＰＭＯＳト
ランジスタが破壊される虞がある。
【００７３】〔４〕ＡＴＭ−ＬＡＮ物理レイヤの送信用
出力ドライバ回路５０を、図１、図１４及び図１６で説
明したように、２段以上のＣＭＯＳ出力段５２，５１，
５７を並列配置し、夫々を駆動するタイミングを出力制
御回路２０によって少しづつずらすことにより、電源電
圧Ｖｄｄの供給ライン及び接地電位Ｖｓｓの供給ライン
における単位時間当たりの電流の変化率を低減すること
ができる。これにより、ＰＭＤ半導体チップ９内部の電
源電圧Ｖｄｄの供給ライン及び接地電位Ｖｓｓの供給ラ
インにおける電源ノイズを低減することができる。
出力ドライバ回路５０を、図１、図１４及び図１６で説
明したように、２段以上のＣＭＯＳ出力段５２，５１，
５７を並列配置し、夫々を駆動するタイミングを出力制
御回路２０によって少しづつずらすことにより、電源電
圧Ｖｄｄの供給ライン及び接地電位Ｖｓｓの供給ライン
における単位時間当たりの電流の変化率を低減すること
ができる。これにより、ＰＭＤ半導体チップ９内部の電
源電圧Ｖｄｄの供給ライン及び接地電位Ｖｓｓの供給ラ
インにおける電源ノイズを低減することができる。
【００７４】〔５〕その場合に、図２０のシミュレーシ
ョン条件と図２４のシミュレーション結果からも明らか
なように、最初に出力動作される出力段に比べて後から
出力動作される出力段を構成するＭＯＳトランジスタの
サイズを大きくする方が上記電源ノイズを小さくするこ
とができる。
ョン条件と図２４のシミュレーション結果からも明らか
なように、最初に出力動作される出力段に比べて後から
出力動作される出力段を構成するＭＯＳトランジスタの
サイズを大きくする方が上記電源ノイズを小さくするこ
とができる。
【００７５】〔６〕図１６に示されるように、第２及び
第３の出力段５１，５７において、オン状態にされるべ
きＭＯＳトランジスタのターン・オン動作を、オフ状態
にされるべきＭＯＳトランジスタのターン・オフ動作よ
りも遅れて開始させることにより、出力団５１，５７に
流れる貫通電流を低減することができ、これによって、
低消費電力はもとより電源ノイズも一層低減することが
できる。
第３の出力段５１，５７において、オン状態にされるべ
きＭＯＳトランジスタのターン・オン動作を、オフ状態
にされるべきＭＯＳトランジスタのターン・オフ動作よ
りも遅れて開始させることにより、出力団５１，５７に
流れる貫通電流を低減することができ、これによって、
低消費電力はもとより電源ノイズも一層低減することが
できる。
【００７６】〔７〕図２０のシミュレーション結果から
明らかなように、図１６に示される並列３段の出力段を
有する出力回路において、第１のＣＭＯＳ出力段５２：
第２のＣＭＯＳ出力段５１：第３のＣＭＯＳ出力段５７
のトランジスタサイズ比を１：２．５：６．２５近傍と
し、遅延回路８０，８１の遅延時間を３ｎｓ近傍とし、
遅延回路８２，８３の遅延時間を６ｎｓ近傍とする条件
によって、電源ノイズを極めて小さくすることができ
る。
明らかなように、図１６に示される並列３段の出力段を
有する出力回路において、第１のＣＭＯＳ出力段５２：
第２のＣＭＯＳ出力段５１：第３のＣＭＯＳ出力段５７
のトランジスタサイズ比を１：２．５：６．２５近傍と
し、遅延回路８０，８１の遅延時間を３ｎｓ近傍とし、
遅延回路８２，８３の遅延時間を６ｎｓ近傍とする条件
によって、電源ノイズを極めて小さくすることができ
る。
【００７７】〔８〕ＰＭＤ半導体チップ９が、３．３
〔Ｖ〕の動作電源によって、ATM_Forum/94-1008R5に記
載された２５Ｍｂ／ｓのＡＴＭ−ＬＡＮ用の物理レイヤ
のためのテンプレートで規定される送信信号波形を満足
することにより、ＰＭＤ半導体チップ９の消費電力を２
００ｍＷ程度に低く抑えることができる。ＰＭＤ半導体
チップ９はＡＴＭ−ＬＡＮアダプタカード２００の中で
最も電力消費の大きな回路部分であるから、ＰＭＤ半導
体チップ９の消費電力を２００ｍＷ程度に抑えることが
できるならば、ＡＴＭ−ＬＡＮアダプタカード２００の
全体的な消費電力を１Ｗ程度に低減することができる。
〔Ｖ〕の動作電源によって、ATM_Forum/94-1008R5に記
載された２５Ｍｂ／ｓのＡＴＭ−ＬＡＮ用の物理レイヤ
のためのテンプレートで規定される送信信号波形を満足
することにより、ＰＭＤ半導体チップ９の消費電力を２
００ｍＷ程度に低く抑えることができる。ＰＭＤ半導体
チップ９はＡＴＭ−ＬＡＮアダプタカード２００の中で
最も電力消費の大きな回路部分であるから、ＰＭＤ半導
体チップ９の消費電力を２００ｍＷ程度に抑えることが
できるならば、ＡＴＭ−ＬＡＮアダプタカード２００の
全体的な消費電力を１Ｗ程度に低減することができる。
【００７８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００７９】例えば、図１の並列２段構成の出力回路に
対しても、図１６の場合と同様に、オン状態にされるべ
きＭＯＳトランジスタのターン・オン動作を、オフ状態
にされるべきＭＯＳトランジスタのターン・オフ動作よ
りも遅れて開始させるようにする事が可能である。ま
た、出力ドライバ回路は、１段のＣＭＯＳ出力段で構成
することも可能である。１段のＣＭＯＳ出力段の場合に
も、それを構成するＭＯＳトランジスタのターン・オン
動作をターン・オフ動作に対して遅延させることができ
る。
対しても、図１６の場合と同様に、オン状態にされるべ
きＭＯＳトランジスタのターン・オン動作を、オフ状態
にされるべきＭＯＳトランジスタのターン・オフ動作よ
りも遅れて開始させるようにする事が可能である。ま
た、出力ドライバ回路は、１段のＣＭＯＳ出力段で構成
することも可能である。１段のＣＭＯＳ出力段の場合に
も、それを構成するＭＯＳトランジスタのターン・オン
動作をターン・オフ動作に対して遅延させることができ
る。
【００８０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるATM_Fo
rum/94-1008R5に記載された２５Ｍｂ／ｓのＡＴＭ−Ｌ
ＡＮ用物理レイヤに適用する場合について説明したが、
本発明はそれに限定されるものではなく、将来標準化さ
れるであろうその他のＡＴＭ−ＬＡＮの仕様に対しても
適用可能である。本発明は、少なくともＡＴＭ−ＬＡＮ
の出力ドライバ回路の出力段をＣＭＯＳ化する条件のも
のに適用することができる。
なされた発明をその背景となった利用分野であるATM_Fo
rum/94-1008R5に記載された２５Ｍｂ／ｓのＡＴＭ−Ｌ
ＡＮ用物理レイヤに適用する場合について説明したが、
本発明はそれに限定されるものではなく、将来標準化さ
れるであろうその他のＡＴＭ−ＬＡＮの仕様に対しても
適用可能である。本発明は、少なくともＡＴＭ−ＬＡＮ
の出力ドライバ回路の出力段をＣＭＯＳ化する条件のも
のに適用することができる。
【００８１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００８２】ＡＴＭ−ＬＡＮでは、送信回路と受信回路
が１対１の関係を以て伝送線で結合され、当該送信回路
（１０）の出力ドライバ回路（５０）に対しては、その
出力回路（２１）の出力段をＣＭＯＳ化して構成するか
ら、当該ＣＭＯＳ出力段に含まれる電源電圧側に接続さ
れたＰチャンネル型ＭＯＳトランジスタのオン状態にお
けるゲート・ソース間電圧は、送信端子の電圧に依存さ
れず、実質的に電源電圧のレベルにすることができ、直
列接続されたＮＭＯＳトランジスタをプッシュプル動作
させる形式の出力回路に比べ、出力回路を構成する電源
電圧側のＭＯＳトランジスタ（Ｑ１，Ｑ３，Ｑ５，Ｑ
７，Ｑ９，Ｑ１１）のオン抵抗を小さくできる。したが
って、出力ドライバ回路の動作電圧の低電圧化、そし
て、当該出力ドライバ回路を含むようなＡＴＭ−ＬＡＮ
物理レイヤ制御用の半導体集積回路チップ（９）を構成
する内部回路の動作電源電圧を低電圧化することができ
る。
が１対１の関係を以て伝送線で結合され、当該送信回路
（１０）の出力ドライバ回路（５０）に対しては、その
出力回路（２１）の出力段をＣＭＯＳ化して構成するか
ら、当該ＣＭＯＳ出力段に含まれる電源電圧側に接続さ
れたＰチャンネル型ＭＯＳトランジスタのオン状態にお
けるゲート・ソース間電圧は、送信端子の電圧に依存さ
れず、実質的に電源電圧のレベルにすることができ、直
列接続されたＮＭＯＳトランジスタをプッシュプル動作
させる形式の出力回路に比べ、出力回路を構成する電源
電圧側のＭＯＳトランジスタ（Ｑ１，Ｑ３，Ｑ５，Ｑ
７，Ｑ９，Ｑ１１）のオン抵抗を小さくできる。したが
って、出力ドライバ回路の動作電圧の低電圧化、そし
て、当該出力ドライバ回路を含むようなＡＴＭ−ＬＡＮ
物理レイヤ制御用の半導体集積回路チップ（９）を構成
する内部回路の動作電源電圧を低電圧化することができ
る。
【００８３】上述のように、出力回路（２１）をＣＭＯ
Ｓ化して、その構成ＭＯＳトランジスタのオン抵抗を小
さくすることにより、例えば、ATM_Forum/94-1008R5に
記載された２５Ｍｂ／ｓ（メガビット／秒）のＡＴＭ−
ＬＡＮ用の物理レイヤのためのテンプレートで規定され
るような所要の送信信号波形を満足するためのフィルタ
３５（４５）を用い、更に、出力インピーダンス調整用
の抵抗（３３，３４）を配置する場合にも、前記テンプ
レートで規定される信号振幅を、３．３〔Ｖ〕のような
比較的低い電源電圧で得ることができる。
Ｓ化して、その構成ＭＯＳトランジスタのオン抵抗を小
さくすることにより、例えば、ATM_Forum/94-1008R5に
記載された２５Ｍｂ／ｓ（メガビット／秒）のＡＴＭ−
ＬＡＮ用の物理レイヤのためのテンプレートで規定され
るような所要の送信信号波形を満足するためのフィルタ
３５（４５）を用い、更に、出力インピーダンス調整用
の抵抗（３３，３４）を配置する場合にも、前記テンプ
レートで規定される信号振幅を、３．３〔Ｖ〕のような
比較的低い電源電圧で得ることができる。
【００８４】出力回路（２１）をＣＭＯＳ化すること
は、ATM_Forum/94-1008R5に記載された２５Ｍｂ／ｓの
ＡＴＭ−ＬＡＮ用物理レイヤに適用される半導体集積回
路チップ（９）の動作電源電圧の低電圧化に最適であ
る。また、このことにより、トランス（３６）の１次側
コイルと２次側コイルの巻数比を１：１にしても、前記
テンプレートを満足する出力信号振幅をた易く得ること
ができるから、出力回路に流れる動作電流を増やしてま
でトランス（３６）の２次側巻き数を増やすことを要せ
ず、この点においても、上記ＡＴＭ−ＬＡＮ物理レイヤ
制御用の半導体集積回路チップ（９）の低消費電力に寄
与することができる。
は、ATM_Forum/94-1008R5に記載された２５Ｍｂ／ｓの
ＡＴＭ−ＬＡＮ用物理レイヤに適用される半導体集積回
路チップ（９）の動作電源電圧の低電圧化に最適であ
る。また、このことにより、トランス（３６）の１次側
コイルと２次側コイルの巻数比を１：１にしても、前記
テンプレートを満足する出力信号振幅をた易く得ること
ができるから、出力回路に流れる動作電流を増やしてま
でトランス（３６）の２次側巻き数を増やすことを要せ
ず、この点においても、上記ＡＴＭ−ＬＡＮ物理レイヤ
制御用の半導体集積回路チップ（９）の低消費電力に寄
与することができる。
【００８５】ＡＴＭ−ＬＡＮにおいては、イーサネット
とは異なり、送信回路と受信回路が１対１の関係を以て
伝送線に結合されているので、ＣＭＯＳ出力段のＮ型ウ
ェル領域がフローティングの状態にされているときで
も、ＣＭＯＳ出力段のＰＭＯＳトランジスタ（Ｑ１，Ｑ
３，Ｑ５，Ｑ７，Ｑ９，Ｑ１１）のドレインには、伝送
線（３，４）を介して高いレベルが供給されることはな
く、当該ドレインからＮ型ウェルに大きな電流が流れ
ず、ＰＭＯＳトランジスタ（Ｑ１，Ｑ３，Ｑ５，Ｑ７，
Ｑ９，Ｑ１１）が破壊される虞はない。
とは異なり、送信回路と受信回路が１対１の関係を以て
伝送線に結合されているので、ＣＭＯＳ出力段のＮ型ウ
ェル領域がフローティングの状態にされているときで
も、ＣＭＯＳ出力段のＰＭＯＳトランジスタ（Ｑ１，Ｑ
３，Ｑ５，Ｑ７，Ｑ９，Ｑ１１）のドレインには、伝送
線（３，４）を介して高いレベルが供給されることはな
く、当該ドレインからＮ型ウェルに大きな電流が流れ
ず、ＰＭＯＳトランジスタ（Ｑ１，Ｑ３，Ｑ５，Ｑ７，
Ｑ９，Ｑ１１）が破壊される虞はない。
【００８６】出力回路としての性質上、前記出力ドライ
バ回路（５０）のＣＭＯＳ出力段を構成するＭＯＳトラ
ンジスタの電流供給能力（トランジスタサイズ）は比較
的大きくされる。このとき、前記第１及び第２の対を夫
々備えたＣＭＯＳ出力段を並列に２段以上設け、前記各
段のプッシュプル動作のタイミングを相互にずらす第１
のタイミング制御手段（５４）を、前記出力制御回路
（２０）に採用することにより、ＣＭＯＳ出力段への電
源電圧（Ｖｄｄ）の供給ライン及び接地電位（Ｖｓｓ）
の供給ラインにおける単位時間当たりの電流の変化率を
低減することができるから、電源ノイズを低減すること
ができる。
バ回路（５０）のＣＭＯＳ出力段を構成するＭＯＳトラ
ンジスタの電流供給能力（トランジスタサイズ）は比較
的大きくされる。このとき、前記第１及び第２の対を夫
々備えたＣＭＯＳ出力段を並列に２段以上設け、前記各
段のプッシュプル動作のタイミングを相互にずらす第１
のタイミング制御手段（５４）を、前記出力制御回路
（２０）に採用することにより、ＣＭＯＳ出力段への電
源電圧（Ｖｄｄ）の供給ライン及び接地電位（Ｖｓｓ）
の供給ラインにおける単位時間当たりの電流の変化率を
低減することができるから、電源ノイズを低減すること
ができる。
【００８７】前記ＣＭＯＳ出力段を構成するＭＯＳトラ
ンジスタのターン・オン動作をターン・オフ動作に比べ
て遅く開始させる第２のタイミング制御手段（８０，８
１，８２，８３）を、前記出力制御回路（２０）に採用
することにより、過渡応答時にＣＭＯＳ出力段に流れる
貫通電流を低減でき、この点においても、電源ノイズの
低減と低消費電力とに寄与する。
ンジスタのターン・オン動作をターン・オフ動作に比べ
て遅く開始させる第２のタイミング制御手段（８０，８
１，８２，８３）を、前記出力制御回路（２０）に採用
することにより、過渡応答時にＣＭＯＳ出力段に流れる
貫通電流を低減でき、この点においても、電源ノイズの
低減と低消費電力とに寄与する。
【００８８】前記ＣＭＯＳ出力段を３段並列的に設けた
場合、第１のＣＭＯＳ出力段（５２）を構成するＭＯＳ
トランジスタのサイズと、第２のＣＭＯＳ出力段（５
１）を構成するＭＯＳトランジスタのサイズと、第３の
ＣＭＯＳ出力段（５７）を構成するＭＯＳトランジスタ
のサイズとの比を、大凡、１：２．５：６．２５とし、
第１のＣＭＯＳ出力段に含まれるＭＯＳトランジスタの
ターン・オン動作に対して、第２のＣＭＯＳ出力段に含
まれるＭＯＳトランジスタのターン・オン動作を大凡３
ｎｓ遅延させ、第３のＣＭＯＳ出力段に含まれるＭＯＳ
トランジスタのターン・オン動作を大凡６ｎｓ遅延させ
る遅延手段（８０，８１，８２，８３）を出力制御回路
（２０）に採用することにより、電源ノイズを著しく低
減することができる。
場合、第１のＣＭＯＳ出力段（５２）を構成するＭＯＳ
トランジスタのサイズと、第２のＣＭＯＳ出力段（５
１）を構成するＭＯＳトランジスタのサイズと、第３の
ＣＭＯＳ出力段（５７）を構成するＭＯＳトランジスタ
のサイズとの比を、大凡、１：２．５：６．２５とし、
第１のＣＭＯＳ出力段に含まれるＭＯＳトランジスタの
ターン・オン動作に対して、第２のＣＭＯＳ出力段に含
まれるＭＯＳトランジスタのターン・オン動作を大凡３
ｎｓ遅延させ、第３のＣＭＯＳ出力段に含まれるＭＯＳ
トランジスタのターン・オン動作を大凡６ｎｓ遅延させ
る遅延手段（８０，８１，８２，８３）を出力制御回路
（２０）に採用することにより、電源ノイズを著しく低
減することができる。
【図１】ＡＴＭ物理レイヤのためのＰＭＤ半導体チップ
を伝送線を介して１対１対応で接続した状態を以て送信
用の出力ドライバ回路の一例を示す回路図である。
を伝送線を介して１対１対応で接続した状態を以て送信
用の出力ドライバ回路の一例を示す回路図である。
【図２】ＡＴＭ−ＬＡＮ物理レイヤのシステム構成の一
例を示すブロック図である。
例を示すブロック図である。
【図３】ＰＭＤ半導体チップの一例ブロック図である。
【図４】ＮＭＯＳトランジスタの直列回路によって構成
された比較例としての出力回路のブロック図である。
された比較例としての出力回路のブロック図である。
【図５】ATM_Forum/94-1008R5に記載の１ビット連続デ
ータ繰返しのテンプレートを示す説明図である。
ータ繰返しのテンプレートを示す説明図である。
【図６】ATM_Forum/94-1008R5に記載の２ビット連続デ
ータ繰返しのテンプレートを示す説明図である。
ータ繰返しのテンプレートを示す説明図である。
【図７】ATM_Forum/94-1008R5に記載の３ビット連続デ
ータ繰返しのテンプレートを示す説明図である。
ータ繰返しのテンプレートを示す説明図である。
【図８】ATM_Forum/94-1008R5に記載の４ビット連続デ
ータ繰返しのテンプレートを示す説明図である。
ータ繰返しのテンプレートを示す説明図である。
【図９】ATM_Forum/94-1008R5に記載の５ビット連続デ
ータ繰返しのテンプレートを示す説明図である。
ータ繰返しのテンプレートを示す説明図である。
【図１０】テンプレートで規定される送信波形を満足す
るためのフィルタの一例等価回路図である。
るためのフィルタの一例等価回路図である。
【図１１】リターンロスについての説明図である。
【図１２】出力ドライな回路の出力段を構成するＭＯＳ
トランジスタのレイアウト図である。
トランジスタのレイアウト図である。
【図１３】図１２のａ−ａ線矢視断面図である。
【図１４】ＡＴＭ物理レイヤのためのＰＭＤ半導体チッ
プを伝送線を介して１対１対応で接続した状態を以て送
信用の出力ドライバ回路の別の例を示す回路図である。
プを伝送線を介して１対１対応で接続した状態を以て送
信用の出力ドライバ回路の別の例を示す回路図である。
【図１５】図１４の出力ドライバ回路に含まれる遅延回
路の一例回路図である。
路の一例回路図である。
【図１６】ＣＭＯＳ出力段を並列３段構成とした出力ド
ライバ回路５０の一例回路図である。
ライバ回路５０の一例回路図である。
【図１７】電源ノイズに関するシミュレーション対象回
路の等価回路図である。
路の等価回路図である。
【図１８】シミュレーションに用いる第２のＣＭＯＳ出
力段用の遅延回路の回路図である。
力段用の遅延回路の回路図である。
【図１９】シミュレーションに用いる第３のＣＭＯＳ出
力段用の遅延回路の回路図である。
力段用の遅延回路の回路図である。
【図２０】トランジスタサイズ比と遅延時間に関する複
数のシミュレーション条件を示す説明図である。
数のシミュレーション条件を示す説明図である。
【図２１】シミュレーションの条件＃１〜＃６における
トランジスタサイズ比及び遅延時間を得るための各ＭＯ
Ｓトランジスタのサイズの条件の一例を示す説明図であ
る。
トランジスタサイズ比及び遅延時間を得るための各ＭＯ
Ｓトランジスタのサイズの条件の一例を示す説明図であ
る。
【図２２】シミュレーションの条件＃５，＃７〜＃１０
で遅延回路に設定される遅延時間を得るときのトランジ
スタサイズ比の一例を示す説明図である。
で遅延回路に設定される遅延時間を得るときのトランジ
スタサイズ比の一例を示す説明図である。
【図２３】シミュレーションによって得られた電源電流
波形の一例説明図である。
波形の一例説明図である。
【図２４】シミュレーションによって得られた電源電流
波形に基づいて電源電流ノイズ量を取得する手法を
（Ａ）に、取得された電源電流ノイズ量を（Ｂ），
（Ｃ）に示す説明図である。
波形に基づいて電源電流ノイズ量を取得する手法を
（Ａ）に、取得された電源電流ノイズ量を（Ｂ），
（Ｃ）に示す説明図である。
【図２５】ＡＴＭ−ＬＡＮアダプタカードの一実施例ブ
ロック図である。
ロック図である。
１（１ａ〜１ｉ） 端末装置 ２（２ａ〜２ｉ） ＡＴＭ−ＬＡＮインタフェース回路 ３（３ａ〜３ｉ） 伝送線 ４（４ａ〜４ｉ） 伝送線 ５ ＡＴＭハブ ９ ＰＭＤ半導体チップ Ｖｄｄ 電源電圧 Ｖｓｓ 接地電位 １０ 送信回路 １１ 受信回路 ＴｘＡ，ＴｘＢ 送信端子 ２０ 出力制御回路 ２１ 出力回路 ３３，３４，４３，４４ 抵抗 ３５，４５ フィルタ ３６，３７，４６，４７ トランス ５０ 出力ドライバ回路 Ｑ１，Ｑ３，Ｑ５，Ｑ７，Ｑ９，Ｑ１１ ＰＭＯＳトラ
ンジスタ Ｑ２，Ｑ４，Ｑ６，Ｑ８，Ｑ１０，Ｑ１２ ＮＭＯＳト
ランジスタ ５１ 第２の出力段 ５２ 第１の出力段 ５４ 遅延回路 ５７ 第３の出力段 ８０，８１ 遅延回路 ２００ ＡＴＭ−ＬＡＮアダプタカード ２０１ カード基板 ２０２ マイクロプロセッサ ２０３ ＲＯＭ ２０４ ＲＡＭ ２０５ ＡＴＭコントローラ ２０６ ＲＡＭ ２０７ フィルタ・トランス
ンジスタ Ｑ２，Ｑ４，Ｑ６，Ｑ８，Ｑ１０，Ｑ１２ ＮＭＯＳト
ランジスタ ５１ 第２の出力段 ５２ 第１の出力段 ５４ 遅延回路 ５７ 第３の出力段 ８０，８１ 遅延回路 ２００ ＡＴＭ−ＬＡＮアダプタカード ２０１ カード基板 ２０２ マイクロプロセッサ ２０３ ＲＯＭ ２０４ ＲＡＭ ２０５ ＡＴＭコントローラ ２０６ ＲＡＭ ２０７ フィルタ・トランス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 12/40 Ｈ０４Ｌ 11/00 ３２０
Claims (12)
- 【請求項１】 伝送線を介して受信回路に１対１対応で
接続されるＡＴＭ−ＬＡＮ物理レイヤ用の伝送線駆動回
路であって、 １対の送信端子を備えた出力ドライバ回路と、前記１対
の送信端子に夫々結合された出力インピーダンス調整用
の抵抗と、前記抵抗に直列接続されたフィルタと、前記
フィルタの出力端子に１次側が結合され、２次側が伝送
線に結合されるトランスとを含み、 前記出力ドライバ回路は、Ｐチャンネル型ＭＯＳトラン
ジスタとＮチャンネル型ＭＯＳトランジスタとを直列接
続した第１及び第２の対から成るＣＭＯＳ出力段を含
み、前記Ｐチャンネル型ＭＯＳトランジスタのソースは
電源電圧に、Ｎチャンネル型ＭＯＳトランジスタのソー
スは接地電位に結合され、前記第１の対を構成するＭＯ
Ｓトランジスタの共通ドレインは一方の送信端子に、前
記第２の対を構成するＭＯＳトランジスタの共通ドレイ
ンは他方の送信端子に結合された出力回路と、前記電源
電圧と接地電位を動作電源とし、前記ＣＭＯＳ出力段の
前記第１の対と第２の対を相互に逆相でプッシュプル動
作させる出力制御回路と、を備えて成るものであること
を特徴とする伝送線駆動回路。 - 【請求項２】 前記第１及び第２の対を夫々備えたＣＭ
ＯＳ出力段を並列に２段以上含み、前記出力制御回路は
前記各段のプッシュプル動作のタイミングを相互にずら
す第１のタイミング制御手段を有するものであることを
特徴とする請求項１記載の伝送線駆動回路。 - 【請求項３】 前記出力制御回路は、前記ＭＯＳトラン
ジスタのターン・オン動作をターン・オフ動作に比べて
遅く開始させる第２のタイミング制御手段を有するもの
であることを特徴とする請求項１記載の伝送線駆動回
路。 - 【請求項４】 前記トランスは、インダクタンスが１ｍ
Ｈ以上、直列抵抗が５Ω以下、結合係数が０．９９９以
上、等価容量が５ｐＦ以下とされ、１２ＫＨｚから約１
６ＭＨｚの周波数帯域を持つものであることを特徴とす
る請求項１乃至３の何れか１項記載の伝送線駆動回路。 - 【請求項５】 前記トランスの１次側と２次側のコイル
の巻数比が１：１であることを特徴とする請求項１乃至
４の何れか１項記載の伝送線駆動回路。 - 【請求項６】 前記出力ドライバ回路の電源電圧は３．
３ボルトであることを特徴とする請求項１乃至５の何れ
か１項記載の伝送線駆動回路。 - 【請求項７】 伝送線を介して受信回路に１対１対応で
接続されるＡＴＭ−ＬＡＮ物理レイヤ用の出力ドライバ
回路であって、 Ｐチャンネル型ＭＯＳトランジスタとＮチャンネル型Ｍ
ＯＳトランジスタとを直列接続した第１及び第２の対を
夫々備えたＣＭＯＳ出力段を複数段含み、各ＣＭＯＳ出
力段の前記Ｐチャンネル型ＭＯＳトランジスタのソース
は電源電圧に、Ｎチャンネル型ＭＯＳトランジスタのソ
ースは接地電位に結合され、各段における前記第１の対
を構成するＭＯＳトランジスタの共通ドレインは一方の
送信端子に、各段における前記第２の対を構成するＭＯ
Ｓトランジスタの共通ドレインは他方の送信端子に結合
された出力回路と、 前記電源電圧と接地電位とを動作電源とし、前記各ＣＭ
ＯＳ出力段の前記第１の対と第２の対を相互に逆相でプ
ッシュプル動作させると共に、前記複数のＣＭＯＳ出力
段のプッシュプル動作のタイミングを相互にずらす出力
制御回路と、を備えて成るものであることを特徴とする
出力ドライバ回路。 - 【請求項８】 伝送線を介して受信回路に１対１対応で
接続されるＡＴＭ−ＬＡＮ物理レイヤ用の出力ドライバ
回路であって、 Ｐチャンネル型ＭＯＳトランジスタとＮチャンネル型Ｍ
ＯＳトランジスタとを直列接続した第１及び第２の対を
夫々備えた複数のＣＭＯＳ出力段を含み、各ＣＭＯＳ出
力段の前記Ｐチャンネル型ＭＯＳトランジスタのソース
は電源電圧に、Ｎチャンネル型ＭＯＳトランジスタのソ
ースは接地電位に結合され、各ＣＭＯＳ出力段における
前記第１の対を構成するＭＯＳトランジスタの共通ドレ
インは一方の送信端子に、各段における前記第２の対を
構成するＭＯＳトランジスタの共通ドレインは他方の送
信端子に結合された出力回路と、 前記電源電圧及び接地電位を動作電源とし、各ＣＭＯＳ
出力段の前記第１の対と第２の対を相互に逆相でプッシ
ュプル動作させると共に、所定のＣＭＯＳ出力段におけ
る前記ＭＯＳトランジスタのターン・オン動作をターン
・オフ動作に比べて遅く開始させる出力制御回路と、を
備えて成るものであることを特徴とする出力ドライバ回
路。 - 【請求項９】 前記第１及び第２の対から成るＣＭＯＳ
出力段を３段並列的に供え、 前記出力制御回路は、第１のＣＭＯＳ出力段に含まれる
ＭＯＳトランジスタのターン・オン動作に対して、第２
のＣＭＯＳ出力段に含まれるＭＯＳトランジスタのター
ン・オン動作を第１の時間だけ遅延させる第１の遅延手
段と、第２のＣＭＯＳ出力段に含まれるＭＯＳトランジ
スタのターン・オン動作に対して、第３のＣＭＯＳ出力
段に含まれるＭＯＳトランジスタのターン・オン動作を
第２の時間だけ遅延させる第２の遅延手段とを備えて成
るものであることを特徴とする請求項８記載の出力ドラ
イバ回路。 - 【請求項１０】 前記第１及び第２の対から成るＣＭＯ
Ｓ出力段を３段並列的に供え、第１のＣＭＯＳ出力段を
構成するＭＯＳトランジスタのサイズと、第２のＣＭＯ
Ｓ出力段を構成するＭＯＳトランジスタのサイズと、第
３のＣＭＯＳ出力段を構成するＭＯＳトランジスタのサ
イズとの比が、大凡、１：２．５：６．２５とされ、 前記出力制御回路は、前記第１のＣＭＯＳ出力段に含ま
れるＭＯＳトランジスタのターン・オン動作に対して、
前記第２のＣＭＯＳ出力段に含まれるＭＯＳトランジス
タのターン・オン動作を大凡３ｎｓだけ遅延させ、前記
第３のＣＭＯＳ出力段に含まれるＭＯＳトランジスタの
ターン・オン動作を大凡６ｎｓだけ遅延させる遅延手段
を備えて成るものであることを特徴とする請求項８記載
の出力ドライバ回路。 - 【請求項１１】 端末装置に装着され、伝送線に結合さ
れ、前記伝送線を介して前記端末装置に接続される他の
端末装置との間で、ＡＴＭ−ＬＡＮのインタフェース制
御を行う、ＩＣカード化されたＡＴＭ−ＬＡＮアダプタ
カードであって、 ＡＴＭ−ＬＡＮ物理レイヤ用の送信回路及び受信回路を
備えたＡＴＭ−ＬＡＮ物理レイヤ制御チップと、前記送
信回路の出力インピーダンスを調整するための抵抗と、
前記抵抗に直列接続された送信波形整形用のフィルタ
と、前記フィルタの出力を伝送線に与えるための送信用
の結合トランスと、伝送線からの受信信号を前記受信回
路に与える受信用の結合トランスと、ＡＴＭ−ＬＡＮの
ための送信及び受信のプロトコル処理を行う制御手段と
をカード基板に供え、 前記ＡＴＭ−ＬＡＮ物理レイヤ制御チップの前記送信回
路は、前記抵抗に結合された１対の送信端子を備えた出
力ドライバ回路を含み、 前記出力ドライバ回路は、Ｐチャンネル型ＭＯＳトラン
ジスタとＮチャンネル型ＭＯＳトランジスタとを直列接
続した第１及び第２の対から成るＣＭＯＳ出力段を含
み、前記Ｐチャンネル型ＭＯＳトランジスタのソースは
電源電圧に、Ｎチャンネル型ＭＯＳトランジスタのソー
スは接地電位に結合され、前記第１の対を構成するＭＯ
Ｓトランジスタの共通ドレインは一方の送信端子に、前
記第２の対を構成するＭＯＳトランジスタの共通ドレイ
ンは他方の送信端子に結合された出力回路と、前記電源
電圧と接地電位を動作電源とし、前記ＣＭＯＳ出力段の
前記第１の対と第２の対を相互に逆相でプッシュプル動
作させる出力制御回路と、を供えて成るものであること
を特徴とするＡＴＭ−ＬＡＮアダプタカード。 - 【請求項１２】 端末装置に装着され、伝送線に結合さ
れ、前記伝送線を介して前記端末装置に接続される他の
端末装置との間で、ＡＴＭ−ＬＡＮのインタフェース制
御を行う、ＩＣカード化されたＡＴＭ−ＬＡＮアダプタ
カードであって、 ＡＴＭ−ＬＡＮ物理レイヤ用の送信回路及び受信回路を
備えたＡＴＭ−ＬＡＮ物理レイヤ制御チップと、前記送
信回路の出力インピーダンスを調整するための抵抗と、
前記抵抗に直列接続された送信波形整形用のフィルタ
と、前記フィルタの出力を伝送線に与えるための送信用
の結合トランスと、伝送線からの受信信号を前記受信回
路に与える受信用の結合トランスとＡＴＭ−ＬＡＮのた
めの送信及び受信のプロトコル処理を行う制御手段とを
カード基板に供え、 前記ＡＴＭ−ＬＡＮ物理レイヤ制御チップの前記送信回
路は、前記抵抗に結合された１対の送信端子を備えた出
力ドライバ回路を含み、 前記出力ドライバ回路は、Ｐチャンネル型ＭＯＳトラン
ジスタとＮチャンネル型ＭＯＳトランジスタとを直列接
続した第１及び第２の対から成るＣＭＯＳ出力段を複数
段含み、前記各ＣＭＯＳ出力段におけるＰチャンネル型
ＭＯＳトランジスタのソースは電源電圧に、Ｎチャンネ
ル型ＭＯＳトランジスタのソースは接地電位に結合さ
れ、前記第１の対を構成するＭＯＳトランジスタの共通
ドレインは一方の送信端子に、前記第２の対を構成する
ＭＯＳトランジスタの共通ドレインは他方の送信端子に
結合された出力回路と、前記電源電圧と接地電位を動作
電源とし、前記各ＣＭＯＳ出力段の前記第１の対と第２
の対を相互に逆相でプッシュプル動作させると共に、夫
々のＣＭＯＳ出力段のプッシュプル動作のタイミングを
相互にずらし、且つ、所定のＣＭＯＳ出力段における前
記ＭＯＳトランジスタのターン・オン動作をターン・オ
フ動作に比べて遅く開始させる出力制御回路と、を供え
て成るものであることを特徴とするＡＴＭ−ＬＡＮアダ
プタカード。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7309823A JPH09130431A (ja) | 1995-11-02 | 1995-11-02 | 伝送線駆動回路、出力ドライバ回路及びａｔｍ−ｌａｎアダプタカード |
| TW085104078A TW349302B (en) | 1995-11-02 | 1996-04-08 | Transmission line driving circuit, output driver circuit and atm-lan adapter card |
| SG9611681A SG93809A1 (en) | 1995-11-02 | 1996-12-12 | Transmission line drive circuit, output driver circuit and atm-lan adapter card |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7309823A JPH09130431A (ja) | 1995-11-02 | 1995-11-02 | 伝送線駆動回路、出力ドライバ回路及びａｔｍ−ｌａｎアダプタカード |
| SG9611681A SG93809A1 (en) | 1995-11-02 | 1996-12-12 | Transmission line drive circuit, output driver circuit and atm-lan adapter card |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09130431A true JPH09130431A (ja) | 1997-05-16 |
Family
ID=28456140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7309823A Withdrawn JPH09130431A (ja) | 1995-11-02 | 1995-11-02 | 伝送線駆動回路、出力ドライバ回路及びａｔｍ−ｌａｎアダプタカード |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09130431A (ja) |
| SG (1) | SG93809A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003536300A (ja) * | 2000-06-06 | 2003-12-02 | ビテッセ セミコンダクター コーポレイション | スイッチマトリクスモジュールを備えたクロスポイントスイッチ |
| KR100789307B1 (ko) * | 2003-02-21 | 2007-12-28 | 오쯔까, 간지 | 신호전송장치 및 배선구조 |
| JP2008113093A (ja) * | 2006-10-27 | 2008-05-15 | Sharp Corp | インダクタ対の磁気結合を利用したシリアルデータ伝送装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0809381B1 (en) * | 1988-07-22 | 2004-11-24 | Hitachi, Ltd. | ATM switching system |
| ATE139396T1 (de) * | 1989-12-22 | 1996-06-15 | Siemens Ag | Schaltungsanordnung für kommunikationseinrichtungen mit asynchronem transfermodus |
| JPH07118717B2 (ja) * | 1993-01-05 | 1995-12-18 | 日本電気株式会社 | マルチプロトコル対応のパケット網構成方法 |
-
1995
- 1995-11-02 JP JP7309823A patent/JPH09130431A/ja not_active Withdrawn
-
1996
- 1996-12-12 SG SG9611681A patent/SG93809A1/en unknown
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003536300A (ja) * | 2000-06-06 | 2003-12-02 | ビテッセ セミコンダクター コーポレイション | スイッチマトリクスモジュールを備えたクロスポイントスイッチ |
| JP2011045136A (ja) * | 2000-06-06 | 2011-03-03 | Vitesse Semiconductor Corp | スイッチマトリクスモジュールを備えたクロスポイントスイッチ |
| KR100789307B1 (ko) * | 2003-02-21 | 2007-12-28 | 오쯔까, 간지 | 신호전송장치 및 배선구조 |
| US7446567B2 (en) | 2003-02-21 | 2008-11-04 | Kanji Otsuka | Signal transmission apparatus and interconnection structure |
| JP2008113093A (ja) * | 2006-10-27 | 2008-05-15 | Sharp Corp | インダクタ対の磁気結合を利用したシリアルデータ伝送装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| SG93809A1 (en) | 2003-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |