JPH09105763A - Comparator circuit - Google Patents
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- JPH09105763A JPH09105763A JP7263005A JP26300595A JPH09105763A JP H09105763 A JPH09105763 A JP H09105763A JP 7263005 A JP7263005 A JP 7263005A JP 26300595 A JP26300595 A JP 26300595A JP H09105763 A JPH09105763 A JP H09105763A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はコンパレータ回路に
関し、特に高速なコンパレータ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a comparator circuit, and more particularly to a high speed comparator circuit.
【０００２】[0002]
【従来の技術】コンパレータの第１の従来回路を図２に
示す。ＩＮ＋，ＩＮ−は入力端子、ＯＵＴは出力端子で
ある。次に動作を説明する。2. Description of the Related Art A first conventional circuit of a comparator is shown in FIG. IN + and IN- are input terminals, and OUT is an output terminal. Next, the operation will be described.
【０００３】トランジスタＱ１〜Ｑ４（以下“トランジ
スタ”省略）と電流源Ｉ１による差動増幅回路により入
力信号は２値化され、Ｑ５により反転増幅されて出力さ
れる。An input signal is binarized by a differential amplifier circuit composed of transistors Q1 to Q4 (hereinafter "transistor" is omitted) and a current source I1, and is inverted and amplified by Q5 and output.
【０００４】ところが、この第１の従来回路は、常時Ｑ
４またはＱ５が飽和動作（ベースコレクタ間が順バイア
スされる状態）をする為、動作速度が遅くなるという問
題点がある。そこで、Ｑ４の飽和動作を防止するためＱ
４のコレクタ端子にクランプ回路を付加した第２の従来
回路を特開昭６１−１６６１２号公報は、開示してお
り、これを図３（ａ），（ｂ），（ｃ），（ｄ）に示
す。However, the first conventional circuit always has Q
Since 4 or Q5 performs a saturated operation (a state in which the base and collector are forward biased), there is a problem that the operation speed becomes slow. Therefore, in order to prevent the saturation operation of Q4, Q
Japanese Unexamined Patent Publication No. 61-16612 discloses a second conventional circuit in which a clamp circuit is added to the collector terminal of No. 4, which is shown in FIGS. 3 (a), (b), (c) and (d). Shown in.
【０００５】[0005]
【発明が解決しようとする課題】第１の問題点は、この
第２の従来回路では、第１の従来回路のＱ５に相当する
反転増幅回路３であるが、この部分の回路に使用される
トランジスタの飽和防止方法について開示しておらず、
このままでは反転増幅回路での動作速度の低下を防止す
ることができないということである。The first problem is that in the second conventional circuit, the inverting amplifier circuit 3 corresponding to Q5 of the first conventional circuit is used, but this circuit is used. It does not disclose how to prevent transistor saturation,
This means that it is impossible to prevent the operating speed of the inverting amplifier circuit from being lowered.
【０００６】第２の問題点は第２の従来回路ではコンパ
レータ回路内部の２値化出力端（Ｑ９のコレクタ端子）
をクランプする方法として、図３（ｂ）、図３（ｃ）、
図３（ｄ）をあげているが、図３（ｂ）、図３（ｄ）で
は、Ｑ９を飽和させずかつ後段の反転増幅回路の２値入
力を満足させるために必要不可欠なクランプ電圧Ｖｒと
−Ｖｒの発生方法を示しておらず、具体的に回路を構成
することは不可能であるということである。The second problem is that in the second conventional circuit, the binarized output terminal (collector terminal of Q9) inside the comparator circuit.
3 (b), 3 (c),
Although FIG. 3 (d) is shown, in FIG. 3 (b) and FIG. 3 (d), the clamp voltage Vr which is indispensable in order not to saturate Q9 and to satisfy the binary input of the inverting amplifier circuit in the subsequent stage. And -Vr generation method is not shown, and it is impossible to specifically construct a circuit.
【０００７】第３の問題点は図３（ｃ）ではＣＭＯＳト
ランジスタによるクランプ回路を付加しているが、後段
の反転増幅回路を従来回路１のようなトランジスタ１個
の構成とするためには、クランプすべき電圧とＭＯＳト
ランジスタの特性との間に非常に正確な厳しい関係が必
要となり、製造ばらつき及び温度変化等を考えると、Ｑ
９を飽和させずかつ後段の反転増幅回路の２値入力を満
足させる事は不可能であるということである。また図３
（ｃ）の回路は、全体としてＢｉＣＭＯＳ回路であり、
ほとんどのコンパレータ回路に用いられるバイポーラト
ランジスタ回路では構成不可能であるという問題点も含
んでいる。A third problem is that a clamp circuit using CMOS transistors is added in FIG. 3 (c), but in order to make the inverting amplifier circuit in the subsequent stage one transistor like the conventional circuit 1, A very precise and strict relationship is required between the voltage to be clamped and the characteristics of the MOS transistor. Considering manufacturing variations and temperature changes, Q
This means that it is impossible to saturate 9 and satisfy the binary input of the inverting amplifier circuit in the subsequent stage. FIG.
The circuit of (c) is a BiCMOS circuit as a whole,
It also has a problem that it cannot be constructed with bipolar transistor circuits used in most comparator circuits.
【０００８】図３（ｃ）の回路について詳しく説明す
る。抵抗８、ＮＭＯＳトランジスタ７、ＮＭＯＳトラン
ジスタ６は定電流源を構成している。このクランプ回路
のクランプ電圧ＶCLP(クランプ点と電源電圧ＶCCの電位
差）は、定電流源の電流値Ｉooを使用して、Ｉoo＝Ｋ
（Ｖgs−Ｖt ）2 の関係が成り立つＶgsを使用してＶCL
P＝Ｖgsとあらわすことができる。（Ｋ：ＰＭＯＳトラ
ンジスタ５の導電係数 Ｖt ：ＰＭＯＳトランジスタ５
のスレッショルド電圧 Ｖgs：ＰＭＯＳトランジスタ５
のゲートソース間電圧）同一種類・規格のＭＯＳトラン
ジスタの場合でもこのＶt は製造上０．３Ｖ程度ばらつ
き、Ｋも同様に２倍程度ばらつく。またＩooは抵抗８の
製造ばらつき及び温度特性により２倍程度ばらつく。つ
まりＶCLP はＶt が原因で０．３Ｖばらつき、さらにＩ
ooとＫが原因で（ＶCLP −Ｖt ）が２倍程度ばらつく。
（ＶCLP −Ｖt ）＝０．５Ｖの場合はＶCLP は０．５
Ｖばらつくことになる。The circuit of FIG. 3C will be described in detail. The resistor 8, the NMOS transistor 7, and the NMOS transistor 6 form a constant current source. The clamp voltage VCLP (potential difference between the clamp point and the power supply voltage V CC ) of this clamp circuit is Ioo = K using the current value Ioo of the constant current source.
Use Vgs that satisfies the relationship of (Vgs-Vt) 2 to obtain VCL
It can be expressed as P = Vgs. (K: conductivity coefficient of PMOS transistor 5 Vt: PMOS transistor 5
Threshold voltage Vgs: PMOS transistor 5
In the case of MOS transistors of the same type and standard, Vt varies about 0.3V due to manufacturing, and K also varies about twice. Further, Ioo varies about twice due to manufacturing variations of the resistor 8 and temperature characteristics. In other words, VCLP varies by 0.3V due to Vt, and I
Due to oo and K, (VCLP-Vt) varies about twice.
When (VCLP-Vt) = 0.5V, VCLP is 0.5
V will vary.
【０００９】これに対し、図３（ａ）の反転増幅回路３
の最も一般的な例としてバイポーラトランジスタ１個の
インバータ回路を使用した図２の回路ではＢ点（トラン
ジスタＱ４のコレクタ電圧）の下限を０．２Ｖ〜０．４
Ｖの範囲内にクランプする必要があり図３（ｃ）の回路
では精度的に不可能である（図２は接地点を基準に、図
３ではＶccを基準にクランプしておりクランプする極性
は逆であるが考え方は同じ）。またＭＯＳトランジスタ
のＶt は通常０．５Ｖ程度はあり０．４Ｖ以下のクラン
プは不可能である。On the other hand, the inverting amplifier circuit 3 shown in FIG.
In the circuit of FIG. 2 which uses an inverter circuit having one bipolar transistor, the lower limit of the point B (collector voltage of the transistor Q4) is 0.2V to 0.4V.
It is necessary to clamp within the range of V and it is impossible with the circuit of FIG. 3 (c) in terms of accuracy (FIG. 2 is based on the ground point, and in FIG. 3 is based on Vcc. The opposite is the same idea). Further, Vt of the MOS transistor is usually about 0.5V, and clamping below 0.4V is impossible.
【００１０】[0010]
【発明の目的】本発明の目的は、少ない素子数で高速な
コンパレータ回路を構成することである。An object of the present invention is to construct a high speed comparator circuit with a small number of elements.
【００１１】[0011]
【課題を解決するための手段】本発明のコンパレータ回
路は、バイポーラトランジスタ回路で構成されたコンパ
レータ回路の２値化出力端にクランプ回路を付加したこ
とを特徴としている。The comparator circuit of the present invention is characterized in that a clamp circuit is added to the binarized output terminal of the comparator circuit composed of a bipolar transistor circuit.
【００１２】また本発明のコンパレータ回路はバイポー
ラトランジスタ回路で構成され、カレントミラー回路を
能動負荷に持つ差動増幅回路を入力段とするコンパレー
タ回路であり、差動増幅回路を構成する第１のトランジ
スタのコレクタから前記カレントミラー回路の入力端子
へ順方向に接続された第１のダイオードを挿入し、前記
第１のダイオードにより生じた、前記カレントミラー回
路の接地点よりダイオード２個の順方向電圧分だけ高い
電位点をもとにして、前記カレントミラー回路の出力端
子を前記カレントミラー出力トランジスタが飽和しない
程度の電位にクランプするように、前記第１のトランジ
スタのコレクタから前記カレントミラー回路の出力端子
へ順方向接続された第２のダイオードと前記第２のダイ
オードに直列接続された抵抗を、備えたことを特徴とし
ている。Further, the comparator circuit of the present invention is a bipolar transistor circuit, and is a comparator circuit having a differential amplifier circuit having a current mirror circuit as an active load as an input stage, and a first transistor which constitutes the differential amplifier circuit. A first diode connected in the forward direction from the collector of the current mirror circuit to the input terminal of the current mirror circuit, and a forward voltage component of two diodes from the ground point of the current mirror circuit generated by the first diode is inserted. The output terminal of the current mirror circuit from the collector of the first transistor so that the output terminal of the current mirror circuit is clamped to a potential at which the current mirror output transistor does not saturate based on a potential point that is as high as A second diode forward connected to and a series connection to the second diode The resistor is characterized by comprising.
【００１３】また本発明のコンパレータ回路はバイポー
ラトランジスタ回路で構成され、カレントミラー回路を
能動負荷に持つ差動増幅回路を入力段とし、前記差動増
幅回路の出力端子にそのベースが接続された第２のトラ
ンジスタのコレクタを出力端子とするコンパレータ回路
であり、差動増幅回路を構成する第３のトランジスタか
らカレントミラー回路の出力端子へ順方向接続された第
３のダイオードを挿入し、前記第２のダイオードにより
生じた、前記カレントミラー回路の出力端子の電位より
ダイオード１個の順方向電圧分だけ高い電位点に対し、
前記第２のトランジスタのコレクタ電位をダイオード１
個の順方向電圧分だけ低い電位にクランプするように前
記第３のトランジスタのコレクタから前記第２のトラン
ジスタのコレクタへ順方向に接続した第４のダイオード
を備えたことを特徴としている。The comparator circuit of the present invention is composed of a bipolar transistor circuit, has a differential amplifier circuit having a current mirror circuit as an active load as an input stage, and has its base connected to the output terminal of the differential amplifier circuit. A second diode is a comparator circuit having the collector of the second transistor as an output terminal, and a third diode, which is connected in the forward direction, is inserted from the third transistor forming the differential amplifier circuit to the output terminal of the current mirror circuit. To the potential point generated by the diode of 1 above the potential of the output terminal of the current mirror circuit by the forward voltage of one diode,
The collector potential of the second transistor is set to the diode 1
It is characterized in that a fourth diode connected in the forward direction from the collector of the third transistor to the collector of the second transistor is provided so as to be clamped at a potential lower by the number of forward voltages.
【００１４】コンパレータ回路内部の２値化出力端及び
コンパレータ回路の出力端子にクランプ回路を付加し、
トランジスタの飽和動作を防止することにより、コンパ
レータ回路の応答速度を速くすることができる。A clamp circuit is added to the binary output terminal inside the comparator circuit and the output terminal of the comparator circuit,
By preventing the saturation operation of the transistor, the response speed of the comparator circuit can be increased.
【００１５】[0015]
【発明の実施の形態】本発明の実施形態について図面を
参照しながら説明する。Embodiments of the present invention will be described with reference to the drawings.
【００１６】本発明の回路図は図１である。The circuit diagram of the present invention is shown in FIG.
【００１７】電流源Ｉ１によってバイアスされエミッタ
が共通接続されて差動対を構成するｐｎｐトランジスタ
Ｑ１，Ｑ２と、カレントミラー回路を構成し差動対の能
動負荷となるｎｐｎトランジスタＱ３，Ｑ４と、トラン
ジスタＱ４のコレクタにベースが接続されコレクタに電
流源Ｉ２が接続されエミッタが接地されたｎｐｎトラン
ジスタＱ５により構成され、トランジスタＱ１のベース
端子を反転入力端子ＩＮ−、トランジスタＱ２のベース
端子を非反転入力端子ＩＮ＋、トランジスタＱ５のコレ
クタ端子を出力端子ＯＵＴとする通常のコンパレータ回
路に対し、本発明の回路は、トランジスタＱ１のコレク
タからＱ３のコレクタにかけて順方向となるようにダイ
オードＤ１を挿入し、トランジスタＱ２のコレクタから
Ｑ４のコレクタにかけて順方向となるようにダイオード
Ｄ３を挿入し、ダイオードＤ１のアノードにダイオード
Ｄ２のアノード、ダイオードＤ２のカソードに抵抗Ｒ
１、トランジスタＱ４のコレクタに抵抗Ｒ１の他端を接
続し、ダイオードＤ３のアノードにダイオードＤ４のア
ノード、トランジスタＱ５のコレクタにダイオードＤ４
のカソードを接続したものである。Pnp transistors Q1 and Q2 which are biased by the current source I1 and have their emitters connected in common to form a differential pair, npn transistors Q3 and Q4 which form a current mirror circuit and become an active load of the differential pair, and transistors. The npn transistor Q5 has a base connected to the collector of Q4, a current source I2 connected to the collector, and an emitter grounded. The base terminal of the transistor Q1 is an inverting input terminal IN− and the base terminal of the transistor Q2 is a non-inverting input terminal. In contrast to a normal comparator circuit that uses IN + and the collector terminal of the transistor Q5 as the output terminal OUT, the circuit of the present invention inserts the diode D1 in the forward direction from the collector of the transistor Q1 to the collector of Q3, and From collector to collector of Q4 Only by inserting the a diode D3 so that the forward direction, the anode of the diode D2 to the anode of the diode D1, the cathode resistance R of the diode D2
1, the other end of the resistor R1 is connected to the collector of the transistor Q4, the anode of the diode D3 is the anode of the diode D4, and the collector of the transistor Q5 is the diode D4.
The cathode of is connected.
【００１８】次に動作について説明する。Next, the operation will be described.
【００１９】まず、Ｖ（ＩＮ−）＜Ｖ（ＩＮ＋）の場
合、Ｑ１，Ｑ３，Ｑ４がＯＮ，Ｑ２がＯＦＦとなり、Ｖ
（Ｃ）が上昇、Ｖ（Ｂ）が低下しＶ（Ｃ）＞Ｖ（Ｂ）と
なるとＤ２がＯＮしＱ３のコレクタ電流を抑制すると共
に、Ｒ１に電流が流れＢ点をクランプする。Ｒ１の値を
適当にとれば、Ｑ４を飽和させずにＱ５をＯＦＦできる
ようにＢ点の電位をクランプすることができる。この
時、Ｑ５はＯＦＦであるからコンパレータ出力はハイレ
ベルとなる。First, when V (IN-) <V (IN +), Q1, Q3, Q4 are ON, Q2 is OFF, and V
When (C) rises and V (B) falls and V (C)> V (B), D2 is turned on to suppress the collector current of Q3, and the current flows to R1 to clamp the point B. By appropriately setting the value of R1, the potential at the point B can be clamped so that Q5 can be turned off without saturating Q4. At this time, since Q5 is OFF, the comparator output becomes high level.
【００２０】次に、Ｖ（ＩＮ−）＞Ｖ（ＩＮ＋）の場
合、Ｑ１，Ｑ３，Ｑ４はＯＦＦ，Ｑ２，Ｄ３，Ｑ５がＯ
Ｎとなり、Ｖ（Ｂ）が上昇、Ｖ（Ｓ）が低下しＶ（Ｂ）
＝Ｖ（Ｓ）となるとＤ４がＯＮしＱ４のコレクタ電流を
抑制すると共に、Ｓ点の電位をほぼＧＮＤ＋０．７Ｖに
クランプする。これによりＱ５を飽和させず、かつロー
レベルと見なせる電圧をコンパレータ回路が出力するこ
とができる。Next, when V (IN-)> V (IN +), Q1, Q3, Q4 are OFF, Q2, D3, Q5 are O.
N, V (B) rises, V (S) falls, V (B)
= V (S), D4 is turned on to suppress the collector current of Q4, and the potential at point S is clamped to approximately GND + 0.7V. As a result, the comparator circuit can output a voltage that does not saturate Q5 and can be regarded as a low level.
【００２１】[0021]
【発明の効果】本発明の効果は、コンパレータ回路の応
答速度を速くすることができるということである。The effect of the present invention is that the response speed of the comparator circuit can be increased.
【００２２】その理由は、コンパレータ回路内部の２値
化出力端及びコンパレータ回路の出力端子にクランプ回
路を付加し、トランジスタの飽和動作を防止したからで
ある。本回路の能動素子は全てバイポーラトランジスタ
で構成することができるため、バイポーラ・モノリシッ
ク集積回路として実現でき、回路の小型化及び原価低減
にも寄与する。The reason is that a saturation circuit of the transistor is prevented by adding a clamp circuit to the binarized output terminal inside the comparator circuit and the output terminal of the comparator circuit. Since all the active elements of this circuit can be composed of bipolar transistors, it can be realized as a bipolar monolithic integrated circuit, which contributes to downsizing of the circuit and cost reduction.
【図１】本発明の実施形態を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図２】第１の従来技術を示す回路図である。FIG. 2 is a circuit diagram showing a first conventional technique.
【図３】第２の従来技術を示す回路図である。FIG. 3 is a circuit diagram showing a second conventional technique.
Ｑ１〜Ｑ１０ トランジスタ Ｉ１，Ｉ２，Ｉ３ 電流源 Ｄ１〜Ｄ６ ダイオード Ｒ１ 抵抗 １ コンパレータ ２ クランプ回路 ３ 反転増幅回路 ４ ＦＥＴ ５ ＦＥＴ ６ ＦＥＴ ７ ＦＥＴ ８ 抵抗 Q1 to Q10 transistors I1, I2, I3 current sources D1 to D6 diodes R1 resistance 1 comparator 2 clamp circuit 3 inverting amplification circuit 4 FET 5 FET 6 FET 7 FET 8 resistance
Claims (4)
れ、カレントミラー回路を能動負荷に持つ差動増幅回路
を入力段とするコンパレータ回路において、 差動増幅回路を構成する第１のトランジスタのコレクタ
から前記カレントミラー回路の入力端子へ順方向に挿入
接続された第１のダイオードと、 前記第１のダイオードにより生じた、前記カレントミラ
ー回路の接地点よりダイオード２個の順方向電圧分だけ
高い電位点をもとにして、前記カレントミラー回路の出
力端子を前記カレントミラー出力トランジスタが飽和し
ない程度の電位にクランプするように、前記第１のトラ
ンジスタのコレクタから前記カレントミラー回路の出力
端子へ順方向接続された第２のダイオードと前記第２の
ダイオードに直列接続された抵抗を、備えたことを特徴
とするコンパレータ回路。1. A comparator circuit comprising a bipolar transistor circuit and having a differential amplifier circuit having an active load of a current mirror circuit as an input stage, wherein the current mirror is provided from a collector of a first transistor constituting the differential amplifier circuit. A first diode that is forwardly inserted and connected to the input terminal of the circuit, and a potential point generated by the first diode that is higher than the ground point of the current mirror circuit by the forward voltage of two diodes And is connected in a forward direction from the collector of the first transistor to the output terminal of the current mirror circuit so that the output terminal of the current mirror circuit is clamped to a potential at which the current mirror output transistor is not saturated. And a resistor connected in series with the second diode and the second diode. Comparator circuit to be.
れ、カレントミラー回路を能動負荷に持つ差動増幅回路
を入力段とし、前記差動増幅回路の出力端子にそのベー
スが接続された第２のトランジスタのコレクタを出力端
子とするコンパレータ回路において、差動増幅回路を構
成する第３のトランジスタからカレントミラー回路の出
力端子へ順方向に挿入接続された第３のダイオードと、 前記第３のダイオードにより生じた、前記カレントミラ
ー回路の出力端子の電位よりダイオード１個の順方向電
圧分だけ高い電位点に対し、前記第２のトランジスタの
コレクタ電位をダイオード１個の順方向電圧分だけ低い
電位にクランプするように前記第３のトランジスタのコ
レクタから前記第２のトランジスタのコレクタのコレク
タへ順方向に接続した第４のダイオードを、備えたこと
を特徴とするコンパレータ回路。2. A collector of a second transistor, which is composed of a bipolar transistor circuit and has a differential amplifier circuit having a current mirror circuit as an active load as an input stage and whose base is connected to an output terminal of the differential amplifier circuit. In a comparator circuit having an output terminal of, a third diode inserted in a forward direction from a third transistor forming a differential amplifier circuit to an output terminal of the current mirror circuit, and generated by the third diode, The collector potential of the second transistor is clamped to a potential lower than the potential of the output terminal of the current mirror circuit by a forward voltage of one diode to a potential lower than that of the output terminal of the second mirror by a forward voltage of one diode. Forward connection from the collector of the third transistor to the collector of the second transistor Comparator circuit, characterized in that the fourth diode, with the.
れ、カレントミラー回路を能動負荷に持つ差動増幅回路
を入力段とし、前記差動増幅回路の出力端子にそのベー
スが接続された第２のトランジスタのコレクタを出力端
子とするコンパレータ回路において、 差動増幅回路を構成する第１のトランジスタのコレクタ
から前記カレントミラー回路の入力端子へ順方向に挿入
接続された第１のダイオードと、 前記第１のダイオードにより生じた、前記カレントミラ
ー回路の接地点よりダイオード２個の順方向電圧分だけ
高い電位点をもとにして、前記カレントミラー回路の出
力端子を前記カレントミラー出力トランジスタが飽和し
ない程度の電位にクランプするように、前記第１のトラ
ンジスタのコレクタから前記カレントミラー回路の出力
端子へ順方向接続された第２のダイオードと前記第２の
ダイオードに直列接続された抵抗と、 差動増幅回路を構成する第３のトランジスタからカレン
トミラー回路の出力端子へ順方向に挿入接続された第３
のダイオードと、 前記第３のダイオードにより生じた、前記カレントミラ
ー回路の出力端子の電位よりダイオード１個の順方向電
圧分だけ高い電位点に対し、前記第２のトランジスタの
コレクタ電位をダイオード１個の順方向電圧分だけ低い
電位にクランプするように、前記第３のトランジスタの
コレクタから前記第２のトランジスタのコレクタへ順方
向に接続した第４のダイオードを、備えたことを特徴と
するコンパレータ回路。3. A collector of a second transistor which is composed of a bipolar transistor circuit and has a differential amplifier circuit having a current mirror circuit as an active load as an input stage and whose base is connected to an output terminal of the differential amplifier circuit. In a comparator circuit having an output terminal of, a first diode connected in a forward direction from a collector of a first transistor forming a differential amplifier circuit to an input terminal of the current mirror circuit, and the first diode. Based on the generated potential point higher than the ground point of the current mirror circuit by the forward voltage of two diodes, the output terminal of the current mirror circuit is clamped to a potential at which the current mirror output transistor is not saturated. So that from the collector of the first transistor to the output terminal of the current mirror circuit A second diode connected in the forward direction, a resistor connected in series to the second diode, and a third transistor inserted in the forward direction from the third transistor forming the differential amplifier circuit to the output terminal of the current mirror circuit. Three
The diode and the third diode, the collector potential of the second transistor is set to one diode higher than the potential point of the output terminal of the current mirror circuit which is higher than the potential of the output terminal of the current mirror circuit by the forward voltage. Comparator circuit comprising a fourth diode connected in the forward direction from the collector of the third transistor to the collector of the second transistor so as to be clamped to a potential lower by the forward voltage of .
動増幅回路を入力段とし、前記差動増幅回路の出力端子
にそのベースが接続された第２のトランジスタのコレク
タを出力端子とするコンパレータ機能を持つバイポーラ
半導体集積回路において、 差動増幅回路を構成する第１のトランジスタのコレクタ
から前記カレントミラー回路の入力端子へ順方向に挿入
接続された第１のダイオードと、 前記第１のダイオードにより生じた、前記カレントミラ
ー回路の接地点よりダイオード２個の順方向電圧分だけ
高い電位点をもとにして、前記カレントミラー回路の出
力端子を前記カレントミラー出力トランジスタが飽和し
ない程度の電位にクランプするように、前記第１のトラ
ンジスタのコレクタから前記カレントミラー回路の出力
端子へ順方向接続された第２のダイオードと前記第２の
ダイオードに直列接続された抵抗と、 差動増幅回路を構成する第３のトランジスタからカレン
トミラー回路の出力端子へ順方向に挿入接続された第３
のダイオードと、 前記第３のダイオードにより生じた、前記カレントミラ
ー回路の出力端子の電位よりダイオード１個の順方向電
圧分だけ高い電位点に対し、前記第２のトランジスタの
コレクタ電位をダイオード１個の順方向電圧分だけ低い
電位にクランプするように、前記第３のトランジスタの
コレクタから前記第２のトランジスタのコレクタへ順方
向に接続した第４のダイオードを、１チップに搭載した
ことを特徴とするバイポーラ半導体集積回路。4. A comparator function having a differential amplifier circuit having a current mirror circuit as an active load as an input stage, and having a collector of a second transistor whose base is connected to an output terminal of the differential amplifier circuit as an output terminal. In a bipolar semiconductor integrated circuit having: a first diode connected in a forward direction from a collector of a first transistor forming a differential amplifier circuit to an input terminal of the current mirror circuit; Also, the output terminal of the current mirror circuit is clamped to a potential at which the current mirror output transistor is not saturated, based on the potential point which is higher than the ground point of the current mirror circuit by the forward voltage of two diodes. Forward from the collector of the first transistor to the output terminal of the current mirror circuit A resistor connected in series to the second diode and the second diode connection, a third that is inserted and connected from the third transistors constituting the differential amplifier circuit to the output terminal of the current mirror circuit in the forward direction
The diode and the third diode, the collector potential of the second transistor is set to one diode higher than the potential point of the output terminal of the current mirror circuit which is higher than the potential of the output terminal of the current mirror circuit by the forward voltage. And a fourth diode connected in the forward direction from the collector of the third transistor to the collector of the second transistor so as to be clamped to a potential lower than the forward voltage by a single diode. Bipolar semiconductor integrated circuit.
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| Application Number | Priority Date | Filing Date | Title |
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| JP7263005A JPH09105763A (en) | 1995-10-11 | 1995-10-11 | Comparator circuit |
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| JP7263005A JPH09105763A (en) | 1995-10-11 | 1995-10-11 | Comparator circuit |
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