JPH08288825A - Output circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置等の電子回
路の出力段に設けられ、内部回路で生成された信号に基
づき出力端子を電圧駆動し、ノイズを低減した出力信号
を生成する出力回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output which is provided at an output stage of an electronic circuit such as a semiconductor device and which drives an output terminal by voltage based on a signal generated by an internal circuit to generate an output signal with reduced noise. It is about circuits.
【０００２】[0002]
【従来の技術】従来、ノイズ低減型の出力回路は、出力
端子の駆動する複数のトランジスタを備えている。電源
と出力端子間を接続するトランジスタとして、内部回路
から与えられた入力信号に基づきオン、オフするトラン
ジスタと、制御信号によってオン、オフするトランジス
タとが設けられている。同様に、接地と出力端子間を接
続するトランジスタとして、内部回路から与えられた入
力信号に基づきオン、オフするトランジスタと、制御信
号によってオン、オフするトランジスタとが設けられて
いる。電源電位と接地電位のほぼ中間に設定された閾値
で出力端子の電位を判定し、帰還されたその判定結果に
基づいて生成されたものが制御信号として用いられてい
る。制御信号によってトランジスタの一部をオフ状態と
することで、出力インピーダンスを高くし、出力端子か
ら出力される出力信号のアンダーシュートやオーバーシ
ュートを抑制している。2. Description of the Related Art Conventionally, a noise reduction type output circuit has a plurality of transistors whose output terminals are driven. As a transistor for connecting a power supply and an output terminal, a transistor that is turned on / off based on an input signal given from an internal circuit and a transistor that is turned on / off according to a control signal are provided. Similarly, as a transistor that connects the ground and the output terminal, a transistor that is turned on / off based on an input signal given from an internal circuit and a transistor that is turned on / off according to a control signal are provided. A control signal is generated by judging the potential of the output terminal with a threshold value set approximately in the middle of the power supply potential and the ground potential and being fed back based on the judgment result. By turning off a part of the transistor by the control signal, the output impedance is increased and undershoot or overshoot of the output signal output from the output terminal is suppressed.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、従来の
出力回路では、次のような課題があった。図２は、従来
の出力回路の構成例を示す回路図である。この出力回路
は、２個のインバータ１１，１２と２入力ＮＡＮＤゲー
ト１３と２入力ＮＯＲゲート１４とを、備えている。図
示しない内部回路からの入力信号Ｓinを入力する入力端
子ＩＮは、各インバータ１１，１２の入力側に接続され
ると共に、各ＮＡＮＤゲート１３及びＮＯＲゲート１４
の一方の入力端子に接続されている。インバータ１１の
出力側はＰＭＯＳ１５のゲートに接続され、ＮＡＮＤゲ
ート１３の出力側がＰＭＯＳ１６のゲートに接続されて
いる。各ＰＭＯＳ１５，１６のドレインは、出力端子Ｏ
ＵＴに共通に接続され、ソースが電源電位ＶDDに共通に
接続されている。即ち、ＰＭＯＳ１５，１６が並列にな
っている。However, the conventional output circuit has the following problems. FIG. 2 is a circuit diagram showing a configuration example of a conventional output circuit. This output circuit includes two inverters 11 and 12, a 2-input NAND gate 13 and a 2-input NOR gate 14. An input terminal IN for inputting an input signal S in from an internal circuit (not shown) is connected to the input side of each of the inverters 11 and 12, and each NAND gate 13 and NOR gate 14 are connected.
Connected to one of the input terminals. The output side of the inverter 11 is connected to the gate of the PMOS 15, and the output side of the NAND gate 13 is connected to the gate of the PMOS 16. The drains of the PMOSs 15 and 16 have an output terminal O
Commonly connected to the UTs, and sources commonly connected to the power supply potential V DD . That is, the PMOSs 15 and 16 are in parallel.
【０００４】一方、インバータ１２の出力側はＮＭＯＳ
１７のゲートに接続され、ＮＯＲゲート１４の出力側が
ＮＭＯＳ１８のゲートに接続されている。ＮＭＯＳ１７
とＮＭＯＳ１８は並列であり、それらＮＭＯＳ１７，１
８のドレインが出力端子ＯＵＴに接続されると共に、ソ
ースが接地電位ＶSSに接続されている。出力端子ＯＵＴ
には、インバータ１９の入力側にも接続されている。イ
ンバータ１９の出力側が、ＮＡＮＤゲート１３及びＮＯ
Ｒゲート１４の他方の入力端子にそれぞれ接続されてい
る。ＮＡＮＤゲート１３及びＮＯＲゲート１４とインバ
ータ１９が、ＰＭＯＳ１６及びＮＭＯＳ１８のオン、オ
フ動作を制御する役割を果たす。図３は、図２の動作を
説明する波形図であり、この図を参照しつつ、従来の課
題を説明する。ここでは、入力信号Ｓ１のレベルが
“０”，“１”，“０”と変化する場合を、図３中の
Ｖ，Ｗ，Ｘ，Ｙ，Ｚの５つの状態で説明する。On the other hand, the output side of the inverter 12 is an NMOS
The output side of the NOR gate 14 is connected to the gate of the NMOS 18. NMOS 17
And NMOS 18 are in parallel, and these NMOS 17, 1
The drain of 8 is connected to the output terminal OUT, and the source is connected to the ground potential V SS . Output terminal OUT
Is also connected to the input side of the inverter 19. The output side of the inverter 19 is connected to the NAND gate 13 and NO.
Each of them is connected to the other input terminal of the R gate 14. The NAND gate 13 and the NOR gate 14 and the inverter 19 play a role of controlling ON / OFF operations of the PMOS 16 and the NMOS 18. FIG. 3 is a waveform diagram for explaining the operation of FIG. 2, and a conventional problem will be described with reference to this diagram. Here, the case where the level of the input signal S1 changes to "0", "1", "0" will be described in the five states of V, W, X, Y, and Z in FIG.
【０００５】（１）Ｖの状態 出力端子ＯＵＴのレベルが電位ＶSSであり、インバータ
１９はその電位ＶSSを閾値で判定して帰還信号Ｒのレベ
ルを“０”にして出力する。入力信号Ｓinが“０”であ
るのでＮＡＮＤゲート１３は“１”を出力する。よっ
て、ＰＭＯＳ１６はオフ状態となっている。一方、ＮＯ
Ｒゲート１４は“０”を出力し、ＮＭＯＳ１８は、オフ
状態となっている。このとき、各インバータ１１，１２
は入力信号Ｓinのレベルを反転してＰＭＯＳ１５，ＮＭ
ＯＳ１７のゲートにそれぞれ与えているので、ＰＭＯＳ
１５がオフ、ＮＭＯＳ１７がオン状態になっている。 （２）Ｗの状態 入力信号Ｓinが“０”から“１”に変化する。入力信号
Ｓinのレベル変化に伴い、ＮＡＮＤゲート１３の出力す
るレベルは“０”に変化し、ＰＭＯＳ１６はオン状態に
なる。また、ＰＭＯＳ１５がオン状態に、ＮＭＯＳ１７
がオフ状態にそれぞれ変化する。これらの変化に対応し
て、出力端子ＯＵＴの電位が、オン状態の２つのＰＭＯ
Ｓ１５，１６により、電源電位ＶDD側に向かって変化を
始める。 （３）Ｘの状態 出力端子の電位がＶDDに向かって変化しているとき、そ
れがインバータ１９の閾値電位Ｖthを越えると、インバ
ータ１９は“０”を出力する。その結果、ＮＡＮＤゲー
ト１３の出力信号は“１”になる。ＰＭＯＳ１６は再び
オフ状態になり、出力端子ＯＵＴを駆動するトランジス
タは、ＰＭＯＳ１５のみになる。(1) State of V The level of the output terminal OUT is the potential V SS , and the inverter 19 judges the potential V SS by the threshold value and sets the level of the feedback signal R to “0” and outputs it. Since the input signal S in is “0”, the NAND gate 13 outputs “1”. Therefore, the PMOS 16 is off. On the other hand, NO
The R gate 14 outputs "0", and the NMOS 18 is in the off state. At this time, the inverters 11 and 12
Inverts the level of the input signal S in ,
Since it is given to the gate of OS17 respectively, the PMOS
15 is off and NMOS 17 is on. (2) W state The input signal S in changes from “0” to “1”. As the level of the input signal S in changes, the level output from the NAND gate 13 changes to “0” and the PMOS 16 turns on. Further, the PMOS 15 is turned on and the NMOS 17 is turned on.
Changes to the off state. Corresponding to these changes, the potential of the output terminal OUT changes to two PMOs in the ON state.
By S15 and S16, the change starts toward the power supply potential V DD side. (3) State of X When the potential of the output terminal changes toward V DD and it exceeds the threshold potential V th of the inverter 19, the inverter 19 outputs “0”. As a result, the output signal of the NAND gate 13 becomes "1". The PMOS 16 is turned off again and only the PMOS 15 drives the output terminal OUT.
【０００６】（４）Ｙの状態 Ｘの状態から入力信号Ｓinが“１”から“０”に変化す
ると、ＮＯＲゲート１４の出力信号が“１”になる。よ
って、ＮＭＯＳ１８がオン状態になる。また、ＰＭＯＳ
１５がオフしてＮＭＯＳ１７がオン状態になり、出力端
子ＯＵＴの電位はオン状態のＮＭＯＳ１７，１８のため
に、電位ＶDD側からＶSS側へ向かって変化を開始する。 （５）Ｚの状態 出力端子の電位がＶSS側へ向かって変化をしているとき
に、それがインバータの閾値Ｖthを下回ると、インバー
タ１９は“１”を出力する。よって、ＮＯＲゲート１４
の出力信号は“０”になり、ＮＭＯＳ１８がオフ状態と
なる。即ち、出力端子ＯＵＴを駆動するトランジスタは
ＮＭＯＳ１７のみとなる。以上のように、入力信号Ｓ１
のレベル変化によって出力端子ＯＵＴの電位が変化して
いるとき、出力端子ＯＵＴの電位が閾値Ｖthを通過する
と、該出力端子ＯＵＴを駆動するトランジスタが、ＰＭ
ＯＳ１５またはＮＭＯＳ１７の１個だけとなる。そのた
め、出力端子ＯＵＴから出力される出力信号Ｓout の変
化する速度が途中から遅くなり、次段の回路の動作が遅
れるという課題があった。(4) State of Y When the input signal S in changes from "1" to "0" in the state of X, the output signal of the NOR gate 14 becomes "1". Therefore, the NMOS 18 is turned on. Also, the PMOS
15 is turned off and the NMOS 17 is turned on, and the potential of the output terminal OUT starts to change from the potential V DD side to the V SS side because of the NMOS 17 and 18 in the on state. (5) State of Z When the potential of the output terminal changes toward the V SS side and it falls below the threshold value V th of the inverter, the inverter 19 outputs “1”. Therefore, the NOR gate 14
Output signal becomes "0", and the NMOS 18 is turned off. That is, the NMOS 17 is the only transistor that drives the output terminal OUT. As described above, the input signal S1
When the potential of the output terminal OUT is changing due to the change in the level of the output terminal OUT and the potential of the output terminal OUT passes the threshold value V th , the transistor driving the output terminal OUT is
There is only one OS 15 or NMOS 17. Therefore, there is a problem that the changing speed of the output signal S out output from the output terminal OUT becomes slow from the middle, and the operation of the circuit at the next stage is delayed.
【０００７】[0007]
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、内部回路と出力端子間に備えられ、
内部回路から与えられた入力信号に基づき出力端子を電
圧駆動して出力信号を生成する出力回路において、次の
ような第１から第４のスイッチング素子と、帰還手段と
第１及び第２のゲート備えている。第１のスイッチング
素子は第１の電源電位と出力端子間に接続され、入力信
号に基づいてオン、オフ動作しそのオン状態のときに出
力端子を駆動するものである。第２のスイッチング素子
は第１の電源電位と出力端子間に第１のスイッチング素
子と並列に接続され、第１の制御信号に基づいてオン、
オフ動作しそのオン状態のときに出力端子を駆動するも
のである。第３のスイッチング素子は第１の電源電位と
は異なる第２の電源電位と出力端子との間に接続され、
入力信号に基づいて第１のスイッチング素子とは相補的
にオン、オフ動作し、そのオン状態のときに出力端子を
駆動するものである。第４のスイッチング素子は第２の
電源電位と出力端子間に第３のスイッチング素子と並列
に接続され、第１の制御信号とは異なる第２の制御信号
に基づいてオン、オフ動作しそのオン状態のときに出力
端子を駆動するものである。In order to solve the above-mentioned problems, a first invention is provided between an internal circuit and an output terminal,
In an output circuit for generating an output signal by voltage-driving an output terminal based on an input signal given from an internal circuit, the following first to fourth switching elements, feedback means, and first and second gates are provided. I have it. The first switching element is connected between the first power source potential and the output terminal, turns on and off based on the input signal, and drives the output terminal when in the on state. The second switching element is connected in parallel with the first switching element between the first power supply potential and the output terminal, and is turned on based on the first control signal.
The output terminal is driven in the off state and in the on state. The third switching element is connected between a second power supply potential different from the first power supply potential and the output terminal,
The first switching element complementarily turns on and off based on the input signal, and drives the output terminal when in the on state. The fourth switching element is connected in parallel with the third switching element between the second power supply potential and the output terminal, and turns on / off based on a second control signal different from the first control signal. The output terminal is driven in the state.
【０００８】帰還手段は、出力端子の電位を閾値で判定
し、二値信号の帰還信号を生成する機能を有している。
第１のゲートは、帰還信号と入力信号を入力し、出力端
子の電位が第１の電源電位に向かって変化を開始したと
き第２のスイッチング素子をオン状態に設定し、出力端
子の電位が閾値を通過して第１の電源電位に近づいたと
き、第２のスイッチング素子をオフ状態に設定する第１
の制御信号を生成する機能を有している。第２のゲート
は、帰還信号と入力信号を入力し、出力端子の電位が第
２の電源電位に向かって変化を開始したとき第４のスイ
ッチング素子をオン状態に設定し、出力端子の電位が閾
値を通過して第２の電源電位に近づいたとき第４のスイ
ッチング素子をオフ状態に設定する第２の制御信号を生
成する機能を有している。そして、帰還手段で用いる閾
値は、第１の電源電位または第２の電源電位に近い電位
に設定された構成としている。The feedback means has a function of determining the potential of the output terminal with a threshold value and generating a binary feedback signal.
The first gate receives the feedback signal and the input signal, sets the second switching element in the ON state when the potential of the output terminal starts changing toward the first power supply potential, and the potential of the output terminal becomes A first switching element that sets the second switching element to an off state when the voltage passes through the threshold value and approaches the first power supply potential.
It has a function of generating the control signal. The second gate inputs the feedback signal and the input signal, sets the fourth switching element to the ON state when the potential of the output terminal starts to change toward the second power supply potential, and the potential of the output terminal becomes It has a function of generating a second control signal for setting the fourth switching element to the off state when the voltage passes through the threshold value and approaches the second power supply potential. The threshold used in the feedback means is set to a potential close to the first power supply potential or the second power supply potential.
【０００９】第２の発明は、第１の発明における第１〜
第４のスイッチン素子と、第１の電源電位の近くに設定
された第１の閾値で出力端子の電位を判定し、二値信号
の第１の帰還信号を生成する第１の帰還手段と、第２の
電源電位の近くに設定された第２の閾値で出力端子の電
位を判定し、二値信号の第２の帰還信号を生成する第２
の帰還手段とを備えている。さらに、第２の発明の出力
回路では、次の第１及び第２のゲートを設けている。第
１のゲートは、第１の帰還信号と入力信号を入力し、出
力端子の電位が第１の電源電位に向かって変化を開始し
たとき第２のスイッチング素子をオン状態に設定し、出
力端子の電位が第１の閾値を通過して該第１の電源電位
に近づいたとき、その第２のスイッチング素子をオフ状
態に設定する第１の制御信号を生成する機能を有してい
る。第２のゲートは、第２の帰還信号と入力信号を入力
し、出力端子の電位が第２の電源電位に向かって変化を
開始したとき第４のスイッチング素子をオン状態に設定
し、その出力端子の電位が第２の閾値を通過して第２の
電源電位に近づいたとき、第４のスイッチング素子をオ
フ状態に設定する第２の制御信号を生成する機能を有し
ている。A second invention is the first to the first inventions.
A fourth switching element, and a first feedback means for determining the potential of the output terminal with a first threshold value set near the first power supply potential and generating a first feedback signal of a binary signal. , A second threshold that is set near the second power supply potential, determines the potential of the output terminal, and generates a second feedback signal of a binary signal.
And the means of returning. Further, the output circuit of the second invention is provided with the following first and second gates. The first gate inputs the first feedback signal and the input signal, and when the potential of the output terminal starts to change toward the first power source potential, sets the second switching element to the ON state and outputs the output terminal. Has a function of generating a first control signal for setting the second switching element to an off state when the potential of the second switching element approaches the first power supply potential by passing through the first threshold value. The second gate receives the second feedback signal and the input signal, sets the fourth switching element in the ON state when the potential of the output terminal starts to change toward the second power source potential, and outputs the output. It has a function of generating a second control signal for setting the fourth switching element to the off state when the potential of the terminal passes through the second threshold value and approaches the second power supply potential.
【００１０】[0010]
【作用】第１の発明によれば、以上のように出力回路を
構成したので、例えば、閾値が第１の電源電位の近くに
設定されている場合、入力信号が変化して第１及び第２
のスイッチング素子が共にオン状態となって、出力端子
を駆動して該出力端子の電位を高速に第１の電源電位に
向けて変化させる。出力端子の電位が閾値を通過する
と、第１のゲートからの第１の制御信号によって、第２
のスイッチング素子のみがオフ状態となり、出力端子の
電位の変化は遅くなる。よって、アンダーシュートやオ
ーバーシュートが抑制される。ここで、閾値が第１の電
源電位の近くに設定されているので、第２のスイッチン
グ素子がオフ状態となるのは、出力端子の電位の変化が
ほぼ終了してからになる。即ち、出力信号が第１の電源
電位に向かって高速に変化することになる。閾値が第２
の電源電位の近くに設定されている場合、入力信号が変
化して第３及び第４のスイッチング素子が共にオン状態
となって、出力端子を駆動して該出力端子の電位を高速
に第２の電源電位に向けて変化させる。出力端子の電位
が閾値を通過すると、第２のゲートからの第２の制御信
号によって、第４のスイッチング素子のみがオフ状態と
なり、出力端子の電位の変化は遅くなる。よって、アン
ダーシュートやオーバーシュートが抑制される。ここ
で、閾値が第２の電源電位の近くに設定されているの
で、第４のスイッチング素子がオフ状態となるのは、出
力端子の電位の変化がほぼ終了してからになる。即ち、
出力信号が第２の電源電位に向かって高速に変化するこ
とになる。According to the first aspect of the invention, since the output circuit is configured as described above, for example, when the threshold value is set near the first power supply potential, the input signal changes and the first and second output signals are changed. Two
Both of the switching elements are turned on to drive the output terminal and rapidly change the potential of the output terminal toward the first power supply potential. When the potential of the output terminal passes the threshold value, the second control signal from the first gate causes the second
Only the switching element of is turned off, and the change in the potential of the output terminal is delayed. Therefore, undershoot and overshoot are suppressed. Here, since the threshold value is set near the first power supply potential, the second switching element is turned off only after the change in the potential of the output terminal is almost completed. That is, the output signal changes rapidly toward the first power supply potential. Second threshold
, The input signal changes, the third and fourth switching elements are both turned on, and the output terminal is driven to quickly change the potential of the output terminal to the second value. Change toward the power supply potential of. When the potential of the output terminal passes the threshold value, only the fourth switching element is turned off by the second control signal from the second gate, and the change of the potential of the output terminal is delayed. Therefore, undershoot and overshoot are suppressed. Here, since the threshold value is set near the second power supply potential, the fourth switching element is turned off only after the change in the potential of the output terminal is almost completed. That is,
The output signal changes rapidly toward the second power supply potential.
【００１１】第２の発明によれば、入力信号が変化して
第１及び第２のスイッチング素子が共にオン状態となっ
て、その第１及び第２のスイッチング素子が出力端子を
駆動して該出力端子の電位を高速に第１の電源電位に向
けて変化させる。出力端子の電位が第１の閾値を通過す
ると、第１のゲートからの第１の制御信号によって、第
２のスイッチング素子のみがオフ状態となり、出力端子
の電位の変化は遅くなる。ここで、第１の閾値が第１の
電源電位の近くに設定されているので、第２のスイッチ
ング素子がオフ状態となるのは、出力端子の電位の変化
がほぼ終了してからになる。即ち、出力信号が第１の電
源電位に向かって高速に変化することになる。また、入
力信号が変化して第３及び第４のスイッチング素子が共
にオン状態となったときも、第３及び第４のスイッチン
グ素子が出力端子を駆動して該出力端子の電位を高速に
第２の電源電位に向けて変化させる。出力端子の電位が
第２の閾値を通過すると、第２のゲートからの第２の制
御信号によって、第４のスイッチング素子のみがオフ状
態となり、出力端子の電位の変化は遅くなる。ここで、
閾値が第２の電源電位の近くに設定されているので、第
４のスイッチング素子がオフ状態となるのは、出力端子
の電位の変化がほぼ終了してからになる。即ち、出力信
号が第２の電源電位に向かって高速に変化することにな
る。According to the second aspect of the present invention, the input signal changes so that both the first and second switching elements are turned on, and the first and second switching elements drive the output terminals, The potential of the output terminal is rapidly changed toward the first power source potential. When the potential of the output terminal passes the first threshold value, only the second switching element is turned off by the first control signal from the first gate, and the potential of the output terminal changes slowly. Here, since the first threshold value is set near the first power supply potential, the second switching element is turned off only after the change in the potential of the output terminal is almost completed. That is, the output signal changes rapidly toward the first power supply potential. Also, when the input signal changes and both the third and fourth switching elements are turned on, the third and fourth switching elements drive the output terminal to quickly change the potential of the output terminal to the first level. 2 toward the power supply potential. When the potential of the output terminal passes the second threshold value, only the fourth switching element is turned off by the second control signal from the second gate, and the potential of the output terminal changes slowly. here,
Since the threshold value is set near the second power supply potential, the fourth switching element is turned off only after the change in the potential of the output terminal is almost completed. That is, the output signal changes rapidly toward the second power supply potential.
【００１２】[0012]
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す出力回路の回路図
である。この出力回路はノイズ低減型の出力回路であ
り、２個の入力用のインバータ２１，２２と第１のゲー
トである２入力ＮＡＮＤゲート２３と第２のゲートであ
る２入力のＮＯＲゲート２４とを、備えている。図示し
ない内部回路からの入力信号Ｓinを入力する入力端子Ｉ
Ｎは、各インバータ２１，２２の入力側にそれぞれ接続
されると共に、各ＮＡＮＤゲート２３及びＮＯＲゲート
２４の一方の入力端子にそれぞれ接続されている。イン
バータ２１の出力側は第１のスイッチング素子であるＰ
ＭＯＳ２５のゲートに接続され、ＮＡＮＤゲート２３の
出力側が第２のスイッチング素子であるＰＭＯＳ２６の
ゲートに接続されている。各ＰＭＯＳ２５，２６のドレ
インは、出力端子ＯＵＴに共通に接続され、ソースが第
１の電源電位ＶDDに共通に接続されている。即ち、ＰＭ
ＯＳ２５，２６が並列になっている。 First Embodiment FIG. 1 is a circuit diagram of an output circuit showing a first embodiment of the present invention. This output circuit is a noise reduction type output circuit, and comprises two input inverters 21 and 22, a two-input NAND gate 23 which is a first gate, and a two-input NOR gate 24 which is a second gate. Is prepared. An input terminal I for inputting an input signal S in from an internal circuit (not shown)
N is connected to the input side of each of the inverters 21 and 22, and is also connected to one input terminal of each of the NAND gate 23 and the NOR gate 24. The output side of the inverter 21 is P, which is the first switching element.
It is connected to the gate of the MOS 25, and the output side of the NAND gate 23 is connected to the gate of the PMOS 26 which is the second switching element. The drains of the PMOSs 25 and 26 are commonly connected to the output terminal OUT, and the sources are commonly connected to the first power supply potential V DD . That is, PM
The OSs 25 and 26 are arranged in parallel.
【００１３】一方、インバータ２２の出力側は第３のス
イッチング素子であるＮＭＯＳ２７のゲートに接続さ
れ、ＮＯＲゲート２４の出力側が第４のスイッチング素
子であるＮＭＯＳ２８のゲートに接続されている。ＮＭ
ＯＳ２７とＮＭＯＳ２８は並列であり、それらＮＭＯＳ
２７，２８のドレインが出力端子ＯＵＴに接続されると
共に、ソースが第２の電源電位である接地電位ＶSSに接
続されている。出力端子ＯＵＴは帰還手段３０に接続さ
れ、帰還手段３０の出力する帰還信号Ｒが、ＮＡＮＤゲ
ート２３及びＮＯＲゲート２４の他方の入力端子にそれ
ぞれ入力される構成である。帰還手段３０は、出力端子
ＯＵＴの電位を閾値Ｖthで判定し、判定結果に基づいた
二値の帰還信号Ｒを生成する手段であり、閾値設定回路
３１とその閾値設定回路３１の出力側に接続されたイン
バータ３２とを備えている。On the other hand, the output side of the inverter 22 is connected to the gate of the NMOS 27 which is the third switching element, and the output side of the NOR gate 24 is connected to the gate of the NMOS 28 which is the fourth switching element. NM
The OS 27 and the NMOS 28 are in parallel, and the NMOS
The drains of 27 and 28 are connected to the output terminal OUT, and the sources are connected to the ground potential V SS which is the second power supply potential. The output terminal OUT is connected to the feedback means 30, and the feedback signal R output from the feedback means 30 is input to the other input terminals of the NAND gate 23 and the NOR gate 24, respectively. The feedback unit 30 is a unit that determines the potential of the output terminal OUT with a threshold value V th and generates a binary feedback signal R based on the determination result. The feedback unit 30 has a threshold setting circuit 31 and an output side of the threshold setting circuit 31. And a connected inverter 32.
【００１４】図４は、図１中の閾値設定回路を示す回路
図である。閾値設定回路３１は、出力端子ＯＵＴの電位
を判定する閾値Ｖthを設定する回路であり、電源電位Ｖ
DDと接地電位ＶSS間に直列に接続されたＰＭＯＳ３１ａ
とＮＭＯＳ３１ｂを有している。出力端子ＯＵＴがＰＭ
ＯＳ３１ａとＮＭＯＳ３１ｂのゲートに接続され、各Ｐ
ＭＯＳ３１ａとＮＭＯＳ３１ｂのソースが電源電位ＶDD
と接地電位ＶSSにそれぞれ接続されている。ＰＭＯＳ３
１ａとＮＭＯＳ３１ｂのドレイン同士が接続され、その
接続点がインバータ３１ｃの入力側に接続され、その出
力側がインバータ３２の入力側に接続されている。ＰＭ
ＯＳ３１ａとＮＭＯＳ３１ｂのゲート幅が調整されて、
閾値Ｖthが設定されている。例えば、ＰＭＯＳ３１ａの
ゲート幅を広くして作製すると、閾値Ｖthが電源電位Ｖ
DDに近くなり、ＮＭＯＳ３１ｂのゲート幅を広くすると
閾値Ｖthが接地電位ＶSSに近くなる。閾値設定回路３１
は、出力端子ＯＵＴの電位がＶDDとＶthの間のとき
“１”を出力し、出力端子ＯＵＴの電位がＶSSとＶthの
間のとき“０”を出力する機能を有している。FIG. 4 is a circuit diagram showing the threshold value setting circuit in FIG. The threshold value setting circuit 31 is a circuit that sets a threshold value V th for determining the potential of the output terminal OUT, and the power source potential V
PMOS 31a connected in series between DD and ground potential V SS
And NMOS 31b. Output terminal OUT is PM
It is connected to the gates of the OS 31a and the NMOS 31b, and each P
The sources of the MOS 31a and the NMOS 31b are the power supply potential VDD.
And ground potential V SS respectively. PMOS3
The drains of the 1a and the NMOS 31b are connected to each other, the connection point thereof is connected to the input side of the inverter 31c, and the output side thereof is connected to the input side of the inverter 32. PM
The gate widths of the OS 31a and the NMOS 31b are adjusted,
The threshold value V th is set. For example, when the gate width of the PMOS 31a is widened, the threshold value V th becomes
When the gate width of the NMOS 31b becomes wider, the threshold value V th becomes closer to the ground potential V SS . Threshold setting circuit 31
Has a function of outputting "1" when the potential of the output terminal OUT is between V DD and V th and outputting "0" when the potential of the output terminal OUT is between V SS and V th. There is.
【００１５】次に、図を参照しつつ、図１の出力回路の
動作を説明する。図５は、図１の動作を説明するタイム
チャート（その１）であり、閾値Ｖthを電位ＶDDに近い
電位に設定した場合が示されている。このタイムチャー
トには、入力信号Ｓinと、各インバータ２１，２２の出
力信号Ｓ２１，Ｓ２２と、ＮＡＮＤゲート２３の出力す
る第１の制御信号Ｓ２３と、ＮＯＲゲート２４の出力す
る第２の制御信号Ｓ２４と、帰還手段３０の出力する帰
還信号Ｒと、出力端子ＯＵＴの電位、つまり次段に与え
る最終的な出力信号Ｓout のレベルが示されている。入
力信号Ｓinのレベルが“０”で安定しているとき、ＮＡ
ＮＤゲート２３の出力する制御信号Ｓ２３は“１”、Ｎ
ＯＲゲート２４の出力する制御信号Ｓ２４は“０”、各
インバータ２１，２２の出力信号Ｓ２１，Ｓ２２は共に
“１”となっている。この状態では、各ＰＭＯＳ２５，
２６はそれぞれオフ状態であり、ＮＭＯＳ２７はオン状
態、ＮＭＯＳ２８がオフ状態となっている。Next, the operation of the output circuit of FIG. 1 will be described with reference to the drawings. FIG. 5 is a time chart (No. 1) for explaining the operation of FIG. 1, and shows the case where the threshold value V th is set to a potential close to the potential V DD . In this time chart, the input signal S in , the output signals S21 and S22 of the respective inverters 21 and 22, the first control signal S23 output from the NAND gate 23, and the second control signal output from the NOR gate 24 are shown. S24, the feedback signal R output from the feedback means 30, and the potential of the output terminal OUT, that is, the level of the final output signal S out given to the next stage are shown. When the level of the input signal S in is stable at “0”, NA
The control signal S23 output from the ND gate 23 is "1", N
The control signal S24 output from the OR gate 24 is "0", and the output signals S21 and S22 of the inverters 21 and 22 are both "1". In this state, each PMOS 25,
26 is in an off state, the NMOS 27 is in an on state, and the NMOS 28 is in an off state.
【００１６】入力信号Ｓinのレベルが“０”から“１”
に変化すると、その変化に伴って、ＮＡＮＤゲート２３
からの制御信号Ｓ２３とインバータ２１，２２の出力信
号Ｓ２１，Ｓ２２が“０”となる。よって、各ＰＭＯＳ
２５，２６は共にオン状態になり、ＮＭＯＳ２７，２８
が共にオフ状態になる。オン状態のＰＭＯＳ２５，２６
によって駆動され、出力端子ＯＵＴの電位は、電位ＶSS
から電位ＶDDに向かって変化し始める。つまり出力信号
Ｓout のレベルが“１”に向かう。出力端子ＯＵＴの電
位が電位ＶDDに向かって変化している時に、それが閾値
Ｖthを越えると閾値設定回路３１は“１”を出力し、イ
ンバータ３２は“０”を出力する。即ち、帰還信号Ｒは
“０”となる。帰還信号Ｒが入力されているＮＡＮＤゲ
ート２３の出力する制御信号Ｓ２３は“１”に変化し、
制御信号Ｓ２３によってＰＭＯＳ２６はオフ状態とな
る。この後、ＰＭＯＳ２５のみが出力端子ＯＵＴを駆動
して、その出力端子ＯＵＴの電位がＶDDになる。つま
り、出力信号Ｓout のレベルは、最初は高速に立ち上
り、立ち上りがほぼ終了してからは緩く変化する。よっ
て、オーバーシュートも発生しない。ここで、閾値Ｖth
は、閾値設定回路３１によって電位ＶDDに近い値に設定
されている。そのため、出力端ＯＵＴに対する駆動がＰ
ＭＯＳ２５のみとなるのは、該出力端子ＯＵＴの電位が
十分ＶDDに近くなってからであり、出力信号Ｓout にお
ける“０”から“１”への変化がほとんど終ってからに
なる。The level of the input signal S in is "0" to "1".
Change to the NAND gate 23.
The control signal S23 from and the output signals S21 and S22 of the inverters 21 and 22 become "0". Therefore, each PMOS
25 and 26 are both turned on, and NMOS 27 and 28
Are both turned off. On-state PMOS 25, 26
It is driven by the potential of the output terminal OUT, the potential V SS
From the beginning toward the potential V DD . That is, the level of the output signal S out goes to "1". When the potential of the output terminal OUT is changing toward the potential V DD and it exceeds the threshold V th , the threshold setting circuit 31 outputs “1” and the inverter 32 outputs “0”. That is, the feedback signal R becomes "0". The control signal S23 output from the NAND gate 23 to which the feedback signal R is input changes to "1",
The control signal S23 turns off the PMOS 26. After that, only the PMOS 25 drives the output terminal OUT, and the potential of the output terminal OUT becomes V DD . That is, the level of the output signal S out rises at a high speed at the beginning and changes gently after the rise almost ends. Therefore, overshoot does not occur. Here, the threshold value V th
Is set to a value close to the potential V DD by the threshold setting circuit 31. Therefore, the drive for the output terminal OUT is P
Only the MOS 25 is provided after the potential of the output terminal OUT is sufficiently close to V DD , and only after the change from “0” to “1” in the output signal S out is almost completed.
【００１７】図６は、図１の動作を説明するタイムチャ
ート（その２）であり、閾値Ｖthを電位ＶSSに近い電位
に設定した場合が示されている。なお、図５と共通の信
号には、共通の符号が付されている。入力信号Ｓinのレ
ベルが“１”で安定しているとき、ＮＡＮＤゲート２３
の出力する制御信号Ｓ２３は“１”、ＮＯＲゲート２４
の出力する制御信号Ｓ２４は“０”、各インバータ２
１，２２の出力信号Ｓ２１，Ｓ２２はそれそれ“０”と
なっている。この状態では、ＰＭＯＳ２５がオン、ＰＭ
ＯＳ２６はオフ状態であり、各ＮＭＯＳ２７，２８は共
にオフ状態となっている。入力信号Ｓinのレベルが
“１”から“０”に変化すると、その変化に伴って、Ｎ
ＯＲゲート２４からの制御信号Ｓ２４とインバータ２
１，２２の出力信号Ｓ２１，Ｓ２２が“１”となる。よ
って、各ＰＭＯＳ２５，２６は共にオフ状態、各ＮＭＯ
Ｓ２７，２８が共にオン状態になる。オン状態のＮＭＯ
Ｓ２７，２８によって駆動され、出力端子ＯＵＴの電位
は、電位ＶDDから電位ＶSSに向かって変化し始める。つ
まり出力信号Ｓout のレベルが“０”に向かう。出力端
子ＯＵＴの電位が電位ＶSSに向かって変化している時
に、閾値Ｖthを通過すると閾値設定回路３１は“０”を
出力し、インバータ３２は“１”を出力する。即ち、帰
還信号Ｒは“１”となる。帰還信号Ｒが入力されている
ＮＯＲゲート２４の出力する制御信号Ｓ２４は“０”に
変化し、制御信号Ｓ２４によってＮＭＯＳ２８はオフ状
態となる。この後、ＮＭＯＳ２７のみが出力端子ＯＵＴ
を駆動して、その出力端子ＯＵＴの電位がＶSSになる。
出力信号Ｓout のレベルは、最初は高速に立ち下がり、
立ち下りがほぼ終了してからは緩く変化する。よって、
アンダーシュートが発生しない。ここで、閾値Ｖthは、
閾値設定回路３１によって電位ＶSSに近い値に設定され
ている。そのため、出力端ＯＵＴに対する駆動がＮＭＯ
Ｓ２７のみとなるのは、該出力端子ＯＵＴの電位が十分
ＶSSに近くなってからであり、出力信号Ｓout における
“１”から“０”への変化がほとんど終ってからにな
る。以上のように、この第１の実施例では、閾値設定回
路３１で出力端子ＯＵＴの電位を判定する閾値Ｖthを、
電源電位ＶDDまたは接地電位ＶSSに意識的に近い値に設
定している。そのため、例えば閾値Ｖthを電源電位ＶDD
に近い値に設定すると、出力信号Ｓout の立ち上り動作
を速くできる。また、閾値Ｖthを接地電位ＶSSに近い値
に設定すると、出力信号Ｓout の立ち下がり動作を速く
できる。これらによって、次段回路の動作を速くするこ
とができる。FIG. 6 is a time chart (No. 2) for explaining the operation of FIG. 1 and shows the case where the threshold value V th is set to a potential close to the potential V SS . It should be noted that signals common to those in FIG. 5 are denoted by common reference numerals. When the level of the input signal S in is stable at “1”, the NAND gate 23
The control signal S23 output from the NOR gate 24 is "1".
The control signal S24 output by the inverter is "0", and each inverter 2
The output signals S21 and S22 of 1 and 22 are "0" respectively. In this state, the PMOS 25 turns on and PM
The OS 26 is off, and the NMOSs 27 and 28 are both off. When the level of the input signal S in changes from “1” to “0”, N changes with the change.
Control signal S24 from OR gate 24 and inverter 2
The output signals S21 and S22 of 1 and 22 become "1". Therefore, each of the PMOSs 25 and 26 is in the off state, and each NMO is
Both S27 and S28 are turned on. NMO in ON state
Driven by S27 and 28, the potential of the output terminal OUT begins to change from the potential V DD toward the potential V SS . That is, the level of the output signal S out goes to "0". When the potential of the output terminal OUT is changing toward the potential V SS , the threshold value setting circuit 31 outputs “0” and the inverter 32 outputs “1” when the voltage exceeds the threshold value V th . That is, the feedback signal R becomes "1". The control signal S24 output from the NOR gate 24 to which the feedback signal R is input changes to "0", and the NMOS 28 is turned off by the control signal S24. After that, only the NMOS 27 outputs the output terminal OUT
Are driven, and the potential of the output terminal OUT becomes V SS .
The level of the output signal S out first falls at high speed,
It changes slowly after the fall has almost finished. Therefore,
Undershoot does not occur. Here, the threshold value V th is
It is set to a value close to the potential V SS by the threshold setting circuit 31. Therefore, the drive for the output terminal OUT is NMO.
Only S27 becomes after the potential of the output terminal OUT becomes sufficiently close to V SS , and only after the change from “1” to “0” in the output signal S out is almost completed. As described above, in the first embodiment, the threshold value V th for determining the potential of the output terminal OUT by the threshold value setting circuit 31 is
The value is intentionally set close to the power supply potential V DD or the ground potential V SS . Therefore, for example, the threshold V th is set to the power supply potential V DD.
By setting the value close to, the rising operation of the output signal S out can be accelerated. Further, when the threshold value V th is set to a value close to the ground potential V SS , the falling operation of the output signal S out can be accelerated. These can speed up the operation of the next-stage circuit.
【００１８】第２の実施例 図７は、本発明の第２の実施例を示す出力回路の回路図
であり、図１中の要素と共通の要素には共通の符号が付
されいる。この出力回路は、２個の入力用のインバータ
２１，２２と第１のゲートである２入力ＮＡＮＤゲート
２３と第２のゲートである２入力のＮＯＲゲート２４と
を、備えている。図示しない内部回路からの入力信号Ｓ
inを入力する入力端子ＩＮは、各インバータ２１，２２
の入力側にそれぞれ接続されると共に、各ＮＡＮＤゲー
ト２３及びＮＯＲゲート２４の一方の入力端子に接続さ
れている。インバータ２１の出力側は第１のスイッチン
グ素子であるＰＭＯＳ２５のゲートに接続され、ＮＡＮ
Ｄゲート２３の出力側が第２のスイッチング素子である
ＰＭＯＳ２６のゲートに接続されている。各ＰＭＯＳ２
５，２６のドレインは、出力端子ＯＵＴに共通に接続さ
れ、ソースが第１の電源電位ＶDDに共通に接続されてい
る。即ち、ＰＭＯＳ２５，２６が並列になっている。 Second Embodiment FIG. 7 is a circuit diagram of an output circuit showing a second embodiment of the present invention. Elements common to those in FIG. 1 are designated by common reference numerals. This output circuit includes two input inverters 21 and 22, a two-input NAND gate 23 that is a first gate, and a two-input NOR gate 24 that is a second gate. Input signal S from an internal circuit (not shown)
The input terminal IN for inputting in has the inverters 21 and 22.
Of the NAND gate 23 and the NOR gate 24, respectively. The output side of the inverter 21 is connected to the gate of the PMOS 25, which is the first switching element, and
The output side of the D gate 23 is connected to the gate of the PMOS 26 which is the second switching element. Each PMOS 2
The drains of 5, 26 are commonly connected to the output terminal OUT, and the sources are commonly connected to the first power supply potential V DD . That is, the PMOSs 25 and 26 are in parallel.
【００１９】一方、インバータ２２の出力側は第３のス
イッチング素子であるＮＭＯＳ２７のゲートに接続さ
れ、ＮＯＲゲート２４の出力側が第４のスイッチング素
子であるＮＭＯＳ２８のゲートに接続されている。ＮＭ
ＯＳ２７とＮＭＯＳ２８は並列であり、それらＮＭＯＳ
２７，２８のドレインが出力端子ＯＵＴに接続されると
共に、ソースが第２の電源電位である接地電位ＶSSに接
続されている。出力端子ＯＵＴは第１の実施例とは異な
り、第１及び第２の帰還手段４０，５０に接続されてい
る。帰還手段４０の出力する第１の帰還信号Ｒ1 が、Ｎ
ＡＮＤゲート２３の他方の入力端子に入力され、帰還手
段５０の出力する第２の帰還信号Ｒ2 がＮＯＲゲート２
４の他方の入力端子に入力される構成である。On the other hand, the output side of the inverter 22 is connected to the gate of the NMOS 27 which is the third switching element, and the output side of the NOR gate 24 is connected to the gate of the NMOS 28 which is the fourth switching element. NM
The OS 27 and the NMOS 28 are in parallel, and the NMOS
The drains of 27 and 28 are connected to the output terminal OUT, and the sources are connected to the ground potential V SS which is the second power supply potential. The output terminal OUT, unlike the first embodiment, is connected to the first and second feedback means 40 and 50. The first feedback signal R 1 output by the feedback means 40 is N
The second feedback signal R 2 that is input to the other input terminal of the AND gate 23 and that is output by the feedback unit 50 is the NOR gate 2
4 is input to the other input terminal of 4.
【００２０】図８（１）（２）は、図７中の帰還手段４
０，５０を示す回路図である。帰還手段４０，５０は同
様の構成である。帰還手段４０は電源電位ＶDDと接地電
位ＶSS間に直列に接続されたＰＭＯＳ４１とＮＭＯＳ４
２を有し、帰還手段５０は電源電位ＶDDと接地電位ＶSS
間に直列に接続されたＰＭＯＳ５１とＮＭＯＳ５２を有
している。出力端子ＯＵＴがＰＭＯＳ４１及びＮＭＯＳ
４２のゲートとＰＭＯＳ５１及びＮＭＯＳ５２のゲート
とに接続されている。各ＰＭＯＳ４１，５１のソースが
電源電位ＶDDにそれぞれ接続され、各ＮＭＯＳ４２，５
２のソースが接地電位ＶSSにそれぞれ接続されている。
帰還手段４０は出力端子ＯＵＴの電位を第１の閾値Ｖ
th1 で判定し、判定結果に基づいた二値の帰還信号Ｒ1
を生成する手段である。即ち、出力端子ＯＵＴの電位が
閾値Ｖth1 と電源電位ＶDDの間にあるときには、帰還手
段４０は“０”の帰還信号Ｒ1 を出力し、出力端子ＯＵ
Ｔの電位が閾値Ｖth1 と接地電位ＶSSの間にあるときは
“１”の帰還信号Ｒ1を出力する構成である。ここで、
ＰＭＯＳ４１とＮＭＯＳ４２のゲート幅が調整されて、
閾値Ｖth1 が電源電位ＶDDの近くに設定されている。8 (1) and 8 (2) show the feedback means 4 in FIG.
It is a circuit diagram which shows 0 and 50. The return means 40 and 50 have the same structure. The feedback means 40 includes a PMOS 41 and an NMOS 4 connected in series between the power supply potential V DD and the ground potential V SS.
2, the feedback means 50 has a power supply potential V DD and a ground potential V SS.
It has a PMOS 51 and an NMOS 52 connected in series between them. Output terminal OUT is PMOS 41 and NMOS
It is connected to the gate of 42 and the gates of PMOS 51 and NMOS 52. The sources of the PMOSs 41 and 51 are connected to the power supply potential V DD , and the NMOSs 42 and 5 are connected.
The two sources are respectively connected to the ground potential V SS .
The feedback means 40 sets the potential of the output terminal OUT to the first threshold value V
A binary feedback signal R 1 based on the result of the determination made by th1
Is a means for generating. That is, when the potential of the output terminal OUT is between the threshold V th1 and the power supply potential V DD , the feedback means 40 outputs the feedback signal R 1 of "0", and the output terminal OU.
When the potential of T is between the threshold value V th1 and the ground potential V SS , the feedback signal R 1 of "1" is output. here,
The gate width of PMOS41 and NMOS42 is adjusted,
The threshold value V th1 is set near the power supply potential V DD .
【００２１】一方、帰還手段５０は出力端子ＯＵＴの電
位を第２の閾値Ｖth2 で判定し、判定結果に基づいた二
値の帰還信号Ｒ2 を生成する手段である。出力端子ＯＵ
Ｔの電位が閾値Ｖth2 と電源電位ＶDDの間にあるときに
は、帰還手段５０は“０”の帰還信号Ｒ2 を出力し、出
力端子ＯＵＴの電位が閾値Ｖth2 と接地電位ＶSSの間に
あるときは“１”の帰還信号Ｒ2 を出力する構成であ
る。ここで、ＰＭＯＳ５１とＮＭＯＳ５２のゲート幅も
調整されて、閾値Ｖth2 が電源電位ＶDDの近くに設定さ
れている。On the other hand, the feedback means 50 is a means for judging the potential of the output terminal OUT with the second threshold value V th2 and generating a binary feedback signal R 2 based on the judgment result. Output terminal OU
When the potential of T is between the threshold V th2 and the power supply potential V DD , the feedback means 50 outputs the feedback signal R 2 of “0”, and the potential of the output terminal OUT is between the threshold V th2 and the ground potential V SS . When it is, the feedback signal R 2 of "1" is output. Here, the gate widths of the PMOS 51 and the NMOS 52 are also adjusted so that the threshold value V th2 is set near the power supply potential V DD .
【００２２】図９は、図７の動作を説明するタイムチャ
ートであり、この図９を参照しつつ、出力回路の動作を
説明する。このタイムチャートには、入力信号Ｓinと、
各インバータ２１，２２の出力信号Ｓ２１，Ｓ２２と、
ＮＡＮＤゲート２３の出力する第１の制御信号Ｓ２３
と、ＮＯＲゲート２４の出力する第２の制御信号Ｓ２４
と、第１及び第２の帰還手段４０，５０のそれぞれ出力
する第１及び第２の帰還信号Ｒ1 ，Ｒ2 と、出力端子Ｏ
ＵＴの電位、つまり次段に与える最終的な出力信号Ｓ
out のレベルが示されている。ここでは、入力信号Ｓ１
のレベルが“０”，“１”，“０”と変化する場合を、
図９中のＶ，Ｗ，Ｘ，Ｙ，Ｚの５つの状態で説明する。FIG. 9 is a time chart for explaining the operation of FIG. 7. The operation of the output circuit will be described with reference to FIG. In this time chart, the input signal S in and
Output signals S21 and S22 of the respective inverters 21 and 22,
First control signal S23 output from the NAND gate 23
And the second control signal S24 output from the NOR gate 24
And the first and second feedback signals R 1 and R 2 output from the first and second feedback means 40 and 50, respectively, and the output terminal O.
UT potential, that is, the final output signal S given to the next stage
The level of out is shown. Here, the input signal S1
When the level of changes from “0”, “1”, “0”,
Description will be made on the five states of V, W, X, Y, and Z in FIG.
【００２３】（１）Ｖの状態 出力端子ＯＵＴのレベルが電位ＶSSであり、帰還手段４
０はその電位ＶSSを閾値Ｖth1 で判定して帰還信号Ｒ1
を“０”にして出力する。入力信号Ｓinが“０”である
のでＮＡＮＤゲート２３は“１”の制御信号Ｓ２３を出
力している。よって、ＰＭＯＳ２６はオフ状態となって
いる。一方、帰還信号Ｒ2 も“０”であり、ＮＯＲゲー
ト２４の出力する制御信号Ｓ２４は“０”である。よっ
て、ＮＭＯＳ２８は、オフ状態である。このとき、イン
バータ２１，２２は入力信号Ｓinのレベルを反転してＰ
ＭＯＳ２５，ＮＭＯＳ２７のゲートにそれぞれ与えてい
るので、ＰＭＯＳ２５がオフ、ＮＭＯＳ２７がオン状態
になっている。 （２）Ｗの状態 入力信号Ｓinのレベルが“０”から“１”に変化する
と、その変化に伴って、ＮＡＮＤゲート２３からの制御
信号Ｓ２３とインバータ２１，２２の出力信号Ｓ２１，
Ｓ２２が“０”となる。よって、各ＰＭＯＳ２５，２６
は共にオン状態になり、ＮＭＯＳ２７，２８が共にオフ
状態になる。オン状態のＰＭＯＳ２５，２６によって駆
動され、出力端子ＯＵＴの電位は電位ＶSSから電位ＶDD
に向かって変化し始める。つまり出力信号Ｓout が
“１”に向かう。出力端子ＯＵＴの電位が電位ＶDDに向
かって変化すると、それが閾値Ｖth2 を越える。閾値Ｖ
th2 を越えることで、帰還信号Ｒ2 が“１”に変化する
が、ＮＯＲゲート２４の出力する制御信号Ｓ２４のレベ
ルは変化をしない。(1) V state The level of the output terminal OUT is the potential V SS , and the feedback means 4
0 determines the potential V SS by the threshold value V th1 and determines the feedback signal R 1
To "0" and output. Since the input signal S in is “0”, the NAND gate 23 outputs the control signal S23 of “1”. Therefore, the PMOS 26 is in the off state. On the other hand, the feedback signal R 2 is also “0”, and the control signal S24 output from the NOR gate 24 is “0”. Therefore, the NMOS 28 is in the off state. At this time, the inverters 21 and 22 invert the level of the input signal S in to P
Since it is given to the gates of the MOS 25 and the NMOS 27, respectively, the PMOS 25 is off and the NMOS 27 is on. (2) State of W When the level of the input signal S in changes from “0” to “1”, the control signal S23 from the NAND gate 23 and the output signals S21 of the inverters 21 and 22 are accompanied by the change.
S22 becomes "0". Therefore, each PMOS 25, 26
Are both turned on, and the NMOSs 27 and 28 are both turned off. Driven by the PMOS 25 and 26 in the ON state, the potential of the output terminal OUT changes from the potential V SS to the potential V DD.
Begins to change towards. That is, the output signal S out goes to "1". When the potential of the output terminal OUT changes toward the potential V DD , it exceeds the threshold V th2 . Threshold V
By exceeding th2 , the feedback signal R 2 changes to “1”, but the level of the control signal S24 output from the NOR gate 24 does not change.
【００２４】（３）Ｘの状態 出力端子ＯＵＴの電位が、さらに電位ＶDDに近づくと、
それが閾値Ｖth1 を通過する。そのため、帰還信号Ｒ1
が“１”から“０”に変化し、ＮＡＮＤゲート２３の出
力する制御信号Ｓ２３が“１”になる。これにより、Ｐ
ＭＯＳ２６がオフ状態となり、出力端子ＯＵＴがＰＭＯ
Ｓ２５のみで駆動されることになる。つまり、出力信号
Ｓout のレベルは、最初は高速に立ち上り、立ち上りが
ほぼ終了してからは緩く変化する。ここで、閾値Ｖth1
は、電源電位ＶDDに近い値に設定されている。そのた
め、出力端ＯＵＴに対する駆動がＰＭＯＳ２５のみとな
るのは、該出力端子ＯＵＴの電位が十分ＶDDに近くなっ
てからであり、出力信号Ｓou t における“０”から
“１”への変化がほとんど終ってからになる。 （４）Ｙの状態 Ｘの状態から入力信号Ｓinが“１”から“０”に変化す
ると、ＮＯＲゲート２４の出力する制御信号Ｓ２４が
“１”になり、ＮＭＯＳ２８がオン状態になる。また、
ＰＭＯＳ２５はオフ状態、ＮＭＯＳ２７がオン状態にな
り、出力端子ＯＵＴの電位はＮＭＯＳ２７，２８のため
に、電源電位ＶDD側から接地電位ＶSS側へ向かって変化
を開始する。変化を開始すると、まず、帰還手段４０の
閾値Ｖth1を、出力端子ＯＵＴの電位が通過し、帰還信
号Ｒ1 は“０”から“１”に変化する。ところが、この
変化ではＮＡＮＤゲート２３の出力する制御信号Ｓ２３
のレベルは変化をしない。(3) State of X When the potential of the output terminal OUT further approaches the potential V DD ,
It passes the threshold V th1 . Therefore, the feedback signal R 1
Changes from "1" to "0", and the control signal S23 output from the NAND gate 23 becomes "1". This gives P
The MOS 26 is turned off, and the output terminal OUT is PMO.
It will be driven only in S25. That is, the level of the output signal S out rises at a high speed at the beginning and changes gently after the rise almost ends. Here, the threshold value V th1
Is set to a value close to the power supply potential V DD . Therefore, the drive to the output terminal OUT is only PMOS25 is a potential of the output terminal OUT from getting close enough V DD, a change from "0" to "1" in the output signal S ou t It's almost after. (4) Y state When the input signal S in changes from “1” to “0” in the X state, the control signal S24 output from the NOR gate 24 becomes “1”, and the NMOS 28 is turned on. Also,
The PMOS 25 is turned off and the NMOS 27 is turned on, and the potential of the output terminal OUT starts changing from the power supply potential V DD side toward the ground potential V SS side because of the NMOS 27 and 28. When the change is started, first, the potential of the output terminal OUT passes through the threshold value V th1 of the feedback means 40, and the feedback signal R 1 changes from “0” to “1”. However, in this change, the control signal S23 output from the NAND gate 23
Level does not change.
【００２５】（５）Ｚの状態 出力端子ＯＵＴの電位がＶSS側へ向かって変化をしてい
るときに、それが閾値Ｖth2 を通過すると、帰還手段４
０の出力する帰還信号Ｒ2 は“１”となる。よって、Ｎ
ＯＲゲート２４の出力する制御信号２４は“１”に変化
し、ＮＭＯＳ２８がオフ状態となる。即ち、出力端子Ｏ
ＵＴを駆動するトランジスタはＮＭＯＳ２７のみとな
る。つまり、出力信号Ｓout のレベルは、最初は高速に
立ち下がり、立ち下がりがほぼ終了してからは緩く変化
する。ここで、閾値Ｖth2 は、接地電位ＶSSに近い値に
設定されている。そのため、出力端ＯＵＴに対する駆動
がＮＭＯＳ２７のみとなるのは、該出力端子ＯＵＴの電
位が十分ＶSSに近くなってからであり、出力信号Ｓout
における“１”から“０”への変化がほとんど終ってか
らになる。以上のように、この第２の実施例では、低ノ
イズ型の出力回路において、出力端子ＯＵＴの電位を異
なる閾値Ｖth1 ，Ｖth2 で判定し各帰還信号Ｒ1 ，Ｒ2
をそれぞれ生成する帰還手段４０，５０設け、それら帰
還信号Ｒ1 ，Ｒ2 でＰＭＯＳ２６及びＮＭＯＳ２８のオ
ン、オフ制御を行っている。そして、各閾値Ｖth1，Ｖ
th2 を電源電位ＶDDと接地電位ＶSSの近くにそれぞれ設
定している。そのため、オーバーシュートやアンダーシ
ュートのない出力信号Ｓout を出力できると共に、その
出力信号Ｓout の立ち上がり速度と立ち下がり速度の両
方を、速くすることができる。(5) State of Z When the potential of the output terminal OUT changes toward the V SS side and it passes the threshold V th2 , the feedback means 4
The feedback signal R 2 output from 0 becomes “1”. Therefore, N
The control signal 24 output from the OR gate 24 changes to "1" and the NMOS 28 is turned off. That is, the output terminal O
The NMOS 27 is the only transistor that drives the UT. That is, the level of the output signal S out falls at a high speed at first, and gradually changes after the fall almost ends. Here, the threshold value V th2 is set to a value close to the ground potential V SS . Therefore, the driving of the output terminal OUT is limited to the NMOS 27 only when the potential of the output terminal OUT is sufficiently close to V SS , and the output signal S out
It is only after the change from "1" to "0" in is almost completed. As described above, in the second embodiment, in the low noise type output circuit, the potential of the output terminal OUT is determined by the different thresholds V th1 and V th2 , and the feedback signals R 1 and R 2 are determined.
Feedback means 40 and 50 for respectively generating are provided, and ON / OFF control of the PMOS 26 and the NMOS 28 is performed by the feedback signals R 1 and R 2 . Then, each threshold value V th1 , V
th2 is set near the power supply potential V DD and the ground potential V SS , respectively. Therefore, the output signal S out without overshoot or undershoot can be output, and both the rising speed and the falling speed of the output signal S out can be increased.
【００２６】なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 出力端子ＯＵＴを電圧駆動するＰＭＯＳ２５，
２６及びＮＭＯＳ２７，２８は、電源電位ＶDD或いは接
地電位ＶSSとその出力端子ＯＵＴ間をオン、オフするも
のであればよく、例えばバイホーラトランジスタ等の他
のスイッチ素子で構成することも可能である。 （２） 各帰還手段３０，４０，５０内の構成は、図
１、図４、図８に限定されるものではなく、例えば所望
の閾値を得るために、例えば電源電位ＶDD以外の電位を
入力する構成にしてもよい。 （３） ＮＡＮＤゲート２３，ＮＯＲゲート２４におい
ても、各帰還信号Ｒ1，Ｒ2 の論理レベルが上記実施例
と異なる場合には、他の構成になる。The present invention is not limited to the above embodiment, and various modifications can be made. The following are examples of such modifications. (1) PMOS 25 that drives the output terminal OUT by voltage,
26 and the NMOSs 27 and 28 may be any switch element such as a bihola transistor that turns on and off between the power supply potential V DD or the ground potential V SS and its output terminal OUT. is there. (2) The configuration in each of the feedback means 30, 40, 50 is not limited to that shown in FIG. 1, FIG. 4, and FIG. 8. For example, in order to obtain a desired threshold value, for example, a potential other than the power supply potential V DD It may be configured to input. (3) The NAND gate 23 and the NOR gate 24 also have other configurations when the logic levels of the feedback signals R 1 and R 2 are different from those in the above embodiment.
【００２７】[0027]
【発明の効果】以上詳細に説明したように、第１の発明
によれば、出力端子を駆動する第１から第４のスイッチ
ング素子と、出力端子の電位を閾値で判定して帰還信号
を生成する帰還手段と、その帰還信号から求めた第１の
制御信号で第２のスイッチング素子をオフする第１のゲ
ートと、第２の制御信号で第４のスイッチング素子をオ
フする第２のゲートを備え、その閾値を第１の電源電位
または第２の電源電位に近い電位に設定した構成として
いる。そのため、出力端子の電位の変化中に、第２また
は第４のスイッチング素子をオフ状態にするタイミング
を遅くできる。よって、出力信号の立ち上りまたは立ち
下がり速度を速くできる。第２の発明は、第１の発明に
おける出力端子を駆動する第１から第４のスイッチング
素子と、出力端子の電位を第１及び第２の閾値で判定し
て第１及び第２の帰還信号を生成する第１及び第２の帰
還手段と、その第１の帰還信号から求めた第１の制御信
号で第２のスイッチング素子をオフする第１のゲート
と、第２の帰還信号から求めた第２の制御信号で第４の
スイッチング素子をオフする第２のゲートを備え、その
第１及び第２の閾値は、第１の電源電位及び第２の電源
電位に近い電位にそれぞれ設定しているので、出力端子
の電位の変化中に、第２及び第４のスイッチング素子を
オフ状態にするタイミングを遅くできる。よって、出力
信号の立ち上がりと立ち下がりの両方の速度を速くでき
る。As described above in detail, according to the first invention, the first to fourth switching elements for driving the output terminal and the potential of the output terminal are judged by the threshold value to generate the feedback signal. And a first gate for turning off the second switching element with the first control signal obtained from the feedback signal and a second gate for turning off the fourth switching element with the second control signal. The threshold value is set to a potential close to the first power supply potential or the second power supply potential. Therefore, the timing of turning off the second or fourth switching element can be delayed while the potential of the output terminal is changing. Therefore, the rising or falling speed of the output signal can be increased. A second invention is the first to fourth switching elements for driving the output terminal in the first invention, and the first and second feedback signals by judging the potential of the output terminal with the first and second threshold values. The first and second feedback means for generating, the first gate for turning off the second switching element by the first control signal obtained from the first feedback signal, and the second feedback signal A second gate for turning off the fourth switching element by the second control signal is provided, and the first and second thresholds thereof are set to a first power supply potential and a potential close to the second power supply potential, respectively. Therefore, the timing of turning off the second and fourth switching elements can be delayed while the potential of the output terminal is changing. Therefore, both the rising speed and the falling speed of the output signal can be increased.
【図１】本発明の第１の実施例を示す出力回路の回路図
である。FIG. 1 is a circuit diagram of an output circuit showing a first embodiment of the present invention.
【図２】従来の出力回路の構成例を示す回路図である。FIG. 2 is a circuit diagram showing a configuration example of a conventional output circuit.
【図３】図２の動作を説明する波形図である。FIG. 3 is a waveform diagram illustrating the operation of FIG.
【図４】図１中の閾値設定回路を示す回路図である。FIG. 4 is a circuit diagram showing a threshold value setting circuit in FIG.
【図５】図１の動作を説明するタイムチャート（その
１）である。5 is a time chart (No. 1) for explaining the operation of FIG. 1. FIG.
【図６】図１の動作を説明するタイムチャート（その
２）である。FIG. 6 is a time chart (No. 2) for explaining the operation of FIG. 1.
【図７】本発明の第２の実施例を示す出力回路の回路図
である。FIG. 7 is a circuit diagram of an output circuit showing a second embodiment of the present invention.
【図８】図７中の帰還手段４０，５０を示す回路図であ
る。8 is a circuit diagram showing feedback means 40 and 50 in FIG.
【図９】図７の動作を説明するタイムチャートである。9 is a time chart for explaining the operation of FIG.
２３ ＮＡＮＤゲート（第１のゲート） ２４ ＮＯＲゲート（第２のゲート） ２５〜２８ ＰＭＯＳ，ＮＭＯＳ（第１〜第４の
スイッチング素子） ３０ 帰還手段 ３１ 閾値設定回路 ４０ 第１の帰還手段 ５０ 第２の帰還手段 Ｓin 入力信号 Ｓout 出力信号 ＯＵＴ 出力端子 ＶDD，ＶSS 第１及び第２の電源電位 Ｓ２３，Ｓ２４ 第１及び第２の制御信号 Ｒ 帰還信号 Ｒ1 ，Ｒ2 第１及び第２の帰還信号23 NAND gate (first gate) 24 NOR gate (second gate) 25-28 PMOS, NMOS (first to fourth switching elements) 30 Feedback means 31 Threshold setting circuit 40 First feedback means 50 Second Feedback means S in Input signal S out Output signal OUT Output terminal V DD , V SS First and second power supply potentials S23, S24 First and second control signals R Feedback signals R 1 , R 2 First and first 2 feedback signals
Claims (2)
回路から与えられた入力信号に基づき出力端子を電圧駆
動して出力信号を生成する出力回路において、 第１の電源電位と前記出力端子間に接続され、前記入力
信号に基づいてオン、オフ動作しそのオン状態のときに
該出力端子を駆動する第１のスイッチング素子と、 前記第１の電源電位と前記出力端子間に前記第１のスイ
ッチング素子と並列に接続され、第１の制御信号に基づ
いてオン、オフ動作しそのオン状態のときに該出力端子
を駆動する第２のスイッチング素子と、 前記第１の電源電位とは異なる第２の電源電位と前記出
力端子との間に接続され、前記入力信号に基づいて前記
第１のスイッチング素子とは相補的にオン、オフ動作し
そのオン状態のときに該出力端子を駆動する第３のスイ
ッチング素子と、 前記第２の電源電位と前記出力端子間に前記第３のスイ
ッチング素子と並列に接続され、前記第１の制御信号と
は異なる第２の制御信号に基づいてオン、オフ動作しそ
のオン状態のときに該出力端子を駆動する第４のスイッ
チング素子と、 前記出力端子の電位を閾値で判定し、二値信号の帰還信
号を生成する帰還手段と、 前記帰還信号と前記入力信号を入力し、前記出力端子の
電位が前記第１の電源電位に向かって変化を開始したと
き前記第２のスイッチング素子をオン状態に設定し、該
出力端子の電位が前記閾値を通過して該第１の電源電位
に近づいたとき、該第２のスイッチング素子をオフ状態
に設定する前記第１の制御信号を生成する第１のゲート
と、 前記帰還信号と前記入力信号を入力し、前記出力端子の
電位が前記第２の電源電位に向かって変化を開始したと
き前記第４のスイッチング素子をオン状態に設定し、該
出力端子の電位が前記閾値を通過して該第２の電源電位
に近づいたとき該第４のスイッチング素子をオフ状態に
設定する前記第２の制御信号を生成する第２のゲートと
を備え、 前記帰還手段で用いる前記閾値は、前記第１の電源電位
または前記第２の電源電位に近い電位に設定されている
構成とした、 ことを特徴とする出力回路。1. An output circuit provided between an internal circuit and an output terminal for driving an output terminal by voltage based on an input signal supplied from the internal circuit to generate an output signal, the first power supply potential and the output terminal. A first switching element connected between the first switching element and the first switching element, which is turned on and off based on the input signal and drives the output terminal when in the on state; Different from the first power supply potential, which is connected in parallel with the second switching element and which turns on and off based on the first control signal and drives the output terminal when in the on state. It is connected between a second power supply potential and the output terminal, and complementarily turns on and off with the first switching element based on the input signal and drives the output terminal when in the on state. First 3 switching elements, and is connected in parallel with the third switching element between the second power supply potential and the output terminal, and is turned on / off based on a second control signal different from the first control signal. A fourth switching element that operates and drives the output terminal when in the ON state; feedback means that determines the potential of the output terminal by a threshold value and generates a feedback signal of a binary signal; When the input signal is input and the potential of the output terminal starts to change toward the first power supply potential, the second switching element is set to the ON state, and the potential of the output terminal passes the threshold value. And a first gate that generates the first control signal that sets the second switching element to an off state when the first power supply potential is approached, and the feedback signal and the input signal are input, The output terminal The fourth switching element is set to an ON state when the potential of the output voltage starts to change toward the second power supply potential, and the potential of the output terminal passes through the threshold value and approaches the second power supply potential. And a second gate that generates the second control signal that sets the fourth switching element to an off state, the threshold value used in the feedback unit is the first power supply potential or the second power supply potential. An output circuit having a configuration in which the potential is set close to the power supply potential of.
第４のスイッチン素子と、 前記第１の電源電位の近くに設定された第１の閾値で前
記出力端子の電位を判定し、二値信号の第１の帰還信号
を生成する第１の帰還手段と、 前記第２の電源電位の近くに設定された第２の閾値で前
記出力端子の電位を判定し、二値信号の第２の帰還信号
を生成する第２の帰還手段と、 前記第１の帰還信号と前記入力信号を入力し、前記出力
端子の電位が前記第１の電源電位に向かって変化を開始
したとき前記第２のスイッチング素子をオン状態に設定
し、該出力端子の電位が前記第１の閾値を通過して該第
１の電源電位に近づいたとき、該第２のスイッチング素
子をオフ状態に設定する前記第１の制御信号を生成する
第１のゲートと、 前記第２の帰還信号と前記入力信号を入力し、前記出力
端子の電位が前記第２の電源電位に向かって変化を開始
したとき前記第４のスイッチング素子をオン状態に設定
し、該出力端子の電位が前記第２の閾値を通過して該第
２の電源電位に近づいたとき、該第４のスイッチング素
子をオフ状態に設定する前記第２の制御信号を生成する
第２のゲートとを、 備えたことを特徴とする出力回路。2. The first, second, third, and fourth switching elements according to claim 1, and a potential of the output terminal at a first threshold value set near the first power source potential. And a first feedback means for generating a first feedback signal of a binary signal, and a second threshold value set near the second power supply potential to determine the potential of the output terminal. Second feedback means for generating a second feedback signal of a value signal, the first feedback signal and the input signal are input, and the potential of the output terminal starts to change toward the first power supply potential. The second switching element is turned on when the output voltage of the output terminal passes through the first threshold value and approaches the first power supply potential, the second switching element is turned off. A first gate for generating the first control signal, and the second feedback signal When the input signal is input and the potential of the output terminal starts to change toward the second power supply potential, the fourth switching element is set to the ON state, and the potential of the output terminal is set to the second level. A second gate for generating the second control signal for setting the fourth switching element to an off state when the voltage passes through the threshold value and approaches the second power supply potential. Output circuit to do.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7091152A JPH08288825A (en) | 1995-04-17 | 1995-04-17 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7091152A JPH08288825A (en) | 1995-04-17 | 1995-04-17 | Output circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288825A true JPH08288825A (en) | 1996-11-01 |
Family
ID=14018550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7091152A Pending JPH08288825A (en) | 1995-04-17 | 1995-04-17 | Output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08288825A (en) |
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-
1995
- 1995-04-17 JP JP7091152A patent/JPH08288825A/en active Pending
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