JPH08287678A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH08287678A JPH08287678A JP7092035A JP9203595A JPH08287678A JP H08287678 A JPH08287678 A JP H08287678A JP 7092035 A JP7092035 A JP 7092035A JP 9203595 A JP9203595 A JP 9203595A JP H08287678 A JPH08287678 A JP H08287678A
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- clock signal
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
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Abstract
(57)【要約】
【目的】 シンクロナスＤＲＡＭのコラム選択線を高速
かつ低消費電力で活性化できるようにする。 【構成】 アドレスカウンタ１から出力されるコラムア
ドレスＡ０〜Ａ７の下位４ビットを第１のコラムプリデ
コーダ２に、上位４ビットを第２のコラムプリデコーダ
３に割り当てる。第１のコラムプリデコーダ２は、内部
クロック信号ＣＬＫの立ち上がりエッジに同期して活性
化され、かつそれに続く立ち下がりエッジに同期して非
活性化される第１のプリデコード信号ＹＰＡ０〜ＹＰＡ
１５を出力する。第２のコラムプリデコーダ３は、内部
クロック信号ＣＬＫの立ち下がりエッジで切り替わる第
２のプリデコード信号ＹＰＢ０〜ＹＰＢ１５を出力す
る。コラムデコーダ４は、第１のプリデコード信号ＹＰ
Ａ０〜ＹＰＡ１５と第２のプリデコード信号ＹＰＢ０〜
ＹＰＢ１５との全ての組み合わせに係る論理積に応じ
て、コラム選択線Ｙ０〜Ｙ２５５を順次活性化する。
かつ低消費電力で活性化できるようにする。 【構成】 アドレスカウンタ１から出力されるコラムア
ドレスＡ０〜Ａ７の下位４ビットを第１のコラムプリデ
コーダ２に、上位４ビットを第２のコラムプリデコーダ
３に割り当てる。第１のコラムプリデコーダ２は、内部
クロック信号ＣＬＫの立ち上がりエッジに同期して活性
化され、かつそれに続く立ち下がりエッジに同期して非
活性化される第１のプリデコード信号ＹＰＡ０〜ＹＰＡ
１５を出力する。第２のコラムプリデコーダ３は、内部
クロック信号ＣＬＫの立ち下がりエッジで切り替わる第
２のプリデコード信号ＹＰＢ０〜ＹＰＢ１５を出力す
る。コラムデコーダ４は、第１のプリデコード信号ＹＰ
Ａ０〜ＹＰＡ１５と第２のプリデコード信号ＹＰＢ０〜
ＹＰＢ１５との全ての組み合わせに係る論理積に応じ
て、コラム選択線Ｙ０〜Ｙ２５５を順次活性化する。
Description
【０００１】
【産業上の利用分野】本発明は、クロック信号に同期し
たデータ読み出しが可能な半導体メモリ装置に関するも
のである。
たデータ読み出しが可能な半導体メモリ装置に関するも
のである。
【０００２】
【従来の技術】ＭＯＳ型半導体メモリ装置の１つとし
て、クロック同期の高速アクセスを実現したシンクロナ
スＤＲＡＭが知られている。Fujiwaraほか"A 200MHz 16
Mbit Synchronous DRAM with Block Access Mode",1994
Symp. on VLSI Cir. Dig. of Tech. Papers, pp.79-80
には、シンクロナスＤＲＡＭのための高速かつ低消費電
力動作を特徴としたコラムアドレスのデコード回路が示
されている。これは、複数のプリデコード信号の論理積
信号をコラムデコード信号とし、該コラムデコード信号
と内部クロック信号との論理積信号でコラム選択線を活
性化するものである。これにより、コラム選択線は、内
部クロック信号の立ち上がりエッジに同期して活性化さ
れ、かつそれに続く立ち下がりエッジに同期して非活性
化される。
て、クロック同期の高速アクセスを実現したシンクロナ
スＤＲＡＭが知られている。Fujiwaraほか"A 200MHz 16
Mbit Synchronous DRAM with Block Access Mode",1994
Symp. on VLSI Cir. Dig. of Tech. Papers, pp.79-80
には、シンクロナスＤＲＡＭのための高速かつ低消費電
力動作を特徴としたコラムアドレスのデコード回路が示
されている。これは、複数のプリデコード信号の論理積
信号をコラムデコード信号とし、該コラムデコード信号
と内部クロック信号との論理積信号でコラム選択線を活
性化するものである。これにより、コラム選択線は、内
部クロック信号の立ち上がりエッジに同期して活性化さ
れ、かつそれに続く立ち下がりエッジに同期して非活性
化される。
【０００３】
【発明が解決しようとする課題】上記従来の半導体メモ
リ装置のコラムデコード回路では、例えば２５６本のコ
ラム選択線がある場合、２５６個の論理積回路を内部ク
ロック信号で駆動しなければならず、クロックドライバ
の負荷が大きいために、消費電力が大きく、クロックド
ライブ速度を含めた動作速度が遅いという問題点を有し
ていた。
リ装置のコラムデコード回路では、例えば２５６本のコ
ラム選択線がある場合、２５６個の論理積回路を内部ク
ロック信号で駆動しなければならず、クロックドライバ
の負荷が大きいために、消費電力が大きく、クロックド
ライブ速度を含めた動作速度が遅いという問題点を有し
ていた。
【０００４】本発明の目的は、クロック信号に同期した
データ読み出しが可能な半導体メモリ装置において、高
速かつ低消費電力でコラム選択線を活性化できるように
することにある。
データ読み出しが可能な半導体メモリ装置において、高
速かつ低消費電力でコラム選択線を活性化できるように
することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、アドレスカウンタによって順次更新され
るコラムアドレスのうちの下位複数ビットをデコードし
た信号を、クロック信号の連続した立ち上がりエッジ及
び立ち下がりエッジのうちの一方のエッジに同期して活
性化し、かつ他方のエッジに同期して非活性化して、第
１のプリデコード信号として出力するためのコラムプリ
デコーダを備えることとしたものである。該第１のプリ
デコード信号と、前記コラムアドレスのうちの上位複数
ビットをデコードして得られた第２のプリデコード信号
との全ての組み合わせに係る論理積信号を、コラム選択
線の活性化信号とする。
め、本発明は、アドレスカウンタによって順次更新され
るコラムアドレスのうちの下位複数ビットをデコードし
た信号を、クロック信号の連続した立ち上がりエッジ及
び立ち下がりエッジのうちの一方のエッジに同期して活
性化し、かつ他方のエッジに同期して非活性化して、第
１のプリデコード信号として出力するためのコラムプリ
デコーダを備えることとしたものである。該第１のプリ
デコード信号と、前記コラムアドレスのうちの上位複数
ビットをデコードして得られた第２のプリデコード信号
との全ての組み合わせに係る論理積信号を、コラム選択
線の活性化信号とする。
【０００６】
【作用】本発明によれば、コラムアドレスのうちの下位
複数ビットのデコード結果のみが、第１のプリデコード
信号として、クロック信号の一方のエッジに同期して活
性化出力され、かつそれに続くエッジに同期して非活性
化出力される。この第１のプリデコード信号と第２のプ
リデコード信号との論理積信号がコラム選択線の活性化
信号となるので、従来と同様に、コラム選択線がクロッ
ク信号の一方のエッジに同期して活性化され、かつそれ
に続くエッジに同期して非活性化される。したがって、
従来と同様の機能を達成しながら、クロックドライバの
負荷が軽減される。
複数ビットのデコード結果のみが、第１のプリデコード
信号として、クロック信号の一方のエッジに同期して活
性化出力され、かつそれに続くエッジに同期して非活性
化出力される。この第１のプリデコード信号と第２のプ
リデコード信号との論理積信号がコラム選択線の活性化
信号となるので、従来と同様に、コラム選択線がクロッ
ク信号の一方のエッジに同期して活性化され、かつそれ
に続くエッジに同期して非活性化される。したがって、
従来と同様の機能を達成しながら、クロックドライバの
負荷が軽減される。
【０００７】
【実施例】以下、本発明の一実施例について、図１〜図
５を参照しながら説明する。
５を参照しながら説明する。
【０００８】図１は、本発明の一実施例に係るシンクロ
ナスＤＲＡＭの概略構成を示すブロック図である。図１
において、１は指定された初期アドレス及びバースト長
に応じてかつ内部クロック信号ＣＬＫに同期して８ビッ
トのコラムアドレスＡ０〜Ａ７を連続的に更新し、該更
新したコラムアドレスＡ０〜Ａ７を順次出力するための
アドレスカウンタである。２は、アドレスカウンタ１か
ら出力されたコラムアドレスのうちの下位４ビットＡ０
〜Ａ３から第１のプリデコード信号ＹＰＡ０〜ＹＰＡ１
５を生成するための第１のコラムプリデコーダである。
３は、アドレスカウンタ１から出力されたコラムアドレ
スのうちの上位４ビットＡ４〜Ａ７から第２のプリデコ
ード信号ＹＰＢ０〜ＹＰＢ１５を生成するための第２の
コラムプリデコーダである。第１及び第２のコラムプリ
デコーダ２，３には、それぞれ内部クロック信号ＣＬＫ
と、その反転信号である相補クロック信号ＸＣＬＫとが
不図示のクロックドライバから供給される。４は、第１
のプリデコード信号ＹＰＡ０〜ＹＰＡ１５と第２のプリ
デコード信号ＹＰＢ０〜ＹＰＢ１５との全ての組み合わ
せから、２５６本のコラム選択線Ｙ０〜Ｙ２５５の活性
化信号を生成するためのコラムデコーダである。
ナスＤＲＡＭの概略構成を示すブロック図である。図１
において、１は指定された初期アドレス及びバースト長
に応じてかつ内部クロック信号ＣＬＫに同期して８ビッ
トのコラムアドレスＡ０〜Ａ７を連続的に更新し、該更
新したコラムアドレスＡ０〜Ａ７を順次出力するための
アドレスカウンタである。２は、アドレスカウンタ１か
ら出力されたコラムアドレスのうちの下位４ビットＡ０
〜Ａ３から第１のプリデコード信号ＹＰＡ０〜ＹＰＡ１
５を生成するための第１のコラムプリデコーダである。
３は、アドレスカウンタ１から出力されたコラムアドレ
スのうちの上位４ビットＡ４〜Ａ７から第２のプリデコ
ード信号ＹＰＢ０〜ＹＰＢ１５を生成するための第２の
コラムプリデコーダである。第１及び第２のコラムプリ
デコーダ２，３には、それぞれ内部クロック信号ＣＬＫ
と、その反転信号である相補クロック信号ＸＣＬＫとが
不図示のクロックドライバから供給される。４は、第１
のプリデコード信号ＹＰＡ０〜ＹＰＡ１５と第２のプリ
デコード信号ＹＰＢ０〜ＹＰＢ１５との全ての組み合わ
せから、２５６本のコラム選択線Ｙ０〜Ｙ２５５の活性
化信号を生成するためのコラムデコーダである。
【０００９】図１中の５は２５６個のコラムスイッチか
らなるコラムスイッチ列であって、各コラムスイッチは
ゲートがコラム選択線Ｙ０〜Ｙ２５５のうちの１本に共
通接続された２個のＮＭＯＳトランジスタで構成されて
いる。６はセンスアンプ列、７はメモリセルアレイ、８
は該メモリセルアレイ７の２５６組のビット線、９は１
組のデータバスである。コラムスイッチ列５はビット線
８とデータバス９との間に介在し、センスアンプ列６は
ビット線８の上に介在して、２５６本のコラム選択線Ｙ
０〜Ｙ２５５のうちのいずれかが活性化されたときに、
メモリセルアレイ７の対応するコラムからデータバス９
の上にデータが読み出されるようになっている。なお、
ロウアドレスのデコード回路等の他の回路ブロックは、
図示が省略されている。
らなるコラムスイッチ列であって、各コラムスイッチは
ゲートがコラム選択線Ｙ０〜Ｙ２５５のうちの１本に共
通接続された２個のＮＭＯＳトランジスタで構成されて
いる。６はセンスアンプ列、７はメモリセルアレイ、８
は該メモリセルアレイ７の２５６組のビット線、９は１
組のデータバスである。コラムスイッチ列５はビット線
８とデータバス９との間に介在し、センスアンプ列６は
ビット線８の上に介在して、２５６本のコラム選択線Ｙ
０〜Ｙ２５５のうちのいずれかが活性化されたときに、
メモリセルアレイ７の対応するコラムからデータバス９
の上にデータが読み出されるようになっている。なお、
ロウアドレスのデコード回路等の他の回路ブロックは、
図示が省略されている。
【００１０】第１のコラムプリデコーダ２の内部構成を
図２に示す。第１のコラムプリデコーダ２は、アドレス
ラッチ回路１０と、第１及び第２の論理積回路２０，３
０とを備えている。アドレスラッチ回路１０は４個の単
位回路で構成され、各単位回路は２個のクロックトイン
バータ１１，１２と２個のインバータ１３，１４とで構
成されている。このアドレスラッチ回路１０は、コラム
アドレスの下位４ビットＡ０〜Ａ３を内部クロック信号
ＣＬＫの立ち下がりエッジで取り込み、それに続く立ち
上がりエッジでラッチして、８ビットの信号Ａ０， /Ａ
０，Ａ１， /Ａ１，Ａ２， /Ａ２，Ａ３， /Ａ３を出力
するものである。第１の論理積回路２０は下位４ビット
Ａ０〜Ａ３のデコードのための１６個の単位回路で構成
され、各単位回路は４入力ＮＡＮＤ回路２１とインバー
タ２２とで構成されている。第１の論理積回路２０の１
番目の単位回路の出力は（Ａ０，Ａ１，Ａ２，Ａ３）＝
（０，０，０，０）のときに、２番目の単位回路の出力
は（１，０，０，０）のときに、３番目の単位回路の出
力は（０，１，０，０）のときに、１６番目の単位回路
の出力は（１，１，１，１）のときにそれぞれ“Ｈ”レ
ベル（論理値１）になる。第２の論理積回路３０は１６
個の単位回路で構成され、各単位回路は２入力ＮＡＮＤ
回路３１とインバータ３２とで構成されている。２入力
ＮＡＮＤ回路３１の一方の入力は内部クロック信号ＣＬ
Ｋであり、他方の入力は第１の論理積回路２０の単位回
路の出力である。第２の論理回路３０は、内部クロック
信号ＣＬＫの立ち上がりエッジに同期して活性化されか
つそれに続く立ち下がりエッジに同期して非活性化され
た第１のプリデコード信号ＹＰＡ０〜ＹＰＡ１５をコラ
ムデコーダ４に供給するものである。
図２に示す。第１のコラムプリデコーダ２は、アドレス
ラッチ回路１０と、第１及び第２の論理積回路２０，３
０とを備えている。アドレスラッチ回路１０は４個の単
位回路で構成され、各単位回路は２個のクロックトイン
バータ１１，１２と２個のインバータ１３，１４とで構
成されている。このアドレスラッチ回路１０は、コラム
アドレスの下位４ビットＡ０〜Ａ３を内部クロック信号
ＣＬＫの立ち下がりエッジで取り込み、それに続く立ち
上がりエッジでラッチして、８ビットの信号Ａ０， /Ａ
０，Ａ１， /Ａ１，Ａ２， /Ａ２，Ａ３， /Ａ３を出力
するものである。第１の論理積回路２０は下位４ビット
Ａ０〜Ａ３のデコードのための１６個の単位回路で構成
され、各単位回路は４入力ＮＡＮＤ回路２１とインバー
タ２２とで構成されている。第１の論理積回路２０の１
番目の単位回路の出力は（Ａ０，Ａ１，Ａ２，Ａ３）＝
（０，０，０，０）のときに、２番目の単位回路の出力
は（１，０，０，０）のときに、３番目の単位回路の出
力は（０，１，０，０）のときに、１６番目の単位回路
の出力は（１，１，１，１）のときにそれぞれ“Ｈ”レ
ベル（論理値１）になる。第２の論理積回路３０は１６
個の単位回路で構成され、各単位回路は２入力ＮＡＮＤ
回路３１とインバータ３２とで構成されている。２入力
ＮＡＮＤ回路３１の一方の入力は内部クロック信号ＣＬ
Ｋであり、他方の入力は第１の論理積回路２０の単位回
路の出力である。第２の論理回路３０は、内部クロック
信号ＣＬＫの立ち上がりエッジに同期して活性化されか
つそれに続く立ち下がりエッジに同期して非活性化され
た第１のプリデコード信号ＹＰＡ０〜ＹＰＡ１５をコラ
ムデコーダ４に供給するものである。
【００１１】第２のコラムプリデコーダ３の内部構成を
図３に示す。第２のコラムプリデコーダ３は、アドレス
ラッチ回路４０と、論理積回路５０とを備えている。ア
ドレスラッチ回路４０は４個の単位回路で構成され、各
単位回路は２個のクロックトインバータ４１，４２と２
個のインバータ４３，４４とで構成されている。このア
ドレスラッチ回路４０は、コラムアドレスの上位４ビッ
トＡ４〜Ａ７を内部クロック信号ＣＬＫの立ち下がりエ
ッジで取り込み、それに続く立ち上がりエッジでラッチ
して、８ビットの信号Ａ４， /Ａ４，Ａ５， /Ａ５，Ａ
６， /Ａ６，Ａ７， /Ａ７を出力するものである。論理
積回路５０は上位４ビットＡ４〜Ａ７のデコードのため
の１６個の単位回路で構成され、各単位回路は４入力Ｎ
ＡＮＤ回路５１とインバータ５２とで構成されている。
この論理積回路５０の１番目の単位回路の出力ＹＰＢ０
は（Ａ４，Ａ５，Ａ６，Ａ７）＝（０，０，０，０）の
ときに、２番目の単位回路の出力ＹＰＢ１は（１，０，
０，０）のときに、３番目の単位回路の出力ＹＰＢ２は
（０，１，０，０）のときに、１６番目の単位回路の出
力ＹＰＢ１５は（１，１，１，１）のときにそれぞれ
“Ｈ”レベル（論理値１）になる。内部クロック信号Ｃ
ＬＫの立ち下がりエッジで切り替わる各単位回路の出力
ＹＰＢ０〜ＹＰＢ１５は、第２のプリデコード信号とし
てコラムデコーダ４に供給される。
図３に示す。第２のコラムプリデコーダ３は、アドレス
ラッチ回路４０と、論理積回路５０とを備えている。ア
ドレスラッチ回路４０は４個の単位回路で構成され、各
単位回路は２個のクロックトインバータ４１，４２と２
個のインバータ４３，４４とで構成されている。このア
ドレスラッチ回路４０は、コラムアドレスの上位４ビッ
トＡ４〜Ａ７を内部クロック信号ＣＬＫの立ち下がりエ
ッジで取り込み、それに続く立ち上がりエッジでラッチ
して、８ビットの信号Ａ４， /Ａ４，Ａ５， /Ａ５，Ａ
６， /Ａ６，Ａ７， /Ａ７を出力するものである。論理
積回路５０は上位４ビットＡ４〜Ａ７のデコードのため
の１６個の単位回路で構成され、各単位回路は４入力Ｎ
ＡＮＤ回路５１とインバータ５２とで構成されている。
この論理積回路５０の１番目の単位回路の出力ＹＰＢ０
は（Ａ４，Ａ５，Ａ６，Ａ７）＝（０，０，０，０）の
ときに、２番目の単位回路の出力ＹＰＢ１は（１，０，
０，０）のときに、３番目の単位回路の出力ＹＰＢ２は
（０，１，０，０）のときに、１６番目の単位回路の出
力ＹＰＢ１５は（１，１，１，１）のときにそれぞれ
“Ｈ”レベル（論理値１）になる。内部クロック信号Ｃ
ＬＫの立ち下がりエッジで切り替わる各単位回路の出力
ＹＰＢ０〜ＹＰＢ１５は、第２のプリデコード信号とし
てコラムデコーダ４に供給される。
【００１２】コラムデコーダ４の内部構成を図４に示
す。コラムデコーダ４は２５６個の単位回路で構成さ
れ、各単位回路は２入力ＮＡＮＤ回路６１とインバータ
６２とで構成されている。このコラムデコーダ４の１番
目の単位回路は（ＹＰＡ０，ＹＰＢ０）＝（１，１）の
ときに１番目のコラム選択線Ｙ０を、２番目の単位回路
は（ＹＰＡ１，ＹＰＢ０）＝（１，１）のときに２番目
のコラム選択線Ｙ１を、３番目の単位回路は（ＹＰＡ
２，ＹＰＢ０）＝（１，１）のときに３番目のコラム選
択線Ｙ２を、２５６番目の単位回路は（ＹＰＡ１５，Ｙ
ＰＢ１５）＝（１，１）のときに２５６番目のコラム選
択線Ｙ２５５をそれぞれ“Ｈ”レベルに活性化する。
す。コラムデコーダ４は２５６個の単位回路で構成さ
れ、各単位回路は２入力ＮＡＮＤ回路６１とインバータ
６２とで構成されている。このコラムデコーダ４の１番
目の単位回路は（ＹＰＡ０，ＹＰＢ０）＝（１，１）の
ときに１番目のコラム選択線Ｙ０を、２番目の単位回路
は（ＹＰＡ１，ＹＰＢ０）＝（１，１）のときに２番目
のコラム選択線Ｙ１を、３番目の単位回路は（ＹＰＡ
２，ＹＰＢ０）＝（１，１）のときに３番目のコラム選
択線Ｙ２を、２５６番目の単位回路は（ＹＰＡ１５，Ｙ
ＰＢ１５）＝（１，１）のときに２５６番目のコラム選
択線Ｙ２５５をそれぞれ“Ｈ”レベルに活性化する。
【００１３】図５は、図１のシンクロナスＤＲＡＭの動
作を示すタイミングチャート図である。アドレスカウン
タ１は、指定された初期アドレスとバースト長とで決ま
る範囲内で、８ビットのコラムアドレスＡ０〜Ａ７を１
ずつインクリメントするものとする。
作を示すタイミングチャート図である。アドレスカウン
タ１は、指定された初期アドレスとバースト長とで決ま
る範囲内で、８ビットのコラムアドレスＡ０〜Ａ７を１
ずつインクリメントするものとする。
【００１４】第１のコラムプリデコーダ２は、内部クロ
ック信号ＣＬＫの立ち下がりエッジでコラムアドレスの
下位４ビットＡ０〜Ａ３を取り込み、第１の論理積回路
２０で該下位４ビットをデコードし、第２の論理積回路
３０でデコード結果と内部クロック信号ＣＬＫとの論理
積をとる。したがって、第１のプリデコード信号ＹＰＡ
０〜ＹＰＡ１５は、図５に示すように、内部クロック信
号ＣＬＫの立ち上がりエッジに同期して“Ｈ”レベルに
活性化され、かつそれに続く立ち下がりエッジに同期し
て“Ｌ”レベルに非活性化される。この結果、コラムア
ドレスの下位４ビットＡ０〜Ａ３に対応して１クロック
毎に順次活性化された第１のプリデコード信号ＹＰＡ０
〜ＹＰＡ１５が、内部クロック信号ＣＬＫに同期してコ
ラムデコーダ４に順次供給される。なお、コラムアドレ
スの下位４ビットＡ０〜Ａ３は、内部クロック信号ＣＬ
Ｋの立ち上がりエッジでアドレスラッチ回路１０にラッ
チされた後は、それに続く立ち下がりエッジまでに更新
されてもよい。
ック信号ＣＬＫの立ち下がりエッジでコラムアドレスの
下位４ビットＡ０〜Ａ３を取り込み、第１の論理積回路
２０で該下位４ビットをデコードし、第２の論理積回路
３０でデコード結果と内部クロック信号ＣＬＫとの論理
積をとる。したがって、第１のプリデコード信号ＹＰＡ
０〜ＹＰＡ１５は、図５に示すように、内部クロック信
号ＣＬＫの立ち上がりエッジに同期して“Ｈ”レベルに
活性化され、かつそれに続く立ち下がりエッジに同期し
て“Ｌ”レベルに非活性化される。この結果、コラムア
ドレスの下位４ビットＡ０〜Ａ３に対応して１クロック
毎に順次活性化された第１のプリデコード信号ＹＰＡ０
〜ＹＰＡ１５が、内部クロック信号ＣＬＫに同期してコ
ラムデコーダ４に順次供給される。なお、コラムアドレ
スの下位４ビットＡ０〜Ａ３は、内部クロック信号ＣＬ
Ｋの立ち上がりエッジでアドレスラッチ回路１０にラッ
チされた後は、それに続く立ち下がりエッジまでに更新
されてもよい。
【００１５】一方、第２のコラムプリデコーダ３は、内
部クロック信号ＣＬＫの立ち下がりエッジでコラムアド
レスの上位４ビットＡ４〜Ａ７を取り込み、論理積回路
５０で該上位４ビットをデコードする。これにより、図
５に示すように、コラムアドレスの上位４ビットＡ４〜
Ａ７に対応して内部クロック信号ＣＬＫの立ち下がりエ
ッジで切り替わる第２のプリデコード信号ＹＰＢ０〜Ｙ
ＰＢ１５がコラムデコーダ４に供給される。なお、コラ
ムアドレスの上位４ビットＡ４〜Ａ７は、内部クロック
信号ＣＬＫの立ち上がりエッジでアドレスラッチ回路４
０にラッチされた後は、それに続く立ち下がりエッジま
でに更新されてもよい。ただし、上位４ビットＡ４〜Ａ
７の更新頻度は、下位４ビットＡ０〜Ａ３より低い。
部クロック信号ＣＬＫの立ち下がりエッジでコラムアド
レスの上位４ビットＡ４〜Ａ７を取り込み、論理積回路
５０で該上位４ビットをデコードする。これにより、図
５に示すように、コラムアドレスの上位４ビットＡ４〜
Ａ７に対応して内部クロック信号ＣＬＫの立ち下がりエ
ッジで切り替わる第２のプリデコード信号ＹＰＢ０〜Ｙ
ＰＢ１５がコラムデコーダ４に供給される。なお、コラ
ムアドレスの上位４ビットＡ４〜Ａ７は、内部クロック
信号ＣＬＫの立ち上がりエッジでアドレスラッチ回路４
０にラッチされた後は、それに続く立ち下がりエッジま
でに更新されてもよい。ただし、上位４ビットＡ４〜Ａ
７の更新頻度は、下位４ビットＡ０〜Ａ３より低い。
【００１６】コラムデコーダ４は、第１のプリデコード
信号ＹＰＡ０〜ＹＰＡ１５と第２のプリデコード信号Ｙ
ＰＢ０〜ＹＰＢ１５との組み合わせに係る論理積に従っ
てコラム選択線Ｙ０〜Ｙ２５５を活性化する。したがっ
て、コラム選択線Ｙ０〜Ｙ２５５は、図５に示すよう
に、内部クロック信号ＣＬＫの立ち上がりエッジに同期
して“Ｈ”レベルに活性化され、かつそれに続く立ち下
がりエッジに同期して“Ｌ”レベルに非活性化される。
この結果、順次インクリメントされる８ビットのコラム
アドレスＡ０〜Ａ７に対応して、２５６本のコラム選択
線Ｙ０〜Ｙ２５５のうちの任意の本数のコラム選択線が
内部クロック信号ＣＬＫに同期して１クロック毎に順次
活性化される。
信号ＹＰＡ０〜ＹＰＡ１５と第２のプリデコード信号Ｙ
ＰＢ０〜ＹＰＢ１５との組み合わせに係る論理積に従っ
てコラム選択線Ｙ０〜Ｙ２５５を活性化する。したがっ
て、コラム選択線Ｙ０〜Ｙ２５５は、図５に示すよう
に、内部クロック信号ＣＬＫの立ち上がりエッジに同期
して“Ｈ”レベルに活性化され、かつそれに続く立ち下
がりエッジに同期して“Ｌ”レベルに非活性化される。
この結果、順次インクリメントされる８ビットのコラム
アドレスＡ０〜Ａ７に対応して、２５６本のコラム選択
線Ｙ０〜Ｙ２５５のうちの任意の本数のコラム選択線が
内部クロック信号ＣＬＫに同期して１クロック毎に順次
活性化される。
【００１７】さて、図２中の第２の論理積回路３０を取
り去り、図４のコラムデコーダ４の中の２５６個の単位
回路の各々においてインバータ６２の出力信号と内部ク
ロック信号ＣＬＫとの論理積をとるための２入力ＮＡＮ
Ｄ回路とインバータとを設ける場合には、２５６個の２
入力ＮＡＮＤ回路を内部クロック信号ＣＬＫで駆動しな
ければならず、クロックドライバの負荷が大きくなる。
これに対して、本実施例によれば、同じ機能を実現する
ためのＮＡＮＤ回路（図２中の３１）の数が１６である
ので、クロックドライバの負荷が大幅に低減される。し
たがって、内部クロック信号ＣＬＫの充放電電流が低減
され、シンクロナスＤＲＡＭの消費電力が低減される。
また、内部クロック信号ＣＬＫの負荷が軽い分、内部ク
ロック信号ＣＬＫの発生動作を含めたシンクロナスＤＲ
ＡＭの高速動作を達成することができる。
り去り、図４のコラムデコーダ４の中の２５６個の単位
回路の各々においてインバータ６２の出力信号と内部ク
ロック信号ＣＬＫとの論理積をとるための２入力ＮＡＮ
Ｄ回路とインバータとを設ける場合には、２５６個の２
入力ＮＡＮＤ回路を内部クロック信号ＣＬＫで駆動しな
ければならず、クロックドライバの負荷が大きくなる。
これに対して、本実施例によれば、同じ機能を実現する
ためのＮＡＮＤ回路（図２中の３１）の数が１６である
ので、クロックドライバの負荷が大幅に低減される。し
たがって、内部クロック信号ＣＬＫの充放電電流が低減
され、シンクロナスＤＲＡＭの消費電力が低減される。
また、内部クロック信号ＣＬＫの負荷が軽い分、内部ク
ロック信号ＣＬＫの発生動作を含めたシンクロナスＤＲ
ＡＭの高速動作を達成することができる。
【００１８】なお、本実施例の第２のコラムプリデコー
ダ３の中のアドレスラッチ回路４０は、コラムアドレス
の上位４ビットＡ４〜Ａ７を内部クロック信号ＣＬＫの
立ち下がりエッジで取り込み、それに続く立ち上がりエ
ッジでラッチするものとしたが、該上位４ビットＡ４〜
Ａ７を内部クロック信号ＣＬＫの立ち上がりエッジで取
り込み、それに続く立ち下がりエッジでラッチするよう
にしてもよい。
ダ３の中のアドレスラッチ回路４０は、コラムアドレス
の上位４ビットＡ４〜Ａ７を内部クロック信号ＣＬＫの
立ち下がりエッジで取り込み、それに続く立ち上がりエ
ッジでラッチするものとしたが、該上位４ビットＡ４〜
Ａ７を内部クロック信号ＣＬＫの立ち上がりエッジで取
り込み、それに続く立ち下がりエッジでラッチするよう
にしてもよい。
【００１９】また、内部クロック信号ＣＬＫの立ち下が
りエッジに同期して第１のプリデコード信号ＹＰＡ０〜
ＹＰＡ１５を“Ｈ”レベルに活性化し、かつそれに続く
立ち上がりエッジに同期して該第１のプリデコード信号
ＹＰＡ０〜ＹＰＡ１５を“Ｌ”レベルに非活性化する構
成を採用することも可能である。
りエッジに同期して第１のプリデコード信号ＹＰＡ０〜
ＹＰＡ１５を“Ｈ”レベルに活性化し、かつそれに続く
立ち上がりエッジに同期して該第１のプリデコード信号
ＹＰＡ０〜ＹＰＡ１５を“Ｌ”レベルに非活性化する構
成を採用することも可能である。
【００２０】また、上記の実施例では２５６本のコラム
選択線Ｙ０〜Ｙ２５５のうちの任意の本数のコラム選択
線を１本ずつ順次選択するものとしたので、８ビットの
コラムアドレスＡ０〜Ａ７を半分ずつ第１及び第２のコ
ラムプリデコーダ２，３に割り当てたが、この割り当て
は、選択すべきコラム選択線の本数に応じて適宜変更さ
れる。
選択線Ｙ０〜Ｙ２５５のうちの任意の本数のコラム選択
線を１本ずつ順次選択するものとしたので、８ビットの
コラムアドレスＡ０〜Ａ７を半分ずつ第１及び第２のコ
ラムプリデコーダ２，３に割り当てたが、この割り当て
は、選択すべきコラム選択線の本数に応じて適宜変更さ
れる。
【００２１】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、アドレスカウンタによって順次更新されるコラムア
ドレスのうちの下位複数ビットをデコードするためのコ
ラムプリデコーダで、該下位複数ビットをデコードした
信号をクロック信号に同期して活性化しかつ非活性化す
ることとしたので、クロックドライバの負荷が軽減され
る結果、高速かつ低消費電力でコラム選択線を活性化で
きる効果が得られる。
ば、アドレスカウンタによって順次更新されるコラムア
ドレスのうちの下位複数ビットをデコードするためのコ
ラムプリデコーダで、該下位複数ビットをデコードした
信号をクロック信号に同期して活性化しかつ非活性化す
ることとしたので、クロックドライバの負荷が軽減され
る結果、高速かつ低消費電力でコラム選択線を活性化で
きる効果が得られる。
【図１】本発明の一実施例に係るシンクロナスＤＲＡＭ
の概略構成を示すブロック図である。
の概略構成を示すブロック図である。
【図２】図１中の第１のコラムプリデコーダの内部構成
を示す回路図である。
を示す回路図である。
【図３】図１中の第２のコラムプリデコーダの内部構成
を示す回路図である。
を示す回路図である。
【図４】図１中のコラムデコーダの内部構成を示す回路
図である。
図である。
【図５】図１のシンクロナスＤＲＡＭの動作を示すタイ
ミングチャート図である。
ミングチャート図である。
１ アドレスカウンタ ２ 第１のコラムプリデコーダ ３ 第２のコラムプリデコーダ ４ コラムデコーダ ５ コラムスイッチ列 ６ センスアンプ列 ７ メモリセルアレイ ８ ビット線 ９ データバス １０，４０ アドレスラッチ回路 １１，１２，４１，４２ クロックトインバータ １３，１４，４３，４４ インバータ ２０，３０，５０ 論理積回路 ２１，３１，５１，６１ ＮＡＮＤ回路 ２２，３２，５２，６２ インバータ Ａ０〜Ａ７ コラムアドレス ＣＬＫ 内部クロック信号 ＸＣＬＫ 相補クロック信号 ＹＰＡ０〜ＹＰＡ１５ 第１のプリデコード信号 ＹＰＢ０〜ＹＰＢ１５ 第２のプリデコード信号 Ｙ０〜Ｙ２５５ コラム選択線
Claims (2)
- 【請求項１】 クロック信号に同期したデータ読み出し
が可能な半導体メモリ装置であって、 複数のコラム選択線のうちのいずれかが活性化されたと
きに対応するコラムからデータが読み出されるメモリセ
ルアレイと、 クロック信号に同期してコラムアドレスを連続的に更新
し、該更新したコラムアドレスを順次出力するためのア
ドレスカウンタと、 前記アドレスカウンタから出力されたコラムアドレスの
うちの下位複数ビットをデコードした信号を、前記クロ
ック信号の連続した立ち上がりエッジ及び立ち下がりエ
ッジのうちの一方のエッジに同期して活性化し、かつ他
方のエッジに同期して非活性化して、第１のプリデコー
ド信号として出力するための第１のコラムプリデコーダ
と、 前記アドレスカウンタから出力されたコラムアドレスの
うちの上位複数ビットをデコードした信号を第２のプリ
デコード信号として出力するための第２のコラムプリデ
コーダと、 前記第１のコラムプリデコーダから出力された第１のプ
リデコード信号と前記第２のコラムプリデコーダから出
力された第２のプリデコード信号との全ての組み合わせ
に係る論理積信号を、前記メモリセルアレイのコラム選
択線の活性化信号として出力するためのコラムデコーダ
とを備えたことを特徴とする半導体メモリ装置。 - 【請求項２】 請求項１記載の半導体メモリ装置におい
て、 前記第１のコラムプリデコーダは、前記アドレスカウン
タから出力されたコラムアドレスのうちの下位複数ビッ
トをデコードした信号と前記クロック信号との論理積信
号を前記第１のプリデコード信号として出力するための
論理積回路を備えたことを特徴とする半導体メモリ装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09203595A JP3380828B2 (ja) | 1995-04-18 | 1995-04-18 | 半導体メモリ装置 |
| US08/632,826 US5629903A (en) | 1995-04-18 | 1996-04-16 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09203595A JP3380828B2 (ja) | 1995-04-18 | 1995-04-18 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08287678A true JPH08287678A (ja) | 1996-11-01 |
| JP3380828B2 JP3380828B2 (ja) | 2003-02-24 |
Family
ID=14043281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09203595A Expired - Fee Related JP3380828B2 (ja) | 1995-04-18 | 1995-04-18 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5629903A (ja) |
| JP (1) | JP3380828B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6243317B1 (en) | 1998-10-14 | 2001-06-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device which activates column lines at high speed |
| JP2007184106A (ja) * | 1997-12-26 | 2007-07-19 | Samsung Electronics Co Ltd | 同期形半導体メモリ装置のためのカラム選択ライン制御回路 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2746222B2 (ja) * | 1995-08-31 | 1998-05-06 | 日本電気株式会社 | 半導体記憶装置 |
| US6009038A (en) * | 1996-05-31 | 1999-12-28 | United Microelectronics Corporation | Addressing unit |
| JPH09320269A (ja) * | 1996-05-31 | 1997-12-12 | Nippon Steel Corp | アドレス装置 |
| JPH10269765A (ja) * | 1997-03-24 | 1998-10-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6130853A (en) * | 1998-03-30 | 2000-10-10 | Etron Technology, Inc. | Address decoding scheme for DDR memory |
| US5892704A (en) * | 1998-03-31 | 1999-04-06 | International Business Machines Corporation | Wordline amplifier |
| DE19830111A1 (de) * | 1998-07-06 | 2000-01-13 | Siemens Ag | Integrierter Speicher |
| DE19839105B4 (de) * | 1998-08-27 | 2006-04-06 | Infineon Technologies Ag | Integrierter Halbleiterspeicher mit Steuerungseinrichtung zum taktsynchronen Schreiben und Lesen |
| US6909648B2 (en) * | 2002-03-19 | 2005-06-21 | Broadcom Corporation | Burn in system and method for improved memory reliability |
| US8830780B2 (en) * | 2013-01-15 | 2014-09-09 | Qualcomm Incorporated | System and method of performing power on reset for memory array circuits |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2575449B2 (ja) * | 1988-02-18 | 1997-01-22 | 株式会社東芝 | 半導体メモリ装置 |
| JPH02247892A (ja) * | 1989-03-20 | 1990-10-03 | Fujitsu Ltd | ダイナミックランダムアクセスメモリ |
| JP2531829B2 (ja) * | 1990-05-01 | 1996-09-04 | 株式会社東芝 | スタティック型メモリ |
| JPH08138374A (ja) * | 1994-11-10 | 1996-05-31 | Nec Corp | 半導体メモリ装置およびそのリフレッシュ方法 |
-
1995
- 1995-04-18 JP JP09203595A patent/JP3380828B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-16 US US08/632,826 patent/US5629903A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184106A (ja) * | 1997-12-26 | 2007-07-19 | Samsung Electronics Co Ltd | 同期形半導体メモリ装置のためのカラム選択ライン制御回路 |
| US6243317B1 (en) | 1998-10-14 | 2001-06-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device which activates column lines at high speed |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3380828B2 (ja) | 2003-02-24 |
| US5629903A (en) | 1997-05-13 |
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|---|---|---|---|
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