JPH08234227A - Display device and its production - Google Patents

Display device and its production

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JPH08234227A
JPH08234227A JP32752395A JP32752395A JPH08234227A JP H08234227 A JPH08234227 A JP H08234227A JP 32752395 A JP32752395 A JP 32752395A JP 32752395 A JP32752395 A JP 32752395A JP H08234227 A JPH08234227 A JP H08234227A
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auxiliary capacitance
lines
line
scanning
display device
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Hideo Kawano
英郎 川野
Akira Kubo
明 久保
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Abstract

PURPOSE: To provide a liquid crystal display device having a structure contributing to the improvement in production yield and reduction of the manufacturing cost by preventing the breakdown by static electricity having a high voltage generated by friction, etc., during the course of production stages. CONSTITUTION: This display device is constituted by forming projecting parts 37l, 37m in wiring parts 34c, 36d as discharge of static electricity prior to formation of short rings and selecting the positions where conductor patterns, such as signal lines of other layers, are not formed as the arranging positions of these projecting parts, thereby preventing shorting of the conductor patterns of other layers, such as signal lines, to scanning lines 33c or auxiliary capacitor lines 33d via the damage, etc., of insulating films 38 generated by the discharge.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明はアクティブマトリッ
クス型液晶表示装置における走査線、信号線のような微
細な配線構造を有する表示装置およびその製造方法に関
する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device having a fine wiring structure such as a scanning line and a signal line in an active matrix type liquid crystal display device, and a manufacturing method thereof.

【0002】[0002]

【従来の技術】近年、表示装置の中でも、特に液晶表示
装置においては、テレビ表示やグラフィックディスプレ
イ等を指向した大容量で高密度な表示装置の開発及び実
用化が盛んに為されている。
2. Description of the Related Art In recent years, large-capacity, high-density display devices for television displays, graphic displays, etc. have been actively developed and put to practical use, particularly in liquid crystal display devices among display devices.

【0003】液晶層を挟んで互いに対向して各画素を形
成する電極の間に電圧を時分割的に印加し、液晶層を駆
動し表示を行なう単純マトリックス型液晶表示装置のみ
ならず、近年は、さらなる高精細、高機能の画像表示の
実現を狙った表示装置として、MIM(metal-insulato
r-metal )ダイオードや薄膜トランジスタ(TFT)を
スイッチング素子として用いたアクティブマトリックス
型の液晶表示パネルを用いた表示装置の開発が進めら
れ、実用化も為されている。
Not only a simple matrix type liquid crystal display device which applies a voltage in a time division manner between electrodes which face each other across a liquid crystal layer to form each pixel to drive a liquid crystal layer for display, but in recent years , MIM (metal-insulato) as a display device aiming to realize higher-definition and higher-performance image display.
A display device using an active matrix type liquid crystal display panel using an r-metal) diode or a thin film transistor (TFT) as a switching element has been developed and put into practical use.

【0004】このアクティブマトリックス型液晶表示装
置のような表示装置は、画像のコントラストが高く、画
像信号に対する表示の高速応答性に優れ、クロストーク
のない高品質な画像表示が可能であることから、これら
の特徴を生かして、テレビジョン用やOA(オフィスオ
ートメーション)用などのディスプレイデバイスとして
多用されるようになってきており、その画素電極の配列
ピッチは100μm程度と微細なものとなってきてい
る。しかもその画素数が約100万画素という、超多画
素数の表示装置の開発も進められている。
A display device such as this active matrix type liquid crystal display device has a high image contrast, is excellent in high-speed display response to an image signal, and is capable of high quality image display without crosstalk. Utilizing these characteristics, it has come to be widely used as a display device for televisions, OA (office automation), etc., and the arrangement pitch of its pixel electrodes has become as fine as about 100 μm. . Moreover, the development of a display device with an extremely large number of pixels, which is about 1 million pixels, is underway.

【0005】[0005]

【発明が解決しようとする課題】このようなアクティブ
マトリックス型液晶表示装置の普及を促進するために
は、製造歩留まりを向上させることによって価格を下げ
ることが必要である。製造歩留まりを向上させる手段と
しては幾つかあるが、その主要な手法の一つとして、製
造工程における電極または電極間の絶縁層の静電破壊に
起因した表示不良欠陥の発生率の低減があり、静電破壊
に対して従来から様々な対策が施されている。
In order to promote the spread of such an active matrix type liquid crystal display device, it is necessary to reduce the price by improving the manufacturing yield. There are several ways to improve the manufacturing yield, but one of the main methods is to reduce the incidence of display defects due to electrostatic breakdown of the electrodes or the insulating layer between the electrodes in the manufacturing process. Various measures have been taken to prevent electrostatic damage.

【0006】そのような従来の静電破壊対策を施したア
クティブマトリックス型液晶表示装置として例えばスイ
ッチング素子に薄膜トランジスタを用いたものにおい
て、ショートリングと呼ばれるリング状の導体パターン
をアレイ基板の周辺部に配設することで、全ての走査線
と補助容量線及び信号線を導通させる手法が知られてい
る。
In such a conventional active matrix type liquid crystal display device having countermeasures against electrostatic breakdown, for example, a thin film transistor is used as a switching element, a ring-shaped conductor pattern called a short ring is arranged in the peripheral portion of the array substrate. There is known a method of electrically connecting all the scanning lines to the auxiliary capacitance lines and the signal lines by providing them.

【0007】図1は製造工程の途中において、ショート
リングが形成された状態の従来のTFTアレイ基板の概
略平面図を示す。図において、ガラス基板10上には、
複数の走査線11とこれらの走査線11の間に平行に補
助容量線12とが形成されている。この補助容量線12
の上にはマトリクス状に配列された複数の画素電極13
が補助容量線12と絶縁されて設けられている。走査線
11と補助容量線12とに夫々直交する方向には複数の
信号線14がこれらと絶縁されて形成される。これらの
配線それぞれには、走査線検査電極15、給電電極16
及び補助容量線検査電極17が形成される。さらに走査
線11と補助容量線12と信号線14とは、アレイ基板
の周辺部に形成されたショートリング18により電気的
に接続される。
FIG. 1 is a schematic plan view of a conventional TFT array substrate in which a short ring is formed during the manufacturing process. In the figure, on the glass substrate 10,
A plurality of scanning lines 11 and an auxiliary capacitance line 12 are formed in parallel between these scanning lines 11. This auxiliary capacitance line 12
A plurality of pixel electrodes 13 arranged in a matrix on the
Are insulated from the auxiliary capacitance line 12. A plurality of signal lines 14 are formed so as to be insulated from the scanning lines 11 and the auxiliary capacitance lines 12 in directions orthogonal to each other. Each of these wirings has a scanning line inspection electrode 15 and a power supply electrode 16
And the auxiliary capacitance line inspection electrode 17 is formed. Further, the scanning line 11, the auxiliary capacitance line 12, and the signal line 14 are electrically connected by a short ring 18 formed in the peripheral portion of the array substrate.

【0008】このように、製造工程の途中において、全
ての走査線11と補助容量線12及び信号線14をショ
ートリング18によって導通させることで、製造される
アクティブマトリックス型液晶表示装置のTFTアレイ
基板は、ショートリング形成後に静電気を帯電しても、
配線間に高い電位差が生じることを防ぐことができるの
で、静電破壊が生じない。
As described above, the TFT array substrate of the active matrix type liquid crystal display device manufactured by electrically connecting all the scanning lines 11, the auxiliary capacitance lines 12 and the signal lines 14 by the short ring 18 during the manufacturing process. Even if static electricity is charged after the short ring is formed,
Since it is possible to prevent a high potential difference between the wirings, electrostatic breakdown does not occur.

【0009】しかしながら、実際には、ショートリング
形成前の工程において静電気の帯電が生じる場合も多
く、このような場合にも、配線間に高い電位差が生じる
ため、TFTアレイ基板上にショートリング形成工程ま
でに形成した配線構造物や絶縁膜などに静電破壊が生じ
てしまう。
However, in practice, static electricity is often charged in the process before the formation of the short ring, and even in such a case, a high potential difference is generated between the wirings, so that the process of forming the short ring on the TFT array substrate is performed. Electrostatic breakdown occurs in the wiring structure and insulating film formed up to this point.

【0010】例えば、図8に示したショートリング18
が形成される前の工程で、走査線11、補助容量線12
及びそれら配線に接続された各検査電極15、17が形
成される。この後に、他のパターンを形成するフォト・
エッチングを行なうためのレジストを基板10上に塗布
した後、そのレジストの溶媒を蒸発させるために平面の
ステージ上で加熱が行なわれる。その加熱工程の後、例
えば図9に示したように、複数の搬送ローラー21を備
えた搬送ベルト22上で、TFTアレイ基板10を、搬
送ベルト22から浮上させながら移動させて次の工程へ
と移送する。この浮上して移送させる際、TFTアレイ
基板10と搬送ベルト22との間には剥離帯電により例
えば数千ボルトの静電気が帯電される。この際に図8に
示すように搬送ベルト22に付属された金属アーム23
によってTFTアレイ基板10の搬送位置が修正される
が、このときに金属アーム23とTFTアレイ基板10
との接触によりにTFTアレイ基板10に蓄積されてい
た電荷が急激に金属アーム23に向けて移動することに
起因して、TFTアレイ基板10の配線構造物や絶縁膜
に静電破壊が生じる。
For example, the short ring 18 shown in FIG.
In the process before the formation of the scanning lines 11 and the auxiliary capacitance lines 12
And the inspection electrodes 15 and 17 connected to these wirings are formed. After this, a photo that forms another pattern
After applying a resist for etching on the substrate 10, heating is performed on a flat stage to evaporate the solvent of the resist. After the heating step, for example, as shown in FIG. 9, the TFT array substrate 10 is moved while being floated above the conveyor belt 22 on the conveyor belt 22 provided with a plurality of conveyor rollers 21 to the next step. Transfer. During this floating and transfer, static electricity of, for example, several thousand volts is charged between the TFT array substrate 10 and the conveyor belt 22 by peeling charging. At this time, the metal arm 23 attached to the conveyor belt 22 as shown in FIG.
The transfer position of the TFT array substrate 10 is corrected by this. At this time, the metal arm 23 and the TFT array substrate 10 are
The electric charges accumulated in the TFT array substrate 10 due to the contact with the abruptly move toward the metal arm 23, so that the wiring structure and the insulating film of the TFT array substrate 10 are electrostatically destroyed.

【0011】即ち、図10に示すように、TFTアレイ
基板10の一部24に数千ボルトのマイナスの静電気が
帯電し、これに接している金属アーム23が接地レベル
に接続されていると、そのTFTアレイ基板10の帯電
部分24と金属アーム23との間を帯電電荷が急激に移
動する。
That is, as shown in FIG. 10, when a part 24 of the TFT array substrate 10 is charged with negative static electricity of several thousand volts and the metal arm 23 in contact with this is connected to the ground level, The charged charge rapidly moves between the charged portion 24 of the TFT array substrate 10 and the metal arm 23.

【0012】このとき、例えば、TFTアレイ基板10
の帯電部分24に近接した位置に配置された走査線11
aや補助容量線12a上の静電荷は、金属アーム23と
の間に配置された走査線11bを通過して層間絶縁膜な
どの絶縁膜内あるいは薄膜半導体層26内を放電状態で
急峻に移動する。ここで、図10にはその後の工程で形
成されるべき信号線14aの位置が2点鎖線で示されて
いる。
At this time, for example, the TFT array substrate 10
Scanning line 11 arranged at a position close to the charged portion 24 of
The electrostatic charges on a and the auxiliary capacitance line 12a pass through the scanning line 11b arranged between the metal arm 23 and the metal arm 23 and rapidly move in an insulating film such as an interlayer insulating film or in the thin film semiconductor layer 26 in a discharge state. To do. Here, in FIG. 10, the position of the signal line 14a to be formed in the subsequent step is indicated by a two-dot chain line.

【0013】この放電の結果、例えば図11に示すよう
に、走査線11aと金属アーム23との間に放電が生
じ、走査線11aの上に形成された絶縁膜25および薄
膜半導体層26には、放電が発生した部分に沿ってその
静電破壊によるピンホール状あるいは裂損状の損傷27
が生じる。このような損傷27上に後の工程で例えば図
12に示す如く信号線14aが形成される場合には、損
傷27を通して信号線14aと走査線11aの配線どう
しがショートするため、完成後の表示動作の際にこの部
分に対応した画素列に線欠陥などの表示不良が生じる。
As a result of this discharge, for example, as shown in FIG. 11, a discharge is generated between the scan line 11a and the metal arm 23, and the insulating film 25 and the thin film semiconductor layer 26 formed on the scan line 11a are discharged. , Pinhole-like or tear-like damage 27 due to the electrostatic breakdown along the part where the discharge occurs
Occurs. When the signal line 14a is formed on the damage 27 in a later step, for example, as shown in FIG. 12, the signal line 14a and the scanning line 11a are short-circuited through the damage 27, and the display after the completion is completed. During operation, display defects such as line defects occur in the pixel column corresponding to this portion.

【0014】なお、上記のショートリングは表示動作を
妨げるため、アレイ基板完成の後にすべて切り離す必要
がある。また、ショートリング切り離し後は静電破壊に
よる表示不良が生じることを防止できない。
Since the above short ring hinders the display operation, it is necessary to disconnect all of them after the array substrate is completed. Further, after the short ring is cut off, it is impossible to prevent the occurrence of display failure due to electrostatic breakdown.

【0015】さらに、上記のショートリングを用いる代
わりに、走査線および信号線の入力端子の隣接部分を製
造工程のときだけ互いに結合容量として形成することに
より、配線部分の静電荷を放電させて絶縁破壊を防止す
る方法がある。しかしながらこの方法でも結合容量部分
は、ショートリングと同様に、表示動作を妨げるため、
アレイ基板完成の後にすべて切り離す必要があり、やは
りその後の静電破壊による表示不良や製造コスト上昇の
一要因となる。
Further, instead of using the above-mentioned short ring, the adjacent portions of the input terminals of the scanning line and the signal line are formed as a coupling capacitance with each other only in the manufacturing process, so that the electrostatic charges in the wiring portion are discharged and insulated. There are ways to prevent destruction. However, even with this method, the coupling capacitance portion hinders the display operation as in the short ring,
It is necessary to separate all of them after the array substrate is completed, which is also a cause of display failure due to subsequent electrostatic breakdown and an increase in manufacturing cost.

【0016】そこで、本発明の目的は、ショートリング
形成前の工程やショートリング切り離し後においても帯
電した静電気に起因した静電破壊を防いで、表示不良品
の発生率を低減することによって製造歩留まりを向上さ
せて、信頼性の高いアクティブマトリクス型の液晶表示
装置のような表示装置を、良好な生産性で低コストに実
現することにある。
Therefore, an object of the present invention is to prevent electrostatic breakdown due to static electricity charged even before the step of forming the short ring and after the short ring is cut off, and to reduce the production rate of defective display products. And to realize a display device such as a highly reliable active matrix type liquid crystal display device with good productivity and low cost.

【0017】[0017]

【課題を解決するための手段】本発明の表示装置は、第
1絶縁基板上に互いにほぼ平行に配置された複数の第1
電極配線と、前記第1電極配線に夫々スイッチ素子を介
して電気的に結合されマトリクス状に配置される複数の
画素電極とを含む第1電極基板と;第2絶縁基板上に配
置され前記画素電極に対向する対向電極を含む第2電極
基板と;前記画素電極と前記対向電極との間に保持され
る光変調層とを備え;隣接する前記第1電極配線の少な
くとも一方は他方に向かって少なくとも1個の放電突起
を有する。
A display device according to the present invention comprises a plurality of first insulating substrates arranged substantially parallel to each other on a first insulating substrate.
A first electrode substrate including electrode wirings and a plurality of pixel electrodes electrically coupled to the first electrode wirings via switch elements and arranged in a matrix; and the pixel arranged on a second insulating substrate. A second electrode substrate including a counter electrode facing the electrode; a light modulation layer held between the pixel electrode and the counter electrode; at least one of the adjacent first electrode wirings faces the other It has at least one discharge protrusion.

【0018】また、本発明の表示装置は、第1の絶縁性
基板上に互いに併設された複数の走査線および複数の補
助容量線と、該走査線および補助容量線が形成された層
とは異なる層に絶縁膜を介して配設され、前記走査線お
よび補助容量線と互いに交差するように配列された信号
線と、前記複数の走査線と前記複数の信号線とが互いに
交差して形成される各格子内ごとに配設された画素電極
と、を備えた画素電極アレイ基板と;前記画素電極アレ
イ基板に対向する対向電極が第2の絶縁性基板上に形成
された対向基板と;前記画素電極アレイ基板と前記対向
基板との間に保持される光変調層とを備えた表示装置に
おいて、平面的パターンを直角以下の鋭角に形成されて
おり、前記走査線に帯電する電荷および前記補助容量線
に帯電する電荷を隣り合う前記走査線と前記補助容量線
との間に非接触で放電可能に対向する突起部が、前記走
査線および前記信号線の両線が交差する部分を避けて前
記走査線と前記補助容量線とにそれぞれ形成される。
Further, in the display device of the present invention, the plurality of scanning lines and the plurality of auxiliary capacitance lines arranged side by side on the first insulating substrate and the layer in which the scanning lines and the auxiliary capacitance lines are formed are provided. Signal lines arranged in different layers via an insulating film and arranged so as to intersect with the scanning lines and the auxiliary capacitance lines, and the plurality of scanning lines and the plurality of signal lines intersect with each other. A pixel electrode array substrate provided with a pixel electrode arranged in each of the grids; a counter substrate having a counter electrode facing the pixel electrode array substrate formed on a second insulating substrate; In a display device including a light modulation layer held between the pixel electrode array substrate and the counter substrate, a planar pattern is formed at an acute angle of a right angle or less, and the charge charged in the scanning line and the The charge on the auxiliary capacitance line Between the scanning lines and the auxiliary capacitance lines which are in contact with each other, the protruding portions which are opposed to each other in a non-contact manner so as to be capable of discharging avoid the portion where both the scanning lines and the signal lines intersect with each other, and the scanning lines and the auxiliary capacitance And a line, respectively.

【0019】また、前記突起部が、前記走査線および前
記補助容量線から延伸して前記画素電極が配列された領
域の外部の位置に形成された走査線用接続パッドおよび
補助容量線用接続パッドまたはこれに接続された走査線
検査用パッドおよび補助容量線検査用パッドに付設され
ている。
Further, the projection portion extends from the scanning line and the auxiliary capacitance line and is formed at a position outside the region where the pixel electrodes are arranged, and the scanning line connection pad and the auxiliary capacitance line connection pad are formed. Alternatively, it is attached to the scanning line inspection pad and the auxiliary capacitance line inspection pad connected thereto.

【0020】また、上記の表示装置において、前記突起
部が、前記走査線用接続パッドの一角および前記補助容
量腺用接続パッドの一角であり、該一角どうしが互いに
前記走査線に帯電する電荷および前記補助容量線に帯電
する電荷を隣り合う前記走査線と前記補助容量線との間
に非接触で放電可能に対向配置されていることを特徴と
している。
Further, in the above display device, the protrusions are one corner of the scanning line connection pad and one corner of the auxiliary capacitance line connection pad, and the corners are electrically charged to the scanning line. It is characterized in that the electric charges charged in the auxiliary capacitance line are arranged so as to be capable of discharging in a non-contact manner between the scanning line and the auxiliary capacitance line which are adjacent to each other.

【0021】また、上記の表示装置において、前記突起
部の先端部における平面的形状が、30度以上90度以
下の角度の鋭角に形成されており、隣り合う突起部の先
端どうしの間が4μm以上20μm以下の距離を隔てて
配置されていることを特徴としている。
Further, in the above display device, the planar shape of the tip end portion of the protrusion is formed at an acute angle of 30 degrees or more and 90 degrees or less, and the distance between the tips of the adjacent protrusions is 4 μm. It is characterized in that they are arranged at a distance of 20 μm or less.

【0022】また、本発明の表示装置の製造方法は、第
1の絶縁性基板上に複数の走査線および複数の補助容量
線を形成し、該走査線および補助容量線が形成された層
とは異なる層に絶縁膜を介して前記走査線および補助容
量線と互いに交差するように信号線を形成し、前記複数
の走査線と前記複数の信号線とが互いに交差してなる各
格子内ごとに画素電極を配設して画素電極アレイ基板を
形成する工程と、前記画素電極アレイ基板に対して対向
電極を第2の絶縁性基板上に備えた対向基板を対向配置
し前記画素電極アレイ基板と前記対向基板との間に光変
調層を挟持させる工程と、を有する表示装置の製造方法
において、平面的パターンが直角以下の鋭角で、前記走
査線に帯電する電荷および前記補助容量線に帯電する電
荷を隣り合う前記走査線と前記補助容量線との間に非接
触で放電可能に対向する突起部を、前記走査線および前
記信号線の両線が交差する部分を避けて前記走査線と前
記補助容量線とにそれぞれ形成する工程を含むことを特
徴としている。
Further, according to the method of manufacturing a display device of the present invention, a plurality of scanning lines and a plurality of auxiliary capacitance lines are formed on the first insulating substrate, and a layer having the scanning lines and the auxiliary capacitance lines is formed. In each lattice, a signal line is formed in a different layer so as to intersect with the scanning line and the auxiliary capacitance line through an insulating film, and the plurality of scanning lines and the plurality of signal lines intersect each other. Forming a pixel electrode array substrate by arranging pixel electrodes on the pixel electrode array substrate, and disposing a counter electrode having a counter electrode on a second insulating substrate facing the pixel electrode array substrate. And a counter substrate and a step of sandwiching a light modulation layer between the counter substrate and the counter substrate. In the method for manufacturing a display device, the planar pattern is charged at an acute angle equal to or less than a right angle, and the charges charged on the scanning lines and the auxiliary capacitance lines are charged. To charge adjacent A non-contacting dischargeable opposing protrusion between the inspection line and the auxiliary capacitance line is provided on the scanning line and the auxiliary capacitance line while avoiding a portion where both the scanning line and the signal line intersect. It is characterized in that it includes a step of forming each.

【0023】また、上記の製造方法において、前記突起
部を、前記走査線および前記補助容量線からそれぞれ延
伸して前記画素電極が配列された領域の外部の位置に形
成された走査線用接続パッドおよび補助容量線用接続パ
ッドまたはこれに接続された走査線検査用パッドおよび
補助容量線検査用パッドに付設することを特徴としてい
る。
Further, in the above-mentioned manufacturing method, the projection line is extended from the scanning line and the auxiliary capacitance line, and the scanning line connection pad is formed at a position outside the region where the pixel electrodes are arranged. And the auxiliary capacitance line connection pad or the scanning line inspection pad and auxiliary capacitance line inspection pad connected to the connection pad.

【0024】一般に導体内の電荷分布は、その導体の外
部との境界面における曲率半径の小さい部分あるいは平
面的分布の場合はパターンの鋭角の小さい部分に集中す
る。従って、本発明に係る走査線及び補助容量線に形成
された突起部の先端に、それら走査線及び補助容量線の
電荷分布が集中する。この結果、互いに非接触で対向す
るパターンに配置された突起部どうしの間に強い電場が
形成されて、それらの間で放電が生じ易くなる。
In general, the charge distribution in the conductor is concentrated on a portion having a small radius of curvature at the boundary surface with the outside of the conductor or, in the case of a planar distribution, a portion having a small acute angle of the pattern. Therefore, the charge distributions of the scanning lines and the auxiliary capacitance lines are concentrated on the tips of the protrusions formed on the scanning lines and the auxiliary capacitance lines according to the present invention. As a result, a strong electric field is formed between the protrusions arranged in a pattern that is in non-contact with each other, and discharge easily occurs between them.

【0025】そして例えば配向膜のラビング配向処理の
際などに走査線及び補助容量線に電荷が畜積されるが、
この電荷が例えばTFTアレイ基板の工程内移動時の搬
送の際などに作業者の手や搬送用金属アームとの接触で
急峻に移動する以前に、この突起部どうしの間で直ちに
放電が行なわれる。そして他の部分では放電は防止され
る。さらには、この突起部の配置位置としては他層の導
体パターンが形成されない位置に形成されているため、
放電によって生じた絶縁膜の損傷等を介して導体パター
ンと走査線および補助容量線とがショートすることは無
い。従って、静電破壊による層間ショートに起因した表
示不良品の発生を防ぐことができる。
Then, for example, charges are accumulated in the scanning lines and the auxiliary capacitance lines during the rubbing alignment treatment of the alignment film.
Before the electric charge abruptly moves due to contact with an operator's hand or a metal arm for transportation during transportation during movement of the TFT array substrate in a process, discharge is immediately performed between the protrusions. . And in other parts, discharge is prevented. Furthermore, since the protruding portion is formed at a position where the conductor pattern of the other layer is not formed,
The conductor pattern is not short-circuited with the scanning line and the auxiliary capacitance line due to damage to the insulating film caused by the discharge. Therefore, it is possible to prevent the occurrence of defective display products due to interlayer short circuit due to electrostatic breakdown.

【0026】[0026]

【発明の実施の形態】以下、本発明に係る表示装置をア
クティブマトリックス型液晶表示装置に適用した実施例
を図面に基づいて詳細に説明する。図1はこの実施例に
より製造されたアクティブマトリックス型液晶表示装置
のTFTアレイ基板の端部の一部を示す平面図であり、
ここでは走査線と補助容量線のみが示されている。
BEST MODE FOR CARRYING OUT THE INVENTION Embodiments in which the display device according to the present invention is applied to an active matrix type liquid crystal display device will be described below in detail with reference to the drawings. FIG. 1 is a plan view showing a part of an end portion of a TFT array substrate of an active matrix type liquid crystal display device manufactured according to this embodiment,
Here, only the scanning lines and the storage capacitance lines are shown.

【0027】ガラス基板のような透明な絶縁性基板31
上に、複数の走査線32a,32b,32c,…および
複数の補助容量線33a,33b,33c,33d…が
平行して交互に隣り合うように配列される。走査線32
a,32b,32cには夫々走査線検査用パッド34
a,34b,34cおよび先端部に走査線接続パッド3
5a,35b,35cが形成される。また、補助容量線
33a,33b,33c、33dにはその先端部分に補
助容量線接続用兼検査用パッド36a,36b,36
c,36dが形成される。
A transparent insulating substrate 31 such as a glass substrate
A plurality of scanning lines 32a, 32b, 32c, ... And a plurality of auxiliary capacitance lines 33a, 33b, 33c, 33d ... Are arranged in parallel and alternately adjacent to each other. Scan line 32
The scanning line inspection pad 34 is provided on each of a, 32b, and 32c.
a, 34b, 34c and the scanning line connection pad 3 at the tip
5a, 35b, 35c are formed. Further, the auxiliary capacitance lines 33a, 33b, 33c and 33d are provided at their tips with auxiliary capacitance line connection / inspection pads 36a, 36b and 36.
c, 36d are formed.

【0028】隣り合った走査線検査用パッドと補助容量
線接続用兼検査用パッドとの間,すなわち、パッド36
aと34a、34aと36b,36bと34b,34b
と36c,36cと34c,34cと36dそれぞれ
に、先端が60度の鋭角のほぼ三角形で、互いに所定の
距離を隔てて非接触で対向するパターンに形成された突
起部37a〜37jが形成される。例えば、補助容量線
接続用兼検査用パッド36dの突起部37lと走査線検
査用パッド34cの突起部37mとは図6に示したよう
に、先端部の間隔dが1〜3ミクロン程度に形成され
る。しかもこの先端部に向かってテーパ部Tが形成され
る。このテーパ部Tはあとで説明するように製造工程に
おいてエッチングが行われる際に容易に形成できる。し
たがって、突起部37l,37mの先端部分の対向面積
は極めて小さく、この部分の容量結合はほとんど無視で
きる値となっている。この間隔dは数千ボルトの静電気
の電圧により放電開始するが、液晶表示装置として完成
後に印加される数十ボルトの動作電圧によっては全く放
電が起こらないような寸法に設定される。なお図1の電
極構造が形成された後、図2に示すように接続パッド部
分を除いて絶縁層38で被覆される。
Between the adjacent scanning line inspection pad and auxiliary capacitance line connecting / inspection pad, that is, the pad 36.
a and 34a, 34a and 36b, 36b and 34b, 34b
And 36c, 36c and 34c, 34c and 36d, the protrusions 37a to 37j are formed in a pattern in which the tips are substantially triangular with an acute angle of 60 degrees and are opposed to each other with a predetermined distance in a non-contact manner. . For example, as shown in FIG. 6, the protruding portion 37l of the auxiliary capacitance line connecting / inspecting pad 36d and the protruding portion 37m of the scanning line inspecting pad 34c are formed such that the distance d between their tips is about 1 to 3 microns. To be done. Moreover, the tapered portion T is formed toward the tip. The taper portion T can be easily formed when etching is performed in the manufacturing process as described later. Therefore, the facing area of the tip portions of the protrusions 37l and 37m is extremely small, and the capacitive coupling in this portion is a value that can be almost ignored. The interval d is set so that the discharge is started by the electrostatic voltage of several thousand volts, but the discharge is not generated at all by the operating voltage of several tens of volts applied after the liquid crystal display device is completed. Note that after the electrode structure of FIG. 1 is formed, it is covered with an insulating layer 38 except for the connection pad portion as shown in FIG.

【0029】この後、あとで説明するが、走査線32
a,32b,32cや補助容量線33a,33b,33
c、33dに対して絶縁膜を隔てて交差するように信号
線が形成される。このように、この突起部37a〜37
mは先端部が避雷針のように尖っているので、この先端
部分に電荷が集中して放電が他の部位よりも発生し易く
なっている。つまり、この部分で電極に溜まった数千ボ
ルトの静電荷が放電されるので、後の工程で形成される
画面領域の信号線(図示せず)と絶縁膜を隔てて交差す
る走査線32a,32b,32cや補助容量線33a,
33b,33c,33dの他の部位よりも電荷が集中し
て放電が発生し易くなっている。したがって、他の部
分、例えば走査線32a,32b,32cや補助容量線
33a,33b,33c、33dの本体の部分、例え
ば、走査線32aにおけるゲート電極Gに相当する画像
表示部分では、それらの間やその上層または下層に絶縁
膜を隔てて交差して形成される信号線に対して静電荷が
絶縁膜を突き抜けて急激に放電するということが無い。
したがって画像表示エリア内部で、そのような電荷の急
激な移動に起因した絶縁膜の破損(ピンホール欠陥やそ
の他の裂損のような絶縁膜の損傷)の発生を極めて効果
的に解消することができる。
After this, the scanning line 32 will be described later.
a, 32b, 32c and auxiliary capacitance lines 33a, 33b, 33
A signal line is formed so as to intersect with c and 33d across the insulating film. Thus, the protrusions 37a to 37
Since the tip of m is sharp like a lightning rod, the electric charge is concentrated on this tip and discharge is more likely to occur than at other portions. That is, since the electrostatic charges of several thousand volts accumulated in the electrodes are discharged at this portion, the scanning lines 32a, which intersect the signal line (not shown) in the screen area formed in a later step with the insulating film in between, 32b, 32c and auxiliary capacitance line 33a,
The electric charges are more concentrated than other portions of 33b, 33c, 33d, and the discharge is more likely to occur. Therefore, in other parts, for example, in the main body part of the scanning lines 32a, 32b, 32c and the auxiliary capacitance lines 33a, 33b, 33c, 33d, for example, in the image display part corresponding to the gate electrode G in the scanning line 32a, Electrostatic charges do not penetrate through the insulating film and suddenly discharge with respect to the signal line formed by intersecting the insulating film with the insulating film.
Therefore, it is possible to very effectively eliminate the occurrence of damage to the insulating film (damage to the insulating film such as pinhole defects and other damages) due to such a rapid movement of charges inside the image display area. it can.

【0030】しかも、TFTアレイ基板の製造工程にお
いて、ショートリングが形成される以前に信号線が形成
されるので、ショートリングが形成されていない段階で
は、走査線32a,32b,32cや補助容量線33
a,33b,33c、33dと信号線とは未だショート
リングで結ばれていない。従来はこの段階で走査線32
a,32b,32cおよび補助容量線33a,33b,
33cと信号線との間で蓄積された電荷の偏りが生じる
と、その電荷が急峻に走査線および補助容量線と信号線
との間を移動して、絶縁膜の損傷が発生していた。しか
し本実施例によれば、上記の如く突起部37a〜37m
で電荷を放電させることができるので、特にショートリ
ングが形成されていない段階における従来のピンホール
欠陥やその他の裂損のような絶縁膜の損傷の発生を、極
めて効果的に解消することができる。
Moreover, in the manufacturing process of the TFT array substrate, since the signal line is formed before the short ring is formed, at the stage where the short ring is not formed, the scanning lines 32a, 32b, 32c and the auxiliary capacitance lines are formed. 33
The a, 33b, 33c, 33d and the signal line are not yet connected by a short ring. Conventionally, at this stage the scan line 32
a, 32b, 32c and auxiliary capacitance lines 33a, 33b,
When the electric charge accumulated between the signal line 33c and the signal line is biased, the charge abruptly moves between the scanning line and the auxiliary capacitance line and the signal line, and the insulating film is damaged. However, according to this embodiment, as described above, the protrusions 37a to 37m are formed.
Since it is possible to discharge the electric charges by, it is possible to extremely effectively eliminate the conventional damage of the insulating film such as pinhole defects and other damages at the stage where the short ring is not formed. .

【0031】前記したように、この突起部37a〜37
mは静電的に蓄積された電荷のような数千ボルトの高い
電圧の放電に対しては有効に作用する一方、一般に液晶
表示装置の表示装置の駆動用に用いられる高々20〜3
0V程度で数mA程度の駆動電圧の印加に対しては、放
電を生じることはない。また、突起部37a〜37mは
ほとんど容量結合もないので、液晶表示装置として完成
した後でもこれらを基板から切り取る、あるいは除去す
る必要はない。従って、表示性能には何ら問題なく、高
い歩留まりで製造できるとともに、製品として完成後に
もTFTアレイ基板上に突起部37a〜37mを残して
おくことができるので、TFTアレイ基板あるいは表示
装置の製品として完成した後にも、静電気の蓄積とその
移動に起因した表示装置の不良(故障)発生を防ぐこと
ができる。
As described above, the protrusions 37a-37
While m effectively acts on discharge of a high voltage of several thousand volts such as electrostatically accumulated charges, m is generally 20 to 3 at most used for driving a display device of a liquid crystal display device.
No discharge occurs when a drive voltage of about 0 V and several mA is applied. Further, since the protrusions 37a to 37m have almost no capacitive coupling, it is not necessary to cut or remove them from the substrate even after the liquid crystal display device is completed. Therefore, there is no problem in the display performance, the product can be manufactured with a high yield, and the protrusions 37a to 37m can be left on the TFT array substrate even after the product is completed. Therefore, as a product of the TFT array substrate or the display device. Even after completion, it is possible to prevent the occurrence of defects (failures) in the display device due to the accumulation and movement of static electricity.

【0032】以下、図1、図2に示した電極構造を有す
るアクティブマトリックス型液晶表示装置のTFTアレ
イ基板の製造プロセスを図3の製造プロセスフローなら
びに図4ないし図6の製造プロセスの所定のステップに
おける基板平面図に従って詳細に説明する。
Hereinafter, the manufacturing process of the TFT array substrate of the active matrix type liquid crystal display device having the electrode structure shown in FIGS. 1 and 2 will be described with reference to the manufacturing process flow of FIG. 3 and predetermined steps of the manufacturing process of FIGS. 4 to 6. It will be described in detail with reference to the plan view of the substrate in FIG.

【0033】先ず、図3により製造プロセスの全体の流
れを説明する。最初のステップS1では用意された例え
ば0.7mm程度の薄いガラス基板上にゲート電極、走
査信号線、補助容量線、突起部を含むこれらの配線の検
査電極が形成される。図1、図2はこのステップS1に
おける電極構成を示しており、TFTアレイ基板の全体
としては図4に示したようになる。
First, the overall flow of the manufacturing process will be described with reference to FIG. In the first step S1, inspection electrodes for these wirings including a gate electrode, a scanning signal line, an auxiliary capacitance line, and a protrusion are formed on a prepared thin glass substrate of, for example, about 0.7 mm. 1 and 2 show the electrode structure in step S1, and the TFT array substrate as a whole is as shown in FIG.

【0034】すなわち、ガラス絶縁基板31上にスパッ
タ法によりMo−W(モリブデン−タングステン)合金
膜を300nm成膜した後これをフォト・エッチングに
より所定の形状に加工して、走査線32a〜32m、ゲ
ート電極G、補助容量線33a〜33m、及びそれぞれ
の配線に接続された走査線用検査電極34a〜34m、
補助容量線検査電極36a〜36mを形成する。
That is, a Mo-W (molybdenum-tungsten) alloy film having a thickness of 300 nm is formed on the glass insulating substrate 31 by a sputtering method, and then processed into a predetermined shape by photo-etching, and scanning lines 32a to 32m, The gate electrode G, the auxiliary capacitance lines 33a to 33m, and the scanning line inspection electrodes 34a to 34m connected to the respective wirings,
The auxiliary capacitance line inspection electrodes 36a to 36m are formed.

【0035】次に、図3のステップS2において図4に
示した中間製品に対して、走査線32a〜32m及び補
助容量線34a〜34mのパターン検査、すなわち配線
32a〜32m,34a〜34m各々のオープン或いは
ショート検査を行なった後、シリコン酸化膜、SiOx
からなるゲート絶縁膜を400nm厚で形成し、続い
て、ステップS3において、TFTのチャネル領域とな
る半導体層であるハイドロジェナイテッド・アモルファ
ス・シリコン膜、a−Si:H膜を50nm厚で夫々C
VD(Chemical Vapor Deposit
ion)法で基板31全体に順次成膜する。そしてステ
ップS4で全体に窒化シリコン(シリコンナイトライ
ド)膜、SiNxからなるエッチング保護膜を同様にC
VD法によって200nm厚で成膜した後、このエッチ
ング保護膜のみを所定の形状にフォト・エッチングによ
り加工する。
Next, in step S2 of FIG. 3, for the intermediate product shown in FIG. 4, pattern inspection of the scanning lines 32a to 32m and auxiliary capacitance lines 34a to 34m, that is, the wirings 32a to 32m and 34a to 34m, respectively, is performed. After performing open or short inspection, silicon oxide film, SiO x
Is formed to a thickness of 400 nm, and subsequently, in step S3, a hydrogenated amorphous silicon film, which is a semiconductor layer to be a channel region of the TFT, and an a-Si: H film are formed to a thickness of 50 nm, respectively.
VD (Chemical Vapor Deposition)
film is sequentially formed on the entire substrate 31 by the ion method. Then, in step S4, a silicon nitride (silicon nitride) film and an etching protection film made of SiN x are similarly formed on the entire surface by C.
After forming a film with a thickness of 200 nm by the VD method, only this etching protection film is processed into a predetermined shape by photo-etching.

【0036】続いて、ステップS5でCVD法によりn
+型a−Si:H膜を50nm厚で成膜する。その後、
+型a−Si:H膜と共にその下にある前記のa−S
i:H膜を所定の形状に加工した後、ステップS6でI
TO(indium tin oxide)膜をスパッタ法で100nm
厚で被膜し、これをフォト・エッチングにより加工し
て、図5に示すようにそれぞれゲート電極Gに対応した
位置に画素電極Pを形成する。
Then, in step S5, n is formed by the CVD method.
A + -type a-Si: H film is formed with a thickness of 50 nm. afterwards,
The n + -type a-Si: H film together with the above-mentioned a-S
After processing the i: H film into a predetermined shape, I is processed in step S6.
A TO (indium tin oxide) film is formed to 100 nm by sputtering.
A thick film is formed, and this is processed by photo-etching to form pixel electrodes P at positions corresponding to the gate electrodes G as shown in FIG.

【0037】そして、ステップS7において、走査線用
接続パッド35a〜35mおよび補助容量線用接続パッ
ド36a〜36mそれぞれに各給電電極35a1〜35
m1,36a1〜36m1を形成する。
In step S7, the power supply electrodes 35a1 to 35a are respectively connected to the scanning line connection pads 35a to 35m and the auxiliary capacitance line connection pads 36a to 36m.
m1, 36a1 to 36m1 are formed.

【0038】続いて、ステップS8において図6に示し
たように、走査線32a〜32m及び補助容量線34a
〜34mに交差する方向でかつそれぞれゲート電極Gを
挟んで画素電極Pに対応した位置に複数の信号線39
a,39b,39c,39d,39e,…を形成する。
この際、同時にすべての配線、電極を取り囲むようにガ
ラス基板31の周囲に沿ってショートリング40が形成
される。さらに、図6に示したように、ゲート電極Gと
画素電極Pとの間を接続するためにゲート電極Gが形成
され、ゲート電極Gと信号線39aとを接続するために
ソース電極Sが形成される。このショートリング40は
複数の信号線39a〜39bと電気的に接続されてい
る。
Subsequently, in step S8, as shown in FIG. 6, the scanning lines 32a to 32m and the auxiliary capacitance line 34a are formed.
A plurality of signal lines 39 at a position corresponding to the pixel electrode P with the gate electrode G sandwiched therebetween in a direction intersecting with each other.
a, 39b, 39c, 39d, 39e, ... Are formed.
At this time, at the same time, the short ring 40 is formed along the periphery of the glass substrate 31 so as to surround all the wirings and electrodes. Further, as shown in FIG. 6, a gate electrode G is formed to connect between the gate electrode G and the pixel electrode P, and a source electrode S is formed to connect between the gate electrode G and the signal line 39a. To be done. The short ring 40 is electrically connected to the plurality of signal lines 39a-39b.

【0039】そして最後に、前記の構造物の上ほぼ全面
を覆うように配向膜(図示省略)を形成してアレイ基板
41を完成する。さらに、このTFTアレイ基板41に
液晶保持用の隙間を有して対向配置させる対向基板(図
示省略)を、別のガラス絶縁基板上に共通電極としてI
TO膜を100nm成膜して対向膜を形成して作製し、
この対向基板とTFTアレイ基板41とを両基板周囲に
封止材兼接着剤を配置して貼り合わせて、その基板隙間
に液晶層を注入し、アクティブマトリクス型液晶表示装
置の主要部が完成する。
Finally, an alignment film (not shown) is formed so as to cover almost the entire surface of the above structure to complete the array substrate 41. Further, an opposite substrate (not shown), which is opposed to the TFT array substrate 41 with a gap for holding liquid crystal, is provided on another glass insulating substrate as a common electrode I.
A TO film is formed to a thickness of 100 nm to form an opposing film,
The opposing substrate and the TFT array substrate 41 are adhered by arranging a sealant / adhesive around both substrates and injecting a liquid crystal layer into the gap between the substrates to complete the main part of the active matrix liquid crystal display device. .

【0040】このような手法により、全ての走査線32
a〜32と補助容量線33a〜33mとは互いに放電用
の突起部を介して近接して形成し、信号線39a〜39
eをショートリング40によって導通させることで、製
造されるアクティブマトリックス型液晶表示装置のTF
Tアレイ基板41はショートリング形成以前に静電気を
帯電しても配線間に高い電位差が生じることを防ぐこと
ができ、またショートリング除去後に静電気を帯電して
も放電用の突起部を介して放電するので、静電破壊が生
じない。
By this method, all the scanning lines 32 are
a to 32 and the auxiliary capacitance lines 33a to 33m are formed close to each other through a protrusion for discharging, and the signal lines 39a to 39a are formed.
The TF of the active matrix type liquid crystal display device manufactured by electrically connecting e with the short ring 40.
Even if the T array substrate 41 is charged with static electricity before forming the short ring, a high potential difference can be prevented from being generated between the wirings, and even if the static electricity is charged after removing the short ring, the T array substrate 41 is discharged through the protrusion for discharging. Therefore, electrostatic breakdown does not occur.

【0041】図7は図6に示した実施例の変形例の回路
構成を示す。したがって説明を分かりやすくするために
図6の実施例と対応する部分は同一または類似の参照符
号を付してある。
FIG. 7 shows a circuit configuration of a modification of the embodiment shown in FIG. Therefore, in order to make the description easy to understand, the portions corresponding to those of the embodiment of FIG. 6 are denoted by the same or similar reference numerals.

【0042】図7において、この変形例では2本のショ
ートリング40A、40Bが互いに基板31上で所定距
離をおいて形成される。内側のショートリング40Bは
図6の実施例におけるショートリング40に対応するも
ので、信号線39aは二つのトランジスタTr1,Tr
2で形成されたトランスファゲートTG1を介してショ
ートリング40Bに接続される。同様に、走査線32a
も二つのトランジスタTr1,Tr2で形成されたトラ
ンスファゲートTG2を介してショートリング40Bに
接続される。同様に、補助容量線33aもトランスファ
ゲートTG3を介してショートリング40Bに接続され
る。
In FIG. 7, in this modification, two short rings 40A and 40B are formed on the substrate 31 at a predetermined distance from each other. The inner short ring 40B corresponds to the short ring 40 in the embodiment of FIG. 6, and the signal line 39a has two transistors Tr1 and Tr.
It is connected to the short ring 40B via the transfer gate TG1 formed by 2. Similarly, the scanning line 32a
Is also connected to the short ring 40B via a transfer gate TG2 formed by two transistors Tr1 and Tr2. Similarly, the auxiliary capacitance line 33a is also connected to the short ring 40B via the transfer gate TG3.

【0043】走査線32aはスイッチングトランジスタ
TFT1のゲートに接続され、スイッチングトランジス
タTFT1のソースは信号線39aに接続され、ドレイ
ンは画素電極Pに接続される。画素電極Pの下方には補
助容量線33aの幅広の容量形成部33aaが対応して
設けられる。なお、走査線32a、32b,補助容量線
33a、信号線39aはいずれもOLBパッド(outer
lead bonding pad)41に内側ショートリング40Bの
外側で接続される。OLBパッド41の他の端は外側シ
ョートリング40Aに接続される。
The scanning line 32a is connected to the gate of the switching transistor TFT1, the source of the switching transistor TFT1 is connected to the signal line 39a, and the drain is connected to the pixel electrode P. Below the pixel electrode P, a wide capacitance forming portion 33aa of the auxiliary capacitance line 33a is provided correspondingly. The scanning lines 32a and 32b, the auxiliary capacitance line 33a, and the signal line 39a are all OLB pads (outer).
The lead bonding pad) 41 is connected to the outside of the inner short ring 40B. The other end of the OLB pad 41 is connected to the outer short ring 40A.

【0044】トランスファゲートTG1,TG2、TG
3はいずれもそのトランジスタのゲートにたとえば数百
ボルトの電圧が印加されると導通するが、動作電圧程度
の数十ボルトでは導通しないように設計されているの
で、製造工程の途中で静電気により高い電圧が生じると
静電荷をショートリング40Bに逃がす働きを持つ。し
たがってこのトランスファゲートTG1,TG2、TG
3は製造工程終了後に除去することなく製品中に組み込
まれてもなんら差支えない。ただし外側のショートリン
グ40Aは製造工程の最後に破線Cで示した位置でガラ
ス基板31をカットしてOLBパッド41のすぐ外側で
カットされる。
Transfer gates TG1, TG2, TG
All of 3 are made conductive when a voltage of, for example, several hundreds of volts is applied to the gate of the transistor, but are designed so as not to be conductive at several tens of volts which is an operating voltage, so that they are high due to static electricity during the manufacturing process. When a voltage is generated, it has a function of releasing the electrostatic charge to the short ring 40B. Therefore, this transfer gate TG1, TG2, TG
No. 3 may be incorporated in the product without removing it after the manufacturing process is completed. However, the outer short ring 40A is cut just outside the OLB pad 41 by cutting the glass substrate 31 at the position shown by the broken line C at the end of the manufacturing process.

【0045】なお、図6の実施例において、上記の突起
部37a〜37nは駆動回路との接続をとるために基板
31の周辺部に形成された走査線接続パッド35a〜3
5mと補助容量線接続用兼検査用パッド36a〜36m
との間に付設してもよいことは言うまでもない。あるい
は、走査線接続パッド35a〜35mや補助容量接続用
兼検査用パッド36a〜36mそれぞれのコーナー部分
を、上記の突起部37a〜37mと同様に直角以下の鋭
角に形成するとともにそれらの互いの間の距離を上記の
如く数μmの範囲内で適宜に形成する。
In the embodiment of FIG. 6, the projections 37a to 37n are provided with the scanning line connection pads 35a to 3n formed on the peripheral portion of the substrate 31 for connection with the drive circuit.
5m and auxiliary capacitance line connection / inspection pads 36a to 36m
Needless to say, it may be attached between and. Alternatively, the corner portions of the scanning line connection pads 35a to 35m and the auxiliary capacitance connection / inspection pads 36a to 36m are formed to have acute angles equal to or less than a right angle as with the above-mentioned protrusions 37a to 37m, and between them. Is appropriately formed within the range of several μm as described above.

【0046】なお、図6において、補助容量線接続用兼
検査用パッド36a〜36mは、接続配線43に対して
絶縁膜に穿設されたコンタクトホール36a1〜36m
1を通して接続されている。
In FIG. 6, the auxiliary capacitance line connecting / inspecting pads 36a to 36m are contact holes 36a1 to 36m formed in the insulating film with respect to the connection wiring 43.
Connected through 1.

【0047】本発明の表示装置は、その製造工程を殆ど
従来の工程から変更する必要がなく、突起部を上記のよ
うに巧妙な構造にパターン形成するだけでよいので、そ
の製造も極めて簡易に行なうことができる。
The manufacturing process of the display device of the present invention does not need to be changed from the conventional process, and only the protrusions need to be patterned into the delicate structure as described above. Therefore, the manufacturing process is extremely simple. Can be done.

【0048】なお、上記の突起部の先端テーパ部Tにお
ける平面的形状は、30度以上90度以下の角度の鋭角
に形成することが望ましい。また、隣り合う突起部の先
端どうしの間の距離は、1μm以上20μm以下に形成
することが望ましい。
It is desirable that the planar shape of the tip tapered portion T of the above-mentioned projection is formed at an acute angle of 30 degrees or more and 90 degrees or less. Further, it is desirable that the distance between the tips of the adjacent protrusions is 1 μm or more and 20 μm or less.

【0049】上記実施例においては、本発明の技術を液
晶表示装置に適用した場合の一実施例を示したが、本発
明の適用はこれのみには限定されないことは言うまでも
ない。この他にも、例えばELディスプレイやプラズマ
ディスプレイなど、走査線と信号線とが絶縁膜を隔てて
交差するように配置されており、それらに静電的に蓄積
された電荷の移動に起因して従来は破損が生じていた表
示装置に対して、特に好適である。
In the above-mentioned embodiment, one embodiment in which the technique of the present invention is applied to a liquid crystal display device has been shown, but it goes without saying that the application of the present invention is not limited to this. In addition to this, for example, in an EL display or a plasma display, a scanning line and a signal line are arranged so as to intersect with each other with an insulating film interposed therebetween, and due to the movement of charges accumulated electrostatically in them. It is particularly suitable for a display device that has been damaged in the past.

【0050】[0050]

【発明の効果】以上、詳細な説明で明示したように、本
発明によれば、ショートリング形成前の工程やショート
リング切り離し後においても帯電した静電気に起因した
静電破壊を防いで、表示不良品の発生率を低減すること
によって製造歩留まりを向上させて、信頼性の高いアク
ティブマトリクス型の液晶表示装置のような表示装置
を、良好な生産性で低コストに実現することができる。
As described above in detail, according to the present invention, electrostatic breakdown due to electrostatic charge is prevented even in the process before the formation of the short ring and after the short ring is cut off, and the display failure is prevented. By reducing the generation rate of non-defective products, the manufacturing yield can be improved, and a highly reliable display device such as an active matrix liquid crystal display device can be realized with good productivity and at low cost.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明に係るアクティブマトリックス型液晶表
示装置のTFTアレイ基板上における放電突起部を中心
として示す拡大平面図である。
FIG. 1 is an enlarged plan view mainly showing discharge protrusions on a TFT array substrate of an active matrix type liquid crystal display device according to the present invention.

【図2】図1に示した放電突起部の部分の断面構造を示
す図。
FIG. 2 is a diagram showing a cross-sectional structure of a portion of a discharge protrusion shown in FIG.

【図3】図1の実施例に係る液晶表示装置の製造プロセ
スフローを示す図である。
FIG. 3 is a diagram showing a manufacturing process flow of the liquid crystal display device according to the embodiment of FIG.

【図4】この実施例の液晶表示装置の一つの製造工程に
おけるTFTアレイ基板の概略平面図を示す図である。
FIG. 4 is a diagram showing a schematic plan view of a TFT array substrate in one manufacturing process of the liquid crystal display device of this example.

【図5】この実施例の液晶表示装置の他の製造工程にお
けるTFTアレイ基板の概略平面図を示す図である。
FIG. 5 is a diagram showing a schematic plan view of a TFT array substrate in another manufacturing process of the liquid crystal display device of this example.

【図6】この実施例に係る液晶表示装置に用いられるさ
らに他の製造工程におけるTFTアレイ基板の、ショー
トリングを切り離す以前の構造の概要を示す平面図であ
る。
FIG. 6 is a plan view showing an outline of a structure of a TFT array substrate in still another manufacturing process used in the liquid crystal display device according to this example before the short ring is cut off.

【図7】図6に示す製造工程におけるTFTアレイ基板
上のおけるショートリングと回路構成素子の配置関係を
示す回路配置図。
7 is a circuit layout diagram showing a layout relationship between a short ring and a circuit component on the TFT array substrate in the manufacturing process shown in FIG.

【図8】従来のショートリングを用いた液晶表示装置の
製造プロセスにおけるTFTアレイ基板の概略平面図を
示す図である。
FIG. 8 is a diagram showing a schematic plan view of a TFT array substrate in a manufacturing process of a liquid crystal display device using a conventional short ring.

【図9】液晶表示装置の製造プロセスにおける搬送系上
で、TFTアレイ基板が金属アームによって位置修正さ
れる状態を示す図である。
FIG. 9 is a diagram showing a state where the position of the TFT array substrate is corrected by a metal arm on the transfer system in the manufacturing process of the liquid crystal display device.

【図10】TFTアレイ基板上に静電的に帯電した電荷
が、金属アームの接触によりこれに向かって急峻に移動
する状態を示す概念図である。
FIG. 10 is a conceptual diagram showing a state in which electric charges electrostatically charged on the TFT array substrate move steeply toward the contact due to contact with a metal arm.

【図11】従来の表示装置の製造工程において静電荷の
放電によって絶縁膜が損傷して生じたピンホール欠陥を
示す図。
FIG. 11 is a diagram showing pinhole defects caused by damage to an insulating film due to discharge of electrostatic charges in a manufacturing process of a conventional display device.

【図12】図11に示したピンホール欠陥を通して走査
線と信号線とがショート不良となった状態を示す図であ
る。
12 is a diagram showing a state where a scan line and a signal line have a short circuit defect through the pinhole defect shown in FIG. 11;

【符号の説明】[Explanation of symbols]

31…ガラス基板、 32c…走査線、 33d…補助容量線、 34c…走査線検査用パッド、 36d…補助容量線検査用パッド、 37l…放電用突起部、 37m…放電用突起部、 T…テーパ部、 d…放電ギャップ。 38…絶縁層。 31 ... Glass substrate, 32c ... Scan line, 33d ... Auxiliary capacitance line, 34c ... Scan line inspection pad, 36d ... Auxiliary capacitance line inspection pad, 37l ... Discharge protrusion, 37m ... Discharge protrusion, T ... Taper Part, d ... Discharge gap. 38 ... Insulating layer.

Claims (12)

【特許請求の範囲】[Claims] 【請求項1】 第1絶縁基板上に互いにほぼ平行に配置
された複数の第1電極配線と、前記第1電極配線に夫々
スイッチ素子を介して電気的に結合されマトリクス状に
配置される複数の画素電極とを含む第1電極基板と;第
2絶縁基板上に配置され前記画素電極に対向する対向電
極を含む第2電極基板と;前記画素電極と前記対向電極
との間に保持される光変調層とを備え;隣接する前記第
1電極配線の少なくとも一方は他方に向かって少なくと
も1個の放電突起を有する、表示装置。
1. A plurality of first electrode wirings arranged substantially parallel to each other on a first insulating substrate, and a plurality of first electrode wirings electrically connected to the first electrode wirings through switch elements and arranged in a matrix. A first electrode substrate including a pixel electrode of; a second electrode substrate disposed on a second insulating substrate and including a counter electrode facing the pixel electrode; held between the pixel electrode and the counter electrode A light modulating layer; at least one of the adjacent first electrode wirings has at least one discharge protrusion toward the other.
【請求項2】 さらに前記第1電極配線群と絶縁膜を介
してほぼ直交する方向に設けられている第2電極配線を
有する請求項1に記載の表示装置。
2. The display device according to claim 1, further comprising a second electrode wiring provided in a direction substantially orthogonal to the first electrode wiring group via an insulating film.
【請求項3】 前記第1電極配線群は走査線群を含み、
第2の電極配線群は信号線群を含む、請求項2に記載の
表示装置。
3. The first electrode wiring group includes a scanning line group,
The display device according to claim 2, wherein the second electrode wiring group includes a signal line group.
【請求項4】 前記第1電極配線群は走査線群および補
助容量線群を含み、交互に隣接する前記第1電極配線群
の一方が走査線であり、他方が補助容量線である、請求
項3に記載の表示装置。
4. The first electrode wiring group includes a scanning line group and an auxiliary capacitance line group, and one of the first electrode wiring groups that are alternately adjacent is a scanning line and the other is an auxiliary capacitance line. Item 5. The display device according to item 3.
【請求項5】 前記第1電極配線群は信号線群を含み、
第2の電極配線群は走査線群を含む、請求項2に記載の
表示装置。
5. The first electrode wiring group includes a signal line group,
The display device according to claim 2, wherein the second electrode wiring group includes a scanning line group.
【請求項6】 第1の絶縁性基板上に形成された複数の
走査線および複数の補助容量線と、該走査線および補助
容量線が形成された層とは異なる層に絶縁膜を介して配
設され、前記走査線および補助容量線と互いに交差する
ように配列された信号線と、前記複数の走査線と前記複
数の信号線とが互いに交差して形成される各格子内ごと
に配設された画素電極と、を備えた画素電極アレイ基板
と;前記画素電極アレイ基板に対向する対向電極が第2
の絶縁性基板上に形成された対向基板と;前記画素電極
アレイ基板と前記対向基板との間に保持される光変調層
とを備えた表示装置において、 平面的パターンを直角以下の鋭角に形成されており、前
記走査線に帯電する電荷および前記補助容量線に帯電す
る電荷を隣り合う前記走査線と前記補助容量線との間に
非接触で放電可能に対向する突起部が、前記走査線およ
び前記信号線の両線が交差する部分を避けて前記走査線
と前記補助容量線とにそれぞれ形成されている、表示装
置。
6. A plurality of scanning lines and a plurality of auxiliary capacitance lines formed on the first insulating substrate and a layer different from the layer in which the scanning lines and the auxiliary capacitance lines are formed with an insulating film interposed. Signal lines that are arranged so as to intersect with the scanning lines and the auxiliary capacitance lines, and are arranged in each lattice formed by intersecting the plurality of scanning lines and the plurality of signal lines with each other. A pixel electrode array substrate having a pixel electrode provided thereon; and a counter electrode facing the pixel electrode array substrate is a second
A counter substrate formed on an insulative substrate; and a light modulation layer held between the pixel electrode array substrate and the counter substrate, wherein a planar pattern is formed at an acute angle of a right angle or less. The protrusions that are opposed to each other and are capable of discharging the charges charged on the scanning lines and the charges charged on the auxiliary capacitance lines in a non-contact manner between the adjacent scanning lines and the auxiliary capacitance lines are the scanning lines. And a display device formed on the scanning line and the auxiliary capacitance line, avoiding a portion where both lines of the signal line intersect.
【請求項7】 前記突起部が、前記走査線および前記補
助容量線からそれぞれ延伸して前記画素電極が配列され
た領域の外部の位置に形成された走査線用接続パッドお
よび補助容量線用接続パッドまたはこれに接続された走
査線検査用パッドおよび補助容量線検査用パッドに付設
されている、請求項6記載の表示装置。
7. The scanning line connection pad and the auxiliary capacitance line connection, wherein the protrusion extends from the scanning line and the auxiliary capacitance line and is formed at a position outside the region where the pixel electrodes are arranged. 7. The display device according to claim 6, which is attached to the pad or the scanning line inspection pad and the auxiliary capacitance line inspection pad connected to the pad.
【請求項8】 前記突起部が、前記走査線用接続パッド
の一角および前記補助容量線用接続パッドの一角であ
り、該一角どうしが互いに前記走査線に帯電する電荷お
よび前記補助容量線に帯電する電荷を隣り合う前記走査
線と前記補助容量線との間に非接触で放電可能に対向配
置されている請求項7記載の表示装置。
8. The projecting portion is one corner of the scanning line connection pad and one corner of the auxiliary capacitance line connection pad, and the corners are electrically charged to the scanning line and electrically charged to the auxiliary capacitance line. 8. The display device according to claim 7, wherein the electric charges are arranged so as to be capable of discharging in a non-contact manner between the scanning line and the auxiliary capacitance line which are adjacent to each other.
【請求項9】 前記突起部の先端部における平面的形状
が、30度以上90度以下の鋭角に形成されており、隣
り合う突起部の先端どうしの間が1μm以上20μm以
下の距離を隔てて配置されている請求項7記載の表示装
置。
9. The planar shape of the tips of the protrusions is formed at an acute angle of 30 degrees or more and 90 degrees or less, and the tips of adjacent protrusions are separated by a distance of 1 μm or more and 20 μm or less. The display device according to claim 7, wherein the display device is arranged.
【請求項10】 前記光変調層が液晶層を含む請求項7
に記載の表示装置。
10. The light modulation layer includes a liquid crystal layer.
The display device according to claim 1.
【請求項11】 第1の絶縁性基板上に複数の走査線お
よび複数の補助容量線を形成し、該走査線および補助容
量線が形成された層とは異なる層に絶縁膜を介して前記
走査線および補助容量線と互いに交差するように信号線
を形成し、前記複数の走査線と前記複数の信号線とが互
いに交差してなる各格子内ごとに画素電極を配設して画
素電極アレイ基板を形成する工程と、前記画素電極アレ
イ基板に対して対向電極を第2の絶縁性基板上に備えた
対向基板を対向配置し前記画素電極アレイ基板と前記対
向基板との間に光変調層を狭持させる工程と、を有する
表示装置の製造方法において、 平面的パターンが直角以下の鋭角で、前記走査線に帯電
する電荷および前記補助容量線に帯電する電荷を隣り合
う前記走査線と前記補助容量線との間に非接触で放電可
能に対向する突起部を、前記走査線および前記信号線の
両線が交差する部分を避けて前記走査線と前記補助容量
線とにそれぞれ形成する工程を含む表示装置の製造方
法。
11. A plurality of scanning lines and a plurality of auxiliary capacitance lines are formed on a first insulating substrate, and the scanning lines and the auxiliary capacitance lines are formed on a layer different from the layer on which an insulating film is interposed. A signal line is formed so as to intersect with the scanning line and the auxiliary capacitance line, and a pixel electrode is provided in each lattice in which the plurality of scanning lines and the plurality of signal lines intersect with each other. An array substrate is formed, and a counter substrate having a counter electrode on a second insulating substrate is arranged so as to face the pixel electrode array substrate, and light modulation is performed between the pixel electrode array substrate and the counter substrate. In a method for manufacturing a display device, which comprises sandwiching a layer, a planar pattern is formed at an acute angle equal to or less than a right angle, and the charges charged in the scanning lines and the charges charged in the auxiliary capacitance lines are adjacent to the scanning lines. Not connected to the auxiliary capacitance line Method for producing a touch is dischargeable to the opposing projections, the display includes the step of both lines of the scanning lines and the signal lines are formed respectively on the scanning line to avoid the intersection with the auxiliary capacitance line device.
【請求項12】 前記突起部を、前記走査線および前記
補助容量線からそれぞれ延伸して前記画素電極が配列さ
れた領域の外部の位置に形成された走査線用接続パッド
および補助容量線用接続パッドまたはこれに接続された
走査線検査用パッドおよび補助容量線検査用パッドに付
設する請求項11に記載の表示装置の製造方法。
12. The scanning line connection pad and the auxiliary capacitance line connection, which are formed outside the region where the pixel electrodes are arranged by extending the protrusions from the scanning line and the auxiliary capacitance line, respectively. The method of manufacturing a display device according to claim 11, which is attached to the pad or the scanning line inspection pad and the auxiliary capacitance line inspection pad connected to the pad.
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