JPH08223055A - 可変長コードデコーダ - Google Patents
可変長コードデコーダInfo
- Publication number
- JPH08223055A JPH08223055A JP7324055A JP32405595A JPH08223055A JP H08223055 A JPH08223055 A JP H08223055A JP 7324055 A JP7324055 A JP 7324055A JP 32405595 A JP32405595 A JP 32405595A JP H08223055 A JPH08223055 A JP H08223055A
- Authority
- JP
- Japan
- Prior art keywords
- decoding
- bit stream
- variable
- length
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
- H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
- H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
- H03M7/425—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory for the decoding process only
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/48—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using compressed domain processing techniques other than decoding, e.g. modification of transform coefficients, variable length coding [VLC] data or run-length data
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【課題】 各符号語の復号化処理に於ける遊び時間を
減少させることによって、高速の復号化処理を実行し得
る可変長コードデコーダを提供すること。 【解決手段】 本発明のデコーダは、直列に入力され
る２nビットの可変長コードビットストリームを格納
し、制御信号に応じて予め定められたビット数のオブジ
ェクトビットストリームを並列に出力するインタフェー
ス回路２００と、このオブジェクトビットストリームを
復号化し、復号化されたシンボルと対応する符号語の長
さデータとを出力するルックアップ表メモリ２２０と、
インタフェース回路２００からのオブジェクトビットス
トリームと、ルックアップ表メモリ２２０からの復号化
されたシンボルとを受け取って、前記制御信号を出力す
る制御回路２４０とを含むことを主な特徴とする。
減少させることによって、高速の復号化処理を実行し得
る可変長コードデコーダを提供すること。 【解決手段】 本発明のデコーダは、直列に入力され
る２nビットの可変長コードビットストリームを格納
し、制御信号に応じて予め定められたビット数のオブジ
ェクトビットストリームを並列に出力するインタフェー
ス回路２００と、このオブジェクトビットストリームを
復号化し、復号化されたシンボルと対応する符号語の長
さデータとを出力するルックアップ表メモリ２２０と、
インタフェース回路２００からのオブジェクトビットス
トリームと、ルックアップ表メモリ２２０からの復号化
されたシンボルとを受け取って、前記制御信号を出力す
る制御回路２４０とを含むことを主な特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は可変長コードデコー
ダに関し、特に、各符号語の復号化処理サイクルに於け
る遊び時間（ｉｄｌｅ ｔｉｍｅ）を減少させることに
よって、高速の復号化動作を実行し得る可変長コードデ
コーダに関する。
ダに関し、特に、各符号語の復号化処理サイクルに於け
る遊び時間（ｉｄｌｅ ｔｉｍｅ）を減少させることに
よって、高速の復号化動作を実行し得る可変長コードデ
コーダに関する。
【０００２】
【従来の技術】可変長符号化は、無損失（情報保存型）
データ圧縮のためにしばしば用いられている方法であ
る。より詳しくは、この方法はデータの統計的性質に基
づいて、固定長データを可変長データに変換するもの
で、情報源データに含まれる各符号語の発生頻度に従っ
て、発生頻度が高い符号語は短い長さの符号語に変換
し、発生頻度が低い符号語は長い符号語で表示する方法
である。可変長符号語を全ての情報源データのライブラ
リに適切に割り当てることによって、可変長符号語の平
均語長を元の情報源データの語長より短くし、データの
圧縮を効果的に実現することができる。これに関連し
て、ハフマン符号による符号化が、統計的性質がわかっ
ているデータに対し、冗長度の最も小さい可変長コード
を構成するのに広く用いられている。
データ圧縮のためにしばしば用いられている方法であ
る。より詳しくは、この方法はデータの統計的性質に基
づいて、固定長データを可変長データに変換するもの
で、情報源データに含まれる各符号語の発生頻度に従っ
て、発生頻度が高い符号語は短い長さの符号語に変換
し、発生頻度が低い符号語は長い符号語で表示する方法
である。可変長符号語を全ての情報源データのライブラ
リに適切に割り当てることによって、可変長符号語の平
均語長を元の情報源データの語長より短くし、データの
圧縮を効果的に実現することができる。これに関連し
て、ハフマン符号による符号化が、統計的性質がわかっ
ているデータに対し、冗長度の最も小さい可変長コード
を構成するのに広く用いられている。
【０００３】一般に、符号化処理はルックアップ表を用
いて実現することができる。
いて実現することができる。
【０００４】ディジタルビデオシステムでは、通常、デ
ータレートはとても高い。従って、このようなシステム
に用いられる可変長コード（ＶＬＣ）エンコーダまたは
可変長コードデコーダの主な要件は、符号化処理または
復号化処理が高速に実行することができるということで
ある。高速の符号化または復号化のためには、並列処理
技法を用いることが好ましい。ＶＬＣエンコーダへ入力
されるデータは固定長であるため、並列符号化のためデ
ータを分割することは比較的容易である。
ータレートはとても高い。従って、このようなシステム
に用いられる可変長コード（ＶＬＣ）エンコーダまたは
可変長コードデコーダの主な要件は、符号化処理または
復号化処理が高速に実行することができるということで
ある。高速の符号化または復号化のためには、並列処理
技法を用いることが好ましい。ＶＬＣエンコーダへ入力
されるデータは固定長であるため、並列符号化のためデ
ータを分割することは比較的容易である。
【０００５】しかし、符号化処理とは異なり、復号化処
理はより複雑である。ソースシンボルに復号化する前に
受信したビットストリームから各符号語を分離しなけれ
ばならないが、各符号語は長さにばらつきがあるため、
その並列処理は困難である。このような制約のため、入
力データは通常、ビットシリアルデコーダを用いてビッ
ト単位で処理され復号化される。
理はより複雑である。ソースシンボルに復号化する前に
受信したビットストリームから各符号語を分離しなけれ
ばならないが、各符号語は長さにばらつきがあるため、
その並列処理は困難である。このような制約のため、入
力データは通常、ビットシリアルデコーダを用いてビッ
ト単位で処理され復号化される。
【０００６】可変長符号語のビットストリームを復号化
するために、広く用いられているビットシリアルデコー
ダの一つに、１９９０年２月６日にＧａｒｙ Ｋａｈａ
ｎに付与された米国特許第４，８９９，１４９号明細書
に開示されているような、ツリー探索アルゴリズムを用
いたＶＬＣデコーダがある。この装置において、可変長
コードは、符号語が葉（ターミナルノードとも呼ばれ
る）となるツリー構造で表される。復号化処理はコード
ツリーの根にあたる部分から開始して、各ノードに於い
て２つのブランチの内の一方をたどるように入力される
ビットストリームにより誘導される。葉に達すると、符
号語が一つ検出されたことになり、残りのビットストリ
ームから分離される。このような形態のデコーダは、ツ
リーに対応する論理回路及びコードツリーに於ける位置
をたどるための制御回路を含む。しかし、この技法は、
復号化される各シンボルに対してコードツリーを用いた
ビット単位の探索が必要なため、特に符号語が長い場合
に、探索処理が遅くなるという欠点がある。
するために、広く用いられているビットシリアルデコー
ダの一つに、１９９０年２月６日にＧａｒｙ Ｋａｈａ
ｎに付与された米国特許第４，８９９，１４９号明細書
に開示されているような、ツリー探索アルゴリズムを用
いたＶＬＣデコーダがある。この装置において、可変長
コードは、符号語が葉（ターミナルノードとも呼ばれ
る）となるツリー構造で表される。復号化処理はコード
ツリーの根にあたる部分から開始して、各ノードに於い
て２つのブランチの内の一方をたどるように入力される
ビットストリームにより誘導される。葉に達すると、符
号語が一つ検出されたことになり、残りのビットストリ
ームから分離される。このような形態のデコーダは、ツ
リーに対応する論理回路及びコードツリーに於ける位置
をたどるための制御回路を含む。しかし、この技法は、
復号化される各シンボルに対してコードツリーを用いた
ビット単位の探索が必要なため、特に符号語が長い場合
に、探索処理が遅くなるという欠点がある。
【０００７】ビットシリアルデコーダの他の例が、１９
８９年８月１日にＡ．Ｍｕｋｈｅｒｊｅｅに付与された
米国特許第４，８５３，６９６号明細書に開示されてい
る。このビットシリアルデコーダもやはりハフマンツリ
ーを用いて実現される。しかし、このビットシリアルデ
コーダは復号化の速度が１サイクル当たり１ビットと遅
いため、ビデオシステムの高いデータレートの要求には
合わない。
８９年８月１日にＡ．Ｍｕｋｈｅｒｊｅｅに付与された
米国特許第４，８５３，６９６号明細書に開示されてい
る。このビットシリアルデコーダもやはりハフマンツリ
ーを用いて実現される。しかし、このビットシリアルデ
コーダは復号化の速度が１サイクル当たり１ビットと遅
いため、ビデオシステムの高いデータレートの要求には
合わない。
【０００８】従って、ＶＬＣデコーダの効果的な実現の
ためには、ある種の並列処理方法が必要である。提示さ
れている方法の一つに、符号化されるデータをセグメン
トに分割し、隣接する各セグメントの間にユニークワー
ド（ｕｎｉｑｕｅ ｗｏｒｄ）を挿入する方法がある。
ここで、ユニークワードとは、符号語の組み合わせによ
っては生成されることのないワードを指す。デコーダ
は、ユニークワードを用いて、隣接するセグメントの間
の境界を検出することができる。複数のＶＬＣデコーダ
を用いて、複数のセグメントを同時に復号化することも
できる。
ためには、ある種の並列処理方法が必要である。提示さ
れている方法の一つに、符号化されるデータをセグメン
トに分割し、隣接する各セグメントの間にユニークワー
ド（ｕｎｉｑｕｅ ｗｏｒｄ）を挿入する方法がある。
ここで、ユニークワードとは、符号語の組み合わせによ
っては生成されることのないワードを指す。デコーダ
は、ユニークワードを用いて、隣接するセグメントの間
の境界を検出することができる。複数のＶＬＣデコーダ
を用いて、複数のセグメントを同時に復号化することも
できる。
【０００９】このような構造では、高度に並列化された
処理を実現することができるが、幾つか欠点もある。第
一に、付加的なハードウェアが大量に必要である。第二
に、このような形態のデコーダはユニークワードシステ
ムを用いたエンコーダと共に使用しなければならない。
最後に、ユニークワードの挿入は圧縮効率を低下させ
る。
処理を実現することができるが、幾つか欠点もある。第
一に、付加的なハードウェアが大量に必要である。第二
に、このような形態のデコーダはユニークワードシステ
ムを用いたエンコーダと共に使用しなければならない。
最後に、ユニークワードの挿入は圧縮効率を低下させ
る。
【００１０】前述したように、ＶＬＣデコーダ（ＶＬ
Ｄ）に関連する困難の一つは、入力される符号語の長さ
を予め知ることができないということによる。従って、
一旦、入力される符号語の長さがわかれば、デコーダは
比較的容易に復号化をすることができる。
Ｄ）に関連する困難の一つは、入力される符号語の長さ
を予め知ることができないということによる。従って、
一旦、入力される符号語の長さがわかれば、デコーダは
比較的容易に復号化をすることができる。
【００１１】このことを考慮したＶＬＤの並列構造が、
１９９３年７月６日にＪｉｎｎ−Ｓｈｙａｎ Ｗａｎｇ
らに付与された米国特許第５、２２５、８３２号明細書
に開示されている。
１９９３年７月６日にＪｉｎｎ−Ｓｈｙａｎ Ｗａｎｇ
らに付与された米国特許第５、２２５、８３２号明細書
に開示されている。
【００１２】この特許明細書に記載されているＶＬＤ
は、図１に示されているように、バッファ１０１及びシ
フタ１０３を有するインタフェース回路１００、デコー
ダＰＬＡ（プログラマブル論理アレイ）１５１及び長さ
ＰＬＡ１５３を有するルックアップ表メモリ１５０、予
め定められたクロックサイクルを有するクロック信号を
発生するクロック信号発生部（図示せず）を含む。
は、図１に示されているように、バッファ１０１及びシ
フタ１０３を有するインタフェース回路１００、デコー
ダＰＬＡ（プログラマブル論理アレイ）１５１及び長さ
ＰＬＡ１５３を有するルックアップ表メモリ１５０、予
め定められたクロックサイクルを有するクロック信号を
発生するクロック信号発生部（図示せず）を含む。
【００１３】図１から分かるように、インタフェース回
路１００は、直列に入力される２nビット（ｎは正の整
数）の可変長符号のビットストリームを一時的に格納す
ると共に、各クロックサイクル毎に、入力ビットストリ
ームから予め定められたビット数を有するオブジェクト
ビットストリームを同時に（即ち並列に）出力する。ル
ックアップ表メモリ１５０は、インタフェース回路１０
０から入力されたオブジェクトビットストリームを復号
化して、復号化されたシンボル及びその復号化されたシ
ンボルに対応する符号語の長さを出力する。
路１００は、直列に入力される２nビット（ｎは正の整
数）の可変長符号のビットストリームを一時的に格納す
ると共に、各クロックサイクル毎に、入力ビットストリ
ームから予め定められたビット数を有するオブジェクト
ビットストリームを同時に（即ち並列に）出力する。ル
ックアップ表メモリ１５０は、インタフェース回路１０
０から入力されたオブジェクトビットストリームを復号
化して、復号化されたシンボル及びその復号化されたシ
ンボルに対応する符号語の長さを出力する。
【００１４】ルックアップ表メモリ１５０から出力され
た符号語の長さは、シフタ制御信号としてシフタ１０３
へフィードバックされる。
た符号語の長さは、シフタ制御信号としてシフタ１０３
へフィードバックされる。
【００１５】図１に示した並列構造のデコーダは、１ク
ロックサイクル当たり１符号語の速度で復号化する。こ
れは、前述したビットシリアルデコーダが１クロックサ
イクル当たり１ビットの速度で復号化するのに比べては
るかに速い。さらに、図１の並列デコーダでは、符号化
されたビットストリームを分割するためのユニークワー
ドを使用する必要がない。
ロックサイクル当たり１符号語の速度で復号化する。こ
れは、前述したビットシリアルデコーダが１クロックサ
イクル当たり１ビットの速度で復号化するのに比べては
るかに速い。さらに、図１の並列デコーダでは、符号化
されたビットストリームを分割するためのユニークワー
ドを使用する必要がない。
【００１６】しかし、一つの符号語の復号化が１クロッ
クサイクルより速く完了しても、従来のＶＬＤは１クロ
ックサイクル当たり１符号語を復号化するように設計さ
れているため、次の符号語の復号化は、次のクロックサ
イクルまで待たなければならず、その間ＶＬＤはアイド
ル状態になる。この点を改善すれば、ＶＬＤの動作速度
をより速くすることができる。
クサイクルより速く完了しても、従来のＶＬＤは１クロ
ックサイクル当たり１符号語を復号化するように設計さ
れているため、次の符号語の復号化は、次のクロックサ
イクルまで待たなければならず、その間ＶＬＤはアイド
ル状態になる。この点を改善すれば、ＶＬＤの動作速度
をより速くすることができる。
【００１７】
【発明が解決しようとする課題】従って、本発明の主な
目的は、各符号語の復号化処理サイクルに於ける遊び時
間を減少させることによって、高速の復号化動作を実行
し得る可変長デコーダを提供することである。
目的は、各符号語の復号化処理サイクルに於ける遊び時
間を減少させることによって、高速の復号化動作を実行
し得る可変長デコーダを提供することである。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、可変長符号化されたデータを復
号化するための可変長コードデコーダであって、直列に
入力される２nビット（ｎは正の整数）の可変長コード
のビットストリームを格納すると共に、制御信号に応じ
て、予め定められたビット数のオブジェクトビットスト
リームを並列に出力するインタフェース手段と、前記イ
ンタフェース手段から供給されたオブジェクトビットス
トリームを復号化して、復号化されたシンボルと対応す
る符号語の長さデータとを出力するルックアップ表メモ
リ手段と、各符号語とそれに対応するシンボルとを有す
る可変長データを有する表を格納しており、前記インタ
フェース手段からの前記オブジェクトビットストリーム
と、前記ルックアップ表メモリ手段からの前記復号化さ
れたシンボルとを受け取って、前記オブジェクトビット
ストリームに含まれる前記符号語及び前記復号化された
シンボルと前記表の前記可変長データとを比較して、前
記制御信号を出力する制御手段とを含むことを特徴とす
る可変長コードデコーダが提供される。
めに、本発明によれば、可変長符号化されたデータを復
号化するための可変長コードデコーダであって、直列に
入力される２nビット（ｎは正の整数）の可変長コード
のビットストリームを格納すると共に、制御信号に応じ
て、予め定められたビット数のオブジェクトビットスト
リームを並列に出力するインタフェース手段と、前記イ
ンタフェース手段から供給されたオブジェクトビットス
トリームを復号化して、復号化されたシンボルと対応す
る符号語の長さデータとを出力するルックアップ表メモ
リ手段と、各符号語とそれに対応するシンボルとを有す
る可変長データを有する表を格納しており、前記インタ
フェース手段からの前記オブジェクトビットストリーム
と、前記ルックアップ表メモリ手段からの前記復号化さ
れたシンボルとを受け取って、前記オブジェクトビット
ストリームに含まれる前記符号語及び前記復号化された
シンボルと前記表の前記可変長データとを比較して、前
記制御信号を出力する制御手段とを含むことを特徴とす
る可変長コードデコーダが提供される。
【００１９】
【発明の実施の形態】以下、本発明の好適な実施例につ
いて図面を参照しながらより詳しく説明する。図２に
は、本発明による可変長コードデコーダ（ＶＬＤ）の概
略的なブロック図が示されている。このＶＬＤは、イン
タフェース回路２００、ルックアップ表メモリ２２０、
制御回路２４０を含む。
いて図面を参照しながらより詳しく説明する。図２に
は、本発明による可変長コードデコーダ（ＶＬＤ）の概
略的なブロック図が示されている。このＶＬＤは、イン
タフェース回路２００、ルックアップ表メモリ２２０、
制御回路２４０を含む。
【００２０】インタフェース回路２００は、直列に入力
される２nビット（ｎは正の整数）の可変長符号のビッ
トストリームを受け取って格納すると共に、入力ビット
ストリームから予め定められたビット数を有するオブジ
ェクトビットストリームを並列に出力する。この好適実
施例では、オブジェクトビットストリームは１６ビット
のデータとして説明するが、このビット数は様々に変更
し得る。図２に示したように、インタフェース回路２０
０はバッファ２０１及びシフタ２０３を含む。ルックア
ップ表メモリ２２０は、デコーダＰＬＡ２２１及び長さ
ＰＬＡ２２３を含む。また、制御回路２４０は復号化検
出ブロック２４１と、制御信号発生ブロック２４３と、
予め定められたクロックサイクルを有するクロック信号
を発生するクロック信号発生ブロック（ＣＬＫ）２４５
とを含む。
される２nビット（ｎは正の整数）の可変長符号のビッ
トストリームを受け取って格納すると共に、入力ビット
ストリームから予め定められたビット数を有するオブジ
ェクトビットストリームを並列に出力する。この好適実
施例では、オブジェクトビットストリームは１６ビット
のデータとして説明するが、このビット数は様々に変更
し得る。図２に示したように、インタフェース回路２０
０はバッファ２０１及びシフタ２０３を含む。ルックア
ップ表メモリ２２０は、デコーダＰＬＡ２２１及び長さ
ＰＬＡ２２３を含む。また、制御回路２４０は復号化検
出ブロック２４１と、制御信号発生ブロック２４３と、
予め定められたクロックサイクルを有するクロック信号
を発生するクロック信号発生ブロック（ＣＬＫ）２４５
とを含む。
【００２１】インタフェース回路２００において、バッ
ファ２０１は２つのラッチ（図示せず）を含んでいる。
各ラッチにあるビット位置の数は、本システムで用いら
れる最長の符号語（例えば、１６ビット）と同じであ
り、２つのラッチを合わせたビット位置の総数は、シス
テムで用いられる最長の符号語の長さの２倍（例えば、
３２ビット）となる。
ファ２０１は２つのラッチ（図示せず）を含んでいる。
各ラッチにあるビット位置の数は、本システムで用いら
れる最長の符号語（例えば、１６ビット）と同じであ
り、２つのラッチを合わせたビット位置の総数は、シス
テムで用いられる最長の符号語の長さの２倍（例えば、
３２ビット）となる。
【００２２】シフタ２０３は、バッファ２０１に組み込
まれている２つのラッチでのウィンドウの長さ及び位置
を指定する。バッファ２０１に組み込まれている２つの
ラッチは、入力ビットストリームで満たされる。最初、
シフタ２０３は、バッファ２０１の第１ラッチと同じ広
がりを有するウィンドウを指定し、制御回路２４０から
の制御信号に応答して、１６ビットのオブジェクトビッ
トストリームをルックアップ表メモリ２２０及び制御回
路２４０へ供給する。
まれている２つのラッチでのウィンドウの長さ及び位置
を指定する。バッファ２０１に組み込まれている２つの
ラッチは、入力ビットストリームで満たされる。最初、
シフタ２０３は、バッファ２０１の第１ラッチと同じ広
がりを有するウィンドウを指定し、制御回路２４０から
の制御信号に応答して、１６ビットのオブジェクトビッ
トストリームをルックアップ表メモリ２２０及び制御回
路２４０へ供給する。
【００２３】ルックアップ表メモリ２２０は、シフタ２
０３から入力されたオブジェクトビットストリームを復
号化して、復号化されたシンボル及びその復号化された
シンボルに対応する符号語の長さを出力する。
０３から入力されたオブジェクトビットストリームを復
号化して、復号化されたシンボル及びその復号化された
シンボルに対応する符号語の長さを出力する。
【００２４】Ｍｉｎｇ−ｔｉｎｇ Ｓｕｎらの論文、
“「ＡＮ Ｅｎｔｒｏｐｙ Ｃｏｄｉｎｇ Ｓｙｓｔｅ
ｍ ｆｏｒ Ｄｉｇｉｔａｌ ＨＤＴＶ Ａｐｐｌｉｃ
ａｔｉｏｎｓ」，”ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ
ｓ ｏｎ Ｃｉｒｃｕｉｔｓａｎｄ Ｓｙｓｔｅｍ ｆ
ｏｒ Ｖｉｄｅｏ Ｔｅｃｈｎｏｌｏｇｙ，１，Ｎｏ．
１，１４７〜１５５頁（１９９１年３月）”に記述され
ているように、ルックアップ表メモリ２２０はＰＬＡ
（プログラマブル論理アレイ）で実現され得る。ＰＬＡ
に基づくルックアップ表メモリ２２０において、デコー
ダＰＬＡ２２１は、入力されたオブジェクトビットスト
リームに含まれる特定の符号語の存在を検出し、その符
号語に対応するシンボル（即ち、固定長（例えば、８ビ
ット）のワード）を出力して、符号語を復号化する。そ
の後、復号化されたシンボルは、逆量子化器（図示せ
ず）及び制御回路２４０へ供給される。長さＰＬＡ２２
３は、検出した符号語の長さをシフタ２０３へ供給す
る。
“「ＡＮ Ｅｎｔｒｏｐｙ Ｃｏｄｉｎｇ Ｓｙｓｔｅ
ｍ ｆｏｒ Ｄｉｇｉｔａｌ ＨＤＴＶ Ａｐｐｌｉｃ
ａｔｉｏｎｓ」，”ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ
ｓ ｏｎ Ｃｉｒｃｕｉｔｓａｎｄ Ｓｙｓｔｅｍ ｆ
ｏｒ Ｖｉｄｅｏ Ｔｅｃｈｎｏｌｏｇｙ，１，Ｎｏ．
１，１４７〜１５５頁（１９９１年３月）”に記述され
ているように、ルックアップ表メモリ２２０はＰＬＡ
（プログラマブル論理アレイ）で実現され得る。ＰＬＡ
に基づくルックアップ表メモリ２２０において、デコー
ダＰＬＡ２２１は、入力されたオブジェクトビットスト
リームに含まれる特定の符号語の存在を検出し、その符
号語に対応するシンボル（即ち、固定長（例えば、８ビ
ット）のワード）を出力して、符号語を復号化する。そ
の後、復号化されたシンボルは、逆量子化器（図示せ
ず）及び制御回路２４０へ供給される。長さＰＬＡ２２
３は、検出した符号語の長さをシフタ２０３へ供給す
る。
【００２５】制御信号発生ブロック２４３からの制御信
号に応じて、シフタ２０３は長さＰＬＡ２２３から送ら
れてきた符号語の長さを累積する。その後、シフタ２０
３により指定されるウィンドウは、累積された符号語の
長さによりオフセットされた位置へシフトされ、シフタ
２０３は、新たなオブジェクトビットストリームをルッ
クアップ表メモリ２２０へ供給する。このようにして、
次に復号化される符号語は、常に、シフタ出力の先頭ビ
ットから始まる。
号に応じて、シフタ２０３は長さＰＬＡ２２３から送ら
れてきた符号語の長さを累積する。その後、シフタ２０
３により指定されるウィンドウは、累積された符号語の
長さによりオフセットされた位置へシフトされ、シフタ
２０３は、新たなオブジェクトビットストリームをルッ
クアップ表メモリ２２０へ供給する。このようにして、
次に復号化される符号語は、常に、シフタ出力の先頭ビ
ットから始まる。
【００２６】累積された符号語の長さが１６ビットと等
しいか、または１６ビットを超える場合、第２ラッチに
あるデータビットが第１ラッチへ移され、第２ラッチに
は新たなデータビットが書き込まれる。その後、シフタ
２０３は、第１ラッチに移されたビットの内まだ復号化
されていないビットと第２ラッチのいくつかのビットと
を含むように１６ビットのウィンドウを指定する。
しいか、または１６ビットを超える場合、第２ラッチに
あるデータビットが第１ラッチへ移され、第２ラッチに
は新たなデータビットが書き込まれる。その後、シフタ
２０３は、第１ラッチに移されたビットの内まだ復号化
されていないビットと第２ラッチのいくつかのビットと
を含むように１６ビットのウィンドウを指定する。
【００２７】復号化検出ブロック２４１は、シフタ２０
３からの１６ビットのオブジェクトビットストリーム
と、デコーダＰＬＡ２２１からの８ビットの復号化され
たシンボルとを同時に受け取る。ルックアップ表メモリ
２２０と同様に、復号化検出ブロック２４１もＰＬＡで
実現される。即ち、復号化検出ブロック２４１は、ＡＮ
Ｄ平面（ｐｌａｎｅ）及びＯＲ平面を有する（図示せ
ず）。オブジェクトビットストリームより長さの短い
（例えば、１２ビット）比較的簡単な符号語及びそれに
対応する復号化されたシンボルは、それらのビットパタ
ーンに従ってＡＮＤ平面のエントリーとして表されてい
る。オブジェクトビットストリーム及び復号化されたシ
ンボルを含む入力ビットストリームがＡＮＤ平面にある
エントリーと一致すると、ＯＲ平面は、そのオブジェク
トビットストリームに含まれているその符号語の復号化
が完了したことを表す復号化検出信号を出力する。制御
信号発生ブロック２４３は、クロック信号と復号化検出
ブロック２４１からの復号化検出信号とを受け取って、
シフタ２０３へ制御信号を供給する。詳述すると、１ク
ロックサイクルの間、復号化検出信号の入力がない場合
は、制御信号発生ブロック２４０は次のクロックサイク
ル開始の際に制御信号を発生する。しかし、１クロック
サイクルの間に復号化検出信号が入力された場合は、制
御信号発生ブロック２４３はそれに応答して制御信号を
出力する。
３からの１６ビットのオブジェクトビットストリーム
と、デコーダＰＬＡ２２１からの８ビットの復号化され
たシンボルとを同時に受け取る。ルックアップ表メモリ
２２０と同様に、復号化検出ブロック２４１もＰＬＡで
実現される。即ち、復号化検出ブロック２４１は、ＡＮ
Ｄ平面（ｐｌａｎｅ）及びＯＲ平面を有する（図示せ
ず）。オブジェクトビットストリームより長さの短い
（例えば、１２ビット）比較的簡単な符号語及びそれに
対応する復号化されたシンボルは、それらのビットパタ
ーンに従ってＡＮＤ平面のエントリーとして表されてい
る。オブジェクトビットストリーム及び復号化されたシ
ンボルを含む入力ビットストリームがＡＮＤ平面にある
エントリーと一致すると、ＯＲ平面は、そのオブジェク
トビットストリームに含まれているその符号語の復号化
が完了したことを表す復号化検出信号を出力する。制御
信号発生ブロック２４３は、クロック信号と復号化検出
ブロック２４１からの復号化検出信号とを受け取って、
シフタ２０３へ制御信号を供給する。詳述すると、１ク
ロックサイクルの間、復号化検出信号の入力がない場合
は、制御信号発生ブロック２４０は次のクロックサイク
ル開始の際に制御信号を発生する。しかし、１クロック
サイクルの間に復号化検出信号が入力された場合は、制
御信号発生ブロック２４３はそれに応答して制御信号を
出力する。
【００２８】従って、ルックアップ表メモリ２２０にお
いて、符号語の復号化が完了すると、本発明によるＶＬ
Ｄは、アイドル状態になることなく次の符号語の復号化
を直ちに実行する。
いて、符号語の復号化が完了すると、本発明によるＶＬ
Ｄは、アイドル状態になることなく次の符号語の復号化
を直ちに実行する。
【００２９】上記において、本発明の特定の実施例につ
いて説明したが、本明細書に記載した特許請求の範囲を
逸脱することなく、当業者は種々の変更を加え得ること
は勿論である。
いて説明したが、本明細書に記載した特許請求の範囲を
逸脱することなく、当業者は種々の変更を加え得ること
は勿論である。
【００３０】
【発明の効果】従って、本発明によれば、ルックアップ
表メモリで符号語の復号化が完了すると、ＶＬＤはアイ
ドル状態になることなく次の符号語の復号化処理を直ち
に実行するため、復号化の動作速度をより一層向上させ
ることができる。
表メモリで符号語の復号化が完了すると、ＶＬＤはアイ
ドル状態になることなく次の符号語の復号化処理を直ち
に実行するため、復号化の動作速度をより一層向上させ
ることができる。
【図１】従来の可変長コードデコーダの概略的なブロッ
ク図である。
ク図である。
【図２】本発明による可変長コードデコーダの概略的な
ブロック図である。
ブロック図である。
１００、２００ インタフェース回路 １０１、２０１ バッファ １０３、２０３ シフタ １５０、２２０ ルックアップ表メモリ １５１、２２１ デコーダＰＬＡ １５３、２２３ 長さＰＬＡ ２４０ 制御回路 ２４１ 復号化検出ブロック ２４３ 制御信号発生ブロック ２４５ クロック信号発生ブロック（ＣＬＫ）
Claims (2)
- 【請求項１】 可変長符号化されたデータを復号化す
るための可変長コードデコーダであって、 直列に入力される２nビット（ｎは正の整数）の可変長
コードのビットストリームを格納すると共に、制御信号
に応じて、予め定められたビット数のオブジェクトビッ
トストリームを並列に出力するインタフェース手段と、 前記インタフェース手段から供給されたオブジェクトビ
ットストリームを復号化して、復号化されたシンボルと
対応する符号語の長さデータとを出力するルックアップ
表メモリ手段と、 各符号語とそれに対応するシンボルとを有する可変長デ
ータを有する表を格納しており、前記インタフェース手
段からの前記オブジェクトビットストリームと、前記ル
ックアップ表メモリ手段からの前記復号化されたシンボ
ルとを受け取って、前記オブジェクトビットストリーム
に含まれる前記符号語及び前記復号化されたシンボルと
前記表の前記可変長データとを比較して、前記制御信号
を出力する制御手段とを含むことを特徴とする可変長コ
ードデコーダ。 - 【請求項２】 前記制御手段が、 前記各符号語とそれに対応する前記復号化されたシンボ
ルとを有する可変長データを有する前記表を格納してお
り、前記インタフェース手段からの前記オブジェクトビ
ットストリームに含まれる前記符号語と前記ルックアッ
プ表メモリ手段からの前記復号化されたシンボルが、前
記表内の前記可変長データと同じである場合、復号化検
出信号を出力する復号化検出手段と、 予め定められたクロックサイクルを有するクロック信号
を発生するクロック信号発生手段と、 前記クロック信号及び前記復号化検出信号に基づいて、
前記制御信号を発生する制御信号発生手段とを含むこと
を特徴とする請求項１に記載の可変長コードデコーダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940030172A KR960020018A (ko) | 1994-11-17 | 1994-11-17 | 가변길이복호화장치 |
| KR1994/30172 | 1994-11-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08223055A true JPH08223055A (ja) | 1996-08-30 |
Family
ID=19398154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7324055A Pending JPH08223055A (ja) | 1994-11-17 | 1995-11-17 | 可変長コードデコーダ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5701126A (ja) |
| JP (1) | JPH08223055A (ja) |
| KR (1) | KR960020018A (ja) |
| CN (1) | CN1129883A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998044742A1 (en) * | 1997-04-01 | 1998-10-08 | Sony Corporation | Picture coding device, picture coding method, picture decoding device, picture decoding method, and providing medium |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3235555B2 (ja) * | 1997-05-14 | 2001-12-04 | 日本電気株式会社 | 信号復号装置及び信号復号方法並びに信号復号処理をコンピュータに行わせるためのプログラムを記録した記録媒体 |
| KR100391935B1 (ko) * | 1998-12-28 | 2003-07-16 | 프라운호퍼-게젤샤프트 츄어 푀르더룽 데어 안게반텐 포르슝에.파우. | 오디오 신호를 코딩 또는 디코딩하는 방법 및 디바이스 |
| US6414608B1 (en) * | 1999-06-09 | 2002-07-02 | Matsushita Electric Industrial Co., Ltd. | Variable length code decoding device, digital broadcast receiving apparatus, and DVD reproducing apparatus |
| CN1972168B (zh) * | 2005-11-25 | 2010-04-28 | 杭州中天微系统有限公司 | 可编程变长比特流处理器 |
| US7844762B2 (en) * | 2006-02-24 | 2010-11-30 | Silicon Image, Inc. | Parallel interface bus to communicate video data encoded for serial data links |
| CN101389015B (zh) * | 2007-09-12 | 2011-05-04 | 奇景光电股份有限公司 | 弹性长度的解码器 |
| JP5067361B2 (ja) * | 2008-12-25 | 2012-11-07 | ソニー株式会社 | エンコーダ及びデコーダ、符号方法及び復号方法、並びに記録媒体 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3136796B2 (ja) * | 1992-09-24 | 2001-02-19 | ソニー株式会社 | 可変長符号デコーダ |
| DE69416773T2 (de) * | 1993-09-23 | 1999-10-21 | Lg Electronics Inc | Variabler Längen-Kodieren und variabler Längen-Dekodierer |
| US5550542A (en) * | 1994-05-04 | 1996-08-27 | Matsushita Electric Corporation Of America | Variable length code look-up table having separate code length determination |
| US5491480A (en) * | 1994-05-25 | 1996-02-13 | Industrial Technology Research Institute | Variable length decoder using serial and parallel processing |
| KR0148153B1 (ko) * | 1994-05-31 | 1998-09-15 | 김광호 | 비트스터핑 제거장치 |
| US5572208A (en) * | 1994-07-29 | 1996-11-05 | Industrial Technology Research Institute | Apparatus and method for multi-layered decoding of variable length codes |
-
1994
- 1994-11-17 KR KR1019940030172A patent/KR960020018A/ko not_active Application Discontinuation
-
1995
- 1995-11-17 US US08/560,058 patent/US5701126A/en not_active Expired - Fee Related
- 1995-11-17 CN CN95117538A patent/CN1129883A/zh active Pending
- 1995-11-17 JP JP7324055A patent/JPH08223055A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998044742A1 (en) * | 1997-04-01 | 1998-10-08 | Sony Corporation | Picture coding device, picture coding method, picture decoding device, picture decoding method, and providing medium |
| US6414991B1 (en) | 1997-04-01 | 2002-07-02 | Sony Corporation | Image encoder, image encoding method, image decoder, image decoding method, and distribution media |
| US6535559B2 (en) * | 1997-04-01 | 2003-03-18 | Sony Corporation | Image encoder, image encoding method, image decoder, image decoding method, and distribution media |
| US6643328B2 (en) | 1997-04-01 | 2003-11-04 | Sony Corporation | Image encoder, image encoding method, image decoder, image decoding method, and distribution media |
| US7302002B2 (en) | 1997-04-01 | 2007-11-27 | Sony Corporation | Image encoder, image encoding method, image decoder, image decoding method, and distribution media |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960020018A (ko) | 1996-06-17 |
| US5701126A (en) | 1997-12-23 |
| CN1129883A (zh) | 1996-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5491480A (en) | Variable length decoder using serial and parallel processing | |
| JP3136796B2 (ja) | 可変長符号デコーダ | |
| US5225832A (en) | High speed variable length decoder | |
| US5912636A (en) | Apparatus and method for performing m-ary finite state machine entropy coding | |
| US5298896A (en) | Method and system for high order conditional entropy coding | |
| US5055841A (en) | High-speed feedforward variable word length decoder | |
| US5561690A (en) | High speed variable length code decoding apparatus | |
| US5703581A (en) | Method and apparatus for data compression and decompression | |
| EP0663730B1 (en) | Apparatus for decoding variable length codes | |
| US5874908A (en) | Method and apparatus for encoding Lempel-Ziv 1 variants | |
| US5280349A (en) | HDTV decoder | |
| KR0178201B1 (ko) | 가변 길이 복호화 장치 | |
| US5394144A (en) | Variable length code decoding apparatus | |
| JP3032134B2 (ja) | 映像信号のための可変長復号器 | |
| JP3442217B2 (ja) | 高速可変長符号復号化装置 | |
| JPH08213916A (ja) | 相対アドレスを用いた可変長復号化装置 | |
| US7348901B2 (en) | Method and system for decoding variable length encoded signals, computer program product therefor | |
| JPH08223055A (ja) | 可変長コードデコーダ | |
| US5432512A (en) | Apparatus for decoding variable length codes | |
| US5648775A (en) | High speed variable length code decoding apparatus | |
| US5736946A (en) | High speed apparatus and method for decoding variable length code | |
| JP3429623B2 (ja) | 高速可変長符号復号化装置 | |
| JP3389389B2 (ja) | 可変長コード復号化装置 | |
| KR100487411B1 (ko) | 가변 길이 디코더 | |
| KR0125126B1 (ko) | 고속 가변길이부호 복호화 장치 |