JPH08179928A - データ入力信号における先行カウント桁の数を決定するための装置および方法ならびにコンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】 データ入力信号における特定の桁に先行する
桁の数を決定するための装置および方法を提供する。 【解決手段】 Ｒ＋Ｍ桁からなるＸのグループを有する
データ入力信号の桁は、Ｘの異なる第１のカウンタ−検
出器がＭの桁を受取り、第２のカウンタ−検出器がＲの
桁を受取るように分割される。カウンタ−検出器は、最
上位非カウント桁に先行する最上位カウント桁の数を決
定し、非カウント桁の存在を検出する。デコーダは第１
のカウンタ−検出器の出力を受取り、非カウント桁を有
するＭの桁からなる最上位グループにおける非カウント
桁の検出に応答して、対応するカウントの数を連結器に
連絡する。第３のカウンタ−検出器は、非カウント桁を
有するＭ桁からなる最上位グループの数を決定し、連絡
する。第３のカウンタ−検出器の出力は、デコーダの出
力と連結され、この連結が、先行カウント桁の数を表わ
す。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】本発明は、データ入力信号において特定
の桁に先行する桁の数を決定するための装置および方法
に関する。

【０００２】

【関連技術の説明】特定の桁に先行するビットの数を決
定するための装置および方法（２進桁装置を考慮する場
合は「先行ビットインジケータ」）は、２進データ信号
において非カウントビットに先行するまたはそれより前
に起こる特定のカウントビットの数を決定するために用
いられるデバイスに関する。各２進桁（「ビット」）
は、１または０のいずれかの値を有する。もしたとえば
０の値を有する先行ビットをカウントすることが所望さ
れれば、カウントビットは０の値を有し、非カウントビ
ットは１の値を有するだろう。先行ビットインジケー
タ、または前述の例においては先行ゼロインジケータ
は、多重ビットを含むデータ信号において、非カウント
ビットに先行するカウントビットの数を表示するだろ
う。データ信号において非カウントビットに先行するこ
れらのカウントビットは、最上位ビットである。たとえ
ば、２進データ信号における各ビットは、通常は正の電
圧レベル（たとえば＋５Ｖ）で表わされる１を有し、お
よび／または通常は共通接地電圧レベル（すなわち０
Ｖ）で表わされる０を有する。２進データ信号が１６ビ
ットを含むと仮定すれば、１６ビット２進先行ゼロイン
ジケータは、１６ビットのデータ入力信号において最初
の１（ここで１は非カウントビットを構成する）に先行
するまたはそれよりも前に起こる０の数を決定すること
により、先行する０（この場合０はカウントビットを構
成する）の数をカウントするだろう。（注意：１がない
場合は、先行する０の数はデータ入力信号におけるビッ
トの数に等しい。）数値的な例で言えば、１６ビット２
進先行ゼロカウンタが、００００ ００００ ００１１
０１１１₂ という１６ビットの２進データ入力信号を
有すれば、先行ゼロインジケータは、先行する０の数を
表わす１０１０₂ 出力を含むだろう。

【０００３】先行ビットインジケータは、浮動小数点装
置に組入れられる場合特に有用性がある。浮動小数点装
置は、マイクロプロセッサの分野においては重要な役割
を果たす浮動小数点計算を実行する。先行ゼロビットカ
ウンタは特に、浮動小数点装置を２進浮動小数点演算に
対するＡＮＳＩ／ＩＥＥＥ標準 ７５４−１９８５
（「ＩＥＥＥ標準」）に適合させる場合において有用で
ある。

【０００４】浮動小数点の数は、小数部または仮数とし
ても周知である有効桁と、通常は（常にではないが）２
の累乗である指数とからなる。指数および有効桁は、所
望される範囲および精度次第で長さが変化するだろう。
符号付き数は、符号および絶対値形式、または補数表記
法を用いることのいずれかにより、ストアできる。（浮
動小数点装置の数はまた、有効桁と指数との前および／
または後および／またはその間に位置づけられたその他
の特殊ビットを含んでもよい。） ＩＥＥＥ標準では、浮動小数点の数の値を正規化表現
で、すなわち、（−１）^sign２ ^{exponent+bias}（有効
桁）という形式で、指数＋バイアス（exponent＋bias）
が正の値となるようにバイアスが選択されるという形で
表わすように定めている。（注意：ＩＥＥＥ標準は、先
行する０を含み、その指数＋バイアスが通常は０に等し
い予約された値を有する非０数である非正規化数を設け
ている。）したがって、ＩＥＥＥ標準に見合うために
は、有効桁と指数とはそれに応じて先行する０を排除す
るように調整されねばならない。浮動小数点装置が２進
数を処理するように設計されていると仮定すれば、算術
演算を２つの２進数に対して実行した後には、その結果
はしばしば先行する０を含む。指数が最低値を有してい
なければ、先行する０を含む結果は、ＩＥＥＥ標準を満
たさない。

【０００５】たとえば、３２ビットの数が、ビット０．
００００００１００００１１０１０１０１１１０₂ から
なる２３ビットの有効桁、０１００１０１１₂ からなる
指数、および０₂ という符号ビットを有していれば、指
数は最小の指数よりも大きく、０が有効桁において最初
の１に先行するため、有効桁のフォーマットは認められ
ないだろう。有効桁を容認可能なまたは正規化されたフ
ォーマットとするためには、先行する０の数が、カウン
トされ指数から減算されねばならない。有効桁はまた、
第１の１ビットを最上位ビットの位置に設ける先行０の
数に等しい数の回数だけ、左にシフトされねばならな
い。この手順に従った後、ＩＥＥＥ標準を満たす数が得
られる。上記の３２ビットの数を用いれば、先行０の数
は０１１１ ₂ に等しく、したがって、有効桁は０１１１
₂ 回左にシフトされ、０１１１₂ が指数から減算され
る。ここで例示の有効桁および指数は、ＩＥＥＥ標準を
満たす１．００００１１０１０１０１１１００００００
００および０１０００１００₂となるように思われる。

【０００６】カリフォルニア州サニーベイルのアドバン
スト・マイクロ・デバイシィズ社から入手可能な、モデ
ル２９０５０のマイクロプロセッサは、５６ビットの先
行ビットインジケータを含む。図１は、ＡＭＤ２９０５
０において見受けられる先行１ビットインジケータの高
レベルブロック図を示す。（注意：先行１インジケータ
は、先行１インジケータが受入れる前に各データ入力信
号ビットを変換することにより、先行する０の数を決定
するように容易に変換できる。）図１を参照すれば、Ａ
ＭＤ２９０５０の５６ビットカウンタは、最下位ビット
である最終のビットすなわちビット０、および最上位ビ
ットである最初のビットすなわちビット５５を有する５
６ビット数を受取る。８ビットカウンタ論理１１２は最
上位グループのビット４８−５５を受取り、８ビットカ
ウンタ論理１１０は第２の最上位グループのビット４０
−４７を受取り、８ビットカウンタ論理１０８は第３の
最上位グループのビット４０−４７を受取り、８ビット
カウンタ論理１０８は第４の最上位グループのビット３
２−３９を受取り、８ビットカウンタ論理１０６は第５
の最上位グループのビット２４−３１を受取り、８ビッ
トカウンタ論理１０４は第６の最上位グループのビット
１６−２３を受取り、８ビットカウンタ論理１０２は第
７の最上位グループのビット８−１５を受取り、８ビッ
トカウンタ論理１００は最下位グループのビット０−７
を受取る。各８ビットカウンタ論理は２つの出力を与え
る。第１の出力は、８ビットカウンタ論理の８ビットデ
ータ入力信号における先行する１の数を表わす３ビット
の出力である。８ビットカウンタ論理の第２の出力は、
最下位の４ビットにおける０の存在および最上位の４ビ
ットにおける０の存在を表わす２ビットの信号である。

【０００７】５６ビットカウンタ論理１２２は、８ビッ
トカウンタ論理１００の出力を受取る。１６ビットカウ
ンタ論理１１４は、８ビットカウンタ論理１０２と１０
４との出力を受取る。５６ビットカウンタ論理１２２は
１６ビットカウンタ論理１１４から２つの出力を受取
る。１６ビットカウンタ論理１１４の第１の出力は、１
６ビットカウンタ論理１１４へのデータ入力信号におけ
る先行する１の数を表わす４ビット数である。第２の出
力は、ビット８−２３における０の有無を表わす２ビッ
ト数である。１６ビットカウンタ論理１１４は初めに、
最上位の８ビット１６−２３における０の存在を決定す
る。もし０が存在すれば、この回路は最上位８ビットに
おける０の数のみを決定する。もし最上位８ビットがす
べて１を含めば、出力は最上位８ビットにおける８つの
１＋最下位８ビットにおける１の数に対応するだろう。
出力は次に、５６ビットカウンタ論理１２２により受取
られる。

【０００８】１６ビットカウンタ論理１１６は、１６ビ
ットカウンタ論理１１６がビット２４−３９に対する演
算を行ない、１６ビットカウンタ論理１１８がビット４
８−５５に対する演算を行なうことを除いて、１６ビッ
トカウンタ論理１１４と同様に機能する。１６ビットカ
ウンタ論理１１６および１６ビットカウンタ論理１１８
の出力は、３２ビットカウンタ論理１２０により受取ら
れる。３２ビットカウンタ論理１２０は、２つの１６ビ
ットカウンタ論理１１６および１１８における１の数を
決定する。もし最上位１６ビット、すなわちビット４０
−５５が０を含めば、３２ビットカウンタ論理の出力
は、ビット４０−５５に存在する１の数を表わすだろ
う。もしビット４０−５５がすべて１を含めば、３２ビ
ットカウンタ論理１２０の出力は、ビット２４−５５に
存在する１の数を反映するだろう。３２ビットカウンタ
論理１２０は、ビット４０−５５に０が存在するかどう
か、およびビット２４−３９に０が存在するかどうかを
示す第２の出力を有する。

【０００９】５６ビットカウンタ論理１２２は、元の５
６ビットデータ入力信号における先行する１の数を表わ
す最終の出力を含む。５６ビットカウンタ論理１２２
は、最上位３２ビットにおける０の存在を検出すること
により演算する。もし０が検出されれば、３２ビットカ
ウンタ論理１２０から受取った１の数は、出力に与えら
れる。この結果は元の５６ビットデータ入力信号におけ
る先行の１の数を正確に表わす。もし最上位３２ビット
がすべて１を含めば、５６ビットカウンタ論理１２２は
したがって、次の１６ビットすなわちビット８−２３を
分析し、０の存在を検出する。もし０が存在すれば、５
６ビットカウンタ論理１２２の出力は、１のみを含む最
上位３２ビット、および次の１６ビットすなわちビット
８−２３における先行する０の数を表わす。５６ビット
カウンタ論理１２２はしたがって、もし最上位４８ビッ
トがすべて１を含む場合のみ、８ビットカウンタ論理１
００の出力を分析する。もし最上位４８ビットがすべて
１を含めば、５６ビットカウンタ論理１２２の出力は、
１のみを含む最上位４８ビットにおける先行する１の
数、および最下位８ビットにおける先行する１の数を反
映するだろう。５６ビットカウンタ論理１２２は、元の
５６ビットデータ入力信号のどこかに０の存在すること
を表わす。

【００１０】先行技術において不利な点は、データ入力
信号に存在する先行するカウントビットの数を決定する
のに必要な複数段を実現することが複雑なことである。
さらに、実現が複雑であるということは結果として、論
理段の数が多いために伝搬遅延が生じ、デバイスの速度
が遅くなる。

【００１１】

【発明の概要】これらおよびその他の不利な点はこの発
明において克服される。本発明はさらに利点を提供す
る。１つの利点は、本発明は構成がより簡単であること
である。本発明はまた有利にも、演算が高速度で行なわ
れる。本発明は第１の実施例において、データ入力信号
における先行するカウント値の数を決定するための先行
桁インジケータである。先行桁インジケータは、データ
信号において非カウント桁に先行するまたはそれよりも
前に起こる特定のカウント桁の数を決定するのに用いら
れるデバイスに関する。カウント桁とは、カウントが所
望される値を有する桁である。非カウント桁とは、カウ
ントが所望されない値を有する桁である。先行するカウ
ント桁は、いかなる数の桁も有し、データ入力信号にお
いて、最上位非カウント桁に先行する（またはそれより
も上位である）、最上位桁である。データ入力信号はＭ
桁からなるＸのグループを有し、各桁はＮの可能な値を
有する。Ｎの可能な値は、カウント値でも非カウント値
でもよい。先行桁インジケータは、第１のデータ入力信
号を受取る第１の入力を含む。第１データ入力信号は、
最上位非カウントグループに先行するＭ桁からなる最上
位グループの数を示す。第１のデータ入力信号は、カウ
ンタまたはカウンタ−検出器から与えられてもよい。最
上位非カウントグループは、非カウント桁を有するＭビ
ットからなる最上位グループであり、ここで非カウント
桁は非カウント値を有する桁である。先行桁インジケー
タはさらに、第２のデータ入力信号を受取る第２の入力
を含む。第２のデータ入力信号は、第１の非カウントグ
ループにおける先行カウント桁の数を示し、ここでカウ
ント桁はカウント値を有する桁である。第２のデータ入
力信号は、カウンタまたはカウンタ−検出器から与えら
れてもよい。カウントおよび非カウント値は、２進デー
タ信号における０および１という２つの値を含んでもよ
く、または多数の値を有するデータ入力信号における値
のグループを含んでもよい。先行桁インジケータはさら
に、第１および第２の入力に結合された連結器を含み、
第１のデータ入力信号および第２のデータ入力信号を連
結して、データ入力信号におけるＭ桁のＸグループにお
ける先行カウント桁の数を表わす連結を形成する。第２
のデータ入力信号は、Ｚビットにより表わされ、ここで
Ｍ＝Ｎ^Zであり、Ｘ、Ｍ、Ｎ、およびＺは非負整数であ
る。

【００１２】第２の実施例において、本発明は、前述の
実施例におけるＭビットからなるＸのグループに加え、
データ入力信号がＲの最上位桁を含む先行桁インジケー
タである。第２の実施例は第１の実施例に加えてさら
に、第３のデータ入力信号を受取る第３の入力、加算器
回路、およびマルチプレクサ回路を含む。第３のデータ
入力信号は、Ｒの最上位桁における非カウント桁の存在
および場所を示す。第３のデータ入力信号は、カウンタ
またはカウンタ−検出器から与えられてもよい。加算器
は連結器回路に結合され、第１の実施例の連結にＲを加
算し、連結プラスＲを形成する。加算器回路はさらに、
出力を有して連結プラスＲを連絡する。マルチプレクサ
回路は、加算器出力に結合されて連結プラスＲおよび第
３のデータ入力信号を受取り、第３の入力データ信号が
Ｒの最上位桁における非カウント値の不在を示すとき連
結プラスＲを連絡する出力、および第３の入力信号がＲ
の最上位桁における非カウント桁の存在および場所を示
すときＲの最上位桁における先行カウント桁の数を連絡
する出力を含み、ここで非カウント桁とは非カウント値
を有する桁である。

【００１３】データ入力信号における先行カウント桁の
数を決定するための方法がまた開示されることが理解さ
れるだろう。

【００１４】

【好ましい実施例の説明】図１０を参照すれば、たとえ
ば、コンピュータシステム１０１４の一部である浮動小
数点装置１００４内の再正規化装置１００２において、
６７ビットの先行ゼロインジケータ２００が用いられて
もよい。典型的には、再正規化装置は浮動小数点装置の
一部である。さまざまな浮動小数点装置は当該技術にお
いて周知であり、この明細書中に引用により援用する、
米国特許番号第５，０５８，０４８号における浮動小数
点装置を含む。さらに、浮動小数点装置１００４は、た
とえばマイクロプロセッサ１００６とは別にまたは図示
のようにマイクロプロセッサ内に統合されて用いられて
もよい。スーパスカラマイクロプロセッサを伴う浮動小
数点装置の適切な統合の１つは、１９９３年１０月２９
日に出願され、「高性能スーパスカラマイクロプロセッ
サ（High Performance Superscalar Microprocessor
）」と題された、Ｄ．Ｂ．ウィット（Witt）および
Ｗ．ジョンソン（Johnson ）による、米国出願番号第０
８／１４６，３８２号に開示されており、この明細書中
に引用により援用する。マイクロプロセッサ１００６の
インタフェース１００８は、バス１０１０を介して外部
メモリ１０１２に接続される。コンピュータシステム１
０１４は典型的に、キーボードおよびディスプレイ（図
示せず）といったその他の構成部品を含む。枚挙回路２２７−構造 図２は、６７ビット先行ゼロインジケータのブロック図
を示す。６７ビット先行ゼロインジケータ２００は、枚
挙回路２２７、加算器−連結器２２２およびマルチプレ
クサ２２４を組入れる。枚挙回路２２７は、カウンタ回
路２２６および４ビットカウンタ−検出器２１６を含
む。カウンタ回路２２６は９つの８ビットカウンタ−検
出器２０１−２１４および２１８ならびにデコーダ２２
０を含む。６７ビット先行ゼロインジケータは、図１０
の外部メモリ１０１２にストアされた浮動小数点データ
から得られた２進データ入力信号を受取る。２進データ
入力信号の各々のビットは、２つの値のうちの一方を有
する。枚挙回路２２７は、２進データ入力信号の各ビッ
トを並列で受取るために個々の入力を有するが、この回
路は各ビットを直列に受取るように容易に修正可能であ
ることが理解されるだろう。２つの値は、たとえば０Ｖ
の基準電圧レベルを表わす０、およびたとえば＋５Ｖ
（＋３Ｖといったその他の電圧レベルも用いられ得る）
という異なる電圧レベルを表わす１として示されてもよ
い。２進先行ゼロインジケータは、先行する０の数、す
なわちデータ入力信号において１に先行する最上位位置
における０の数を決定し、もしデータ入力信号に１が存
在しなければ、データ入力信号における０の数である。
先行ゼロインジケータにおいて、０は「カウントビッ
ト」を示し、１は「非カウントビット」を示す。「カウ
ントビット」は先行ビットインジケータによりカウント
される値を示し、「非カウントビット」は先行ビットイ
ンジケータによりカウントされない値を示す。枚挙回路２２７−演算 演算において、枚挙回路２２７は６７ビットデータ入力
信号２３０を並列で受取り、データ入力信号ライン２２
１ａ−２２１ｊをそれぞれカウンタ−検出器２０１−２
１６へとルーチングすることにより、６７ビットデータ
入力信号２３０を３ビットからなる最上位グループおよ
び８ビットからなる８つのグループに分割する。データ
信号入力ライン２２１ａ−２２１ｈの各々は、８つの別
々の導体から構成され、データ信号ライン２２１ｊは３
つの別々の導体から構成される。４ビットカウンタ−検
出器２１６およびカウンタ回路２２６は、分割された６
７ビットデータ入力信号２３０の部分を受取る。４ビッ
トカウンタ−検出器２１６はビット（６６：６４）の最
上位グループ２４６を受取り、８ビットカウンタ−検出
器２１４はビット（６３：５６）の第２の最上位グルー
プ２４４を受取り、８ビットカウンタ−検出器２１２は
ビット（５５：４８）の第３の最上位グループ２４２を
受取り、８ビットカウンタ−検出器２１０はビット（４
７：４０）の第４の最上位グループ２４０を受取り、８
ビットカウンタ−検出器２０８はビット（３９：３２）
の第５の最上位グループ２３８を受取り、８ビットカウ
ンタ−検出器２０６はビット（３１：２４）の第６の最
上位グループ２３６を受取り、８ビットカウンタ−検出
器２０４はビット（２３：１６）の第７の最上位グルー
プ２３４を受取り、８ビットカウンタ−検出器２０１は
ビット（１５：８）の第８の最上位グループ２３２を受
取り、８ビットカウンタ−検出器２０１はビット（７：
０）の最下位グループ２３１を受取る。（「（Ｘ：
Ｙ）」という表記は、ＸをＸからＹまでのビットのうち
の最上位ビットとしてビットＸからＹまでを表わし、た
とえば（１５：８）は、１５をビット１５から８までの
うちの最上位ビットとして１５から８までのビットを含
む８ビットの数を示す。） ６７ビットデータ入力信号２３０は、３ビットからなる
最上位グループおよび６４ビットからなる最下位グルー
プに意図的に分割される。６４ビットの最下位グループ
はさらに、８ビットからなる８つのグループに分割され
る。８ビットグループの各々は、全体として解釈される
場合８ビットデータ入力信号における先行の０の数を表
わす３ビットカウンタ出力信号および１ビット検出器出
力信号を与える、８ビットカウンタ−検出器２０１−２
１４により受取られる。各カウンタ−検出器へのデータ
入力信号ビットの数は直接、データ入力信号における可
能な値の数、および８ビットカウンタ−検出器カウンタ
出力信号ビットの数に関連する。この関係は、各カウン
タ−検出器が受取るデータ入力信号ビットの数は、カウ
ンタ出力信号ビットの数に等しい数で累乗された各ビッ
トに対する可能な値の数に等しいものとして、数学的に
説明可能である。言い換えれば、データ入力信号ビット
の数の対数関数は、要求されるカウンタ出力信号ビット
の数で乗算される値の数の対数関数に等しい。各カウン
タ−検出器により受取られる８ビットデータ入力信号お
よび２つの可能なビットの値すなわち０および１を用い
て、それぞれの８ビットカウンタ−検出器における先行
カウントビットの数を示すのに用いられる８ビットカウ
ンタ−検出器におけるデータ出力信号ビットの数は、
（ｌｏｇ８）／（ｌｏｇ２）＝３または８＝２³ であ
り、たとえば１６ビットデータ入力信号は１６ビットカ
ウンタ−検出器において４つのカウンタデータ出力（す
なわち（ｌｏｇ１６）／（ｌｏｇ２）＝４）を有し、各
桁が３つの可能な値、たとえば０、１、または２を有す
る９桁のデータ入力信号は９ビットカウンタ−検出器に
おける２つのカウンタデータ出力（すなわち（ｌｏｇ
９）／（ｌｏｇ３）＝２）を有する。「桁」は、データ
入力信号における単一の場所を表わすのに用いられ、各
桁は０、１、２、３、４などの所望の数のいずれを有す
ることも可能であり、０および１は２進桁システムにお
いて用いられることに注意されたい。８ビットカウンタ−検出器３００−構造 図３は、８ビットカウンタ−検出器２０１−２１４およ
び２１８のすべてを概略的に表わす、８ビットカウンタ
−検出器３００の図である。図３、図２および図４−９
に示される回路は、相補形金属酸化物半導体で製造され
る。８ビットカウンタ−検出器３００の適切な実現の１
つは、データ信号入力ライン３４６−３６０での入力、
カウンタ回路３６２、および検出器３６４を用いる。８
ビットカウンタ−検出器３００は、別個の検出器３６４
と組合される別個のカウンタ３６２として認識され得る
ことに注意されたい。カウンタ回路３６２は、ＮＯＲゲ
ート３０１および３０２、インバータ３０４−３１０、
ＯＲゲート３１６、ＮＡＮＤゲート３１８−３２８、出
力３６６−３７０、ならびにＮＡＮＤゲート３３２−３
３４を用い、図３に示すとおりに接続されて、８ビット
データ入力信号３３６における先行の０の数を示す、３
ビットカウンタ出力信号、ＺＥＲＯＣＮＴ（２）３３８
ａ、ＺＥＲＯＣＮＴ（１）３３８ｂ、およびＺＥＲＯＣ
ＮＴ（０）３３８ｃを与える。検出器３６４は、ＮＯＲ
ゲート３１２および３１４、出力３７２、ならびにＮＡ
ＮＤゲート３３０を用い、図３に示されるように接続さ
れて８ビットデータ入力信号３３６における１の存在を
検出し、検出された１の存在および不在を示す単一のビ
ット出力ＧＴＺＥＲＯ３４４を与える。８ビットカウンタ−検出器３００−演算 演算において、８ビットカウンタ−検出器３００は、そ
れぞれの８ビットデータ入力信号における先行の０の数
を決定する。８ビットカウンタ−検出器３００は８ビッ
トデータ入力信号３３６を受取り、各ビットは、入力ラ
イン３４６が最上位ビットを受取るデータ信号入力ライ
ン３４６−３６０での入力でシーケンシャルに受取ら
れ、伝えられる。（注意：好ましい実施例の説明におけ
る「シーケンシャルに」とは、ロケーションを意味し、
時間に対する基準は意味しない。） 入力ライン３４６−３６０は集合的に、データ信号入力
ライン２２１ａ−２２１ｈの各々を表わしてもよい。８
ビットカウンタ−検出器３００は、少なくともデータ信
号入力３４６−３６０のうち１つが１を伝えるとき、８
ビットデータ入力信号３３６における先行の０の数を表
わす、３ビットのカウンタ出力信号、ＺＥＲＯＣＮＴ
（２）３３８ａ、ＺＥＲＯＣＮＴ（１）３３８ｂ、およ
びＺＥＲＯＣＮＴ（０）３３８ｃを有する。先行する０
の数を確定することにより、最上位の１のロケーション
が決定される。３ビットカウンタ出力信号は、出力信号
ライン３６６−３７０での出力により伝えられる。ＺＥ
ＲＯＣＮＴ（２）３３８ａは８ビットカウンタ−検出器
３００の３ビット出力の最上位ビットを表わし、ＺＥＲ
ＯＣＮＴ（１）３３８ｂは次の最上位ビットを表わし、
ＺＥＲＯＣＮＴ（０）３３８ｃは最下位ビットを表わ
す。８ビットカウンタ−検出器３００はまた、１が存在
するときに８ビットデータ入力信号における１の存在を
表わし、１が不在のときに８ビットデータ入力信号にお
ける１の不在を表わす、単一のビット検出器出力信号す
なわちＧＴＺＥＲＯ３４４を含む。単一ビット検出器出
力信号は出力３７２により伝えられる。もしＧＴＺＥＲ
Ｏ３４４が１に等しければ（第１の状態）、８ビットカ
ウンタ−検出器３００により受取られる８ビットのうち
１つは１に等しい。もしＧＴＺＥＲＯ３４４が０に等し
ければ（第２の状態）、データ入力信号のすべての８ビ
ットは０である。３ビットカウンタ出力信号および１ビ
ット検出器出力信号は、８ビットデータ入力信号におけ
る０の数を示す。デコーダ２２０−構造 図４はデコーダ２２０の概略図を示す。デコーダ２２０
はカウンタ−検出器２０１−２１４に接続される。デコ
ーダ２２０の１つの適切な実現においては、ＮＯＲゲー
ト４０１−４１０、インバータ４１２、およびＮＡＮＤ
ゲート４１４−４２６を接続して、図４に示されるよう
な回路４６６を形成する。回路４６６はデータ信号入力
ライン４７０−４８４で入力に接続される。デコーダ２
２０はさらに、同一の回路４６８ａ、４６８ｂ、および
４６８ｃを回路４６６およびデータ入力４８６（Ｙ）−
４９９（Ｙ）に接続することにより実現される。

【００１５】図４において、回路４６８ａ、４６８ｂ、
および４６８ｃは、図４に示されるようにインバータ４
２８（Ｙ）−４４２（Ｙ）、ＮＯＲゲート４４４（Ｙ）
−４５８（Ｙ）、ＮＯＲゲート４６０（Ｙ）および４６
２（Ｙ）、ならびにＮＡＮＤゲート４６４（Ｙ）を接続
することにより実現される、単一の回路によって概略的
に表わされる。回路４６８ａ、４６８ｂおよび４６８ｃ
を取囲む箱の中の「ＦＯＲ Ｙ＝ａ ｔｏ ｃ」という
表記に注目されたい。この表記は、「Ｙ」を「ａ」で置
換えると回路４６８ａが得られ、「Ｙ」を「ｂ」で置換
えると回路４６８ｂが得られ、「Ｙ」を「ｃ」で置換え
ると回路４６８ｃが得られることを示す。（注意：
「（２：０）」は、回路４６８ａ、４６８ｂ、および４
６８ｃを囲む箱の中のＺＥＲＯＣＮＴ ２８０（Ｙ）−
２８７（Ｙ）の記号からは省略されている。）デコーダ２２０−演算 演算において、回路４６６はデータ信号入力ライン４７
０−４８４によって伝えられる入力信号ＧＴＺＥＲＯ２
７０−２７７を受取る。（注意：簡潔にするために、す
べての図面を通して複数の図面に現われる素子には同じ
識別番号が付けられている。）回路４６６は、それぞれ
の８ビットデータ信号入力において１つの１を含む８ビ
ットカウンタ−検出器２０１−２１４の最上位のＧＴＺ
ＥＲＯ出力信号に対応する１つのビットを０とし、回路
４６６のその他７つの出力ビットを１として、８ビット
出力を与える。それぞれの８ビットデータ入力信号にお
いて１つの１を含む８ビットカウンタ−検出器２０１−
２１４の最上位は、それぞれの８ビットデータ入力信号
において非カウント値が存在するために、「非カウント
グループ」と称されるだろう。

【００１６】演算の際、回路４６８ａ、４６８ｂ、およ
び４６８ｃは、回路４６６からのデータ信号およびデー
タ入力信号ＺＥＲＯＣＮＴ（２：０）２８０ａ、ｂ、ｃ
−２８７ａ、ｂ、ｃを受取る。データ入力信号ＺＥＲＯ
ＣＮＴ（２：０）２８０ａ、ｂ、ｃ−２８７ａ、ｂ、ｃ
は入力４８６（Ｙ）−４９９（Ｙ）により伝えられる。
回路４６８ａは、それぞれＺＥＲＯＣＮＴ（２：０）２
８０ａ、ｂ、ｃ−２８７ａ、ｂ、ｃの最上位ビットであ
るＺＥＲＯＣＮＴ（２）２８０ａ−２８７ａを受取る。
（記号「ＺＥＲＯＣＮＴ（２：０）２８０ａ、ｂ、ｃ」
は、好都合に、また正確にＺＥＲＯＣＮＴ（２）２８０
ａ、ＺＥＲＯＣＮＴ（１）２８０ｂ、およびＺＥＲＯＣ
ＮＴ（０）２８０ｃを示す。ＺＥＲＯＣＮＴ（２）２８
０ａは、ＺＥＲＯＣＮＴ（２：０）２８０ａ、ｂ、ｃの
最上位ビットであるビット２を示す。ＺＥＲＯＣＮＴ
（１）２８０ｂは、ＺＥＲＯＣＮＴ（２：０）２８０
ａ、ｂ、ｃの次に最上位ビットであるビット１を示す。
ＺＥＲＯＣＮＴ（０）２８０ｃは、ＺＥＲＯＣＮＴ
（２：０）２８０ａ、ｂ、ｃの最下位ビットであるビッ
ト０を示す。）回路４６８ｂは、それぞれＺＥＲＯＣＮ
Ｔ（２：０）２８０ａ、ｂ、ｃ−２８７ａ、ｂ、ｃの次
に最上位ビットであるＺＥＲＯＣＮＴ（１）２８０ｂ−
２８７ｂを受取る。回路４６８ｃは、それぞれＺＥＲＯ
ＣＮＴ（２：０）２８０ａ、ｂ、ｃ−２８７ａ、ｂ、ｃ
の最下位ビットであるＺＥＲＯＣＮＴ（０）２８０ｃ−
２８７ｃを受取る。回路４６８ａ、４６８ｂ、および４
６８ｃは各々、回路４６６から同一のデータを受取る。
回路４６８ａ、４６８ｂ、および４６８ｃはそれぞれ、
３ビットデータ出力信号ＺＥＲＯＣＮＴ（２：０）２９
０ａ、ｂ、ｃを与える。回路４６８ａ、４６８ｂ、およ
び４６８ｃは、８ビットカウンタ−検出器２０１−２１
４から入力として、それぞれ、回路４６６の出力、ＺＥ
ＲＯＣＮＴ（２）２８０ａ−２８７ａ、ＺＥＲＯＣＮＴ
（１）２８０ｂ−２８７ｂ、およびＺＥＲＯＣＮＴ
（０）２８０ｃ−２８７ｃを受取る。０に等しい回路４
６６のビットにより、回路４６８ａ、４６８ｂ、および
４６８ｃは、回路４６６の単一の０の出力に接続された
ＮＡＮＤゲートに対応し、ＺＥＲＯＣＮＴ（２：０）２
９０ａ、ｂ、ｃを伝える出力データ信号ライン４６５
（Ｙ）に連絡することができる。もしＧＴＺＥＲＯを２
７０−２７７がすべて、すべて０を含む６７ビットデー
タ入力信号に対応する０に等しければ、すなわち６７の
先行の０であれば、ＺＥＲＯＣＮＴ（２：０）２９０
ａ、ｂ、ｃは０００₂ である。８ビットカウンタ−検出器２１８−演算 演算において、８ビットカウンタ−検出器２０１−２１
４の第２の出力ＧＴＺＥＲＯ２７０−２７７はさらに、
８ビットカウンタ−検出器２１８に接続され、８ビット
カウンタ−検出器２１８に８ビットデータ入力を与え
る。８ビットカウンタ−検出器２０１−２１４を示す図
２の概略図はまた、８ビットカウンタ−検出器２１８を
示す。３ビットカウンタ出力信号ＺＥＲＯＣＮＴ（２：
０）２９２ａ、ｂ、ｃは、もし１つの１がデータ入力信
号に存在していれば、８ビットカウンタ−検出器２１８
の８ビットデータ入力信号における先行の０の数を表わ
す。１ビット検出器出力信号ＧＴＺＥＲＯ２９４は、８
ビットデータ入力信号における１の存在または不在を表
わす。８ビットカウンタ−検出器３００のように、３ビ
ットカウンタ出力信号および１ビット検出器出力信号
は、８ビットデータ入力信号における１の存在にかかわ
らず、８ビットデータ入力信号における０の数を示す。
８ビットカウンタ−検出器２１８は、個々にまたはいか
なる組合せにおいても、８ビットデータ入力信号におけ
る１の存在にかかわらず、８ビットデータ入力信号にお
ける先行の０の数を表わす４ビットカウンタ出力信号を
与えるように、容易に修正可能である。たとえば、図９
において、もしインバータ９０１および回路９１０ｂ、
９１０ｃ、および９１０ｄが適切にＧＴＺＥＲＯ３４
４、ＺＥＲＯＣＮＴ（２）３３８ａ、ＺＥＲＯＣＮＴ
（１）３３８ｂ、およびＺＥＲＯＣＮＴ（０）３３８ｃ
に接続されていれば、すべて０を含む８ビットデータ入
力信号における先行の０の数を表わすことのできる４ビ
ットカウンタ出力信号は、従来の２進フォーマットすな
わちビットｎが基数１０における２ⁿ を表わすものとし
て、与えられるだろう。

【００１７】重要なことは、ＺＥＲＯＣＮＴ（２：０）
２９２ａ、ｂ、ｃの００１₂ から１１１₂ へのインクリ
メントの各々は、データ信号において１つの１を有する
図２の最上位８ビットカウンタ−検出器に先行する、デ
ータ入力信号ビットにすべて０を有する図２の８ビット
カウンタ−検出器の最上位の各々からの８つの０からな
るグループ全体を表わす。非カウント値を有するビット
の最上位グループ（「非カウント」グループ）に先行す
る、非カウント値を持たないビットの最上位グループ
は、「カウントグループ」または最上位非カウントグル
ープに先行する８ビットの最上位グループの数と称され
てもよい。たとえば、図２において８ビットデータ入力
信号２３８−２４４がすべて０を含み、８ビットデータ
入力信号２３１−２３６がすべて１を含むとする。ＺＥ
ＲＯＣＮＴ（２：０）２９２ａは、最上位カウントグル
ープの数を表わす１００₂ または４₁₀に等しいだろう。加算器−連結器２２２−構造 図５は、加算器−連結器２２２の概略図を示す。加算器
−連結器２２２は８ビットカウンタ−検出器２１８およ
びデコーダ２２０に接続される。図５に示されるとお
り、加算器−連結器２２２の１つの適切な実現では、入
力をデータ入力信号ライン５４０−５５０と接続し、出
力をデータ出力信号ライン５５２−５６４と接続し、イ
ンバータ５０１および５０２、ＮＡＮＤゲート５０４−
５１０、インバータ５１２−５１４、ＮＡＮＤゲート５
１６−５２０、ＮＡＮＤゲート５２２および５２４、イ
ンバータ５２６および５２８、ならびに排他的論理和ゲ
ート５３０−５３８を接続して、加算器−連結器回路を
得る。加算器−連結器２２２は、連結器回路５７５と加
算器回路５７７とに分割されてもよい。加算器−連結器２２２−演算 演算において、加算器−連結器２２２は、連結器回路５
７５を用いてＺＥＲＯＣＮＴ（２：０）２９０ａ、ｂ、
ｃをＺＥＲＯＣＮＴ（２：０）２９２ａ、ｂ、ｃに連結
し、加算器回路５７７を用いて、この連結に１１₂ を加
算して加算器−連結器２２２の７ビットデータ出力信号
ＡＬＣＮＴ（６：０）２９７ａ、ｂ、ｃ、ｄ、ｅ、ｆ、
ｇを得るという機能を果たす。加算器−連結器２２２
は、８ビットデコーダ２２０の出力信号ＺＥＲＯＣＮＴ
２９０ａ、ｂ、ｃ、およびカウンタ−検出器２１８の出
力信号ＺＥＲＯＣＮＴ２９２ａ、ｂ、ｃを受取る。デー
タ入力信号ライン５４０−５４４および５４６−５５０
での入力は、それぞれ、データ出力信号ＺＥＲＯＣＮＴ
２９０ａ、ｂ、ｃおよびＺＥＲＯＣＮＴ２９２ａ、ｂ、
ｃを伝える。連結器回路５７５は、データ出力信号ＺＥ
ＲＯＣＮＴ（２：０）２９２ａ、ｂ、ｃとＺＥＲＯＣＮ
Ｔ（２：０）２９０ａ、ｂ、ｃとを、データ出力信号Ｚ
ＥＲＯＣＮＴ（２：０）２９２ａ、ｂ、ｃおよびＺＥＲ
ＯＣＮＴ（２：０）２９０ａ、ｂ、ｃを伝える２組の３
つの信号ラインをとり、それらを６つの信号ライン５４
０−５５０の１つのグループに組合せることにより、連
結する。データ入力信号ライン５５０はＺＥＲＯＣＮＴ
（２：０）２９２ａ、ｂ、ｃの最上位ビットすなわちＺ
ＥＲＯＣＮＴ（２）２９２ａを伝える。データ入力信号
ライン５４４は、データ入力信号ＺＥＲＯＣＮＴ（２：
０）２９０ａ、ｂ、ｃの最上位ビットすなわちＺＥＲＯ
ＣＮＴ（２）２９０ａを伝える。データ出力信号ライン
５５２−５６４での出力は、データ出力信号ＡＬＣＮＴ
（６：０）２９７ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇを、最上
位ビットを伝えるデータ出力信号ライン５５２として伝
える。ＺＥＲＯＣＮＴ（２：０）２９０ａ、ｂ、ｃのＺ
ＥＲＯＣＮＴ（２：０）２９２ａ、ｂ、ｃへの連結によ
り、最下位６４ビットにおいて１つの１ビットが存在す
るとき６７ビットデータ入力信号２３０の最下位６４ビ
ットにおける先行の０の数を表わす６ビットの数が形成
される。（注意：もし前述のように８ビットカウンタ−
検出器２１８が４ビットカウンタ出力信号を与えるよう
に修正されれば、加算器−連結器２２２は８ビットカウ
ンタ−検出器２１８の４ビットカウンタ出力をデコーダ
２２０の出力と連結し、この連結に１１₂ を加算し、３
つの最上位ビット２４６が最下位６４ビットに１つの１
が存在するかどうかにかかわらずすべて０を含むとき、
６７ビットにおける先行の０の数を表わす７ビット出力
を与えるように修正可能である。） 前記のとおり、８ビットカウンタ−検出器２１８のすべ
てのインクリメンタは、８つの０からなるグループを表
わす。したがって、もしＺＥＲＯＣＮＴ（２：０）２９
２ａ、ｂ、ｃが最初に６ビットデータ信号の３つの最上
位位置に設定されれば（連結器回路５７５のデータ入力
信号ライン５４０−５５０によって伝えられたもののよ
うに）、６ビットデータ出力信号の最上位３ビットは、
１を含む入力２３１−２４４からの８ビットの最上位第
１グループに先行する、カウンタ回路２２６の６４ビッ
トデータ入力信号における最上位の０の数を表わすだろ
う。６ビットデータ出力信号の最下位３ビットがデコー
ダ２２０の出力を表わすとき、６ビットデータ出力信号
は、カウンタ回路２２６の６４ビットデータ入力信号に
おける先行の０の数を表わす。加算器−連結器２２２
は、ＺＥＲＯＣＮＴ（２：０）２９０ａ、ｂ、ｃをＺＥ
ＲＯＣＮＴ（２：０）２９２ａ、ｂ、ｃと連結して６ビ
ットの数を形成することにより、この原理を組入れる。
しかしながら、６７ビットデータ入力信号２３０の３つ
の最上位ビット２４６がすべて０を含むかもしれないと
いう可能性を考慮すると、１１₂ が６ビットの連結に加
算される。したがって、もし６７ビットデータ入力信号
２３０の３つの最上位ビット２４６がすべて０であれ
ば、加算器−連結器２２２の出力は、入力信号に１つの
１が存在するとき、６７ビットデータ入力信号２３０に
おける先行の０の数を表わす。４ビットカウンタ−検出器２１６−構造 図６は４ビットカウンタ−検出器２１６の１つの実施例
を示す。４ビットカウンタ−検出器３００は３ビットデ
ータ入力信号２４６を受取り、各ビットはデータ入力信
号ライン６１０−６１４での入力でシーケンシャルに提
示され、入力信号ライン６１０は最上位ビットを受取
る。図２に示されるように、４ビットカウンタ−検出器
２１６は６７ビットデータ入力信号２３０の３つの最上
位ビットを受取る。４ビットカウンタ−検出器２１６
は、別個のカウンタ６１６が別個の検出器６１８と組合
されたものとして考慮され得ることに注目されたい。４
ビットカウンタ−検出器２１６はカウンタ回路６１６と
検出器６１８とを採用する。カウンタ回路は、図６に示
されるように、インバータ６０１、ＮＯＲゲート６０４
−６０６、出力６２０−６２４、およびインバータ６０
８を適切に接続して、データ入力信号ライン６１０−６
１４により伝えられる先行のカウント値０の数をカウン
トする。検出器６１８は、図６に示されるように、ＮＯ
Ｒゲートとインバータ６０８とを適切に接続し、データ
入力信号ライン６１０−６１４のいずれかにより伝えら
れる非カウント値、１の存在および不在を検出すること
により実現されてもよい。４ビットカウンタ−検出器２
１６は、１つの２ビットカウンタ出力信号、すなわち最
上位ビットのＺＥＲＯＣＮＴ（１）２９６ａ、および最
下位ビットのＺＥＲＯＣＮＴ（０）２９６ｂならびに１
つの１ビット検出器出力信号すなわちＧＴＺＥＲＯ２９
５を有する。４ビットカウンタ−検出器２１６−演算 演算の際、４ビットカウンタ−検出器２１６は、３ビッ
トデータ入力信号２４６における先行の０の数を決定す
る。データ入力信号ライン６１０−６１４は３ビットデ
ータ入力信号２４６を伝え、データ入力信号ライン６１
０は最上位ビットを伝える。４ビットカウンタ−検出器
２１６は１つの２ビットデータ出力信号、すなわちそれ
ぞれがデータ出力信号ライン６２０−６２２で出力に伝
えられるＺＥＲＯＣＮＴ（１）２９６ａとＺＥＲＯＣＮ
Ｔ（０）２９６ｂとを与える。データ出力信号ＺＥＲＯ
ＣＮＴ（１）２９６ａとＺＥＲＯＣＮＴ（０）２９６ｂ
とは、３ビットデータ入力信号２４６に１つの１が存在
するとき、３ビットデータ入力信号２４６における先行
の０の数を表わす。４ビットカウンタ−検出器２１６は
また、データ出力信号ライン６２４により出力に伝えら
れる、１つの１ビットデータ出力信号すなわちＧＴＺＥ
ＲＯ２９５を与える。データ出力信号ＧＴＺＥＲＯ２９
５は、データ入力信号２４６における１つの１の存在お
よび不在を表わす。出力６２４は、検出器出力信号ＧＴ
ＺＥＲＯ２９５を伝える。

【００１８】ＧＴＺＥＲＯ２９５は、２つの状態を有
し、第１の状態はデータ入力信号２４６における１つの
１の存在を表わし、第２の状態はデータ入力信号２４６
における１つの１の不在を表わす。もしＧＴＺＥＲＯ２
９５が１に等しければ（第１の状態）、図３の４ビット
カウンタ−検出器３００により受取られる３ビットのう
ち１つは１に等しい。もしＧＴＺＥＲＯ２９５が０に等
しければ（第２の状態）、データ入力信号のすべての３
ビットが０である。２ビットカウンタ出力信号および１
ビット検出器出力信号は、３ビットデータ入力信号２４
６における先行の０の数を示す。マルチプレクサ２２４−構造 図７は、マルチプレクサ２２４の概略図を示す。図７に
示されるように、マルチプレクサ２２４の１つの実現に
おいては、インバータ７０１、ＮＯＲゲート７０２およ
び７０４、データ出力信号ライン７３４、７３０
（Ｘ）、および７３２（Ｙ）、ならびにデータ入力信号
ライン７２０および７２２が適切に接続される。マルチ
プレクサ２２４はさらに、同一の回路７１８ａ、７１８
ｂ、７１８ｃ、７１８ｄ、および７１８ｅを、ＮＯＲゲ
ート７０４、データ出力信号ライン７３２（Ｙ）での出
力、およびデータ入力信号ライン７２８（Ｙ）での入力
に接続し、Ｙを「ａないしｅ」に等しいものとして実現
される。付け加えて、マルチプレクサ２２４はさらに、
同一の回路７１８ｆおよび７１８ｇを、ＮＯＲゲート７
０４、データ出力信号ライン７３０（Ｘ）での出力、デ
ータ入力信号ライン７２４（Ｘ）での入力、および入力
７２６（Ｘ）に接続し、Ｘを「ｆないしｇ」に等しいも
のとして実現される。こうして実現すると結果として図
７に示されるマルチプレクサ回路となる。

【００１９】図７では、回路７１８ａ、７１８ｂ、７１
８ｃ、７１８ｄ、および７１８ｅは、ＮＡＮＤゲート７
１０（Ｙ）とインバータ７１４（Ｙ）とを適切に接続す
ることにより実現される単一の回路として概略的に表わ
される。回路７１８ａ、７１８ｂ、７１８ｃ、７１８
ｄ、および７１８ｅを囲む箱の中の「ＦＯＲ Ｙ＝ａｔ
ｏ ｅ」という表記に注目されたい。この表記は、
「Ｙ」を「ａ」で置換えると回路７１８ａが得られ、
「Ｙ」を「ｂ」で置換えると回路７１８ｂが得られ、
「Ｙ」を「ｃ」で置換えると回路７１８ｃが得られ、
「Ｙ」を「ｄ」で置換えると回路７１８ｄが得られ、
「Ｙ」を「ｅ」で置換えると回路７１８ｅが得られるこ
とを示す。（注意：「（１：０）」は、回路７１８ａ、
７１８ｂ、７１８ｃ、７１８ｄ、および７１８ｅを囲む
箱、ならびに７１８ｆおよび７１８ｇを囲む箱の中のＺ
ＥＲＯＣＮＴ２９６（Ｘ）およびＡＬＣＮＴ２９７
（Ｙ）という記号からは削除されている。）図７では、
回路７１８ｆおよび７１８ｇは、ＮＡＮＤゲート７０６
（Ｘ）および７０８（Ｘ）ならびにＮＡＮＤゲート７１
２（Ｘ）を適切に接続することにより実現される単一の
回路により、概略的に表わされる。回路７１８ｆと７１
８ｇとを囲む箱の中の「ＦＯＲ Ｘ＝ｆ ｔｏ ｇ」と
いう記号に注意されたい。この記号は、「Ｘ」を「ｆ」
で置換えると回路７１８ｆが得られ、「Ｘ」を「ｇ」で
置換えると７１８ｇが得られることを示す。回路７１８
ａ、７１８ｂ、７１８ｃ、７１８ｄ、および７１８ｅは
それぞれ、データ出力信号ＺＣＮＴ（６：０）２９９
ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇの最上位ビットから５番目
に上位のビット（ＺＣＮＴ（６：２）２９９ａ、ｂ、
ｃ、ｄ、ｅ）までを与える。回路７１８ｆおよび７１８
ｇは、それぞれ、データ出力信号ＺＣＮＴ（６：０）２
９９ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇの６番目に上位のビッ
トから最下位ビットまで（ＺＣＮＴ（１：０）２９９
ｆ、ｇ）を与える。マルチプレクサ２２４−演算 演算において、マルチプレクサ２２４は４つのデータ入
力信号を受取る。このデータ入力信号は、ＧＴＺＥＲＯ
２９４、ＧＴＺＥＲＯ２９５、ＺＥＲＯＣＮＴ（１：
０）２９６ａ、ｂ、およびＡＬＣＮＴ（６：０）２９７
ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇである。データ入力信号ラ
イン７２０および７２２での入力はそれぞれ、検出器デ
ータ入力信号ＧＴＺＥＲＯ２９４およびＧＴＺＥＲＯ２
９５を伝える。ＡＬＣＮＴ（６：０）２９７ａ、ｂ、
ｃ、ｄ、ｅ、ｆ、ｇは、データ入力信号ライン７２８
（Ｙ）および７２４（Ｘ）での入力が、それぞれ、デー
タ入力信号ＡＬＣＮＴ（６：２）２９７ａ、ｂ、ｃ、
ｄ、ｅ（ＡＬＣＮＴ２９７（Ｙ））およびＡＬＣＮＴ
（１：０）２９７ｆ、ｇ（ＡＬＣＮＴ２９７（Ｘ））を
伝えるように、分割される。データ入力信号ライン７２
６（Ｘ）での入力は、それぞれ、データ入力信号ＺＥＲ
ＯＣＮＴ（１：０）２９６ａ、ｂ（ＺＥＲＯＣＮＴ２９
６（Ｘ））を伝える。マルチプレクサ２２４は、元の６
７ビットデータ入力信号における先行の０の数を示す、
７ビットデータ出力信号ＺＣＮＴ（６：０）２９９ａ、
ｂ、ｃ、ｄ、ｅ、ｆ、ｇおよび１ビットデータ出力信号
ＰＳＺＥＲＯ２９８を与える。データ信号出力ライン７
３２（Ｙ）および７３０（Ｘ）での出力は、それぞれ、
データ出力信号ＺＣＮＴ（６：２）２９９ａ、ｂ、ｃ、
ｄ、ｅ（ＺＣＮＴ２９９（Ｙ））およびＺＣＮＴ（１：
０）２９９ｆ、ｇ（ＺＣＮＴ２９９（Ｘ））を伝える。
データ出力信号ライン７３４での出力は、データ出力信
号ＰＳＺＥＲＯ２９８を伝える。回路７１６ａ、７１６
ｂ、７１８ａ、７１８ｂ、７１８ｃ、７１８ｄおよび７
１８ｅにより、もしＧＴＺＥＲＯ２９４が１₂ に等し
く、ＧＴＺＥＲＯ２９５が４ビットカウンタ−検出器２
１６のデータ入力信号２４６において１がないことを示
す０₂ に等しければ、ＡＬＣＮＴ（６：０）２９７ａ、
ｂ、ｃ、ｄ、ｅ、ｆ、ｇがマルチプレクサ２２４の出力
（７ビットデータ出力ＺＣＮＴ（６：０）２９９ａ、
ｂ、ｃ、ｄ、ｅ、ｆ、ｇで表わされる）に連絡すること
が可能になる。もし、０₂ に等しいＧＴＺＥＲＯ２９５
により反映されるように、４ビットカウンタ−検出器２
１６において１つの１が検出されれば、ＺＣＮＴ（６：
０）２９９ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇは、６７ビット
データ入力信号２３０の３つの最上位ビットにおける先
行の０の数に等しい、４ビットカウンタ−検出器２１６
のデータ入力信号２４６における０の数に等しいだろ
う。もし０₂ に等しいＧＴＺＥＲＯ２９４および０₂ に
等しいＧＴＺＥＲＯ２９５により示されるように、入力
信号２３０の６７ビットすべてが０に等しければ、マル
チプレクサ２２４の１つの１ビットデータ出力信号ＰＳ
ＺＥＲＯ２９８は１に等しく、ＺＣＮＴ（６：０）２９
９ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇは０００００００₂ に等
しく、これは入力信号２３０の６７ビットすべてが０に
等しいことを示す。もし元の６７ビットデータ入力信号
２３０の６７ビットのいずれかにおいて１つの１が存在
すれば、ＰＳＺＥＲＯ２９８は０に等しい。ＧＴＺＥＲ
Ｏ２９４およびＧＴＺＥＲＯ２９５は、マルチプレクサ
２２４が正しい出力を選択して６７ビットデータ入力信
号２３０における先行の０の数を示すことを可能にする
のに役立つ。６７ビット先行ビットインジケータ−例 以下は、６７ビット先行ビットインジケータの実施例を
示す。この例においては、６７ビットデータ入力信号２
３０の各ビットは、１および０として示される２つの可
能な値を有することができるものと仮定される。さら
に、先行の０が決定されることになるため、０はここで
は「カウントビット」としておよび１は「非カウントビ
ット」として示されると仮定される。０００（グループ
Ａ）、００００００００（グループＢ）、００００００
００（グループＣ）、００００００００（グループ
Ｄ）、００００００１０（グループＥ）、１１１１００
００（グループＦ）、００１０１０１１（グループ
Ｇ）、００００００００（グループＨ）、００００００
０１（グループＪ）からなる６７ビットデータ入力信号
２３０を用いて（間隔およびグループの名称は明確にす
るために与えられている）、６７データ入力信号ビット
はそれぞれ、シーケンシャルにカウンタ−検出器２１６
−２０１に与えられる。４ビットカウンタ−検出器２１
６は、３つの最上位ビット、０００（グループＡ）を含
むデータ入力信号２４６を受取る。最上位８ビットカウ
ンタ−検出器２１４は、最上位グループの８ビット、０
０００００００（グループＢ）を含むデータ入力信号２
４４を受取る。第２の最上位８ビットカウンタ−検出器
２１２は、第２の最上位グループの８ビット、００００
００００（グループＣ）を含むデータ入力信号２４２を
受取る。第３の最上位８ビットカウンタ−検出器２１０
は、第３の最上位グループの８ビット、０００００００
０（グループＤ）を含むデータ入力信号２４０を受取
る。第４の最上位８ビットカウンタ−検出器２０８は、
第４の最上位グループの８ビット、００００００１０
（グループＥ）を含むデータ入力信号２３８を受取る。
第５の最上位８ビットカウンタ−検出器２０６は、第５
の最上位グループの８ビット、１１１１００００（グル
ープＦ）を含むデータ入力信号２３６を受取る。第６の
最上位８ビットカウンタ−検出器２０４は、第６の最上
位グループの８ビット、００１０１０１１（グループ
Ｇ）を含むデータ入力信号２３４を受取る。第７の最上
位８ビットカウンタ−検出器２０２は、第７の最上位グ
ループの８ビット、００００００００（グループＨ）を
含むデータ入力信号２３２を受取る。最下位８ビットカ
ウンタ−検出器２０１は、最下位グループの８ビット、
０００００００１（グループＪ）を含むデータ入力信号
２３１を受取る。

【００２０】４ビットカウンタ−検出器２１６は、カウ
ンタ出力信号ＺＥＲＯＣＮＴ（１：０）２９６ａ、ｂ＝
１０₂ 、すなわちＺＥＲＯＣＮＴ（１）２９６ａ＝１₂
とＺＥＲＯＣＮＴ（０）２９６ｂ＝０₂ とを有し、また
検出器出力信号ＧＴＺＥＲＯ２９５＝０₂ を有するだろ
う。８ビットカウンタ−検出器２１４は、カウンタ出力
信号ＺＥＲＯＣＮＴ（２：０）２８０ａ、ｂ、ｃ＝１１
１₂ 、および検出器出力信号ＧＴＺＥＲＯ２７０＝０₂
を有する。８ビットカウンタ−検出器２１２は、カウン
タ出力信号ＺＥＲＯＣＮＴ（２：０）２８１ａ、ｂ、ｃ
＝１１１₂ および検出器出力信号ＧＴＺＥＲＯ２７１＝
０₂ を有するだろう。８ビットカウンタ−検出器２１０
は、カウンタ出力信号ＺＥＲＯＣＮＴ（２：０）２８２
ａ、ｂ、ｃ＝１１１₂ および検出器出力信号ＧＴＺＥＲ
Ｏ２７２＝０₂ を有するだろう。８ビットカウンタ−検
出器２０８は、カウンタ出力信号ＺＥＲＯＣＮＴ（２：
０）２８３ａ、ｂ、ｃ＝１１０₂ および検出器出力信号
ＧＴＺＥＲＯ２７３＝１₂を有するだろう。８ビットカ
ウンタ−検出器２０８はしたがって、最上位８ビットカ
ウンタ−検出器であり、その８ビットデータ入力信号の
中に１つの１を伴い、すなわち最上位非カウントグルー
プである。ＺＥＲＯＣＮＴ（２：０）で表わされる３ビ
ットはまた、最初の非カウントビットまたは１のロケー
ションすなわち第７の位置を示す。８ビットカウンタ−
検出器２０６は、カウンタ出力信号ＺＥＲＯＣＮＴ
（２：０）２８４ａ、ｂ、ｃ＝０００₂ および検出器出
力信号ＧＴＺＥＲＯ２７４＝１₂ を有するだろう。８ビ
ットカウンタ−検出器２０４は、カウンタ出力信号ＺＥ
ＲＯＣＮＴ（２：０）２８５ａ、ｂ、ｃ＝１１１₂ およ
び検出器出力信号ＧＴＺＥＲＯ２７５＝０₂ を有するだ
ろう。８ビットカウンタ−検出器２０２は、カウンタ出
力信号ＺＥＲＯＣＮＴ（２：０）２８６ａ、ｂ、ｃ、＝
１１１₂ および検出器出力信号ＧＴＺＥＲＯ２７６＝０
₂ を有するだろう。８ビットカウンタ−検出器２０１
は、カウンタ出力信号ＺＥＲＯＣＮＴ（２：０）２８７
ａ、ｂ、ｃ＝１１１₂ および検出器出力信号ＧＴＺＥＲ
Ｏ２７７＝１₂ を有するだろう。

【００２１】ＧＴＺＥＲＯ２７０−２７７は、８ビット
カウンタ−検出器２１８によりシーケンシャルに受取ら
れる。８ビットカウンタ−検出器２１８は、最上位カウ
ントグループの数を表わすカウンタ出力信号ＺＥＲＯＣ
ＮＴ（２：０）２９２ａ、ｂ、ｃ＝０１１₂ および検出
器出力信号ＧＴＺＥＲＯ２９４＝１₂ を有するだろう。
デコーダ２２０は８ビットカウンタ−検出器２１４−２
０１の出力を受取り、データ出力信号ＺＥＲＯＣＮＴ
（２：０）２９０ａ、ｂ、ｃ＝１１０₂ としてＺＥＲＯ
ＣＮＴ（２：０）２８３ａ、ｂ、ｃを出力に連絡する
が、この理由は８ビットカウンタ−検出器２０８は、そ
の８ビットデータ入力信号の中に１つの１を含む最上位
８ビットカウンタ−検出器であるためである。

【００２２】加算器−連結器２２２は、ＺＥＲＯＣＮＴ
（２：０）２９２ａ、ｂ、ｃ＝０１１₂ を、ＺＥＲＯＣ
ＮＴ（２：０）２９０ａ、ｂ、ｃ＝１１０₂ と連結して
６ビット連結０１１１１０₂ を形成し、次に１１₂ を加
算し、そのため加算器−連結器２２２の出力ＡＬＣＮＴ
（６：０）２９７ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ＝０１０
０００１₂ は、最下位６４ビットを超える、連結＋ビッ
トの数である。マルチプレクサ２２４は、データ入力信
号ＧＴＺＥＲＯ２９４＝１₂ 、ＧＴＺＥＲＯ２９５＝０
₂ 、ＺＥＲＯＣＮＴ（１：０）２９６ａ、ｂ＝１１₂ 、
およびＡＬＣＮＴ（６：０）＝０１００００１₂ を受取
る。ＧＴＺＥＲＯ２９４は１₂ に等しいため、ＰＳＺＥ
ＲＯ２９８は０₂ に等しい。ＧＴＺＥＲＯ２９４＝１₂
およびＧＴＺＥＲＯ２９５＝０₂ であるため、マルチプ
レクサ２２４は、元の６７ビットデータ入力信号２３０
における先行の０の数に等しい７ビットデータ出力信号
ＺＣＮＴ（６：０）２９９ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ
＝０１００００１₂ を与える。６４ビット先行ゼロインジケータ 図８は、６４ビット先行ゼロインジケータ８００のブロ
ック図を示す。６４ビット先行ゼロインジケータ８００
は、並列に受取る６４ビットデータ入力信号８３０にお
ける先行の０の数を決定するよう設計され、カウンタ回
路８２６と連結器−マルチプレクサ８２４とから構成さ
れる。カウンタ回路８２６は、カウンタ回路２２６と同
一である。図８の６４ビット先行ゼロインジケータと図
２の６７ビット先行ゼロインジケータの違いは、４ビッ
トカウンタ−検出器２１６が不要であり、加算器−連結
器２２２およびマルチプレクサ２２４が連結器−マルチ
プレクサ８２４と置換えられていることである。

【００２３】連結器−マルチプレクサ８２４は、３つの
データ入力信号すなわちＧＴＺＥＲＯ８９４、ＺＥＲＯ
ＣＮＴ（２：０）８９０ｅ、ｆ、ｇおよびＺＥＲＯＣＮ
Ｔ（２：０）８９２ｂ、ｃ、ｄを受取るための入力デー
タ信号ライン９１４、９１６（Ｘ）、および９１８
（Ｙ）での入力を含む。ＧＴＺＥＲＯ８９４は、８ビッ
トカウンタ−検出器８１８のデータ入力信号における１
つの１の存在または不在を表わす、８ビットカウンタ−
検出器８１８からの１つの１ビット検出器データ入力信
号である。ＺＥＲＯＣＮＴ（２：０）８９０ｅ、ｆ、ｇ
は、データ入力信号において１つの１を含む図８の最上
位８ビットカウンタ−検出器における先行の０の数を表
わす、検出器８２０からの３ビットカウンタデータ入力
信号である。ＺＥＲＯＣＮＴ（２：０）８９２ｂ、ｃ、
ｄは、１つの１が検出される前に６４ビットデータ入力
信号８３０に含まれる０の８ビットグループの数を表わ
す、８ビットカウンタ−検出器８１８からの３ビットデ
ータ入力信号である。連結器−マルチプレクサ８２４
は、元の６４ビットデータ入力信号における先行の０の
数を表わす７ビットデータ出力信号ＺＣＮＴ（６：０）
８９９ａ、ｂ、ｃ、ｄ、ｅ、ｆを与える。連結器−マルチプレクサ８２４−構造 図９は、連結器−マルチプレクサ回路を構成する連結器
−マルチプレクサ８２４の概略図である。連結器−マル
チプレクサ８２４の１つの実現においては、図９に示さ
れるように、インバータ９０１、同一の回路９１０ｂ、
９１０ｃ、および９１０ｄ、データ入力信号ライン９１
４での入力、データ出力信号ライン９２４での出力、な
らびに同一の回路９１２ｅ、９１２ｆ、および９１２ｇ
が接続される。連結器−マルチプレクサ８２４はさら
に、図９に示されるとおり、回路９１０ｂ、９１０ｃ、
および９１０ｄを、データ入力信号ライン９１４、デー
タ入力信号ライン９１６（Ｘ）での入力、およびデータ
出力信号ライン９２０（Ｘ）での出力に適切に接続する
ことにより実現される。データ入力信号ライン９１４は
検出器データ入力信号ＧＴＺＥＲＯ８９４を伝え、デー
タ入力信号ライン９１６（Ｘ）はデータ入力信号ＺＥＲ
ＯＣＮＴ（２：０）８９２ｂ、ｃ、ｄを伝える。データ
出力信号ライン９２０（Ｘ）はデータ出力信号ＺＣＮＴ
（５：３）８９９ｂ、ｃ、ｄを伝える。付け加えて、連
結器−マルチプレクサ８２４はさらに、回路９１２ｅ、
９１２ｆ、および９１２ｇを、データ入力信号ライン９
１４、データ入力信号ライン９１８（Ｙ）での入力、お
よびデータ出力信号ライン９２２（Ｙ）での出力に、図
９に示されるように適切に接続することにより実現され
る。データ入力信号ライン９１８（Ｙ）はデータ入力信
号ＺＥＲＯＣＮＴ（２：０）８９０ｅ、ｆ、ｇを伝え、
データ出力信号ライン９２２（Ｙ）はデータ出力信号Ｚ
ＣＮＴ（２：０）８９９ｅ、ｆ、ｇを伝える。

【００２４】図９では、回路９１０ｂ、９１０ｃ、およ
び９１０ｄは、ＮＡＮＤゲート９０２（Ｘ）とインバー
タ９０４（Ｘ）とを適切に接続することにより実現され
る単一の回路として概略的に表わされる。回路９１０
ｂ、９１０ｃ、および９１０ｄを囲む箱の中の記号「Ｆ
ＯＲ Ｙ＝ｂ ｔｏ ｄ」に注目されたい。この記号
は、「Ｙ」を「ｂ」で置換えると回路９１０ｂが得ら
れ、「Ｙ」を「ｃ」で置換えると回路９１０ｃが得ら
れ、「Ｙ」を「ｄ」で置換えると回路９１０ｄが得られ
ることを示す。（注意：「（２：０）」は、回路９１０
ｂ、９１０ｃ、および９１０ｄを囲む箱の中のＺＥＲＯ
ＣＮＴ８９２（Ｙ）の記号からは削除されている。）回
路９１２ｅ、９１２ｆおよび、９１２ｇの１つの適切な
実現では、図９に示されるように、ＮＡＮＤゲート９０
６（Ｙ）およびインバータ９０８（Ｙ）が適切に接続さ
れる。回路９１２ｅ、９１２ｆ、および９１２ｇを囲む
箱の中の記号「ＦＯＲ Ｙ＝ｅ ｔｏ ｇ」に注目され
たい。この記号は、「Ｙ」を「ｅ」で置換えると回路９
１２ｅが得られ、「Ｙ」を「ｆ」で置換えると回路９１
２ｆが得られ、「Ｙ」を「ｇ」で置換えると回路９１２
ｇが得られることを示す。（注意：「（２：０）」は、
回路９１２ｅ、９１２ｆ、および９１２ｇを囲む箱の中
のＺＥＲＯＣＮＴ８９０（Ｙ）の記号からは省略されて
いる。）インバータ９０１は、データ出力信号ＺＣＮＴ
（６：０）８９９ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇの最上位
ビットすなわちＺＣＮＴ（６）８９９ａを与える。回路
９１０ｂ、９１０ｃ、および９１０ｄは、それぞれ、デ
ータ出力信号ＺＣＮＴ（６：０）８９９ａ、ｂ、ｃ、
ｄ、ｅ、ｆ、ｇの第２、第３および第４の最上位ビット
すなわちＺＣＮＴ（５：３）８９９ｂ、ｃ、ｄを与え
る。回路９１２ｅ、９１２ｆ、および９１２ｇは、それ
ぞれ、データ出力信号ＺＣＮＴ（６：０）８９９ａ、
ｂ、ｃ、ｄ、ｅ、ｆ、ｇの第５の、第６の、および最下
位のビットすなわちＺＣＮＴ（２：０）８９９ｅ、ｆ、
ｇを与える。連結器−マルチプレクサ８２４は、連結器
回路９５１とマルチプレクサ回路９５３とに分割されて
もよい。連結器−マルチプレクサ８２４−演算 演算の際、連結器−マルチプレクサ８２４は、データ信
号ＺＥＲＯＣＮＴ（２：０）８９２ｂ、ｃ、ｄおよびＺ
ＥＲＯＣＮＴ（２：０）８９０ｅ、ｆ、ｇを、連結器回
路９５１を用いて連結し、６４ビットデータ入力信号８
３０における先行の０の数を正確に表わす出力を選択す
るという機能を果たす。連結器回路９５１は、データ出
力信号ＺＥＲＯＣＮＴ（２：０）２９２ａ、ｂ、ｃおよ
びＺＥＲＯＣＮＴ（２：０）２９０ａ、ｂ、ｃを伝える
３つの信号ラインの２つの組をとり、それらを６つの信
号ライン９１６（Ｘ）および９１８（Ｙ）の１つのグル
ープに組合せることにより、データ出力信号ＺＥＲＯＣ
ＮＴ（２：０）８９２ａ、ｂ、ｃおよびＺＥＲＯＣＮＴ
（２：０）８９０ａ、ｂ、ｃを連結する。連結器−マル
チプレクサ８２４は、データ入力信号ＧＴＺＥＲＯ８９
４、ＺＥＲＯＣＮＴ８９２ｂ、ｃ、ｄおよびＺＥＲＯＣ
ＮＴ８９０ｅ、ｆ、ｇを受取り、６４ビットデータ入力
信号８３０における先行の０の数を示す出力信号ＺＣＮ
Ｔ（６：０）８９９ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇを与え
る。もしＧＴＺＥＲＯ８９４が０であれば、元の６４ビ
ットデータ入力信号８３０がすべて０を含んだことを示
し、インバータ９０１はデータ出力信号ＺＣＮＴ（６）
８９９ａ＝１₂ を与え、回路９１０ｂ、９１０ｃ、およ
び９１０ｄは、データ出力信号ＺＣＮＴ（５）８９９ｂ
＝０₂ 、ＺＣＮＴ（４）８９９ｃ＝０₂ 、およびＺＣＮ
Ｔ（３）８９９ｄ＝０₂を与える。回路９１２ｅ、９１
２ｆ、および９１２ｇはまた、データ出力信号ＺＣＮＴ
（２）８９９ｅ＝０₂ 、ＺＣＮＴ（１）８９９ｆ＝０₂
およびＺＣＮＴ（０）８９９ｇ＝０₂ を与え、すなわち
ＺＣＮＴ（６：０）８９９ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ
は１００００００₂ に等しい。もしＧＴＺＥＲＯ８９４
が１つの１であれば、ＺＣＮＴ（６）８９９ａは１つの
０であり、連結器−マルチプレクサ８２４はＺＥＲＯＣ
ＮＴ（２：０）８９２ｂ、ｃ、ｄをＺＥＲＯＣＮＴ
（２：０）８９０ｅ、ｆ、ｇに連結する。結果として、
連結器−マルチプレクサ８２４の出力ＺＣＮＴ（６）８
９９ａは、連結の結果に従い、０₂ に等しい。したがっ
て、ＧＴＺＥＲＯ８９４を元にして、連結器−マルチプ
レクサ８２４は、データ出力信号ＺＣＮＴ（６：０）８
９９ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇが、６４ビット入力信
号におけるビットの数を示す連結または１００００００
₂ を表わすかどうかを選択し、６４ビットデータ入力信
号８３０におけるすべてのビットが０に等しいことを示
す。したがって、もし６４ビットデータ入力信号８３０
が１₂ 、すなわち先行０インジケータに対する非カウン
トビットを含めば、連結は６４ビットデータ入力信号８
３０における先行の０の数を表わす。たとえば、もしＧ
ＴＺＥＲＯ８９４＝１₂ 、ＺＥＲＯＣＮＴ（２：０）８
９２ｂ、ｃ、ｄ＝０１０₂ 、およびＺＥＲＯＣＮＴ
（２：０）８９０ｅ、ｆ、ｇ＝１１０₂ であれば、ＺＥ
ＲＯＣＮＴ（２：０）８９２ｂ、ｃ、ｄおよびＺＥＲＯ
ＣＮＴ（２：０）８９０ｅ、ｆ、ｇの連結＝０１０１１
０₂ であり、データ出力信号ＺＣＮＴ（６：０）８９９
ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ＝００１０１１０₂ であ
る。データ出力信号ＺＣＮＴ（６：０）８９９ａ、ｂ、
ｃ、ｄ、ｅ、ｆ、ｇは元の６４ビットデータ入力信号８
３０における先行の０の数に等しい。

【００２５】前述の実施例は、数多くの可能な実施例の
うちのいくつかにすぎない。たとえば、１２８ビット先
行ゼロインジケータは、連結器−マルチプレクサ８２４
を除いて６４ビット先行ゼロインジケータ８００を複製
することにより入手可能である。６４ビットの最上位グ
ループと６４ビットの最下位グループの両方においてす
べて０を含む８ビットの最上位グループの数を表わす信
号を受取ることができる、修正された連結器−マルチプ
レクサ８２４が提供されるだろう。同様に、修正された
連結器−マルチプレクサ８２４は、６４ビットの最上位
グループにおいて先行の０の数を表わす出力を提供する
ことが可能である。もし６４ビットの最上位グループが
１つの１を含まなければ、修正された連結器−マルチプ
レクサ８２４は、６４ビットの最下位グループにおける
先行の０の数を表わす出力を与えることができる。そう
でなくもし１２８ビットすべてが０であれば、修正され
た連結器−マルチプレクサ８２４は、１２８ビットすべ
てを表わす出力を与えることができる。

【００２６】前記の修正において、図８の８ビットカウ
ンタ−検出器のうち４つが除去され、デコーダが修正さ
れて８ビットカウンタ−検出器の数の減少に比例して数
の減少したデータ入力信号を伝える。３２ビットデータ
入力信号における先行の０の数を決定するためのさらな
る修正において、８ビットカウンタ−検出器８０１−８
１４の各々は、４ビットカウンタ−検出器と置換えられ
る。４ビットカウンタ−検出器は、もし１つの１が存在
すればそのデータ入力信号における先行の０の数を表わ
す２ビット出力を与えるだろう。マルチプレクサ８２４
はまた修正されて、デコーダ８２０からの２ビットを、
１つの１を含む最上位グループに先行するすべて０を含
む４ビットの最上位グループの数を決定した４ビットカ
ウンタ−検出器からのデータ入力信号と連結する。もし
３２ビットデータ入力信号がすべて０を含んでいれば、
修正されたマルチプレクサ８２４は３２ビットの数を表
わす出力を与えるだろう。

【００２７】この明細書中で述べられているのは包括的
に、特定の桁に先行する桁の数を決定するための装置お
よび方法（「先行桁インジケータ」）であることが理解
されるだろう。先行桁インジケータは、非カウント桁に
先行するまたはそれよりも前に起こる、データ信号にお
ける特定のカウント桁の数を決定するのに用いられるデ
バイスに関する。各桁は、０、１、２、３、４または何
らかのその他の名称で表わされる値を有する。この値は
各々、０ボルト、３ボルト、５ボルト、または何らかの
その他の有効な電圧レベルといった特定の電圧レベルを
示すだろう。Ｒ＋Ｍ桁からなるＸのグループを用いて、
データ入力信号における先行のカウント桁の数を決定す
ることが望ましいだろう。各桁は、カウント桁または非
カウント桁のいずれかを表わす。カウント桁とは、カウ
ントするのが望ましい値を有する桁である。非カウント
桁とは、カウントするのが望ましくない値を有する桁で
ある。先行カウント桁とは、最上位非カウント桁に先行
する（またはそれよりも上位である）、いかなる数の桁
も有する、データ入力信号における最上位桁である。デ
ータ入力信号は、Ｒの最上位桁と、残余のＭビットから
なるＸのグループとに分割され、この場合各桁はＮの可
能な値のいずれにより表わされてもよい。Ｎの可能な値
は、カウント値および非カウント値であるだろう。Ｍ桁
からなるＸのグループにおける先行カウント桁の数は、
Ｍ桁からなる最上位グループの数を、非カウント桁を伴
うＭ桁からなる最上位グループにおける先行カウント桁
の数に連結することにより、示されてもよい。非カウン
ト桁を伴うＭ桁からなる最上位グループにおける先行カ
ウント桁の数は、Ｚ桁により表わされ、ここでＭ＝Ｎ^Z
である（Ｒ、Ｘ、ＭおよびＺは非負整数である）。デー
タ信号全体における先行カウント桁の数は、Ｒの最上位
桁における先行カウント桁の数、またはもしＲの最上位
桁がカウント桁のみを含んでいれば、連結プラスＲで示
されるだろう。

【００２８】したがって、この明細書中で述べられた方
法および装置は、先行カウント桁（または２進桁システ
ムにおけるビット）の数を決定するのに用いられるだろ
う。たとえば、各ビットが例として１および０で表わさ
れる２つまでの値を有し、または各桁が例として２、
１、および０で表わされる３つまでの値を、いかなる数
の値をも含むデータ入力信号において有してもよい。た
とえば、各桁が３つの可能な値のうち１つにより表わさ
れる３２桁データ入力信号が、０００１（グループＡ）
１１１１１００００（グループＢ）０１０１０２０１１
（グループＣ）０１０１２００１１（グループＤ）で表
わすことが可能であると仮定する。３２桁データ入力信
号は、上記のように、４つの最上位桁（グループＡ）お
よび残余の９桁からなる３つのグループ（グループＢ、
Ｃ、およびＤ）に分割されるだろう。すなわち、Ｑは３
２に等しく、Ｘは３に等しく、Ｍは９に等しく、Ｎは３
に等しく、Ｒは４に等しい。「２」が非カウント値であ
ると仮定すると、非カウント値を含む９桁からなる最上
位グループ（グループＣ）における先行カウント桁の数
は、２つの桁（すなわち９＝３^{2=number of digits}）で
明らかに表わされる、１２₃ （すなわち５₁₀）である。
グループＣに先行する９桁からなる最上位グループの数
は、１₃ （グループＢ）である。連結は結果として、グ
ループＢ、Ｃ、Ｄにおける先行カウント値の数を表わ
す、１１２₃ （すなわち１４₁₀）となる。Ｒは非０であ
り、非カウント値を含まないため、Ｒは連結に加算さ
れ、２００₃（すなわち１８₁₀）を得る。したがって、
３２桁の例における先行カウント値の数は、２００₃ に
等しい。

【００２９】前掲の特許請求の範囲において示された本
発明の範囲から逸脱することなく、多くのその他の修正
が可能であることが明らかであろう。

【図面の簡単な説明】

【図１】先行技術によるアドバンスト・マイクロ・ディ
バイシィズ２９０５０の先行１インジケータのブロック
図である。

【図２】６７ビット先行ゼロインジケータのブロック図
である。

【図３】６７ビット先行ゼロインジケータに採用される
８ビットカウンタ−検出器の概略図である。

【図４】６７ビット先行ゼロインジケータに採用される
デコーダの概略図である。

【図５】６７ビット先行ゼロインジケータに採用される
加算器−連結器装置の概略図である。

【図６】６７ビット先行ゼロインジケータに採用される
４ビットカウンタ−検出器の概略図である。

【図７】６７ビット先行ゼロインジケータに採用される
マルチプレクサの概略図である。

【図８】６４ビット先行ゼロインジケータの概略図であ
る。

【図９】６４ビット先行ゼロインジケータに採用される
連結器−マルチプレクサの概略図である。

【図１０】コンピュータシステムのブロック図を示す。

【符号の説明】

２０１ カウンタ−検出器 ２１６ カウンタ−検出器 ２２２ 加算器−連結器 ２２４ マルチプレクサ ２２６ カウンタ ２２７ 枚挙回路

Claims (35)

【特許請求の範囲】
1. 【請求項１】 データ入力信号における先行カウント桁
   の数を決定するための装置であって、データ入力信号は
   Ｍ桁からなるＸのグループを有し、各桁はカウント値と
   非カウント値とからなるＮの可能な値のうち１つを有
   し、装置は、 第１のデータ入力信号を受取るための第１の入力を含
   み、第１のデータ入力信号は最上位非カウントグループ
   に先行する、Ｍ桁からなるＸのグループのうちの最上位
   グループの数を示し、最上位非カウントグループは非カ
   ウント桁を有する、Ｍ桁からなるＸのグループのうちの
   最上位グループであり、非カウント桁は非カウント値を
   有する桁であり、 第２のデータ入力信号を受取るための第２の入力をさら
   に含み、第２のデータ入力信号は最上位非カウントグル
   ープにおける先行するカウント桁の数を示し、カウント
   桁はカウント値を有する桁であり、 第１の入力および第２の入力に結合された連結器回路を
   さらに含み、第１のデータ入力信号と第２のデータ入力
   信号とを連結して、データ入力信号のＭ桁からなるＸの
   グループにおける先行するカウント桁の数を表わす連結
   信号を形成し、 第２のデータ入力信号は、Ｚ桁で表わされ、Ｍ＝Ｎ^Z で
   あり、Ｘ、Ｍ、ＮおよびＺは非負整数である、先行カウ
   ント桁の数を決定するための装置。
2. 【請求項２】 Ｘは８に等しく、Ｍは８に等しく、Ｚは
   ３に等しく、Ｎは２に等しい、請求項１に記載の装置。
3. 【請求項３】 連結信号はＺの２倍の桁を有する、請求
   項１に記載の装置。
4. 【請求項４】 Ｎは２に等しく、２つの値は論理「０」
   および論理「１」で表わされる、請求項１に記載の装
   置。
5. 【請求項５】 連結信号における第１のデータ入力信号
   は、連結信号の最上位桁を占める、請求項１に記載の装
   置。
6. 【請求項６】 第３のデータ入力信号を受取るための第
   ３の入力をさらに含み、第３のデータ入力信号は、非カ
   ウント桁がＭ桁からなるＸのグループに存在するとき第
   １の状態を有し、非カウント桁がＭ桁からなるＸのグル
   ープに不在のとき第２の状態を有し、 連結器回路と第３の入力とに結合されたマルチプレクサ
   回路をさらに含み、マルチプレクサ回路は第３のデータ
   入力信号に応答して、マルチプレクサ回路が第１の状態
   を有する第３のデータ入力信号を受取るとき連結信号を
   表わすデータ出力信号を与え、マルチプレクサ回路が第
   ２の状態を有する第３のデータ入力信号を受取るときデ
   ータ入力信号における非カウント桁の不在を表わすデー
   タ出力信号を与える、請求項１に記載のデータ入力信号
   における先行カウント桁の数を決定するための装置。
7. 【請求項７】 連結器およびマルチプレクサは複合的
   に、 ノードを有する１ビットデータ入力と、 ３つのノードを有する第１の３ビットデータ入力と、 ３つのノードを有する第２の３ビットデータ入力と、 ７つのノードを有する７ビットデータ出力と、 前記１ビットデータ入力の前記ノードに結合された入力
   および前記７ビットデータ出力の最上位ノードに結合さ
   れた出力を有する第１のインバータと、 第１、第２、および第３のＮＡＮＤゲートならびに第
   １、第２、および第３のインバータを有する第１の論理
   回路とを含み、前記第１、第２、および第３のＮＡＮＤ
   ゲートは、各々が前記１ビットデータ入力信号の前記ノ
   ードに結合された第１の入力を有し、各々が前記第１の
   ３ビットデータ入力の最上位、第２の最上位および最下
   位ノードにそれぞれ結合された第２の入力を有し、各々
   が出力を有し、前記第２、第３、および第４のインバー
   タは、各々が前記第１、第２、および第３のＮＡＮＤゲ
   ートの前記出力にそれぞれ結合された入力を有し、各々
   が前記７ビットデータ出力の第２、第３、および第４の
   最上位ノードにそれぞれ結合された出力を有し、 第４、第５、および第６のＮＡＮＤゲートならびに第
   ５、第６、および第７のインバータを有する第２の論理
   回路をさらに含み、前記第４、第５、第６のＮＡＮＤゲ
   ートは、各々が前記第２の３ビットデータ入力の最上
   位、第２の最上位、および最下位ノードにそれぞれ結合
   された第１の入力を有し、各々が前記１ビットデータ入
   力の前記ノードに結合された第２の入力を有し、各々が
   出力を有し、前記第５、第６、および第７のインバータ
   は、各々が前記第４、第５、および第６のＮＡＮＤゲー
   トの前記出力にそれぞれ結合された入力を有し、各々が
   前記７ビットデータ出力の第５の最上位、第６の最上
   位、および最下位ノードにそれぞれ結合された出力を有
   する、請求項６に記載の装置。
8. 【請求項８】 データ入力信号はさらにＲの最上位桁を
   含み、各桁はカウント桁と非カウント桁とからなるＮの
   可能な値のうち１つを有し、前記装置はさらに、 第３のデータ入力信号を受取るための第３の入力を含
   み、第３のデータ入力信号は、Ｒの最上位桁における先
   行するカウント桁の数およびＲの最上位桁における非カ
   ウント桁の存在および不在を示し、 連結信号を受取るように連結器回路に結合され、連結信
   号にＲを加算して連結プラスＲ信号を形成する加算器回
   路をさらに含み、加算器回路は連結プラスＲ信号を連絡
   する出力を含み、 連結プラスＲ信号を受取るように加算器出力におよび第
   ３のデータ入力信号を受取るように第３の入力に結合さ
   れたマルチプレクサ回路をさらに含み、マルチプレクサ
   は、第３のデータ入力信号がＲの最上位桁における非カ
   ウント桁の不在を示すとき連結プラスＲ信号を表わすデ
   ータ出力信号を与え、および第３のデータ入力信号がＲ
   の最上位桁における非カウント桁の存在を示すときＲの
   最上位桁における先行するカウント桁の数を表わすデー
   タ出力信号を与える出力を含む、請求項１に記載のデー
   タ入力信号における先行カウント桁の数を決定するため
   の装置。
9. 【請求項９】 Ｘは８に等しく、Ｍは８に等しく、Ｚは
   ３に等しく、Ｎは２に等しく、Ｒは３に等しい、請求項
   ８に記載の装置。
10. 【請求項１０】 加算器回路と連結器とは複合的に、 ３つのノードを有する第１の３ビットデータ入力と、 ３つのノードを有する第２の３ビットデータ入力と、 ７つのノードを有する７ビットデータ出力と、 各々が出力および複数の入力を有する第１ないし第９の
    ＮＡＮＤゲートと、各々が入力および出力を有する第１
    ないし第６のインバータと、各々が出力および複数の入
    力を有する第１ないし第５の排他的論理和ゲートとを含
    み、前記第１のＮＡＮＤゲートは、前記第１の３ビット
    入力信号の最上位ノードおよび第２の最上位ノードなら
    びに前記第５のＮＡＮＤゲートの前記出力にそれぞれ結
    合された第１、第２、および第３の入力を有し、前記第
    １のインバータの前記入力に結合された出力を有し、前
    記第２のＮＡＮＤゲートは、前記第１のＮＡＮＤゲート
    の前記第２および第３の入力にそれぞれ結合された第１
    および第２の入力ならびに前記第２のインバータの前記
    入力に結合された出力を有し、前記第３のＮＡＮＤゲー
    トは、前記第１の３ビットデータ入力の最下位ノード、
    前記第２の３ビットデータ入力の最上位ノード、および
    前記第２の３ビットデータ入力の第２の最上位ノードに
    それぞれ結合された第１、第２、および第３の入力、な
    らびに前記第５のＮＡＮＤゲートの第１の入力に結合さ
    れた出力を有し、前記第４のＮＡＮＤゲートは、前記第
    ３のＮＡＮＤゲートの前記第１の入力、前記第２のＮＡ
    ＮＤゲートの前記第２の入力、前記第３のインバータの
    前記出力、および前記第２の３ビットデータ入力信号の
    最下位ノードにそれぞれ結合された第１、第２、第３、
    および第４の入力、ならびに前記第５のＮＡＮＤゲート
    の第２の入力に結合された出力を有し、前記第６のＮＡ
    ＮＤゲートは、前記第２の３ビットデータ入力の前記最
    上位および第２の最上位ノードにそれぞれ結合された第
    １および第２の入力、ならびに前記第８のＮＡＮＤゲー
    トの第１の入力に結合された出力を有し、前記第７のＮ
    ＡＮＤゲートは、前記第２の３ビットデータ入力の前記
    最上位および最下位ノードにそれぞれ結合された第１お
    よび第２の入力、ならびに前記第８のＮＡＮＤゲートの
    第２の入力に結合された出力を有し、前記第８のＮＡＮ
    Ｄゲートは、前記第３の排他的論理和ゲートの第１の入
    力に結合された出力を有し、前記第９のＮＡＮＤゲート
    は、前記第４および第５のインバータの前記出力にそれ
    ぞれ結合された第１および第２の入力、ならびに前記第
    ４の排他的論理和ゲートの第１の入力に結合された出力
    を有し、 前記第１のインバータは前記７ビットデータ出力の最上
    位ノードに結合された出力を有し、前記第２のインバー
    タは前記第１の排他的論理和ゲートの第２の入力に結合
    された出力を有し、前記第３の入力は前記第２の３ビッ
    トデータ入力の前記第２の最上位ノードに結合された入
    力を有し、前記第４のインバータは前記第３のインバー
    タの前記入力に結合された入力を有し、第５のインバー
    タは前記第２の３ビットデータ入力の前記最下位ノード
    に結合された入力を有し、前記第６のインバータは前記
    第５のインバータの前記入力に結合された入力および前
    記７ビットデータ出力の最下位ノードに結合された出力
    を有し、 前記第１の排他的論理和ゲートは、前記第１の３ビット
    データ入力の前記最上位ノードに結合された第１の入力
    を有し、前記７ビットデータ出力の第２の最上位ノード
    に結合された出力を有し、前記第２の排他的論理和ゲー
    トは、前記第１の３ビットデータ入力信号の前記第２の
    最上位ノードおよび前記第５のＮＡＮＤゲートの前記出
    力にそれぞれ結合された第１の入力および第２の入力、
    ならびに前記７ビットデータ出力の第３の最上位ノード
    に結合された出力を有し、前記第３の排他的論理和ゲー
    トは、前記第１の３ビットデータ入力の前記最下位ノー
    ドに結合された第１の入力および前記７ビットデータ出
    力の第４の最上位ノードに結合された出力を有し、前記
    第４の排他的論理和ゲートは、前記第２の３ビットデー
    タ入力の前記最上位ノードに結合された第２の入力およ
    び前記７ビットデータ出力の第５の最上位ノードに結合
    された出力を有し、前記第５の排他的論理和ゲートは、
    前記第２の３ビットデータ入力の前記最下位ノードおよ
    び前記第３のインバータの前記出力にそれぞれ結合され
    た第１および第２の入力、ならびに前記７ビットデータ
    出力の第６の最上位ノードに結合された出力を有する、
    請求項８に記載の装置。
11. 【請求項１１】 第４のデータ入力信号を受取るための
    第４の入力をさらに含み、第４のデータ入力信号は、非
    カウント桁がＲの最上位桁に存在するとき第１の状態を
    有し、非カウント桁がＲの最上位桁に不在のとき第２の
    状態を有し、 第５のデータ入力信号を受取るための第５の入力をさら
    に含み、第５のデータ入力信号は、非カウント桁がＭ桁
    からなるＸのグループに存在するとき第１の状態を有
    し、非カウント桁がＭ桁からなるＸのグループに不在の
    とき第２の状態を有し、 マルチプレクサ回路が第４の入力と第５の入力とにさら
    に結合され、マルチプレクサ回路が第１の状態を有する
    第４のデータ入力信号を受取るとき、Ｒの最上位桁にお
    ける先行するカウント桁の数を表わすデータ出力信号を
    与え、マルチプレクサ回路が第２の状態を両方が有する
    第４のデータ入力信号および第５のデータ入力信号を受
    取るとき、データ入力信号における非カウント桁の不在
    を表わすデータ出力信号を与え、マルチプレクサ回路が
    第２の状態を有する第４のデータ入力信号および第１の
    状態を有する第５のデータ入力信号を受取るとき、連結
    プラスＲ信号を表わすデータ出力信号を与える、請求項
    ８に記載のデータ入力信号における先行カウント桁の数
    を決定するための装置。
12. 【請求項１２】 データ入力信号における先行カウント
    桁の数を決定するための装置であって、データ入力信号
    はＭ桁からなるＸのグループを有し、各桁はカウント値
    と非カウント値とからなるＮの可能な値のうち１つを有
    し、カウント桁はカウント値を有する桁であり、装置
    は、 非カウント桁を有する、Ｍ桁からなるＸのグループのう
    ちの最上位グループを受取るための入力を有し、第１の
    カウント数を決定するためのカウンタ回路を有し、第１
    のカウント数はＭ桁からなるＸのグループにおける最上
    位非カウント桁のロケーションを表わし、さらに第１の
    カウント数を連絡するための出力を有する第１のカウン
    タと、 複数の検出器とをさらに含み、Ｍ桁からなる１つのグル
    ープを受取るための入力を各々が有し、Ｍ桁からなるそ
    れぞれのグループにおける非カウント桁の存在および不
    在を検出するための検出器回路を各々が有し、さらに非
    カウント桁がＭ桁に存在するとき第１の状態を連絡し、
    非カウント桁がＭ桁に不在のとき第２の状態を連絡する
    ための出力を各々が有し、 検出器の出力に結合された入力を有する第２のカウンタ
    をさらに含み、第２のカウンタは検出器から連絡された
    第１の状態および第２の状態に応答して第２のカウント
    数を決定するためのカウンタ回路を有し、第２のカウン
    ト数は非カウント桁が不在である、Ｍ桁からなるＸのグ
    ループの先行するグループの数を表わし、第２のカウン
    タはさらに第２のカウント数を連絡するための出力を有
    し、 第１のカウンタおよび第２のカウンタの出力に結合され
    て第１のカウント数および第２のカウント数をそれぞれ
    受取る入力を有する連結器をさらに含み、連結器は第２
    のカウント数を第１のカウント数に連結してデータ入力
    信号のＭ桁からなるＸのグループにおける先行するカウ
    ント桁の数を表わす連結信号を形成する連結器回路を有
    し、 第１のカウント数はＺ桁で表わされ、Ｍ＝Ｎ^Z であり、
    Ｘ、Ｍ、Ｎ、およびＺは非負整数である、データ入力信
    号における先行カウント桁の数を決定するための装置。
13. 【請求項１３】 データ入力信号はＲの最上位桁をさら
    に含み、各桁はカウント値と非カウント値とからなるＮ
    の可能な値のうち１つを有し、前記装置はさらに、 Ｒの最上位桁を受取るための入力を有するカウンタ−検
    出器を含み、カウンタ−検出器は、第３のカウント数を
    決定するためのカウンタ回路を有し、第３のカウント数
    はＲの最上位桁における最上位非カウント桁のロケーシ
    ョンを表わし、カウンタ−検出器はさらにＲの最上位桁
    における非カウント桁の存在および不在を検出するため
    の検出器回路を有し、第３のカウント数を連絡するため
    の第１の出力を有し、Ｒの最上位桁において非カウント
    桁が存在するとき第１の状態を連絡し、非カウント桁が
    不在のとき第２の状態を連絡するための第２の出力を有
    し、 連結器回路に結合され、連結信号にＲを加算して連結プ
    ラスＲ信号を形成する加算器回路をさらに含み、加算器
    回路は連結プラスＲ信号を連絡するための出力を含み、 連結プラスＲ信号を受取るための加算器出力および第１
    および第２の出力を受取るためのカウンタ−検出器回路
    に結合されたマルチプレクサ回路をさらに含み、マルチ
    プレクサ回路は、第２の出力が第２の状態を連絡すると
    き連結プラスＲ信号を表わし、第２の出力が第１の状態
    を連絡するとき第３のカウント数を表わすデータ出力信
    号を出力へ与える、請求項１２に記載のデータ入力信号
    における先行カウント桁の数を決定するための装置。
14. 【請求項１４】 Ｘは８に等しく、Ｍは８に等しく、Ｚ
    は３に等しく、Ｎは２に等しく、Ｒは３に等しい、請求
    項１３に記載の装置。
15. 【請求項１５】 第３のカウンタ−検出器は、 ３つのノードを有する３ビットデータ入力と、 ２つのノードを有する２ビットデータ出力と、 １つのノードを有する１ビットデータ出力と、 第１のインバータ、第１のＮＯＲゲート、および第２Ｎ
    ＯＲゲートを有するカウンタ回路とを含み、前記第１の
    インバータは前記３ビットデータ入力の第２の最上位ノ
    ードに結合された入力と出力とを有し、前記第１のＮＯ
    Ｒゲートは、前記３ビットデータ入力の最上位ノードに
    結合された第１の入力と、前記３ビットデータ入力の前
    記第２の最上位ノードに結合された第２の入力と、前記
    ２ビットデータ出力の最上位ノードに結合された出力と
    を有し、前記第２のＮＯＲゲートは、前記第１のインバ
    ータの前記出力に結合された第１の入力と、前記３ビッ
    トデータ入力の前記最上位ノードに結合された第２の入
    力と、前記２ビットデータ出力の最下位ノードに結合さ
    れた出力とを有し、 第３のＮＯＲゲートと第２のインバータとを有する検出
    器回路をさらに含み、前記第３のＮＯＲゲートは前記３
    ビットデータ入力の最上位ノード、第２の最上位ノー
    ド、および最下位ノードにそれぞれ結合された第１、第
    ２、および第３の入力を有し、前記第２のインバータの
    入力に結合された出力を有し、前記第２のインバータ
    は、前記１ビットデータ出力の前記ノードに結合された
    出力を有する、請求項１３に記載の装置。
16. 【請求項１６】 データ入力信号における先行カウント
    桁の数を決定するための装置であって、データ入力信号
    はＭ桁からなるＸのグループを有し、各桁はカウント値
    と非カウント値とからなるＮの可能な値のうち１つを有
    し、装置は、 複数の第１のカウンタ−検出器を含み、Ｍ桁からなるＸ
    のグループのうち１つのグループを受取るための入力を
    各々が有し、それぞれのグループにおける最上位非カウ
    ント桁のロケーションを決定するための第１のカウンタ
    回路を各々が有し、グループにおける非カウント値の存
    在および不在を検出するための検出器回路を各々が有
    し、非カウント桁が存在するとき最上位非カウント桁の
    ロケーションを表わす第１のカウント出力信号を連絡す
    るための第１のカウント出力を各々が有し、非カウント
    桁の存在を表わす第１の状態を有する第１の検出器出力
    信号を連絡するための第１の検出器出力を各々が有し、
    非カウント桁は非カウント値を有する桁であり、 第１の検出器出力に結合され、第１の検出器信号を受取
    るための入力を有する第２のカウンタ−検出器をさらに
    含み、第２のカウンタ−検出器は、第１の状態を有する
    最上位の第１の検出器出力信号に関連するカウンタ−検
    出器を決定するための第２のカウンタ回路と、第１の状
    態を有する少なくとも１つの第１の検出器出力信号の存
    在および不在を検出するための第２の検出器回路と、第
    １の状態を有する最上位の第１の検出器出力信号に関連
    するカウンタ−検出器のロケーションを表わす第２のカ
    ウント出力信号を連絡するための第２のカウント出力
    と、第１の状態が少なくとも１つの第１の検出器出力信
    号において検出されるとき第１の状態を有し、第１の状
    態の不在が第１の検出器出力信号において検出されると
    き第２の状態を有する第２の検出器出力を連絡するため
    の第２の検出器出力とを有し、第２のカウント出力信号
    は非カウント桁が不在である、ＭビットからなるＸのグ
    ループのうちの最上位グループの数を表わし、 第１のカウンタ−検出器出力に結合され、第１のカウン
    ト出力信号と第１の検出器出力信号とを受取るための入
    力を有するデコーダをさらに含み、デコーダは、第１の
    状態を有する最上位の第１の検出器信号に応答して、非
    カウント桁を有する最上位の第１のカウント出力信号を
    表わすデコーダ出力信号をデコーダ出力へ連絡するデコ
    ーダ回路を含み、 第２のカウンタ出力およびデコーダ出力に結合され、そ
    れぞれ第２のカウント出力信号およびデコーダ出力信号
    を受取るための入力を有する連結器をさらに含み、連結
    器は、第２のカウント出力信号をデコーダ信号に連結し
    て連結信号を形成しかつ連結信号を連結出力に連絡する
    連結器回路を有し、デコーダ出力信号はＺ桁で表わさ
    れ、Ｍ＝Ｎ^Z であり、Ｘ、Ｍ、ＮおよびＺは非負整数で
    あり、 第２の検出器出力および連結器出力に結合され、第２の
    検出器出力信号および連結器信号をそれぞれ受取るため
    の入力を有するマルチプレクサをさらに含み、マルチプ
    レクサは、第２の検出器出力信号の状態に応答して、第
    ２の検出器出力信号が第１の状態を有するとき連結信号
    をマルチプレクサ出力に連絡し、第２の検出器出力信号
    が第２の状態を有するときデータ入力信号における桁の
    数を表わす信号をマルチプレクサ出力に連絡するマルチ
    プレクサ回路を含む、データ入力信号における先行カウ
    ント桁の数を決定するための装置。
17. 【請求項１７】 Ｘは８に等しく、Ｍは８に等しく、Ｚ
    は３に等しく、Ｎは２に等しい、請求項１６に記載の装
    置。
18. 【請求項１８】 カウンタ−検出器は、 ８つのノードを有する８ビットデータ入力と、 ３つのノードを有する３ビットデータ出力と、 １つのノードを有する１ビットデータ出力と、 第１および第２のＮＯＲゲート、第１ないし第４のイン
    バータ、第１のＯＲゲート、ならびに第１ないし第９の
    ＮＡＮＤゲートを有する第１の回路とを含み、前記第１
    のＮＯＲゲートは、前記８ビットデータ入力の最上位ノ
    ードおよび第２の最上位ノードにそれぞれ結合された第
    １および第２の入力を有し、さらに出力を有し、前記第
    ２のＮＯＲゲートは、前記８ビットデータ入力の第５お
    よび第６の最上位ノードにそれぞれ結合された第１およ
    び第２の入力を有し、さらに出力を有し、前記第１のイ
    ンバータは、前記８ビットデータ入力の前記最上位ノー
    ドに結合された入力を有し、さらに出力を有し、前記第
    ２のインバータは、前記８ビットデータ入力の第３の最
    上位ノードに結合された入力を有し、さらに出力を有
    し、前記第３のインバータは、前記８ビットデータ入力
    の前記第５の最上位ノードに結合された入力を有し、さ
    らに出力を有し、前記第４のインバータは、前記８ビッ
    トデータ入力の第７の最上位ノードに結合された入力を
    有し、さらに出力を有し、前記ＯＲゲートは、前記８ビ
    ットデータ入力の第３および第４の最上位ノードにそれ
    ぞれ結合された第１および第２の入力を有し、さらに出
    力を有し、前記第１のＮＡＮＤゲートは、前記第１のイ
    ンバータの前記出力に結合された第１の入力および前記
    ８ビットデータ入力の前記第２の最上位ノードに結合さ
    れた第２の入力を有し、さらに出力を有し、前記第２の
    ＮＡＮＤゲートは、前記８ビットデータ入力の前記第４
    の最上位ノードに結合された第１の入力、前記第２のイ
    ンバータの前記出力に結合された第２の入力、前記第１
    のＮＯＲゲートの前記出力に結合された第３の入力、な
    らびに出力を有し、前記第３のＮＡＮＤゲートは、前記
    ８ビットデータ入力の前記第６の最上位ノードに結合さ
    れた第１の入力、前記第３のインバータの前記出力に結
    合された第２の入力、第３の入力、および出力を有し、
    前記第４のＮＡＮＤゲートは、前記第４のインバータの
    前記出力に結合された第１の入力、前記第２のＮＯＲゲ
    ートの前記出力に結合された第２の入力、第３の入力、
    および出力を有し、前記第５のＮＡＮＤゲートは、前記
    ＯＲゲートの前記出力に結合された第１の入力、前記第
    １のＮＯＲゲートの前記出力に結合された第２の入力、
    および出力を有し、前記第６のＮＡＮＤゲートは、前記
    第２のＮＯＲゲートの前記出力に結合された第１の入
    力、第２の入力、および出力を有し、前記第７のＮＡＮ
    Ｄゲートは、前記ＮＡＮＤゲートの前記第１、第２、第
    ３、および第４の出力の前記出力にそれぞれ結合された
    第１、第２、第３、および第４の入力を有し、前記３ビ
    ットデータ出力の最下位ノードに結合された出力を有
    し、前記第８のＮＡＮＤゲートは、前記第５および第６
    のＮＡＮＤゲートの前記出力にそれぞれ結合された第１
    および第２の入力、ならびに前記３ビットデータ出力の
    第２の最上位ノードに結合された出力を有し、カウンタ
    −検出器はさらに、 第３および第４のＮＯＲゲートならびに第９のＮＡＮＤ
    ゲートを有する第２の回路を含み、前記第３のＮＯＲゲ
    ートは、前記８ビットデータ入力信号の前記最上位、第
    ２の最上位、第３の最上位、および第４の最上位ノード
    にそれぞれ結合された第１、第２、第３、および第４の
    入力を有し、前記第３のＮＡＮＤゲートの前記第３の入
    力、前記第４のＮＡＮＤゲートの前記第３の入力、前記
    第６のＮＡＮＤゲートの前記第２の入力、および前記３
    ビットデータ出力の最上位ノードに結合された出力を有
    し、前記第４のＮＯＲゲートは、前記８ビットデータ入
    力の前記第５、第６、および第７の最上位ノードにそれ
    ぞれ結合された第１、第２、および第３の入力を有し、
    前記８ビットデータ入力の最下位ノードに結合された第
    ４の入力を有し、さらに出力を有し、前記第９のＮＡＮ
    Ｄゲートは、前記第４のＮＯＲゲートの前記出力に結合
    された第１の入力、前記第３のＮＯＲゲートの前記出力
    に結合された第２の入力、および前記１ビットデータ出
    力の前記ノードに結合された出力を有する、請求項１６
    に記載の装置。
19. 【請求項１９】 デコーダは、 各々が１つのノードを有する第１ないし第８の１ビット
    データ入力と、 各々が３つのノードを有する第１ないし第８の３ビット
    データ入力と、 ３つのノードを有する３ビットデータ出力と、 第１のインバータ、第１ないし第６のＮＯＲゲート、お
    よび第１ないし第７のＮＡＮＤゲートを有する第１の回
    路とを含み、前記第１のインバータは前記第１の１ビッ
    トデータ入力の前記ノードに結合された入力と出力とを
    有し、前記第１のＮＯＲゲートは、前記第２の１ビット
    データ入力の前記ノードに結合された第１の入力、前記
    第１の１ビットデータ入力の前記ノードに結合された第
    ２の入力、および出力を有し、 前記第２のＮＯＲゲートは、前記第３の１ビットデータ
    入力の前記ノードに結合された第１の入力、前記第１の
    ＮＯＲゲートの前記第１の入力に結合された第２の入
    力、前記第１のＮＯＲゲートの前記第２の入力に結合さ
    れた第３の入力、および出力を有し、 前記第３のＮＯＲゲートは、前記第４の１ビットデータ
    入力の前記ノードに結合された第１の入力、前記第２の
    ＮＯＲゲートの前記第１の入力に結合された第２の入
    力、前記第１のＮＯＲゲートの前記第１の入力に結合さ
    れた第３の入力、前記第１のＮＯＲゲートの前記第２の
    入力に結合された第４の入力、および出力を有し、 前記第４のＮＯＲゲートは、前記第３のＮＯＲゲートの
    前記第１の入力に結合された第１の入力、前記第５の１
    ビットデータ入力の前記ノードに結合された第２の入
    力、および出力を有し、 前記第５のＮＯＲゲートは、前記第６の１ビットデータ
    入力の前記ノードに結合された第１の入力、前記第４の
    ＮＯＲゲートの前記第２の入力に結合された第２の入
    力、および出力を有し、 前記第６のＮＯＲゲートは、前記第７の１ビットデータ
    入力の前記ノードに結合された第１の入力、前記第５の
    ＮＯＲゲートの前記第１の入力に結合された第２の入
    力、前記第４のＮＯＲゲートの前記第２の入力に結合さ
    れた第３の入力、および出力を有し、 前記第１のＮＡＮＤゲートは、前記第１のインバータの
    前記出力に結合された第１の入力、前記第１のＮＯＲゲ
    ートの前記第１の入力に結合された第２の入力、および
    出力を有し、 前記第２のＮＡＮＤゲートは、前記第１のＮＯＲゲート
    の前記出力に結合された第１の入力、前記第２のＮＯＲ
    ゲートの前記第１の入力に結合された第２の入力、およ
    び出力を有し、 前記第３のＮＡＮＤゲートは、前記第２のＮＯＲゲート
    の前記出力に結合された第１の入力、前記第３のＮＯＲ
    ゲートの前記第１の入力に結合された第２の入力、およ
    び出力を有し、 第４のＮＡＮＤゲートは、前記第３のＮＯＲゲートの前
    記出力に結合された第１の入力、前記第４のＮＯＲゲー
    トの前記第２の入力に結合された第２の入力、および出
    力を有し、 第５のＮＡＮＤゲートは、前記第２のＮＯＲゲートの前
    記出力に結合された第１の入力、前記第４のＮＯＲゲー
    トの前記出力に結合された第２の入力、前記第５のＮＯ
    Ｒゲートの前記第１の入力に結合された第３の入力、お
    よび出力を有し、 第６のＮＡＮＤゲートは、前記第３のＮＯＲゲートの前
    記出力に結合された第１の入力、前記第５のＮＯＲゲー
    トの前記出力に結合された第２の入力、前記第６のＮＯ
    Ｒゲートの前記第１の入力に結合された第３の入力、お
    よび出力を有し、 第７のＮＡＮＤゲートは、前記第３のＮＯＲゲートの前
    記出力に結合された第１の入力、前記第６のＮＯＲゲー
    トの前記出力に結合された第２の入力、前記第８の１ビ
    ットデータ入力の前記ノードに結合された第３の入力、
    および出力を有し、前記デコーダはさらに、 第２ないし第９のインバータ、第７ないし第１６のＮＯ
    Ｒゲート、および第８のＮＡＮＤゲートを有する第２の
    回路を含み、前記第２ないし第９のインバータは、各々
    が前記第１ないし第８の３ビットデータ入力の最上位ノ
    ードにそれぞれ結合された入力を有し、各々が前記第７
    ないし第１４のＮＯＲゲートの第２の入力にそれぞれ結
    合された出力を有し、 前記第７ないし第１４のＮＯＲゲートは、前記第１のイ
    ンバータの前記出力および前記第１ないし第７のＮＡＮ
    Ｄゲートにそれぞれ結合された第１の入力を各々が有
    し、かつ各々は出力を有し、 前記第１５のＮＯＲゲートは、前記第７のＮＯＲゲート
    の前記出力に結合された第１の入力、前記第８のＮＯＲ
    ゲートの前記出力に結合された第２の入力、前記第９の
    ＮＯＲゲートの前記出力に結合された第３の入力、前記
    第１０のＮＯＲゲートの前記出力に結合された第４の入
    力、および出力を有し、 前記第１６のＮＯＲゲートは、前記第１１のＮＯＲゲー
    トの前記出力に結合された第１の入力、前記第１２のＮ
    ＯＲゲートの前記出力に結合された第２の入力、前記第
    １３のＮＯＲゲートの前記出力に結合された第３の入
    力、前記第１４のＮＯＲゲートの前記出力に結合された
    第４の入力、および出力を有し、 前記第８のＮＡＮＤゲートは、前記第１５および第１６
    のＮＯＲゲートの前記出力にそれぞれ結合された第１お
    よび第２の入力を有し、さらに前記３ビットデータ出力
    の最上位ノードに結合された出力を有し、前記デコーダ
    はさらに、 第１０ないし第１７のインバータ、第１７ないし第２６
    のＮＯＲゲート、および第９のＮＡＮＤゲートを有する
    第３の回路を含み、前記第１０ないし第１７のインバー
    タは、前記第１ないし第８の３ビットデータ入力の最上
    位ノードにそれぞれ結合された入力を各々が有し、前記
    第１７ないし第２４のＮＯＲゲートの第２の入力にそれ
    ぞれ結合された出力を各々が有し、 前記第１７ないし第２４のＮＯＲゲートは、前記第１の
    インバータの前記出力および前記第１ないし第７のＮＡ
    ＮＤゲートにそれぞれ結合された第１の入力を各々が有
    し、さらに各々は出力を有し、 前記第２５のＮＯＲゲートは、前記第１７のＮＯＲゲー
    トの前記出力に結合された第１の入力、前記第１８のＮ
    ＯＲゲートの前記出力に結合された第２の入力、前記第
    １９のＮＯＲゲートの前記出力に結合された第３の入
    力、前記第２０のＮＯＲゲートの前記出力に結合された
    第４の入力、および出力を有し、 前記第２６のＮＯＲゲートは、前記第２１のＮＯＲゲー
    トの前記出力に結合された第１の入力、前記第２２のＮ
    ＯＲゲートの前記出力に結合された第２の入力、前記第
    ２３のＮＯＲゲートの前記出力に結合された第３の入
    力、前記第２４のＮＯＲゲートの前記出力に結合された
    第４の入力、および出力を有し、 前記第９のＮＡＮＤゲートは、前記第２５および第２６
    のＮＯＲゲートの前記出力にそれぞれ結合された第１お
    よび第２の入力を有し、前記３ビットデータ出力の第２
    の最上位ノードに結合された出力を有し、前記デコーダ
    はさらに、 第１８ないし第２５のインバータ、第１７ないし第３６
    のＮＯＲゲート、および第１０のＮＡＮＤゲートを有す
    る第４の回路を含み、前記第１８ないし第２５のインバ
    ータは、前記第１ないし第８の３ビットデータ入力の最
    上位ノードにそれぞれ結合された入力を各々が有し、前
    記第１７ないし第３４のＮＯＲゲートの第２の入力にそ
    れぞれ結合された出力を各々が有し、 前記第１７ないし第３４のＮＯＲゲートは、前記第１の
    インバータおよび前記第１ないし第７のＮＡＮＤゲート
    の前記出力にそれぞれ結合された第１の入力を各々が有
    し、各々は出力を有し、 前記第３５のＮＯＲゲートは、前記第１７のＮＯＲゲー
    トの前記出力に結合された第１の入力、前記第２８のＮ
    ＯＲゲートの前記出力に結合された第２の入力、前記第
    ２９のＮＯＲゲートの前記出力に結合された第３の入
    力、前記第３０のＮＯＲゲートの前記出力に結合された
    第４の入力、および出力を有し、 前記第３６のＮＯＲゲートは、前記第３１のＮＯＲゲー
    トの前記出力に結合された第１の入力、前記第３２のＮ
    ＯＲゲートの前記出力に結合された第２の入力、前記第
    ３３のＮＯＲゲートの前記出力に結合された第３の入
    力、前記第３４のＮＯＲゲートの前記出力に結合された
    第４の入力、および出力を有し、 前記第１０のＮＡＮＤゲートは、前記第３５および第３
    ６のＮＯＲゲートの前記出力にそれぞれ結合された第１
    および第２の入力を有し、前記３ビットデータ出力の最
    下位ノードに結合された出力を有する、請求項１６に記
    載の装置。
20. 【請求項２０】 データ入力信号における先行カウント
    桁の数を決定するための方法であって、データ入力信号
    はＭ桁からなるＸのグループを有し、各桁はカウント値
    と非カウント値とからなるＮの可能な値のうち１つを有
    し、この方法は、 Ｍ桁からなるＸのグループを有するデータ入力信号を受
    取るステップと、 最上位非カウントグループにおける先行カウント桁の数
    である第１の数を決定するステップとを含み、最上位非
    カウントグループは非カウント桁を有する、Ｍ桁からな
    るＸのグループのうちの最上位グループであり、カウン
    ト桁はカウント値を有する桁であり、非カウント桁は非
    カウント値を有する桁であり、 第１の非カウントグループに先行する、Ｍ桁からなるＸ
    のグループのうち最上位グループの数である第２の数を
    決定するステップと、 第２の数を第１の数に連結して連結信号を形成するステ
    ップとをさらに含み、連結信号はデータ入力信号におけ
    るＭ桁からなるＸのグループにおける先行するカウント
    桁の数を示し、第１の数はＺ桁により表わされ、Ｍ＝Ｎ
    ^Z であり、Ｘ、Ｍ、ＮおよびＺは非負整数である、デー
    タ入力信号における先行カウント桁の数を決定するため
    の方法。
21. 【請求項２１】 受取るステップに続いて、データ入力
    信号における非カウント桁の存在および不在を検出する
    ステップと、 連結するステップに続いて、非カウント桁の存在が検出
    されるとき連結信号を表わすデータ出力信号を与えるス
    テップと、 非カウント桁の不在が検出されるとき非カウント桁の不
    在を表わすデータ出力信号を与えるステップとをさらに
    含む、請求項２０に記載の方法。
22. 【請求項２２】 データ入力信号は並列に受取られる、
    請求項２０に記載の方法。
23. 【請求項２３】 Ｘは８に等しく、Ｎは２に等しく、Ｍ
    は８に等しく、Ｚは３に等しい、請求項２０に記載の方
    法。
24. 【請求項２４】 データ入力信号はさらにＲの最上位桁
    を含み、各桁はカウント値と非カウント値とからなるＮ
    の可能な値のうち１つを有し、 Ｒの最上位桁を受取るステップと、Ｒの最上位桁におけ
    る先行するカウント桁の数である第３の数を決定するス
    テップとを含み、第３の数はＲの最上位桁が非カウント
    桁を含むときデータ入力信号における先行するカウント
    桁の数を示し、 Ｒを連結信号に加算して連結プラスＲ信号を形成するス
    テップをさらに含み、連結プラスＲ信号はＲの最上位桁
    が非カウント値を含まないときデータ入力信号における
    先行するカウント値の数を示す、請求項２０に記載の方
    法。
25. 【請求項２５】 第２の受取るステップに続いて、Ｒの
    最上位桁における非カウント値の存在および不在を検出
    するステップと、 最初の決定するステップに続いて、Ｍ桁からなるＸのグ
    ループにおける非カウント桁の存在および不在を検出す
    るステップと、 Ｒの最上位桁において非カウント桁の不在が検出され、
    かつＭ桁からなるＸのグループにおいて非カウント桁の
    存在が検出されるとき、連結プラスＲ信号を表わすデー
    タ出力信号を与えるステップと、 Ｒの最上位桁における非カウント桁の存在が検出される
    とき、Ｒの最上位桁における先行するカウント桁の数を
    表わすデータ出力信号を与えるステップと、 Ｒの最上位桁およびＭ桁からなるＸのグループにおいて
    非カウント桁の不在が検出されるとき、非カウント桁の
    不在を表わすデータ出力信号を与えるステップとをさら
    に含む、請求項２４に記載の方法。
26. 【請求項２６】 Ｘは８に等しく、Ｍは８に等しく、Ｚ
    は３に等しく、Ｎは２に等しく、Ｒは３に等しい、請求
    項２５に記載の方法。
27. 【請求項２７】 データ入力信号における先行カウント
    桁の数を決定するための装置であって、データ入力信号
    はＭ桁からなるＸのグループを有し、各桁はカウント値
    と非カウント値とからなるＮの可能な値のうち１つを有
    し、装置は、 桁を伝えるための手段を有する、Ｍ桁からなるＸのグル
    ープを有するデータ入力信号を受取るための手段と、 受取るための手段の、桁を伝えるための手段に結合さ
    れ、出力を有する、第１の数を決定するための手段とを
    含み、第１の数は最上位の非カウントグループにおける
    先行するカウント桁の数であり、最上位非カウントグル
    ープは非カウント桁を有する、Ｍ桁からなるＸのグルー
    プのうちの最上位グループであり、カウント桁はカウン
    ト値を有する桁であり、非カウント桁は非カウント値を
    有する桁であり、 受取るための手段の、伝えるための手段に結合され、出
    力を有する、第２の数を決定するための手段をさらに含
    み、第２の数は第１の非カウントグループに先行する、
    Ｍ桁からなるＸのグループのうちの最上位グループの数
    であり、 第１の数を決定するための手段および第２の数を決定す
    るための手段の出力に結合されかつ出力を有する、第２
    の数を第１の数に連結して連結信号を形成するための手
    段をさらに含み、連結信号はデータ入力信号のＭ桁から
    なるＸのグループにおける先行するカウント桁の数を示
    し、第１の数はＺ桁で表わされ、Ｍ＝Ｎ ^Z であり、Ｘ、
    Ｍ、ＮおよびＺは非負整数である、データ入力信号にお
    ける先行カウント桁の数を決定するための装置。
28. 【請求項２８】 データ入力信号は並列に受取られる、
    請求項２７に記載の装置。
29. 【請求項２９】 Ｘは８に等しく、Ｎは２に等しく、Ｍ
    は８に等しく、Ｚは３に等しい、請求項２７に記載の装
    置。
30. 【請求項３０】 データ入力信号はＲの最上位桁をさら
    に含み、各桁はカウント値と非カウント値とからなるＮ
    の可能な値のうち１つを有し、 Ｒの最上位桁を伝えるための手段を有し、Ｒの最上位桁
    を受取るための手段と、 Ｒの最上位ビットを伝えるための手段に結合されかつ出
    力を有する、第３の数を決定するための手段とを含み、
    第３の数はＲの最上位桁における先行するカウント桁の
    数であり、第３の数はＲの最上桁が非カウント桁を含む
    ときデータ入力信号における先行するカウント桁の数を
    示し、 連結するための前記手段に結合され、連結信号にＲを加
    算して連結プラスＲ信号を形成するための手段をさらに
    含み、連結プラスＲ信号はＲの最上位桁が非カウント値
    を含まないときデータ入力信号における先行するカウン
    ト値の数を示す、請求項２７に記載の装置。
31. 【請求項３１】 コンピュータシステムであって、 浮動小数点データをストアする外部メモリと、 外部メモリに結合されたインタフェースを有するマイク
    ロプロセッサとを含み、マイクロプロセッサは浮動小数
    点装置を含み、浮動小数点装置はメモリからの浮動小数
    点データから得られたデータ入力信号に対して演算を行
    なう再正規化装置を含み、再正規化装置はデータ入力信
    号における先行するカウント桁の数を決定するための先
    行ビットインジケータを含み、データ入力信号はＭ桁か
    らなるＸのグループを有し、各桁はカウント値と非カウ
    ント値とからなるＮの可能な値のうち１つを有し、先行
    桁インジケータは、 データ入力信号を受取るための入力を有し、第１のデー
    タ信号を与えるための第１の出力を有するカウンタ回路
    を含み、第１のデータ信号は最上位非カウントグループ
    に先行する、Ｍ桁からなるＸのグループのうち最上位グ
    ループの数を示し、最上位非カウントグループは非カウ
    ント桁を有する、Ｍ桁からなるＸのグループのうち最上
    位グループであり、非カウント桁は非カウント値を有す
    る桁であり、カウンタ回路はさらに、最上位非カウント
    グループにおける先行するカウント桁の数を示す第２の
    データ信号を与えるための第２の出力を有し、カウント
    桁はカウント値を有する桁であり、先行桁インジケータ
    はさらに、 カウンタ回路の第１の出力に結合されて第１のデータ信
    号を受取る第１の入力およびカウンタ回路の第２の出力
    に結合されて第２のデータ信号を受取る第２の入力を有
    し、第１のデータ入力信号と第２のデータ入力信号とを
    連結して、データ入力信号のＭ桁からなるＸのグループ
    における先行するカウント桁の数を表わす連結信号を形
    成する連結器回路を含み、 第２のデータ信号はＺ桁で表わされ、Ｍ＝Ｎ^Z であり、
    Ｘ、Ｍ、Ｎ、およびＺは非負整数である、コンピュータ
    システム。
32. 【請求項３２】 Ｘは８に等しく、Ｍは８に等しく、Ｚ
    は３に等しく、Ｎは２に等しい、請求項３１に記載のコ
    ンピュータシステム。
33. 【請求項３３】 データ入力信号はＲの最上位桁をさら
    に含み、各桁はカウント値と非カウント値とからなるＮ
    の可能な値のうち１つを有し、コンピュータシステムは
    さらに、 Ｒの最上位桁を受取るための入力を有し、かつ第３のデ
    ータ信号を与えるための出力を有するカウンタ−検出器
    を含み、第３のデータ信号が、Ｒの最上位桁における先
    行するカウント桁の数およびＲの最上位桁における非カ
    ウント桁の存在および不在を示し、 連結器回路に結合されて連結信号を受取り、Ｒを連結信
    号に加算して連結プラスＲ信号を形成する加算器回路を
    さらに含み、加算器回路は連結プラスＲ信号を連絡する
    ための出力を含み、 加算器の出力に結合されて連結プラスＲ信号を受取り、
    かつカウンタ−検出器の出力に結合されて第３のデータ
    信号を受取るマルチプレクサ回路をさらに含み、マルチ
    プレクサは、第３のデータ信号がＲの最上位桁における
    非カウント桁の不在を示すとき、連結プラスＲ信号を表
    わすデータ出力信号を与え、第３のデータ信号がＲの最
    上位桁における非カウント桁の存在を示すとき、Ｒの最
    上位桁における先行するカウント桁の数を表わすデータ
    出力信号を与える出力を含む、請求項３１に記載のコン
    ピュータシステム。
34. 【請求項３４】 Ｘは８に等しく、Ｍは８に等しく、Ｚ
    は３に等しく、Ｎは２に等しく、Ｒは３に等しい、請求
    項３３に記載のコンピュータシステム。
35. 【請求項３５】 データ入力信号における先行カウント
    桁の数を決定するための装置であって、 複数の非カウント桁検出器を含み、各々はデータ入力信
    号の桁のグループに結合された入力と、その入力に非カ
    ウント桁が存在するといつアサートされたかを表示する
    ための第１の出力と、その入力にもしあれば最上位非カ
    ウント桁に先行するカウント桁の数を表示するための第
    ２の出力とを有し、 非カウント桁検出器の第１の出力に結合された入力を有
    し、アサートされたその第１の出力を有する、非カウン
    ト桁検出器のうち最上位のものに先行する非カウント桁
    検出器の数を表示するための出力を有する、最上位アサ
    ート信号検出器と、 非カウント桁検出器の第１および第２の出力に結合され
    た入力と、アサートされた第１の出力を有する、非カウ
    ント桁検出器のうち最上位のものの第２の出力を与える
    ための出力とを有するセレクタとをさらに含む、データ
    入力信号における先行カウント桁の数を決定するための
    装置。