JPH0817008B2 - 映像信号時間軸補正装置 - Google Patents
映像信号時間軸補正装置Info
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- JPH0817008B2 JPH0817008B2 JP60110120A JP11012085A JPH0817008B2 JP H0817008 B2 JPH0817008 B2 JP H0817008B2 JP 60110120 A JP60110120 A JP 60110120A JP 11012085 A JP11012085 A JP 11012085A JP H0817008 B2 JPH0817008 B2 JP H0817008B2
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/06—Generation of synchronising signals
- H04N5/067—Arrangements or circuits at the transmitter end
- H04N5/073—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations
Description
【発明の詳細な説明】 （技術分野） この発明は、映像信号の時間軸補正処理装置に関する
もので、局外から到来する映像信号の同期を局内の同期
に一致させたり、ビデオテープレコーダ（VTR）から出
力された時間的ゆらぎのある映像信号を補正せんとする
装置である。
もので、局外から到来する映像信号の同期を局内の同期
に一致させたり、ビデオテープレコーダ（VTR）から出
力された時間的ゆらぎのある映像信号を補正せんとする
装置である。
（従来の技術） 従来から映像信号の時間軸補正処理を行う装置とし
て、フレームシンクロナイザやタイムベースコレクタ
（TBC）がある。本発明は上述の装置で行つている“メ
モリを使用した処理”の構成実現に際し、これをより簡
易化しようとするもので、従来のこれら装置の構成上の
問題点を明らかにするため、まずその動作原理を第４図
に従つて説明する。
て、フレームシンクロナイザやタイムベースコレクタ
（TBC）がある。本発明は上述の装置で行つている“メ
モリを使用した処理”の構成実現に際し、これをより簡
易化しようとするもので、従来のこれら装置の構成上の
問題点を明らかにするため、まずその動作原理を第４図
に従つて説明する。
第４図は従来型のフレームシンクロナイザやTBCの構
成図のブロツク線図である。図中左から入力された映像
信号はA/D変換器１によりA/D変換されメモリ回路（例え
ばフィールドメモリ）２に書込まれる。このA/D変換や
メモリ回路への書込みタイミングは、入力映像信号から
同期分離回路５により分離した同期信号に従つている。
またメモリ回路に書込まれた映像信号を読出すタイミン
グは、書込みとは全く別の局内基準同期を周期再生回路
８で再生した同期タイミングで行なう。これにより時間
軸補正処理が実現できる。
成図のブロツク線図である。図中左から入力された映像
信号はA/D変換器１によりA/D変換されメモリ回路（例え
ばフィールドメモリ）２に書込まれる。このA/D変換や
メモリ回路への書込みタイミングは、入力映像信号から
同期分離回路５により分離した同期信号に従つている。
またメモリ回路に書込まれた映像信号を読出すタイミン
グは、書込みとは全く別の局内基準同期を周期再生回路
８で再生した同期タイミングで行なう。これにより時間
軸補正処理が実現できる。
これをもう少し詳細にみてみる。第４図の同期分離回
路５で入力映像信号から同期信号を抜きとり、垂直・水
平同期信号とカラーバースト信号を使用し、第５図
（ｂ）のような書込みクリアパルスと、第５図（ｃ）の
ような書込みクロツクとを発生する。書込みクリアパル
スは映像信号の帰線期間のところに位置させ、書込みア
ドレス発生回路６のカウンタをクリアする。書込みクロ
ツクはこのクリアされたカウンタをカウントアツプさ
せ、第５図（ｄ）のようなメモリ書込み用アドレスを発
生するとともに、A/D変換器１用サンプリングクロツク
としても使用される。このように入力映像信号から書込
みアドレスを作るので、たとえ入力映像信号にジツター
があろうと書込みアドレスも同一のジツターを持つこと
になり、有効画面の頭から順にメモリ回路へ整然と書込
むことができる。
路５で入力映像信号から同期信号を抜きとり、垂直・水
平同期信号とカラーバースト信号を使用し、第５図
（ｂ）のような書込みクリアパルスと、第５図（ｃ）の
ような書込みクロツクとを発生する。書込みクリアパル
スは映像信号の帰線期間のところに位置させ、書込みア
ドレス発生回路６のカウンタをクリアする。書込みクロ
ツクはこのクリアされたカウンタをカウントアツプさ
せ、第５図（ｄ）のようなメモリ書込み用アドレスを発
生するとともに、A/D変換器１用サンプリングクロツク
としても使用される。このように入力映像信号から書込
みアドレスを作るので、たとえ入力映像信号にジツター
があろうと書込みアドレスも同一のジツターを持つこと
になり、有効画面の頭から順にメモリ回路へ整然と書込
むことができる。
一方メモリ回路からの読出しは、局内基準同期の垂直
・水平同期信号とカラーバースト信号から作つた読出し
クロツクと読出しクリアパルス（第５図（ｅ））とから
メモリ読出しアドレス（第５図（ｆ））を作りだす。こ
の読出しアドレス発生回路７の動作は先の書込みアドレ
スとは全く無関係なタイミングであり、このタイミング
でメモリ回路２に記憶された映像信号を順次に読み出
す。つまりメモリ回路を介すことによつて、入出力関係
のタイミングを独立させることができる。これが時間軸
補正装置の動作原理である。
・水平同期信号とカラーバースト信号から作つた読出し
クロツクと読出しクリアパルス（第５図（ｅ））とから
メモリ読出しアドレス（第５図（ｆ））を作りだす。こ
の読出しアドレス発生回路７の動作は先の書込みアドレ
スとは全く無関係なタイミングであり、このタイミング
でメモリ回路２に記憶された映像信号を順次に読み出
す。つまりメモリ回路を介すことによつて、入出力関係
のタイミングを独立させることができる。これが時間軸
補正装置の動作原理である。
以上の動作をメモリ回路からみると、互いに無関係な
タイミングを有する書込みアクセスと読出しアクセスを
同時に達成しなければならないことがわかる。これを行
うためには例えば第６図のような方法が従来とられてい
る。第６図の最下段の図のように、メモリ回路のアクセ
ス動作を書込みクロツクに基づく書込みアクセス一期間
の1/3とし、そのうちの１区間（Ｗの区間）を固定的に
書込みアクセスに割当てる。読出しアクセスは残りの２
区間（R1またはR2の区間）を割当て何れかの区間を選択
するようにする。このようにすると書込みアクセスが必
ずＷの区間で実行でき、読出しアクセスもその位相関係
が書込みアクセスに対しどうなつていても、R1またはR2
の区間でアクセスすることができる（例えば第６図の例
ではR1の期間でアクセスすることができる）。ただしこ
の時書込み読出しの位相関係を検出し、R1にするかR2に
するかを決めてやる必要がある。第４図のメモリアドレ
ス発生回路４はこのような動作を実現するための回路で
かなり複雑な構成となつている。実際フレームシンクロ
ナイザなどの装置ではこの回路が構成の大きな部分を占
めている。
タイミングを有する書込みアクセスと読出しアクセスを
同時に達成しなければならないことがわかる。これを行
うためには例えば第６図のような方法が従来とられてい
る。第６図の最下段の図のように、メモリ回路のアクセ
ス動作を書込みクロツクに基づく書込みアクセス一期間
の1/3とし、そのうちの１区間（Ｗの区間）を固定的に
書込みアクセスに割当てる。読出しアクセスは残りの２
区間（R1またはR2の区間）を割当て何れかの区間を選択
するようにする。このようにすると書込みアクセスが必
ずＷの区間で実行でき、読出しアクセスもその位相関係
が書込みアクセスに対しどうなつていても、R1またはR2
の区間でアクセスすることができる（例えば第６図の例
ではR1の期間でアクセスすることができる）。ただしこ
の時書込み読出しの位相関係を検出し、R1にするかR2に
するかを決めてやる必要がある。第４図のメモリアドレ
ス発生回路４はこのような動作を実現するための回路で
かなり複雑な構成となつている。実際フレームシンクロ
ナイザなどの装置ではこの回路が構成の大きな部分を占
めている。
（発明の目的と構成） 本発明の目的は、映像信号の時間軸補正処理を行うに
際し、メモリを使用して同期の位相や周波数を補正する
という基本原理を採用しつつも、前述の３分割したメモ
リ動作などの複雑な回路構成を用いることなく、より簡
素化した方法で非同期処理する時間軸補正装置を提供せ
んとするものである。
際し、メモリを使用して同期の位相や周波数を補正する
という基本原理を採用しつつも、前述の３分割したメモ
リ動作などの複雑な回路構成を用いることなく、より簡
素化した方法で非同期処理する時間軸補正装置を提供せ
んとするものである。
また従来の装置では異なる位相の信号が入り乱れてい
ることから、装置のタイミング調整や保守がかなり大変
であつたのを、非同期の信号処理のための回路を限定
し、このような問題点の少ない補正装置をも提供せんと
するものである。
ることから、装置のタイミング調整や保守がかなり大変
であつたのを、非同期の信号処理のための回路を限定
し、このような問題点の少ない補正装置をも提供せんと
するものである。
すなわち本発明映像信号時間軸補正装置は、入力映像
信号が入力映像信号側の同期分離回路を介して得られる
書込みクロックでA/D変換されるA/D変換器と；その出力
ディジタル信号が書込みアドレスにより制御されて順次
に記憶されるメモリ回路と；当該メモリ回路から読出し
アドレスにより制御されて順次に読出され、読出し側の
局内基準同期再生回路を介して得られる読出しクロック
で前記順次に読出されたディジタル信号をD/A変換して
出力するD/A変換器と；を具えた時間軸補正装置におい
て、当該装置が、入力映像信号側の同期分離回路を介し
て得られる書込みクロック周期、書込み側水平同期周期
及び書込み側フレーム周期それぞれを、その水平帰線期
間中の画素数を増減させて整合をとることにより読出し
側の局内基準同期再生回路を介して得られる読出しクロ
ック周期、当該読出しクロック周期と整合がとれ前記書
込み側水平同期周期および前記書込み側フレーム周期そ
れぞれにほぼ等しい整合水平同期周期および整合フレー
ム周期それぞれに変換して出力し、かつ、前記書込みク
ロックでA/D変換された前記出力ディジタル信号を前記
読出しクロックのディジタル信号に変換して出力し、そ
の出力されたディジタル信号を前記メモリ回路に記憶す
るクロック変換回路を前記AD変換器と前記メモリ回路と
の間に具えるとともに、前記書込みアドレスおよび前記
読出しアドレスを前記読出しクロック周期の半分の周期
で交互に切換えて出力するメモリアドレス発生回路と、
前記読出しクロック周期、前記整合水平同期周期および
前記整合フレーム周期の３周期に制御されて前記メモリ
アドレス発生回路への制御信号を発生する書込みアドレ
ス発生回路と、前記局内基準同期再生回路を介して得ら
れる前記読出しクロック周期、読出し側水平同期周期お
よび読出し側フレーム周期の３周期に制御されて前記メ
モリアドレス発生回路への制御信号を発生する読出しア
ドレス発生回路とを具えることを特徴とするものであ
る。
信号が入力映像信号側の同期分離回路を介して得られる
書込みクロックでA/D変換されるA/D変換器と；その出力
ディジタル信号が書込みアドレスにより制御されて順次
に記憶されるメモリ回路と；当該メモリ回路から読出し
アドレスにより制御されて順次に読出され、読出し側の
局内基準同期再生回路を介して得られる読出しクロック
で前記順次に読出されたディジタル信号をD/A変換して
出力するD/A変換器と；を具えた時間軸補正装置におい
て、当該装置が、入力映像信号側の同期分離回路を介し
て得られる書込みクロック周期、書込み側水平同期周期
及び書込み側フレーム周期それぞれを、その水平帰線期
間中の画素数を増減させて整合をとることにより読出し
側の局内基準同期再生回路を介して得られる読出しクロ
ック周期、当該読出しクロック周期と整合がとれ前記書
込み側水平同期周期および前記書込み側フレーム周期そ
れぞれにほぼ等しい整合水平同期周期および整合フレー
ム周期それぞれに変換して出力し、かつ、前記書込みク
ロックでA/D変換された前記出力ディジタル信号を前記
読出しクロックのディジタル信号に変換して出力し、そ
の出力されたディジタル信号を前記メモリ回路に記憶す
るクロック変換回路を前記AD変換器と前記メモリ回路と
の間に具えるとともに、前記書込みアドレスおよび前記
読出しアドレスを前記読出しクロック周期の半分の周期
で交互に切換えて出力するメモリアドレス発生回路と、
前記読出しクロック周期、前記整合水平同期周期および
前記整合フレーム周期の３周期に制御されて前記メモリ
アドレス発生回路への制御信号を発生する書込みアドレ
ス発生回路と、前記局内基準同期再生回路を介して得ら
れる前記読出しクロック周期、読出し側水平同期周期お
よび読出し側フレーム周期の３周期に制御されて前記メ
モリアドレス発生回路への制御信号を発生する読出しア
ドレス発生回路とを具えることを特徴とするものであ
る。
（実施例） 先に述べた書込みクロツクの周期をtsw、入力映像信
号の水平同期周期をthw、フレーム周期をtfwとする。ま
た読出し側のクロツク周期をtsr、局内基準水平同期周
期をthr、局内のフレーム周期をtfrとすると、フレーム
シンクロナイザなどの時間軸補正処理装置は、 tsw→tsr （１） thw→thr （２） tfw→tfr （３） に変換することであると言い換えることができる。ただ
し、これらの値には互いに次のような関係がある（NTSC
信号の場合）。
号の水平同期周期をthw、フレーム周期をtfwとする。ま
た読出し側のクロツク周期をtsr、局内基準水平同期周
期をthr、局内のフレーム周期をtfrとすると、フレーム
シンクロナイザなどの時間軸補正処理装置は、 tsw→tsr （１） thw→thr （２） tfw→tfr （３） に変換することであると言い換えることができる。ただ
し、これらの値には互いに次のような関係がある（NTSC
信号の場合）。
tfw＝525・thw （４） thw＝ｎ・tsw＝(n1+n2)・tsw （５） tfr＝525・thr （６） thr＝ｎ・tsr＝(n1+n2)tsr （７） ここでｎは、１ライン中のサンプル数であり、n1は水平
の有効画面の画素数、n2は水平帰線期間中の画素数を示
す。
の有効画面の画素数、n2は水平帰線期間中の画素数を示
す。
第４図に示した従来の方式では、式（１）〜（３）の
変換をすべてメモリ回路２で達成してしまおうとするも
のであつた。しかし本発明では、 tsw→tsr→tsr （８） thw→thw→thr （９） tfw→tfw→tfr （10） のようにクロツク周期だけを変換し、水平とフレームの
各周期はそのままという中間的な処理を経由して目的の
変換を得ようとするものである。中間処理結果では次の
関係が成立するようにn2はn2′ thw＝（n1+n2′）・tsr （11） に変換させられる。すなわち水平同期周期やフレーム周
期をそのまま（すなわち書込みタイミングのまま）にし
ておきながら、tswだけをtsrにする。このままでは
（４）〜（７）式が成立しなくなることから、水平帰線
期間中の画素を削つたり、増やしたりしてn2を変化させ
ようというものである。
変換をすべてメモリ回路２で達成してしまおうとするも
のであつた。しかし本発明では、 tsw→tsr→tsr （８） thw→thw→thr （９） tfw→tfw→tfr （10） のようにクロツク周期だけを変換し、水平とフレームの
各周期はそのままという中間的な処理を経由して目的の
変換を得ようとするものである。中間処理結果では次の
関係が成立するようにn2はn2′ thw＝（n1+n2′）・tsr （11） に変換させられる。すなわち水平同期周期やフレーム周
期をそのまま（すなわち書込みタイミングのまま）にし
ておきながら、tswだけをtsrにする。このままでは
（４）〜（７）式が成立しなくなることから、水平帰線
期間中の画素を削つたり、増やしたりしてn2を変化させ
ようというものである。
第１図は以上のことを実現するための構成例を示した
ものである。第４図と比べるとクロツク変換回路９が追
加されている。また書込みアドレス発生回路６は第４図
のそれと同等な回路であるが、駆動するクロツクは読出
し側のクロツクとしてのtsrになつている。そしてメモ
リアドレス発生回路４は、従来のもののように複雑なも
のではなく、tsr/2の周期で切替わる選択回路になつて
いる。これは第１図の点線の右側は全てtsr系のタイミ
ングで動作しており、先に述べたような非同期なメモリ
アクセスを実現する必要がなくなつたためである。
ものである。第４図と比べるとクロツク変換回路９が追
加されている。また書込みアドレス発生回路６は第４図
のそれと同等な回路であるが、駆動するクロツクは読出
し側のクロツクとしてのtsrになつている。そしてメモ
リアドレス発生回路４は、従来のもののように複雑なも
のではなく、tsr/2の周期で切替わる選択回路になつて
いる。これは第１図の点線の右側は全てtsr系のタイミ
ングで動作しており、先に述べたような非同期なメモリ
アクセスを実現する必要がなくなつたためである。
第２図は第１図クロツク変換回路９の構成例である。
１ラインメモリが２組あり、片方のメモリが書込み動作
の場合、他方のメモリは読出すようにsw1〜sw4が設定さ
れ、これらは１ライン毎に切換えられる（この切換え周
期にはthwが使用される）。書込みのクロツクはtswであ
り、読出しクロツクはtsrである。そこで第３図の上部
に示すように(n1+n2)・tswで１ライン分書込んだもの
を、次の走査期間に例えばtsr＞tswであるような読出し
クロツクで読みとると、有効期間はn1・tsr＞n1・tswと
長くなつてしまう。２つのアドレスカウンタ11,12のク
リア端子には同一のthwが入力されているから、１ライ
ンの期間（水平同期の周期）thwは固定である。従つて
有効期間が長くなつた分だけ、水平帰線期間の画素が切
りとられる。このように中間的に処理された映像出力
は、従来と同様のメモリ回路（第４図または第１図の
２）に書込まれて、時間的には正規の帰線期間に引き延
ばされ、目的の時間軸補正を達成する。帰線期間中に信
号レベル関係はおかしなことになるが、D/A変換器の後
などで同期信号をすげ替えれば良い。
１ラインメモリが２組あり、片方のメモリが書込み動作
の場合、他方のメモリは読出すようにsw1〜sw4が設定さ
れ、これらは１ライン毎に切換えられる（この切換え周
期にはthwが使用される）。書込みのクロツクはtswであ
り、読出しクロツクはtsrである。そこで第３図の上部
に示すように(n1+n2)・tswで１ライン分書込んだもの
を、次の走査期間に例えばtsr＞tswであるような読出し
クロツクで読みとると、有効期間はn1・tsr＞n1・tswと
長くなつてしまう。２つのアドレスカウンタ11,12のク
リア端子には同一のthwが入力されているから、１ライ
ンの期間（水平同期の周期）thwは固定である。従つて
有効期間が長くなつた分だけ、水平帰線期間の画素が切
りとられる。このように中間的に処理された映像出力
は、従来と同様のメモリ回路（第４図または第１図の
２）に書込まれて、時間的には正規の帰線期間に引き延
ばされ、目的の時間軸補正を達成する。帰線期間中に信
号レベル関係はおかしなことになるが、D/A変換器の後
などで同期信号をすげ替えれば良い。
第２図のようなクロツク変換回路９が従来のものに比
べて余分に必要となるが、従来の第４図のメモリアドレ
ス発生回路４の複雑さに比べればこの付加回路の方が実
現容易である。このクロツク変換回路においても、非同
期のtsrとtswを扱わなければならないが、２ラインメモ
リによる並列動作であるから、第４図のメモリアドレス
発生回路４のような高速性は要求されない。
べて余分に必要となるが、従来の第４図のメモリアドレ
ス発生回路４の複雑さに比べればこの付加回路の方が実
現容易である。このクロツク変換回路においても、非同
期のtsrとtswを扱わなければならないが、２ラインメモ
リによる並列動作であるから、第４図のメモリアドレス
発生回路４のような高速性は要求されない。
なお、第１図のクロツク変換回路９からはtswでサン
プルされた映像信号が、上述のようにtsrのサンプル周
期に変換されて出力される他、th′w,tf′ｗが出力され
ている。このth′w,tf′ｗは、入力側の水平同期やフレ
ームの周期と位相にほぼ一致しているが、そのトランジ
エント部分（特に波形の立上り部分）が局内のクロック
tsrの位相に同期して変換されものである。つまり、映
像信号のサンプリング周期が変換されたことと同じ処理
がthw,thfに施こされている。
プルされた映像信号が、上述のようにtsrのサンプル周
期に変換されて出力される他、th′w,tf′ｗが出力され
ている。このth′w,tf′ｗは、入力側の水平同期やフレ
ームの周期と位相にほぼ一致しているが、そのトランジ
エント部分（特に波形の立上り部分）が局内のクロック
tsrの位相に同期して変換されものである。つまり、映
像信号のサンプリング周期が変換されたことと同じ処理
がthw,thfに施こされている。
このようにして作られたth′w,tf′ｗは、従来技術を
説明した第５図の書込みアドレス発生回路と同様の方法
で、第１図の書込みアドレス発生回路を駆動する。この
アドレス発生回路より発生したアドレスtsrを用いて、
第２図のクロック変換回路より出力される映像データを
メモリ回路２に書込む。この際、th′w,tf′ｗは書込み
クロックtwr系ではなく読出しクロックtsr系となってい
るため、従来の方法（第４図参照）と異なったり制御が
容易となる。
説明した第５図の書込みアドレス発生回路と同様の方法
で、第１図の書込みアドレス発生回路を駆動する。この
アドレス発生回路より発生したアドレスtsrを用いて、
第２図のクロック変換回路より出力される映像データを
メモリ回路２に書込む。この際、th′w,tf′ｗは書込み
クロックtwr系ではなく読出しクロックtsr系となってい
るため、従来の方法（第４図参照）と異なったり制御が
容易となる。
tfwについては、第２図のラインメモリの切換えには
直接関係のない信号であるが、thwと同じように読出し
クロック系と整合させるためにtsrでサンプルtf′ｗに
変換されている。
直接関係のない信号であるが、thwと同じように読出し
クロック系と整合させるためにtsrでサンプルtf′ｗに
変換されている。
また、本発明の実行上の制限は、 n2′tsr（＝ｎ・tsw−n1・tsr）≧０ であること、すなわち水平帰線期間をくいつぶしてしま
う程の時間軸のずれは補正できないことである。しか
し、現実にこれ程の時間軸のずれはほとんどない。
う程の時間軸のずれは補正できないことである。しか
し、現実にこれ程の時間軸のずれはほとんどない。
本発明と同様に、クロツク変換回路をメモリ回路の前
に設けて、２段階で時間軸補正をする装置が別に提案さ
れている（文献:ML Sanders（Ampex）:Digital time ba
se corrector of Video tape recorders,MONITOR−PRO
G.,IREE April'76）。この装置ではクロツク変換回路は
１ラインのメモリ容量を必要とせず、書込みと読み出し
のアクセスが同時に行なうことができるレジスタフアイ
ル（SN74670相当）12を数ワード分用いて実現する。第
７図はクロツク変換回路９のブロツクダイヤである。本
発明と特に異なる点は、カウンタ１、カウンタ２のアド
レス出力を比較し、カウンタ２（読出し側）がカウンタ
１（書込み側）を超えないようにカウンタ２のクロツク
入力tsrをストツプするようにしていることである。第
８図はその様子を示したもので、点線がカウンタ２のア
ドレスを示しており、カウンタ１のアドレスに一致し、
超えようとするとカウンタ２はカウントアツプするのを
一旦停止する。この期間は第９図のように同一アドレス
の画素をくり返し読出すことになる。逆にカウンタ２の
動作の方が遅い場合には入力データが読出されることな
く次にきた画素が重ね書きされることによつて、サンプ
リング期間内の位相差を吸収している。つまりこの方式
は、有効画面を含めて画素のくり返し送出や切り捨てに
よつて時間軸補正するものでる。この装置の欠点とし
て、書込み、読出しタイミングの追い越し、追い越さ
れが頻繁に起きると画像に乱れを生ずること、コンポ
ジツト信号では画素の切り捨てなどは色度に変化を与え
るのでサブキヤリア周期で取り扱う必要があるという制
限がある、アドレス比較回路など回路構成が複雑にな
ること、レジスタフアイルは１ライン分持つ必要性は
ないが、アドレスの追い越しがひん繁に起きないように
充分な容量を持たせることが求められる。しかしレジス
タフアイルの記憶容量は、通常のRAMに比べて大きくと
れないため、全体の回路規模が大きくなるなどである。
に設けて、２段階で時間軸補正をする装置が別に提案さ
れている（文献:ML Sanders（Ampex）:Digital time ba
se corrector of Video tape recorders,MONITOR−PRO
G.,IREE April'76）。この装置ではクロツク変換回路は
１ラインのメモリ容量を必要とせず、書込みと読み出し
のアクセスが同時に行なうことができるレジスタフアイ
ル（SN74670相当）12を数ワード分用いて実現する。第
７図はクロツク変換回路９のブロツクダイヤである。本
発明と特に異なる点は、カウンタ１、カウンタ２のアド
レス出力を比較し、カウンタ２（読出し側）がカウンタ
１（書込み側）を超えないようにカウンタ２のクロツク
入力tsrをストツプするようにしていることである。第
８図はその様子を示したもので、点線がカウンタ２のア
ドレスを示しており、カウンタ１のアドレスに一致し、
超えようとするとカウンタ２はカウントアツプするのを
一旦停止する。この期間は第９図のように同一アドレス
の画素をくり返し読出すことになる。逆にカウンタ２の
動作の方が遅い場合には入力データが読出されることな
く次にきた画素が重ね書きされることによつて、サンプ
リング期間内の位相差を吸収している。つまりこの方式
は、有効画面を含めて画素のくり返し送出や切り捨てに
よつて時間軸補正するものでる。この装置の欠点とし
て、書込み、読出しタイミングの追い越し、追い越さ
れが頻繁に起きると画像に乱れを生ずること、コンポ
ジツト信号では画素の切り捨てなどは色度に変化を与え
るのでサブキヤリア周期で取り扱う必要があるという制
限がある、アドレス比較回路など回路構成が複雑にな
ること、レジスタフアイルは１ライン分持つ必要性は
ないが、アドレスの追い越しがひん繁に起きないように
充分な容量を持たせることが求められる。しかしレジス
タフアイルの記憶容量は、通常のRAMに比べて大きくと
れないため、全体の回路規模が大きくなるなどである。
（発明の効果） この発明を実施することにより、時間軸補正のための
回路、特にメモリ回路に対する非同期読み書きアクセス
のための回路が非常に簡単になることから、フレームシ
ンクロナイザやTBC等の構成が簡素化され、従つて低コ
スト化が見込める。
回路、特にメモリ回路に対する非同期読み書きアクセス
のための回路が非常に簡単になることから、フレームシ
ンクロナイザやTBC等の構成が簡素化され、従つて低コ
スト化が見込める。
また、第１図で示したように、入力部分にtsw→tsrに
変換する回路を入れることで、その後のクロツクタイミ
ングは局内側のものに統一することができる。従つて、
メモリを使つた複雑な画像処理（例えば画面の拡大、縮
少、回転など）において、回路構成や調整が非常に簡易
化される。
変換する回路を入れることで、その後のクロツクタイミ
ングは局内側のものに統一することができる。従つて、
メモリを使つた複雑な画像処理（例えば画面の拡大、縮
少、回転など）において、回路構成や調整が非常に簡易
化される。
以上説明したように、この発明を一般的に言えば、あ
るサンプル系列のサンプリング周期とその系列のくり返
し周期（フレーム周期）の位相や周期を補正処理するも
のであるから、このようなデータは映像信号に限らずバ
ケツト化された音声情報やデータなどに対しても適用す
ることができる。
るサンプル系列のサンプリング周期とその系列のくり返
し周期（フレーム周期）の位相や周期を補正処理するも
のであるから、このようなデータは映像信号に限らずバ
ケツト化された音声情報やデータなどに対しても適用す
ることができる。
第１図は本発明時間軸補正装置の構成を示すブロツク線
図、 第２図は、第１図クロツク変換回路の構成例図、 第３図は、第２図クロツク変換回路関係のタミングチヤ
ート、 第４図は従来の時間軸補正装置の構成を示すブロツク線
図、 第５図は、第４図装置の補正処理の原理動作を説明する
ためのタイミングチヤート、 第６図は、互いに非同期なタイミングを有するメモリア
クセスを達成すせるための従来装置のタイミングチヤー
ト、 第７図はAmpex提案のクロツク変換回路のブロツク線
図、 第８図は第７図回路のカウンタタイミングチヤート、 第９図は第７図回路レジスタフアイルへの書込み、読出
しデータのタイミングチヤートである。 １……A/D変換器、２……メモリ回路 ３……D/A変換器 ４……メモリアドレス発生回路 ５……同期分離回路 ６……書込みアドレス発生回路 ７……読出しアドレス発生回路 ８……同期再生回路、９……クロツク変換回路 10……１ラインメモリ、11……カウンタ 12……比較器
図、 第２図は、第１図クロツク変換回路の構成例図、 第３図は、第２図クロツク変換回路関係のタミングチヤ
ート、 第４図は従来の時間軸補正装置の構成を示すブロツク線
図、 第５図は、第４図装置の補正処理の原理動作を説明する
ためのタイミングチヤート、 第６図は、互いに非同期なタイミングを有するメモリア
クセスを達成すせるための従来装置のタイミングチヤー
ト、 第７図はAmpex提案のクロツク変換回路のブロツク線
図、 第８図は第７図回路のカウンタタイミングチヤート、 第９図は第７図回路レジスタフアイルへの書込み、読出
しデータのタイミングチヤートである。 １……A/D変換器、２……メモリ回路 ３……D/A変換器 ４……メモリアドレス発生回路 ５……同期分離回路 ６……書込みアドレス発生回路 ７……読出しアドレス発生回路 ８……同期再生回路、９……クロツク変換回路 10……１ラインメモリ、11……カウンタ 12……比較器
Claims (2)
- 【請求項１】入力映像信号が入力映像信号側の同期分離
回路（５）を介して得られる書込みクロック（tsw）でA
/D変換されるA/D変換器（１）と；その出力ディジタル
信号が書込みアドレスにより制御されて順次に記憶され
るメモリ回路（２）と；当該メモリ回路から読出しアド
レスにより制御されて順次に読出され、読出し側の局内
基準同期再生回路（８）を介して得られる読出しクロッ
ク（tsr）で前記順次に読出されたディジタル信号をD/A
変換して出力するD/A変換器（３）と；を具えた時間軸
補正装置において、 当該装置が、入力映像信号側の同期分離回路（５）を介
して得られる書込みクロック周期（tsw）、書込み側水
平同期周期（thw）及び書込み側フレーム周期（tfw）そ
れぞれを、その水平帰線期間中の画素数を増減させて整
合をとることにより読出し側の局内基準同期再生回路
（８）を介して得られる読出しクロック周期（tsr）、
当該読出しクロック周期と整合がとれ前記書込み側水平
同期周期および前記書込み側フレーム周期それぞれにほ
ぼ等しい整合水平同期周期（th′ｗ）および整合フレー
ム周期（tf′ｗ）それぞれに変換して出力し、かつ、前
記書込みクロック（tsw）でA/D変換された前記出力ディ
ジタル信号を前記読出しクロック（tsr）のディジタル
信号に変換して出力し、その出力されたディジタル信号
を前記メモリ回路に記憶するクロック変換回路（９）を
前記AD変換器と前記メモリ回路との間に具えるととも
に、 前記書込みアドレスおよび前記読出しアドレスを前記読
出しクロック周期の半分の周期（tsr/2）で交互に切換
えて出力するメモリアドレス発生回路（４）と、 前記読出しクロック周期、前記整合水平同期周期および
前記整合フレーム周期の３周期に制御されて前記メモリ
アドレス発生回路への制御信号を発生する書込みアドレ
ス発生回路（６）と、 前記局内基準同期再生回路を介して得られる前記読出し
クロック周期（tsr）、読出し側水平同期周期（thr）お
よび読出し側フレーム周期（tfr）の３周期に制御され
て前記メモリアドレス発生回路への制御信号を発生する
読出しアドレス発生回路（７）とを具えることを特徴と
する映像信号時間軸補正装置。 - 【請求項２】前記クロック変換回路が、映像信号入力ラ
イン周期で交互に切り換えて、前記書込みクロックでA/
D変換された前記出力ディジタル信号を前記読出しクロ
ックのディジタル信号に変換して出力するため２系統の
ラインメモリ（10）を具えることを特徴とする特許請求
の範囲第１項記載の映像信号時間軸補正回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110120A JPH0817008B2 (ja) | 1985-05-24 | 1985-05-24 | 映像信号時間軸補正装置 |
| CA000509674A CA1257928A (en) | 1985-05-24 | 1986-05-21 | Video-signal time-axis correction apparatus |
| US06/865,988 US4673980A (en) | 1985-05-24 | 1986-05-22 | Video-signal time-axis correction apparatus |
| DE8686106994T DE3675259D1 (de) | 1985-05-24 | 1986-05-23 | Vorrichtung zur fehlerkorrektur der zeitachse von videosignalen. |
| EP86106994A EP0202683B1 (en) | 1985-05-24 | 1986-05-23 | Video-signal time-axis correction apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110120A JPH0817008B2 (ja) | 1985-05-24 | 1985-05-24 | 映像信号時間軸補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61269265A JPS61269265A (ja) | 1986-11-28 |
| JPH0817008B2 true JPH0817008B2 (ja) | 1996-02-21 |
Family
ID=14527538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60110120A Expired - Lifetime JPH0817008B2 (ja) | 1985-05-24 | 1985-05-24 | 映像信号時間軸補正装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4673980A (ja) |
| EP (1) | EP0202683B1 (ja) |
| JP (1) | JPH0817008B2 (ja) |
| CA (1) | CA1257928A (ja) |
| DE (1) | DE3675259D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2530387B2 (ja) * | 1991-01-31 | 1996-09-04 | パイオニア株式会社 | シンクロナイザ |
| JP3230221B2 (ja) * | 1991-05-27 | 2001-11-19 | ソニー株式会社 | カメラコントロール装置、カメラコントロールユニットおよびビデオカメラ |
| KR920022834A (ko) * | 1991-05-23 | 1992-12-19 | 오오가 노리오 | 카메라 콘트롤 장치 |
| JP2718311B2 (ja) * | 1991-12-27 | 1998-02-25 | 日本ビクター株式会社 | 時間軸補正装置 |
| US6469741B2 (en) | 1993-07-26 | 2002-10-22 | Pixel Instruments Corp. | Apparatus and method for processing television signals |
| DE4422615A1 (de) * | 1994-06-28 | 1996-01-04 | Philips Patentverwaltung | Bildwiedergabeanordnung |
| US6836295B1 (en) | 1995-12-07 | 2004-12-28 | J. Carl Cooper | Audio to video timing measurement for MPEG type television systems |
| JP2861901B2 (ja) * | 1995-12-25 | 1999-02-24 | 日本電気株式会社 | クロック位相同期回路 |
| JP2000023063A (ja) * | 1998-06-26 | 2000-01-21 | Sony Corp | 映像再生装置及び再生方法 |
| JP3450734B2 (ja) | 1999-01-20 | 2003-09-29 | キヤノン株式会社 | 画像形成装置 |
| JP2001320680A (ja) * | 2000-05-09 | 2001-11-16 | Sony Corp | 信号処理装置および方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2353097A1 (de) * | 1973-10-23 | 1975-04-24 | Siemens Ag | Verfahren und anordnung zur aufnahme eines fernsehbildes mit einer geringen bandbreite des videosignals und zur flimmerfreien wiedergabe |
| US4109276A (en) * | 1976-03-19 | 1978-08-22 | Rca Corporation | Memory read/write organization for a television signal processor |
| US4120000A (en) * | 1976-07-08 | 1978-10-10 | Sony Corporation | Video time base corrector |
| US4110785A (en) * | 1977-05-03 | 1978-08-29 | Rca Corporation | Clock generator for video signal processing |
| JPS6053940B2 (ja) * | 1978-05-19 | 1985-11-28 | 株式会社東京放送 | フレ−ムシンクロナイザにおける書き込み禁止制御回路 |
| DE3041898A1 (de) * | 1980-11-06 | 1982-06-09 | Robert Bosch Gmbh, 7000 Stuttgart | Synchronisiersystem fuer fernsehsignale |
| KR900001769B1 (ko) * | 1984-06-26 | 1990-03-19 | 가부시끼가이샤 히다찌세이사꾸쇼 | 영상신호 재생장치의 스큐왜곡 보정회로 |
-
1985
- 1985-05-24 JP JP60110120A patent/JPH0817008B2/ja not_active Expired - Lifetime
-
1986
- 1986-05-21 CA CA000509674A patent/CA1257928A/en not_active Expired
- 1986-05-22 US US06/865,988 patent/US4673980A/en not_active Expired - Lifetime
- 1986-05-23 EP EP86106994A patent/EP0202683B1/en not_active Expired - Lifetime
- 1986-05-23 DE DE8686106994T patent/DE3675259D1/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0202683A2 (en) | 1986-11-26 |
| DE3675259D1 (de) | 1990-12-06 |
| CA1257928A (en) | 1989-07-25 |
| US4673980A (en) | 1987-06-16 |
| EP0202683A3 (en) | 1987-11-19 |
| JPS61269265A (ja) | 1986-11-28 |
| EP0202683B1 (en) | 1990-10-31 |
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