JPH08108981A - Information display system in elevator system - Google Patents
Information display system in elevator systemInfo
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- JPH08108981A JPH08108981A JP6243666A JP24366694A JPH08108981A JP H08108981 A JPH08108981 A JP H08108981A JP 6243666 A JP6243666 A JP 6243666A JP 24366694 A JP24366694 A JP 24366694A JP H08108981 A JPH08108981 A JP H08108981A
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- Digital Computer Display Output (AREA)
- User Interface Of Digital Computer (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、エレベータのかご内や
ホールにおいて、エレベータの位置や昇降状態などのエ
レベータ運行情報や、動画像を含めた案内情報などの一
般情報を利用者に対して同時に表示する情報表示システ
ムに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention provides a user with general information such as elevator operation information such as elevator position and elevator status, and guidance information including moving images in an elevator car or hall. The present invention relates to an information display system for displaying.
【０００２】[0002]
【従来の技術】エレベータを利用する乗客に対して、エ
レベータかごやホールでエレベータの運行情報を表示す
る従来の装置としては、特開平２−２６１７８７号公報
記載の装置が知られている。2. Description of the Related Art As a conventional device for displaying elevator operation information in an elevator car or hall for passengers using an elevator, a device described in Japanese Patent Application Laid-Open No. 2-261787 is known.
【０００３】この装置によれば、階表示等のエレベータ
の運行情報と共に、エレベータが設置されているビル内
行事案内や天気予報等の一般情報を絵や文字を用いた静
止画（グラフィック表示）で、運行情報の視認性を損な
うことなく表示することができる。According to this device, general information such as event information in the building in which the elevator is installed and weather forecast is displayed as a still image (graphic display) using pictures and characters together with elevator operation information such as floor display. , The operation information can be displayed without impairing the visibility.
【０００４】[0004]
【発明が解決しようとする課題】さて、近年の高度情報
化社会の進展に伴い、自然画や動画像を含んだ高度な情
報を一般情報として、エレベータの運行情報と共に表示
したいという要求が生じてきている。Now, with the progress of the advanced information society in recent years, there has been a demand for displaying advanced information including natural images and moving images as general information together with elevator operation information. ing.
【０００５】しかし、自然画や動画像は、絵や文字を用
いた静止画に比べ情報量が格段に多く、前述した特開平
２−２６１７８７号公報記載の装置では、これに対応す
ることはできない。However, a natural image and a moving image have much more information than a still image using pictures and characters, and the apparatus disclosed in the above-mentioned Japanese Patent Laid-Open No. 2-261787 cannot cope with this. .
【０００６】また、特開平２−２６１７８７号公報記載
の装置では、表示装置である表示パネルは１枚のみであ
り、多くの情報を表示すると視認性を損なうので、多く
の情報を表示することができなかった。In the device disclosed in Japanese Patent Laid-Open No. 2-261787, only one display panel, which is a display device, is displayed, and if a large amount of information is displayed, the visibility is impaired. Therefore, a large amount of information can be displayed. could not.
【０００７】そこで、本発明は、エレベータホールやエ
レベータかご内に、表示パネルを複数枚有し、エレベー
タ運行情報と共に動画像を含んだ多くの情報を高速に表
示することができる、エレベータシステムにおける情報
表示システムを提供することを目的とする。Therefore, the present invention provides information in an elevator system that has a plurality of display panels in an elevator hall or an elevator car and can display a lot of information including moving images together with elevator operation information at high speed. It is intended to provide a display system.
【０００８】[0008]
【課題を解決するための手段】前記目的を達成するため
に、本発明は、エレベータ機械室にＴＶやＶＴＲなどの
映像信号源、イメージスキャナなどのグラフィック信号
源、情報処理部、伝送部ａ、伝送部ｂを設け、エレベー
タかごにエレベータ運行情報などのエレベータ情報源、
映像処理部、エレベータ情報処理部、合成部、そして表
示部を設け、エレベータ機械室内の映像信号源の動画像
データを伝送部ａでは輝度信号、搬送色信号、水平及び
垂直同期信号、色同期信号を含んだコンポジットビデオ
信号で第１の伝送ケーブルを用いて、エレベータかご内
の映像処理部に伝送し、また、エレベータ機械室内の情
報処理部のグラフィック情報の表示データを、デジタル
信号で、伝送部ｂの第２の伝送ケーブルを用いて、エレ
ベータかご内のエレベータ情報処理部に伝送し、エレベ
ータかご内のエレベータ情報源の情報と情報処理部のグ
ラフィック情報を合成し、合成部において映像処理部の
デジタル化した映像信号とエレベータ情報処理部で合成
したデジタル信号を合成し、表示部にて表示を行なうも
のである。In order to achieve the above object, the present invention provides a video signal source such as a TV or VTR, a graphic signal source such as an image scanner, an information processing section, a transmission section a in an elevator machine room. Equipped with a transmission unit b, an elevator car has an elevator information source such as elevator operation information,
A video processing unit, an elevator information processing unit, a synthesizing unit, and a display unit are provided, and moving image data of the video signal source in the elevator machine room is transmitted to the transmission unit a by a luminance signal, a carrier color signal, horizontal and vertical synchronization signals, and a color synchronization signal. The composite video signal including the signal is transmitted to the image processing unit in the elevator car using the first transmission cable, and the display data of the graphic information of the information processing unit in the elevator machine room is transmitted as a digital signal by the transmission unit. Using the second transmission cable of b, the information is transmitted to the elevator information processing unit in the elevator car, the information of the elevator information source in the elevator car and the graphic information of the information processing unit are combined, and in the combining unit, the image processing unit The digitized video signal and the digital signal synthesized by the elevator information processing unit are synthesized and displayed on the display unit.
【０００９】また、エレベータかごには、エレベータ運
行情報とエレベータかごに伝送される一般情報の静止画
を記憶する記憶装置を設け、エレベータ情報処理部にお
いてエレベータかご内で生成されたエレベータ運行情報
に応じて、記憶してあるエレベータ運行情報を読みだ
し、合成部において、映像処理部のデジタル化した映像
信号とエレベータ情報処理部で記憶装置から読みだした
エレベータ運行表示情報を合成し、表示部にて表示を行
なうものである。Further, the elevator car is provided with a storage device for storing a still image of the elevator operation information and general information transmitted to the elevator car, and the elevator information processing unit is responsive to the elevator operation information generated in the elevator car. Then, the stored elevator operation information is read out, and in the combining unit, the digitized video signal of the image processing unit and the elevator operation display information read out from the storage device in the elevator information processing unit are combined and displayed in the display unit. It is to display.
【００１０】また、表示部は複数枚の表示パネルから構
成され、複数枚の表示パネルで１つの映像を構成、ある
いは複数枚の表示パネルが独立して個々の映像を構成
し、表示を行なうものである。The display unit is composed of a plurality of display panels, and a plurality of display panels constitutes one image, or a plurality of display panels independently constitutes an individual image for display. Is.
【００１１】[0011]
【作用】本発明に係るエレベータシステムにおける情報
表示システムによれば、エレベータかご内またはエレベ
ータホールにおいて、複数枚の表示パネルを用いて１つ
の映像、または複数の映像を表示するので、エレベータ
運行情報や動画像、エレベータが設置されているビル内
行事案内や天気予報等の一般情報など、多くの情報を表
示することができ、また、複数枚の表示パネルをあわせ
て１つの画面とみなし、表示情報等を大きく表示できる
ので、乗客に見やすくなり、良好な運行表示が実現出来
る。According to the information display system in the elevator system of the present invention, one image or a plurality of images are displayed in the elevator car or in the elevator hall by using a plurality of display panels. It can display a lot of information such as moving images, general information such as event information in buildings where elevators are installed, weather forecasts, etc. Also, multiple display panels are regarded as one screen, and display information is displayed. Since it can be displayed in large size, it is easy for passengers to see and a good operation display can be realized.
【００１２】[0012]
【実施例】以下、本発明に係るエレベータシステムにお
ける情報表示システムの一実施例について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the information display system in the elevator system according to the present invention will be described below.
【００１３】図１に本実施例に係る情報表示システムの
構成を示す。FIG. 1 shows the configuration of the information display system according to this embodiment.
【００１４】図中、１１はエレベータ機械室、１２はエ
レベータかご、１３はエレベータの昇降路である。In the figure, 11 is an elevator machine room, 12 is an elevator car, and 13 is an elevator hoistway.
【００１５】また、エレベータ機械室１１には、表示制
御装置１４が備えられており、表示制御装置１４は、テ
レビジョン（ＴＶ）やビデオテープレコーダ（ＶＴＲ）
などの、動画像を出力する映像信号源１、伝送部ａ２、
イメージスキャナなどの、静止画データを出力するグラ
フィック信号源３、情報処理部４、伝送部ｂ５を備えて
いる。Further, the elevator machine room 11 is provided with a display control device 14, and the display control device 14 is a television (TV) or a video tape recorder (VTR).
Such as a video signal source 1 for outputting a moving image, a transmission unit a2,
A graphic signal source 3 for outputting still image data such as an image scanner, an information processing unit 4, and a transmission unit b5 are provided.
【００１６】また、エレベータかご１２には、表示装置
２０１が備えられており、表示装置２０１は、映像処理
部６、エレベータ運行情報を出力するエレベータ情報源
７、エレベータ運行情報を画像に展開した情報提示用静
止画データを出力するエレベータ情報処理部８、合成部
９、表示部１０を備えている。Further, the elevator car 12 is provided with a display device 201. The display device 201 includes an image processing unit 6, an elevator information source 7 for outputting elevator operation information, and information obtained by developing the elevator operation information on an image. The elevator information processing unit 8 that outputs the still image data for presentation, the combining unit 9, and the display unit 10 are provided.
【００１７】ここで、エレベータの機械室１２の伝送部
ａ２、伝送部ｂ５は、それぞれケーブルにてエレベータ
かご１２内の映像処理部６とエレベータ情報処理部８に
接続している。Here, the transmission section a2 and the transmission section b5 of the machine room 12 of the elevator are connected to the video processing section 6 and the elevator information processing section 8 in the elevator car 12 by cables, respectively.
【００１８】次に、図２にエレベータかご１２内の表示
装置の配置例を、図３に表示例を示す。Next, FIG. 2 shows an example of arrangement of the display devices in the elevator car 12, and FIG. 3 shows an example of display.
【００１９】図中、２０１は表示装置、２０２は扉、２
０３、２０４は操作パネル、３２０、３２１、３２２は
表示パネルである。表示装置２０１内の表示部１０は複
数枚の表示パネルで構成されており、本実施例では、３
枚の表示パネルを用いて、図２（ｃ）のように並べるも
のとする。また、乗客の見やすさを配慮して、表示装置
２０１は、エレベータ扉２０２の上部に配置している。
また、操作パネル２０３には表示装置２０１の１枚の表
示パネルと同じもの、あるいは階情報等の別の情報等が
表示されており、停止する階情報等が乗客・オペレータ
に見えるようにしている。表示パネル３２０、３２１、
３２２と、操作パネル２０３の表示例を図３の（ａ）
（ｂ）に示す。In the figure, 201 is a display device, 202 is a door, and 2
Reference numerals 03 and 204 denote operation panels, and 320, 321, and 322 denote display panels. The display unit 10 in the display device 201 is composed of a plurality of display panels.
It is assumed that the display panels are arranged and arranged as shown in FIG. Further, the display device 201 is arranged above the elevator door 202 in consideration of the visibility of passengers.
Further, the operation panel 203 displays the same information as one display panel of the display device 201 or other information such as floor information so that the passenger / operator can see the floor information to be stopped. . Display panels 320, 321,
322 and a display example of the operation panel 203 in FIG.
It shows in (b).
【００２０】図３（ａ）は、３枚の表示パネルが独立
に、動画像を含む個々の映像を表示する例であり、表示
パネル３２１と操作パネル２０３は同じものが表示され
ている。図３（ｂ）は、３枚の表示パネル３２０、３２
１、３２２で、動画像を含む１つの映像を表示する例で
ある。表示パネル３２０、３２１、３２２と操作パネル
２０３は別のものが表示されている。FIG. 3A shows an example in which three display panels independently display individual videos including moving images, and the same display panel 321 and operation panel 203 are displayed. FIG. 3B shows three display panels 320, 32.
1 is an example of displaying one video including a moving image at 322. Different display panels 320, 321, 322 and operation panel 203 are displayed.
【００２１】なお、図２は表示装置の一例であり、ディ
スプレイの枚数、配置等、これに限定するものではな
い。また、同一かご内に表示装置の表示部１０として、
複数個所にディスプレイを配置してもよい。Note that FIG. 2 is an example of a display device, and the number and arrangement of displays are not limited to this. In addition, as the display unit 10 of the display device in the same cage,
You may arrange | position a display in two or more places.
【００２２】さて、以上のような構成において、映像信
号源１は、ビルの行事案内等を動画像として表示部１０
に供給する。また、映像信号源１は、輝度信号、搬送色
信号、水平及び垂直同期信号、色同期信号を含んだコン
ポジットビデオ信号を伝送部ａ２に出力し、伝送部ａ２
は入力したコンポジットビデオ信号を、有線でエレベー
タかご１２内の映像処理部６に伝送する。そして映像処
理部６は、伝送されたコンポジットビデオ信号を入力
し、信号をデジタル化して、表示部１０の３フレーム分
に相当するデジタル表示データを生成し、格納する。With the above-described structure, the video signal source 1 displays the event information of the building as a moving image on the display unit 10.
Supply to. The video signal source 1 also outputs a composite video signal including a luminance signal, a carrier color signal, horizontal and vertical synchronization signals, and a color synchronization signal to the transmission unit a2, and the transmission unit a2.
Transmits the input composite video signal by wire to the image processing unit 6 in the elevator car 12. Then, the video processing unit 6 inputs the transmitted composite video signal, digitizes the signal, and generates and stores digital display data corresponding to three frames of the display unit 10.
【００２３】またグラフィック信号源３は、静止画デー
タを情報処理部４に出力し、情報処理部４は、入力した
静止画データをデジタル化して、表示部１０の３フレー
ム分に相当する表示データを生成し、格納する。そして
格納しているデジタル化した表示データを同期して読み
だし、伝送部ｂ５へ出力する。そして、伝送部ｂ５は入
力した表示データを有線でエレベータかご１２内のエレ
ベータ情報処理部８へ伝送する。Further, the graphic signal source 3 outputs the still image data to the information processing section 4, and the information processing section 4 digitizes the inputted still image data and displays the display data corresponding to three frames of the display section 10. Generate and store. Then, the stored digitized display data is read synchronously and output to the transmission unit b5. Then, the transmission unit b5 transmits the input display data by wire to the elevator information processing unit 8 in the elevator car 12.
【００２４】エレベータ情報源７は、エレベータの位置
情報や昇降情報等をエレベータかご１２から入力し、エ
レベータ情報処理部８に出力する。エレベータ情報源７
から、エレベータの位置情報や昇降情報等を入力したエ
レベータ情報処理部８は、それに対応した階情報表示デ
ータを生成し、伝送部ｂ５から伝送される静止画データ
と、階情報表示データを重ね合わせて表示部１０の３フ
レーム分に相当する表示データを生成し、格納する。そ
して、合成部９は、映像処理部６に格納しているデジタ
ル化した映像表示データと、エレベータ情報処理部８に
格納している静止画と階情報の合成表示データとを優先
度に応じて重ね合わせ、表示部１０に出力する。そして
表示部１０は、合成部９からの表示データを入力し、表
示を行う。The elevator information source 7 inputs elevator position information and elevator information from the elevator car 12 and outputs it to the elevator information processing section 8. Elevator information source 7
Then, the elevator information processing unit 8 that has received the elevator position information, elevator information, and the like generates floor information display data corresponding to the information, and superimposes the still image data transmitted from the transmission unit b5 and the floor information display data. Display data corresponding to three frames of the display unit 10 is generated and stored. Then, the combining unit 9 compares the digitized video display data stored in the video processing unit 6 with the combined display data of the still image and the floor information stored in the elevator information processing unit 8 according to the priority. It is superimposed and output to the display unit 10. Then, the display unit 10 inputs the display data from the combining unit 9 and displays it.
【００２５】なお、映像信号源１が出力する動画として
は、たとえば、動画で行うビルの行事案内や、天気予報
等の一般情報等が挙げられる。The moving image output from the video signal source 1 includes, for example, building event guides and general information such as weather forecasts.
【００２６】以下、このような表示制御部１４と、表示
装置２０１の具体的な構成、動作について説明してい
く。The specific configurations and operations of the display control unit 14 and the display device 201 will be described below.
【００２７】いま、表示制御装置１４の映像信号源１は
表示部１０に表示する動画像としてＴＶやＶＴＲの映像
を使用し、その出力は輝度信号、搬送色信号、水平及び
垂直同期信号、色同期信号を含むコンポジットビデオ信
号であるとする。またグラフィック信号源３はイメージ
スキャナであるとすると、本実施例に係る表示制御装置
１４と表示装置２０１における信号の流れは、およそ図
４に示すようになる。図１、図２、図３と同じものには
同一番号を付した。Now, the video signal source 1 of the display control device 14 uses a TV or VTR video as a moving image to be displayed on the display unit 10, and its output is a luminance signal, a carrier color signal, horizontal and vertical synchronization signals, and a color. It is assumed that the composite video signal includes a sync signal. Further, assuming that the graphic signal source 3 is an image scanner, the signal flow in the display control device 14 and the display device 201 according to this embodiment is as shown in FIG. The same parts as those in FIGS. 1, 2 and 3 are designated by the same reference numerals.
【００２８】なお、図４中、４０７はイメージスキャナ
を接続可能なパーソナルコンピュータ（以下、「ＰＣ」
と記す）、４１１はフレームメモリであり、これらは情
報処理部４に含まれている。また、４０１はビデオ−Ｒ
ＧＢ変換回路、４０２はＡ／Ｄ変換回路、４０３、４０
４、４０５、４０６はフレームメモリであり、これらは
映像処理部６に含まれている。また、４１５はマイコン
あるいはマイコンとその周辺デバイスからなる階情報生
成回路であり、４１６、４１７、４１８、４１９はフレ
ームメモリ、４２０は記憶装置であり、これらはエレベ
ータ情報処理部８に含まれている。４２１、４２２、４
２３、４２４は合成部９で合成された表示データを格納
するフレームメモリである。In FIG. 4, 407 is a personal computer (hereinafter referred to as "PC") to which an image scanner can be connected.
411 is a frame memory, and these are included in the information processing unit 4. Also, 401 is video-R
GB conversion circuit, 402 is A / D conversion circuit, 403, 40
Frame memories 4, 405, and 406 are included in the video processing unit 6. Further, 415 is a floor information generation circuit including a microcomputer or a peripheral device thereof, 416, 417, 418, and 419 are frame memories, and 420 is a storage device, which are included in the elevator information processing unit 8. . 421, 422, 4
Reference numerals 23 and 424 are frame memories for storing the display data combined by the combining unit 9.
【００２９】ここで、ＰＣ４０７は、グラフィック信号
源３として使用しているイメージスキャナが出力する映
像のデジタルデータを入力し、フレームメモリ４１１へ
それぞれ１フレーム分格納する。そして伝送部ｂ５は、
フレームメモリ４１１に格納されているデジタルデータ
を順次マイコン４１５に伝送する。Here, the PC 407 inputs the digital data of the image output by the image scanner used as the graphic signal source 3, and stores it in the frame memory 411 for one frame. And the transmission part b5
The digital data stored in the frame memory 411 is sequentially transmitted to the microcomputer 415.
【００３０】ビデオ−ＲＧＢ変換回路４０１は、ＴＶや
ＶＴＲから伝送部ａ２を介して伝送されたコンポジット
ビデオ信号をＲＧＢの３原色信号に変換し、変換したＲ
ＧＢの３原色信号を、Ａ／Ｄ変換回路４０２に入力す
る。Ａ／Ｄ変換回路４０２は色搬送波の周波数である
３．５８ＭＨｚの４倍の周波数でサンプリングしてデジ
タル化し、フレームメモリ４０３、４０４、４０５、４
０６へ１フレーム分格納する。The video-RGB conversion circuit 401 converts the composite video signal transmitted from the TV or VTR via the transmission section a2 into RGB three primary color signals, and the converted R signal.
The GB three primary color signals are input to the A / D conversion circuit 402. The A / D conversion circuit 402 samples and digitizes at a frequency four times higher than the color carrier wave frequency of 3.58 MHz, and digitizes the frame memories 403, 404, 405, and 4.
One frame is stored in 06.
【００３１】また、マイコン４１５は、伝送部ｂ５から
の文字や記号の登録表示データを受けて、記憶装置４２
０に格納し、さらに、エレベータ運行時において、エレ
ベータ情報源７からエレベータ運行情報を入力すると、
その情報に対応した運行表示データを記憶装置４２０か
ら読みだし、さらに、伝送部ｂ５から順次伝送される静
止画のデジタルデータと重ね合わせて、表示部１０内の
表示パネル３２０、３２１、３２２、操作パネル２０３
に表示する表示データを順次１フレーム分ずつ生成し、
フレームメモリ４２１、４２２、４２３、４２４へ順次
格納する。ここで、記憶装置４２０には、１フレーム分
の静止画データが複数フレーム分と１フレームを構成す
るのに必要な部分部分を表す運行表示データが格納され
ている。Further, the microcomputer 415 receives the registration display data of characters and symbols from the transmission section b5 and receives the storage device 42.
0, and when elevator operation information is input from the elevator information source 7 during elevator operation,
The operation display data corresponding to the information is read from the storage device 420, and further superimposed on the digital data of the still image sequentially transmitted from the transmission unit b5, and the display panels 320, 321, 322 in the display unit 10 are operated. Panel 203
The display data to be displayed on is generated one frame at a time,
The frames are sequentially stored in the frame memories 421, 422, 423, 424. Here, the storage device 420 stores operation display data representing one frame of still image data representing a plurality of frames and a partial portion required to form one frame.
【００３２】記憶装置４２０はハードディスク、または
電源を切っても記憶内容を保持しておくメモリ（例えば
フラッシュメモリ）である。また、エレベータ運行情報
で使用する文字や記号の表示データは、記憶装置４２０
設置時に記憶させる固定データ形式としてもよいし、エ
レベータの電源がＯＮになると、エレベータ機械室１１
から表示データを登録表示データとして、記憶装置４２
０に伝送する形式でもよい。The storage device 420 is a hard disk or a memory (for example, a flash memory) that retains stored contents even when the power is turned off. In addition, the display data of the characters and symbols used in the elevator operation information is stored in the storage device 420.
It may be a fixed data format to be stored at the time of installation, or when the power of the elevator is turned on, the elevator machine room 11
The display data from the storage device 42 is used as registered display data.
It may be a format for transmitting to 0.
【００３３】合成部９は、フレームメモリ４０３、４０
４、４０５、４０６と、４１６、４１７、４１８、４１
９にそれぞれ格納されている映像デジタル表示データと
合成デジタル表示データを同時に順次読みだし、映像信
号源１の表示データ、グラフィック信号源３とエレベー
タ情報源７の合成表示データの優先度に応じて重ね合わ
せ、表示部１０内の表示パネル３２０、３２１、３２
２、操作パネル２０３にそれぞれ表示する１フレーム分
の表示データをフレームメモリ４２１、４２２、４２
３、４２４にそれぞれ格納する。そして表示部１０はフ
レームメモリ４２１、４２２、４２３、４２４から表示
データを読みだして、表示パネル３２０、３２１、３２
２、操作パネル２０３に表示する。The synthesizing unit 9 includes frame memories 403 and 40.
4, 405, 406 and 416, 417, 418, 41
The video digital display data and the composite digital display data respectively stored in 9 are sequentially read at the same time, and the display data of the video signal source 1 and the composite display data of the graphic signal source 3 and the elevator information source 7 are overlapped in accordance with the priority. In addition, the display panels 320, 321, 32 in the display unit 10
2. Display data for one frame displayed on the operation panel 203 is stored in the frame memories 421, 422, 42.
3 and 424, respectively. The display unit 10 then reads the display data from the frame memories 421, 422, 423, 424, and displays the display panels 320, 321, 32.
2. Display on the operation panel 203.
【００３４】ビデオ−ＲＧＢ変換回路４０１は、ＳＯＮ
Ｙ製 ＣＸＡ１５８５Ｑを用い、Ａ／Ｄ変換回路４０２
は、日立製 分解能８ビットＨＡ１９２０９ＴＰを用い
ることで、実現できる。なお、本実施例では、表示部１
０で２６万色表示を行なうこととした場合、ＲＧＢ３原
色信号が各６ビット必要であるので、Ａ／Ｄ変換回路４
０２は８ビット中上位６ビットを使用することで実現で
きる。また、２６万色表示を行なう場合には、フレーム
メモリ４０３、４０４、４０５、４０６、４１１、４１
６、４１７、４１８、４１９、４２１、４２２、４２
３、４２４として、２６万色表示に対応した容量を備え
たＲＡＭを用いる。The video-RGB conversion circuit 401 is a SON.
A / D conversion circuit 402 using CXA1585Q manufactured by Y
Can be realized by using a Hitachi resolution 8-bit HA19209TP. In this embodiment, the display unit 1
If 0,260,000 colors are to be displayed, 6 bits of RGB primary color signals are required for each, so the A / D conversion circuit 4
02 can be realized by using the upper 6 bits of the 8 bits. When displaying 260,000 colors, the frame memories 403, 404, 405, 406, 411, 41 are used.
6, 417, 418, 419, 421, 422, 42
A RAM having a capacity corresponding to 260,000-color display is used as 3, 424.
【００３５】以下、表示制御装置１４と表示装置２０１
の各部の詳細について説明する。Hereinafter, the display control device 14 and the display device 201 will be described.
The details of each unit will be described.
【００３６】まず、伝送部ａ２の詳細な構成を図５に示
す。First, FIG. 5 shows the detailed structure of the transmission section a2.
【００３７】図５中、５０１はブースト回路、５０２は
第１の伝送ケーブルとして用いる５Ｃ２Ｖ同軸ケーブル
線路である。In FIG. 5, 501 is a boost circuit, and 502 is a 5C2V coaxial cable line used as a first transmission cable.
【００３８】このような構成において、ブースト回路５
０１は表示部１０が搭載されているエレベータかご内ま
での伝送距離を考慮して、映像信号源１から入力するコ
ンポジットビデオ信号を増幅し、５Ｃ２Ｖ同軸ケーブル
線路５０２へ出力し、コンポジットビデオ信号を表示装
置２０１の映像処理部６に伝送する。In such a configuration, the boost circuit 5
01 represents the composite video signal input from the video signal source 1 in consideration of the transmission distance to the inside of the elevator car where the display unit 10 is mounted, and outputs it to the 5C2V coaxial cable line 502 to display the composite video signal. It is transmitted to the video processing unit 6 of the device 201.
【００３９】次に、情報処理部４の詳細について説明す
る。Next, details of the information processing section 4 will be described.
【００４０】図６に情報処理部４の内部構成を示す。図
４と同じものには同一符号を付した。FIG. 6 shows the internal structure of the information processing section 4. The same parts as those in FIG. 4 are designated by the same reference numerals.
【００４１】６０１はフレームメモリ４１１の読みだし
信号生成回路、６０２は発信回路、６０３はＰＣ４０７
がフレームメモリ４１１の表示データの読みだしの開始
を許可する読み出し開始信号、６０４はフレームメモリ
４１１から読み出されたパラレル表示データ、６０５は
読み出し信号である。ここで、ＰＣ４０７とフレームメ
モリ４１１の間は、ＰＣ４０７が出力している表示デー
タを直接フレームメモリ４１１に書き込む接続方式でも
ＰＣ４０７のＩ／Ｏとして接続する構成でもよい。例え
ば、後者では、ＰＣ４０７はイメージスキャナ４が読み
取った静止画像を一旦取り込み、ＰＣ４０７のＩ／Ｏ命
令によって、表示部１０の１フレーム分の表示データを
フレームメモリ４１１へ書き込むことができる。そし
て、フレームメモリ４１１へ表示データの書き込みが終
了すると、ＰＣ４０７は、読みだしを許可する読み出し
開始信号６０３を出力する。メモリ読み出し回路６０１
は、読み出し開始信号６０３を検知すると、読み出し信
号６０５を出力し、フレームメモリ４１１は、格納して
いる１フレーム分の静止画データ、あるいは登録表示デ
ータとして、１フレームを構成する個々の運行表示デー
タをパラレルで出力する。表示パネル３２０、３２１、
３２２で図３（ｂ）のように１つの映像を構成する場合
においては、表示パネル３２０、３２１、３２２の映像
が連続するように、フレームメモリ４１１で静止画デー
タを展開し、伝送部ｂ５はマイコン４１５へ順次表示デ
ータを伝送する。Reference numeral 601 is a read signal generation circuit of the frame memory 411, 602 is a transmission circuit, and 603 is a PC 407.
Is a read start signal for permitting the start of reading the display data of the frame memory 411, 604 is parallel display data read from the frame memory 411, and 605 is a read signal. Here, between the PC 407 and the frame memory 411, the display data output from the PC 407 may be directly written to the frame memory 411 or a connection may be made as an I / O of the PC 407. For example, in the latter case, the PC 407 can temporarily take in the still image read by the image scanner 4 and write the display data for one frame of the display unit 10 into the frame memory 411 by an I / O command of the PC 407. Then, when the writing of the display data to the frame memory 411 is completed, the PC 407 outputs the read start signal 603 permitting the reading. Memory reading circuit 601
When the read start signal 603 is detected, the read signal 605 is output, and the frame memory 411 stores the still image data for one frame or the registered display data as the individual operation display data constituting one frame. Are output in parallel. Display panels 320, 321,
When one video image is formed by 322 as shown in FIG. 3B, still image data is expanded in the frame memory 411 so that the video images of the display panels 320, 321, 322 are continuous, and the transmission unit b5 The display data is sequentially transmitted to the microcomputer 415.
【００４２】例えば、図７のように、３つの表示パネル
３２０、３２１、３２２を用いて静止画データが右から
左に流れるように表示する場合の動作について説明す
る。For example, as shown in FIG. 7, the operation in the case where the still image data is displayed so as to flow from right to left by using the three display panels 320, 321, 322 will be described.
【００４３】図８は、フレームメモリ４１６、４１７、
４１８、そしてマイコン４１５内の展開用メモリ８０１
の模式図である。点線はワード単位で（１６ビット）で
区切った線を表わしている。FIG. 8 shows frame memories 416, 417,
418, and a development memory 801 in the microcomputer 415
FIG. The dotted line represents a line divided in units of words (16 bits).
【００４４】まず、伝送部ｂ５は、マイコン４１５内の
展開用メモリ８０１に表示データを伝送し、格納する。
そして、マイコン４１５は、展開用メモリ８０１内の表
示データを左に１ワード分シフトさせ、展開用メモリ８
０１からはみ出したデータをフレームメモリ４１８に格
納する。次に、シフトさせたデータを、さらにまた１ワ
ード分左にシフトさせていく。このように順次データを
左に１ワード分ずつシフトさせていき、展開用メモリ８
０１内のデータをすべてシフトし終えたら、マイコン４
１５は、フレームメモリ４１１から伝送部ｂ５を介して
伝送された表示データを展開用メモリ８０１に展開し、
同様の処理を行なっていく。この場合、フレームメモリ
４１８のデータはフレームメモリ４１７に順次シフトさ
せていき、フレームメモリ４１７にすべてデータが埋ま
ったら、フレームメモリ４１６に順次データをシフトさ
せていく。First, the transmission section b5 transmits and stores the display data in the expansion memory 801 in the microcomputer 415.
Then, the microcomputer 415 shifts the display data in the expansion memory 801 to the left by one word, and the expansion memory 8
The data protruding from 01 is stored in the frame memory 418. Next, the shifted data is further shifted to the left by one word. In this way, the data is sequentially shifted leftward by one word, and the expansion memory 8
After shifting all the data in 01, the microcomputer 4
Reference numeral 15 expands the display data transmitted from the frame memory 411 via the transmission unit b5 in the expansion memory 801.
Similar processing is performed. In this case, the data in the frame memory 418 is sequentially shifted to the frame memory 417, and when all the data is filled in the frame memory 417, the data is sequentially shifted to the frame memory 416.
【００４５】以下、表示部１０内の表示パネル３２０に
表示を行なうまでの動作に限定し、説明するが、表示部
１０内の表示パネル３２１、３２２、操作パネル２０３
に関してもそれぞれ同様の構成とし、それぞれ同様の処
理を行なう。The operation up to displaying on the display panel 320 in the display unit 10 will be described below, but the display panels 321 and 322 in the display unit 10 and the operation panel 203 will be described.
The same configuration is also applied to the above, and the same processing is performed.
【００４６】次に、伝送部ｂ５の詳細について説明す
る。Next, details of the transmission section b5 will be described.
【００４７】図９に伝送部ｂ５の内部構成の一部を示
す。図６と同じものには同一符号を付した。FIG. 9 shows a part of the internal structure of the transmission section b5. The same parts as those in FIG. 6 are designated by the same reference numerals.
【００４８】９０１はパラレル−シリアル変換回路、９
０２は送信回路、９０３は第２の伝送ケーブルとしてツ
イストペアケーブル線路、９０４はメモリ読み出し信号
生成回路６０１からの同期信号である。ここで、ツイス
トペアケーブル９０３は、グラフィック信号源３のデジ
タル表示データを少なくともエレベータの昇降速度に合
わせて、例えば、１階から２階に上がる間に１フレーム
分伝送できるものとして説明する。パラレル−シリアル
変換回路９０１はデジタル表示データ６０４をパラレル
信号からシリアル信号に変換し、送信回路９０２に出力
する。送信回路９０２は入力したパラレル信号を、ツイ
ストペアケーブル線路９０３に出力する。パラレル−シ
リアル変換回路９０１は、フレームメモリ４１１から読
みだしたパラレル表示データ６０４を直接パラレル−シ
リアル変換する構成としてもよいし、Ｉ／Ｏで接続され
ていてＩ／Ｏ命令によってシリアル信号で読みだす構成
としてもよい。また、送信回路９０２は、２０Ｍｂｐｓ
［ｂｉｔ／ｓｅｃ］以上の高速データ伝送が可能である
テキサスインストゥルメント社製ＳＮ７５ＡＬＳ１９２
を用いることで実現できる。Reference numeral 901 denotes a parallel-serial conversion circuit, 9
Reference numeral 02 is a transmission circuit, 903 is a twisted pair cable line as a second transmission cable, and 904 is a synchronization signal from the memory read signal generation circuit 601. Here, the twisted pair cable 903 will be described as being capable of transmitting the digital display data of the graphic signal source 3 at least in accordance with the ascending / descending speed of the elevator, for example, for one frame while going up from the first floor to the second floor. The parallel-serial conversion circuit 901 converts the digital display data 604 from a parallel signal into a serial signal and outputs the serial signal to the transmission circuit 902. The transmission circuit 902 outputs the input parallel signal to the twisted pair cable line 903. The parallel-serial conversion circuit 901 may be configured to directly perform parallel-serial conversion on the parallel display data 604 read from the frame memory 411. Alternatively, the parallel-serial conversion circuit 901 may be connected by I / O and read as a serial signal by an I / O command. It may be configured. Further, the transmission circuit 902 is 20 Mbps.
Texas Instruments SN75ALS192 capable of high-speed data transmission of [bit / sec] or higher
Can be realized by using.
【００４９】次に映像処理部６の詳細について説明す
る。Next, details of the video processing unit 6 will be described.
【００５０】図１０はＮＴＳＣテレビ方式における、表
示の分解能について示している。FIG. 10 shows the display resolution in the NTSC television system.
【００５１】１００１は帰線期間、１００２は表示有効
期間、１００３の破線は偶数ライン、１００４の実線は
奇数ラインである。ＮＴＳＣテレビ方式の場合、水平周
波数はおよそ１５．７５ｋＨｚであり、垂直の走査線数
は５２５本、１フィールド６０Ｈｚの飛び越し走査を行
なっている。色搬送波の周波数は３．５８ＭＨｚであ
り、本実施例で映像処理部６は、この色搬送波の４倍の
周波数でデジタル化してフィールドメモリに格納する。
この場合、水平方向の分解能は式（数１）で表されるよ
うに９１０ドットとなる。Reference numeral 1001 is a blanking period, 1002 is a display valid period, 1003 is a broken line, and 1004 is a solid line. In the case of the NTSC television system, the horizontal frequency is approximately 15.75 kHz, and the number of vertical scanning lines is 525, and interlaced scanning of 60 Hz in one field is performed. The frequency of the color carrier is 3.58 MHz, and in this embodiment, the video processing unit 6 digitizes the color carrier at a frequency four times and stores it in the field memory.
In this case, the resolution in the horizontal direction is 910 dots as expressed by the equation (Equation 1).
【００５２】[0052]
【数１】 [Equation 1]
【００５３】ここで、水平方向約９１０ドット、垂直５
２５ラインから帰線期間７０１を抜き取ると、表示有効
期間の分解能は水平約７５５ドット、垂直４８０ライン
となる。本実施例では、表示部１０で用いる表示装置は
水平６４０ドット、垂直４８０ラインの解像度を持つ液
晶表示装置を用いたものとし、特に表示画面の１ピクセ
ルごとに能動素子であるＴｈｉｎ Ｆｉｌｍ Ｔｒａｎ
ｓｉｓｔｏｒを有するＴＦＴ液晶（Ｔｈｉｎ Ｆｉｌｍ
Ｔｒａｎｓｉｓｔｏｒ液晶）表示装置を用いた場合に
ついて説明する。前述したように、ＮＴＳＣテレビ方式
では１フィールド６０Ｈｚの飛び越し走査を行なってい
るので、１フィールドの垂直の走査線数は、１フレーム
の垂直の走査線数４８０ラインの半分の２４０ラインで
ある。したがって、本実施例では、フィールドメモリに
格納されている表示データを表示部１０の１フレーム分
に増やす必要がある。Here, about 910 dots in the horizontal direction and 5 dots in the vertical direction.
When the blanking period 701 is extracted from the 25 lines, the resolution in the display effective period is approximately 755 dots in the horizontal direction and 480 lines in the vertical direction. In this embodiment, the display device used in the display unit 10 is a liquid crystal display device having a resolution of horizontal 640 dots and vertical 480 lines, and in particular, a Thin Film Tran which is an active element for each pixel of the display screen.
TFT liquid crystal with thin film (Thin Film)
A case of using a Transistor liquid crystal (LCD) display device will be described. As described above, in the NTSC television system, interlaced scanning of 60 Hz in one field is performed, so the number of vertical scanning lines in one field is 240, which is half the number of vertical scanning lines in one frame, 480 lines. Therefore, in this embodiment, it is necessary to increase the display data stored in the field memory to one frame of the display unit 10.
【００５４】図１１は前述したことを考慮した映像処理
部６の詳細ブロック図を示している。図４と同じものに
は同一符号を付した。FIG. 11 is a detailed block diagram of the video processing unit 6 in consideration of the above. The same parts as those in FIG. 4 are designated by the same reference numerals.
【００５５】１１０１は同期分離回路、１１０２は発振
回路、１１０３は書き込みメモリ制御回路、１１０４は
フィールドメモリ、１１０５はラインメモリ、１１０６
はセレクタ、１１０７はフィールドメモリ１１０４の書
き込み信号（以下、フィールドメモリ書き込み信号と記
す）、１１０８はラインメモリ１１０５の書き込み信号
（以下、ラインメモリ書き込み信号と記す）、１１０９
はセレクタ１１０６の切り替え信号、１１１０はフレー
ムメモリ４０３の書き込み信号（以下、フレームメモリ
書き込み信号と記す）、１１１１は合成部９からのフィ
ールドメモリ読み出し信号、１１１２は合成部９からの
ラインメモリ読み出し信号、１１１３は合成部９からの
フレームメモリ４０３の読み出し信号である。1101 is a sync separation circuit, 1102 is an oscillation circuit, 1103 is a write memory control circuit, 1104 is a field memory, 1105 is a line memory, 1106.
Is a selector, 1107 is a write signal of the field memory 1104 (hereinafter referred to as a field memory write signal), 1108 is a write signal of the line memory 1105 (hereinafter referred to as a line memory write signal), 1109
Is a switching signal of the selector 1106, 1110 is a write signal of the frame memory 403 (hereinafter referred to as a frame memory write signal), 1111 is a field memory read signal from the synthesizing unit 9, 1112 is a line memory read signal from the synthesizing unit 9, Reference numeral 1113 is a read signal of the frame memory 403 from the combining unit 9.
【００５６】このような構成において、ビデオ−ＲＧＢ
変換回路４０１はコンポジットビデオ信号をＲＧＢ３原
色信号に変換し、Ａ／Ｄ変換回路４０２へ出力する。Ａ
／Ｄ変換回路４０２は、発振回路１１０２が常時出力す
る３．５８ＭＨｚの４倍の周波数でＲＧＢ３原色信号を
サンプリングし、デジタル化する。一方、同期分離回路
１１０１は同期信号を分離し、水平同期信号と、垂直同
期信号を取り出し、書き込みメモリ制御回路１１０３へ
出力する。書き込みメモリ制御回路１１０３は、あらか
じめ水平同期信号からの書き込み開始位置指定と書き込
み終了位置指定を保持し、さらに垂直同期信号からの書
き込み開始位置指定を保持することで、フィールドメモ
リ１１０４への格納開始と終了を制御する。そして、書
き込みメモリ制御回路１１０３は、フィールドメモリ１
１０４へ書き込みのためのフィールドメモリ書き込み信
号１１０７を生成し、表示データを所望のアドレスに書
き込む。そして、フィールドメモリ１１０４に書き込ま
れた表示データは、合成部９からのフィールドメモリ読
み出し信号１１１１によって１ライン分のデータを順次
読み出し、セレクタ１１０６に出力する。それと同時
に、書き込みメモリ制御回路１１０３からのラインメモ
リ書き込み信号１１０８で、前記１ライン分のデータを
ラインメモリ１１０５に格納する。ラインメモリ１１０
５に格納した表示データは、合成部９からのラインメモ
リ読み出し信号１１１２によって順次読み出され、セレ
クタ１１０６に出力する。セレクタ１１０６は、書き込
みメモリ制御回路１１０３からのセレクタ切り替え信号
１１０９で切り替えを行ない、フィールドメモリ１１０
４とラインメモリ１１０５のそれぞれから入力した１ラ
イン目のデータを交互にフレームメモリ４０３に出力す
る。以下２ライン目以降同様な操作を行ない、書き込み
メモリ制御回路１１０３のフレームメモリ書き込み信号
１１１０によって、１ライン目から２４０ライン目まで
の表示データを２ラインずつフレームメモリ４０３に順
次書き込み、２４０ラインの表示データを倍の４８０ラ
インにし、表示部１０内の表示パネルの１フレーム分の
表示データを格納する。図１０は、フィールドメモリ１
１０４とフレームメモリ４０３の表示データ格納模式図
を示している。In such a configuration, video-RGB
The conversion circuit 401 converts the composite video signal into RGB3 primary color signals and outputs the signals to the A / D conversion circuit 402. A
The / D conversion circuit 402 samples and digitizes the RGB3 primary color signals at a frequency four times higher than 3.58 MHz which the oscillation circuit 1102 constantly outputs. On the other hand, the sync separation circuit 1101 separates the sync signal, extracts the horizontal sync signal and the vertical sync signal, and outputs them to the write memory control circuit 1103. The write memory control circuit 1103 holds the write start position designation and the write end position designation from the horizontal sync signal in advance, and further holds the write start position designation from the vertical sync signal to start the storage in the field memory 1104. Control termination. Then, the write memory control circuit 1103 uses the field memory 1
A field memory write signal 1107 for writing to 104 is generated, and display data is written to a desired address. Then, as the display data written in the field memory 1104, one line of data is sequentially read by the field memory read signal 1111 from the synthesizing unit 9 and output to the selector 1106. At the same time, the line memory write signal 1108 from the write memory control circuit 1103 stores the data for one line in the line memory 1105. Line memory 110
The display data stored in No. 5 is sequentially read by the line memory read signal 1112 from the synthesizing unit 9, and is output to the selector 1106. The selector 1106 performs switching by the selector switching signal 1109 from the write memory control circuit 1103, and the field memory 110
4 and the data of the first line input from the line memory 1105 are alternately output to the frame memory 403. Thereafter, the same operation is performed on the second line and thereafter, and the display data of the first line to the 240th line is sequentially written to the frame memory 403 by two lines by the frame memory write signal 1110 of the write memory control circuit 1103, and the 240th line is displayed. The data is doubled to 480 lines, and the display data for one frame of the display panel in the display unit 10 is stored. FIG. 10 shows the field memory 1
10 is a schematic diagram of display data storage of 104 and the frame memory 403.
【００５７】次に図１３、図１４を用いて、書き込みメ
モリ制御回路１１０３の詳細な動作について説明する。Next, the detailed operation of the write memory control circuit 1103 will be described with reference to FIGS.
【００５８】図１３は、書き込みメモリ制御回路１１０
３の１実施例のブロック図である。FIG. 13 shows the write memory control circuit 110.
3 is a block diagram of one embodiment of No. 3 of FIG.
【００５９】１３０１は水平書き込み開始位置レジス
タ、１３０２は水平カウンタ、１３０３は比較回路、１
３０４は水平書き込み終了位置レジスタ、１３０５は比
較回路、１３０６は垂直書き込み開始位置レジスタ、１
３０７は垂直カウンタ、１３０８は比較回路、１３０９
は書き込み制御信号生成回路、１３１０は３．５８ＭＨ
ｚの４倍の周波数（以下、４ｆｓｃクロックと記す）、
１３１１は水平同期信号、１３１２は垂直同期信号、１
３１３は水平カウンタ出力、１３１４は水平書き込み開
始位置比較結果、１３１５は水平書き込み終了位置比較
結果、１３１６は垂直カウンタ出力、１３１７は垂直書
き込み開始位置比較結果、１３１８はフィールドメモリ
書き込みアドレスリセット信号、１３１９はラインメモ
リ書き込みアドレスリセット信号、１３２０はフレーム
メモリ書き込みアドレスリセット信号、１３２１は書き
込みクロック、１３２２はセレクタ切り替え信号生成回
路である。1301 is a horizontal write start position register, 1302 is a horizontal counter, 1303 is a comparison circuit, 1
304 is a horizontal write end position register, 1305 is a comparison circuit, 1306 is a vertical write start position register, 1
307 is a vertical counter, 1308 is a comparison circuit, 1309.
Is a write control signal generation circuit, 1310 is 3.58 MH
4 times the frequency of z (hereinafter referred to as 4fsc clock),
1311 is a horizontal sync signal, 1312 is a vertical sync signal, 1
313 is a horizontal counter output, 1314 is a horizontal write start position comparison result, 1315 is a horizontal write end position comparison result, 1316 is a vertical counter output, 1317 is a vertical write start position comparison result, 1318 is a field memory write address reset signal, and 1319 is A line memory write address reset signal, 1320 is a frame memory write address reset signal, 1321 is a write clock, and 1322 is a selector switching signal generation circuit.
【００６０】また、図１４は、図１３に示したブロック
図の動作タイミングチャートである。図１１、図１３と
同じものには同一符号を付した。FIG. 14 is an operation timing chart of the block diagram shown in FIG. The same parts as those in FIGS. 11 and 13 are designated by the same reference numerals.
【００６１】１４０１はフィールドメモリ１１０４、ラ
インメモリ１１０６、フレームメモリ４０３のアドレス
である。Reference numeral 1401 is an address of the field memory 1104, the line memory 1106, and the frame memory 403.
【００６２】ここで、以下、図４で示したフレームメモ
リ４０３、４０４、４０５、４０６、４１１、４１２、
４１３、４１４、４１６、４１７、４１８、４１９、４
２１、４２２、４２３、４２４、およびフィールドメモ
リ１１０４として、テキサスインストゥルメント社製Ｔ
ＭＳ４Ｃ１０５０、ラインメモリ１１０５として、日本
電気製μＰＤ４１１０１Ｃを用いることとして説明す
る。ＴＭＣ４Ｃ１０５０は、ビット幅が４ビット、容量
が２５６ｋビットである。したがって、図１３に示すよ
うに、フィールドメモリとして使用する場合には、表示
データの情報量がＲＧＢ３原色信号は６ビット、（６４
０ドット×２４０ライン＝）１５４ｋビットであるので
２個、フレームメモリとして使用する場合には、表示デ
ータの情報量がＲＧＢ３原色信号は同様に６ビット、
（６４０ドット×４８０ライン＝）３０７ｋビットであ
るので４個用いることで実現できる。また、ＴＭＣ４Ｃ
１０５０は書き込みと読みだしを非同期に独立して行な
え、書き込みの場合、書き込みアドレスリセット信号で
アドレスをゼロとし、書き込みクロックを入力すること
で、データを書き込み、その後、自動的にアドレスを１
加え、自動更新をするものである。また、ラインメモリ
１１０５で用いるμＰＤ４１１０１Ｃの動作の概要は、
ＴＭＣ４Ｃ１０５０と同様である。Here, hereinafter, the frame memories 403, 404, 405, 406, 411, 412 shown in FIG.
413, 414, 416, 417, 418, 419, 4
21, 422, 423, 424, and the field memory 1104 are T manufactured by Texas Instruments.
A description will be made assuming that the PD4101C manufactured by NEC is used as the MS4C1050 and the line memory 1105. The TMC4C1050 has a bit width of 4 bits and a capacity of 256 kbits. Therefore, as shown in FIG. 13, when used as a field memory, the information amount of the display data is 6 bits for the RGB3 primary color signal, (64
Since there are 0 dots × 240 lines =) 154 k bits, there are two, and when used as a frame memory, the information amount of the display data is 6 bits for the RGB3 primary color signal,
Since (640 dots × 480 lines =) 307 k bits, it can be realized by using four. Also, TMC4C
The 1050 can independently perform writing and reading asynchronously. In the case of writing, the address is set to zero by the write address reset signal and the write clock is input to write the data, and then the address is automatically set to 1
In addition, it is automatically updated. The outline of the operation of the μPD41101C used in the line memory 1105 is as follows.
It is similar to TMC4C1050.
【００６３】また、あらかじめ水平書き込み開始位置レ
ジスタ１３０１、水平書き込み終了位置レジスタ１３０
４、垂直書き込み開始位置レジスタ１３０６には、それ
ぞれ水平同期信号位置より有効画素までの画素数、水平
方向有効画素数、垂直同期信号位置より有効ライン位置
までの距離を示す値を設定する。本実施例では、表示部
１０で用いる表示装置は前述したように、水平方向６４
０ドット、垂直方向４８０ラインの解像度を持つＴＦＴ
液晶表示装置とした。したがって、水平書き込み開始位
置レジスタ１３０１に値Ｘを書き込んだものとすると、
水平書き込み終了位置レジスタ１３０４にはＥ＝（Ｘ＋
６４０）の値を書き込む。垂直書き込み開始位置レジス
タ１３０６には、値Ｙが書き込まれているものとする。
垂直書き込み開始位置レジスタ１３０６と垂直カウンタ
１３０７は、垂直方向のフィールドメモリ１１０４への
取り込み開始位置を決定する。垂直カウンタ１３０７は
垂直同期信号１３１２でゼロクリアされ、水平同期信号
によって計数する。そして、垂直書き込み開始位置レジ
スタ１３０６の設定値と垂直カウンタ１３０７の計数値
が等しくなると、比較回路１３０８は取り込みを開始す
るラインであることの垂直書き込み開始位置比較結果１
３１７を書き込み制御信号生成回路１３０９へ通知す
る。一方、水平カウンタ１３０２と水平書き込み開始位
置レジスタ１３０１と水平書き込み終了位置レジスタ１
３０４はフィールドメモリ１１０４の水平方向への書き
込み範囲を決定するものである。水平カウンタ１３０２
は水平同期信号１３１１でゼロにクリアされ、４ｆｓｃ
クロック１３１０によって計数する。水平カウンタ１３
０２の計数値と水平書き込み開始位置レジスタ１３０１
の設定値を比較回路１３０３で比較し、両者の値が等し
くなれば比較回路１３０３は水平書き込み開始位置比較
結果１３１４を書き込み制御信号生成回路１３０９へ出
力する。書き込み制御信号生成回路１３０９は比較回路
１３０３から水平書き込み開始位置比較結果１３１４を
入力し、比較結果１３０８からの垂直書き込み開始位置
比較結果１３１７を参照してフィールドメモリ書き込み
アドレスリセット信号１３１８を出力し、４ｆｓｃクロ
ック１３１０と同じ周波数で、同期した書き込みクロッ
ク１３２１を順次出力し、フィールドメモリ１１０４へ
１ライン分の表示データの書き込みを行なう。そして、
水平カウンタ１３０２の計数値が水平書き込み終了位置
レジスタ１３０４の設定値と等しくなると、比較回路１
３０５が水平書き込み終了位置比較結果１３１５を書き
込み制御信号生成回路１３０９へ出力し、書き込み制御
信号生成回路１３０９は書き込みクロック１３２１を停
止する。次に、水平同期信号１３１１によって水平カウ
ンタ１３０２がゼロクリアされ、上記と同様にして２ラ
イン目の表示データの書き込みを行なう。２ライン目以
降は、書き込み制御信号生成回路１３０９へ比較回路１
３０８からの垂直書き込み開始位置比較結果１３１７は
ないので、フィールドメモリ書き込みアドレスリセット
信号１３１８は出力しない。このような動作を繰り返
し、表示データをフィールドメモリ１１０４へ１フィー
ルド分格納する。ラインメモリ１１０５への書き込み
は、前述したフィールドメモリ１１０４へ１ライン分の
表示データを書き込む場合と同様である。そして、１ラ
イン目の表示データの書き込みを行なった後、ラインメ
モリ書き込みアドレスリセット信号１３１９をラインメ
モリ１１０５に出力し、アドレスをゼロとし、２ライン
目の表示データを書き込み、以降はこのような動作を繰
り返す。フレームメモリ４０３への書き込みも、前述し
たフィールドメモリ１１０４に表示データを書き込む場
合と同様であるが、フレームメモリ４０３の１ライン目
にはフィールドメモリ１１０４の１ライン目の表示デー
タを書き込み、２ライン目にはラインメモリ１１０５の
１ライン目の表示データを書き込む。以降同様な動作を
行ない、フィールドメモリ１１０４とラインメモリ１１
０５の表示データを１ラインずつ交互に書き込み、表示
データを表示１０内の表示パネル３２０の１フレーム分
格納する。そして、フレームメモリ書き込みアドレスリ
セット信号１３２０をフレームメモリ４０３に出力し、
アドレスをゼロとし、２フレーム目以降同様な動作を繰
り返す。Further, the horizontal write start position register 1301 and the horizontal write end position register 130 are previously set.
4. The vertical write start position register 1306 is set with values indicating the number of pixels from the horizontal sync signal position to the effective pixel, the number of horizontal effective pixels, and the distance from the vertical sync signal position to the effective line position, respectively. In the present embodiment, the display device used in the display unit 10 has the horizontal direction 64 as described above.
TFT with a resolution of 0 dots and 480 lines in the vertical direction
A liquid crystal display device was used. Therefore, if the value X is written in the horizontal write start position register 1301,
The horizontal write end position register 1304 has E = (X +
640) is written. It is assumed that the value Y is written in the vertical write start position register 1306.
The vertical write start position register 1306 and the vertical counter 1307 determine the start position of fetching data into the field memory 1104 in the vertical direction. The vertical counter 1307 is zero-cleared by the vertical synchronizing signal 1312 and counts with the horizontal synchronizing signal. Then, when the set value of the vertical write start position register 1306 and the count value of the vertical counter 1307 become equal, the comparison circuit 1308 indicates that the vertical write start position comparison result 1 indicates that the line is a line to start capturing.
317 is notified to the write control signal generation circuit 1309. On the other hand, the horizontal counter 1302, the horizontal write start position register 1301, and the horizontal write end position register 1
Reference numeral 304 is for determining the horizontal writing range of the field memory 1104. Horizontal counter 1302
Is cleared to zero by the horizontal sync signal 1311 and 4fsc
Count by clock 1310. Horizontal counter 13
02 count value and horizontal write start position register 1301
The comparison circuit 1303 compares the set values of the above, and if the two values are equal, the comparison circuit 1303 outputs the horizontal write start position comparison result 1314 to the write control signal generation circuit 1309. The write control signal generation circuit 1309 inputs the horizontal write start position comparison result 1314 from the comparison circuit 1303, refers to the vertical write start position comparison result 1317 from the comparison result 1308, and outputs the field memory write address reset signal 1318 to output 4fsc. The synchronized write clock 1321 is sequentially output at the same frequency as the clock 1310, and the display data for one line is written to the field memory 1104. And
When the count value of the horizontal counter 1302 becomes equal to the set value of the horizontal write end position register 1304, the comparison circuit 1
305 outputs the horizontal write end position comparison result 1315 to the write control signal generation circuit 1309, and the write control signal generation circuit 1309 stops the write clock 1321. Next, the horizontal counter 1302 is cleared to zero by the horizontal synchronizing signal 1311, and the display data of the second line is written in the same manner as above. After the second line, the write control signal generation circuit 1309 is compared to the comparison circuit 1
Since there is no vertical write start position comparison result 1317 from 308, the field memory write address reset signal 1318 is not output. By repeating such an operation, display data for one field is stored in the field memory 1104. Writing to the line memory 1105 is the same as writing the display data for one line to the field memory 1104 described above. Then, after writing the display data of the first line, the line memory write address reset signal 1319 is output to the line memory 1105, the address is set to zero, and the display data of the second line is written. repeat. The writing to the frame memory 403 is similar to the case of writing the display data to the field memory 1104 described above, but the display data of the first line of the field memory 1104 is written to the first line of the frame memory 403. The display data of the first line of the line memory 1105 is written in the. The same operation is performed thereafter, and the field memory 1104 and the line memory 11
The display data of 05 is alternately written line by line, and the display data is stored for one frame of the display panel 320 in the display 10. Then, the frame memory write address reset signal 1320 is output to the frame memory 403,
The address is set to zero and the same operation is repeated from the second frame onward.
【００６４】次に、エレベータ情報処理部８の詳細につ
いて説明する。Next, details of the elevator information processing section 8 will be described.
【００６５】図１６にエレベータ情報処理部８の内部構
成の一部を示す。図１、図４、図９と同じものには同一
符号を付した。FIG. 16 shows a part of the internal configuration of the elevator information processing section 8. The same parts as those in FIGS. 1, 4 and 9 are designated by the same reference numerals.
【００６６】図中、１６０１は受信回路、１６０２はシ
リアル−パラレル変換回路、１６０３はマイコン４１５
はフレームメモリ４１６の表示データの読みだしの開始
を許可する読みだし開始信号、１６０４はフレームメモ
リ４１６の読みだし信号である。本実施例では、受信回
路１６０１はテキサスインストゥルメント社製ＳＮ７５
ＡＬＳ１９３を用い、シリアル−パラレル変換回路１６
０２は、沖電気製ＭＳＭ８２Ｃ５１Ａを用いることで実
現できる。図１６の実施例では、マイコン４１５を経由
して記憶装置４２０に表示データを格納する構成とした
が、マイコン４１５を経由せずに、直接記憶装置４２０
に格納する構成でもよい。In the figure, 1601 is a receiving circuit, 1602 is a serial-parallel conversion circuit, and 1603 is a microcomputer 415.
Is a read start signal for permitting the start of reading the display data of the frame memory 416, and 1604 is a read signal of the frame memory 416. In this embodiment, the receiving circuit 1601 is a SN75 manufactured by Texas Instruments Incorporated.
Serial-parallel conversion circuit 16 using ALS193
02 can be realized by using MSM82C51A manufactured by Oki Electric. In the embodiment of FIG. 16, the display data is stored in the storage device 420 via the microcomputer 415, but the storage device 420 is directly stored without passing through the microcomputer 415.
The configuration may be stored in.
【００６７】受信回路１６０１は、ツイストペアケーブ
ル９０３で伝送された静止画のデジタル表示データ、お
よびあらかじめ登録しておく登録表示データを入力し、
シリアル−パラレル変換回路１６０２に出力する。シリ
アル−パラレル変換回路１６０２は、受信回路１６０１
が出力した静止画のデジタル表示データ、およびあらか
じめ登録しておく登録表示データを入力し、シリアル信
号をパラレル信号に変換して、マイコン４１５に出力す
る。マイコン４１５は、シリアル−パラレル変換回路１
６０２が出力したパラレルのデジタル表示データを一旦
記憶装置４２０に保持し、エレベータ情報源７からのエ
レベータ階情報、運行情報を入力すると、その情報に対
応するあらかじめ登録してある運行表示データと、一旦
格納した静止画のデジタル表示データを記憶装置４２０
から読みだし、合成して、表示部１０内の表示パネル３
２０の１フレーム分の表示データを生成し、フレームメ
モリ４１６に書き込む。そして、書き込みが終了する
と、フレームメモリ４１６の読みだしを許可する読みだ
し開始信号１６０３を、合成部９に配置している読みだ
しメモリ制御回路に出力する。読みだしメモリ制御回路
は、読みだし開始信号１６０３を入力すると、フレーム
メモリ読み出し信号１６０４を生成し、フレームメモリ
４１６に格納されている合成表示データを読み出す。さ
らに、フレームメモリ４１６を少なくとも表示部１０内
の表示パネル３２０の２フレーム分持つことによって、
書き込みと読みだしを交互に行ない、表示部１０内の表
示パネル３２０の画面の切替えを高速に行なうことがで
きる。The receiving circuit 1601 inputs the digital display data of the still image transmitted by the twisted pair cable 903 and the registration display data to be registered in advance,
It is output to the serial-parallel conversion circuit 1602. The serial-parallel conversion circuit 1602 includes a reception circuit 1601.
The digital display data of the still image and the registration display data registered in advance are input, the serial signal is converted into a parallel signal, and the parallel signal is output to the microcomputer 415. The microcomputer 415 uses the serial-parallel conversion circuit 1
The parallel digital display data output by 602 is temporarily stored in the storage device 420, and when the elevator floor information and the operation information from the elevator information source 7 are input, the operation display data registered in advance corresponding to the information and The digital display data of the stored still image is stored in the storage device 420.
Read from, synthesize, and display panel 3 in display unit 10.
20 pieces of display data for one frame are generated and written in the frame memory 416. When the writing is completed, the reading start signal 1603 permitting reading of the frame memory 416 is output to the reading memory control circuit arranged in the synthesizing unit 9. When the read start signal 1603 is input, the read memory control circuit generates a frame memory read signal 1604 and reads the composite display data stored in the frame memory 416. Further, by having the frame memory 416 for at least two frames of the display panel 320 in the display unit 10,
By alternately writing and reading, the screen of the display panel 320 in the display unit 10 can be switched at high speed.
【００６８】次に合成部９の詳細について説明する。Next, details of the synthesizing unit 9 will be described.
【００６９】図１７に、合成部９の内部構成の１実施例
を示す。図１６と同じものには同一符号を付した。FIG. 17 shows an embodiment of the internal structure of the synthesizing unit 9. The same parts as those in FIG. 16 are designated by the same reference numerals.
【００７０】図中、１７０１、１７０２は保持回路、１
７０３は読み出しメモリ制御回路、１７０４は発信回
路、１７０５はセレクタ、１７０６は優先度制御回路、
１７０７は保持回路、１７０８はフレームメモリ４０３
から読み出された表示データ、１７０９はフレームメモ
リ４１６から読み出された表示データ、１７１０は４ｆ
ｓｃクロック、１７１１、１７１２はデータラッチ信
号、１７１３は読み出しクロック、１７１４はフレーム
メモリ４０３、４１６の読み出しアドレスリセット信
号、１７１５はフィールドメモリ１１０４の読みだしア
ドレスリセット信号、１７１６はラインメモリ１１０５
の読み出しアドレスリセット信号、１７１７は垂直同期
信号、１７１８は水平同期信号である。図１１では、フ
ィールドメモリ１１０４の読み出しアドレスリセット信
号１７１５と読み出しクロック１７１３を併せてフィー
ルドメモリ読み出し信号１１１１とし、ラインメモリ１
１０６の読み出しアドレスリセット信号１７１６と読み
出しクロック１７１３を併せてラインメモリ読み出し信
号１１１２とし、フレームメモリ４０３の読みだしアド
レスリセット信号１７１４と読み出しクロック１７１３
を併せてフレームメモリ読み出し信号１１１３と記述し
ていた。In the figure, 1701 and 1702 are holding circuits and 1
703 is a read memory control circuit, 1704 is a transmission circuit, 1705 is a selector, 1706 is a priority control circuit,
1707 is a holding circuit, 1708 is a frame memory 403.
Display data read from the frame memory 416, display data 1709 read from the frame memory 416, and 4f display data 1710.
sc clock, 1711 and 1712 are data latch signals, 1713 is a read clock, 1714 is a read address reset signal of the frame memories 403 and 416, 1715 is a read address reset signal of the field memory 1104, and 1716 is a line memory 1105.
Read address reset signal, 1717 is a vertical synchronizing signal, and 1718 is a horizontal synchronizing signal. In FIG. 11, the read address reset signal 1715 of the field memory 1104 and the read clock 1713 are combined into a field memory read signal 1111, and the line memory 1
The read address reset signal 1716 of 106 and the read clock 1713 are combined into a line memory read signal 1112, and the read address reset signal 1714 and read clock 1713 of the frame memory 403 are combined.
Is also described as a frame memory read signal 1113.
【００７１】読み出しメモリ制御回路１７０３は発信回
路１７０４が出力する４ｆｓｃクロック１７１０を入力
し、コンポジットビデオ信号に対応した垂直同期信号１
７１７、水平同期信号１７１８を生成する。さらに４ｆ
ｓｃクロック１７１０と垂直同期信号１７１７、水平同
期信号１７１８からフレームメモリ４０３、４１６３と
フィールドメモリ１１０４とラインメモリ１１０５に格
納した表示データを読みだすのに必要な読み出しクロッ
ク１７１３、フレームメモリ読み出しアドレスリセット
信号１７１４、フィールドメモリ読み出しアドレスリセ
ット信号１７１５、ラインメモリ読み出しアドレスリセ
ット信号１７１６、データラッチ信号１７１１、１７１
２を発生する。そして保持回路１７０１、１７０２はそ
れぞれフレームメモリ４０３、４１６から読み出した表
示データを一旦保持して、セレクタ１７０５と優先度制
御信号１７０６へ出力する。優先度制御信号１７０６
は、あらかじめグラフィック信号源３とエレベータ情報
源６の合成データと、映像信号源６の表示データの優先
度を記憶している。この記憶している優先度と、保持回
路１７０１、１７０２から出力されるフレームメモリ４
０３、４１６から読みだされた表示データ１７０８、１
７０９によって、セレクタ１７０５を制御し、保持回路
１７０１、１７０２の出力のうち、どの表示データを保
持回路１７０７へ出力するか決定する。そして、グラフ
ィック信号源３とエレベータ情報源６の合成データ、映
像信号源６の順で優先度が高いとすると、優先度制御信
号１７０６は、保持回路１７０２からの出力を見て、も
し、表示すべきデータがあればセレクタ１７０５を保持
回路１７０２側へ切り替える。ここで、保持回路１７０
２に表示すべきデータがなければ、優先度からセレクタ
１７０５を保持回路１７０１側へ切り替え、保持回路１
７０７に出力する。また、優先度制御信号１７０６は、
表示画面を少なくとも２つ以上の表示画面に領域分け
し、第１の領域はグラフィック信号源３とエレベータ情
報源６の合成データを出力し、第２の領域には映像信号
源６の情報を出力するようにセレクタ１７０５を制御す
ることも可能である。さらに、優先度と領域分けの組合
せもできることは、容易に理解できる。The read memory control circuit 1703 receives the 4fsc clock 1710 output from the transmission circuit 1704 and receives the vertical sync signal 1 corresponding to the composite video signal.
717 and a horizontal synchronization signal 1718 are generated. Further 4f
A read clock 1713 and a frame memory read address reset signal 1714 necessary to read the display data stored in the frame memories 403 and 4163, the field memory 1104 and the line memory 1105 from the sc clock 1710 and the vertical sync signal 1717 and the horizontal sync signal 1718. , Field memory read address reset signal 1715, line memory read address reset signal 1716, data latch signals 1711, 171
2 is generated. The holding circuits 1701 and 1702 temporarily hold the display data read from the frame memories 403 and 416, respectively, and output the display data to the selector 1705 and the priority control signal 1706. Priority control signal 1706
Stores the priority of the composite data of the graphic signal source 3 and the elevator information source 6 and the display data of the video signal source 6 in advance. The stored priority and the frame memory 4 output from the holding circuits 1701 and 1702
Display data 1708 read from 03, 416, 1
A selector 705 is controlled by 709 to determine which display data of the outputs of the holding circuits 1701 and 1702 is output to the holding circuit 1707. Assuming that the composite data of the graphic signal source 3 and the elevator information source 6 and the video signal source 6 have higher priority in this order, the priority control signal 1706 sees the output from the holding circuit 1702 and displays it. If there is data to be stored, the selector 1705 is switched to the holding circuit 1702 side. Here, the holding circuit 170
If there is no data to be displayed in 2, the selector 1705 is switched from the priority to the holding circuit 1701 side, and the holding circuit 1
Output to 707. Also, the priority control signal 1706 is
The display screen is divided into at least two or more display screens, the first area outputs composite data of the graphic signal source 3 and the elevator information source 6, and the second area outputs information of the video signal source 6. It is also possible to control the selector 1705 to do so. Further, it can be easily understood that the combination of priority and area division can be performed.
【００７２】次に、読み出しメモリ制御回路１７０３の
詳細について説明する。Next, details of the read memory control circuit 1703 will be described.
【００７３】図１８に読み出しメモリ制御回路１７０３
の内部構成を示し、図１９に読み出しメモリ制御回路１
７０３のタイミングチャートを示す。図１８、図１９で
同じものには同一符号を付した。FIG. 18 shows a read memory control circuit 1703.
19 shows the internal configuration of the read memory control circuit 1 shown in FIG.
703 shows a timing chart of 703. 18 and 19, the same components are designated by the same reference numerals.
【００７４】図中、１８０１は同期信号生成回路、１８
０２は水平読み出し開始位置レジスタ、１８０３は水平
カウンタ、１８０４は水平読み出し終了位置レジスタ、
１８０５、１８０６は比較回路、１８０７は垂直読み出
し開始位置レジスタ、１８０８は垂直カウンタ、１８０
９は比較回路、１８１０は読み出し制御信号生成回路、
１８１１は水平カウンタ出力、１８１２は水平読み出し
開始位置比較結果、１８１３は水平読み出し終了位置比
較結果、１８１４は垂直カウンタ出力、１８１５は垂直
読み出し開始位置比較結果である。また、１９０１はフ
レームメモリ４０３、４１６のアドレスである。In the figure, reference numeral 1801 denotes a synchronizing signal generating circuit, 18
02 is a horizontal read start position register, 1803 is a horizontal counter, 1804 is a horizontal read end position register,
1805 and 1806 are comparison circuits, 1807 is a vertical read start position register, 1808 is a vertical counter, 180
9 is a comparison circuit, 1810 is a read control signal generation circuit,
1811 is a horizontal counter output, 1812 is a horizontal read start position comparison result, 1813 is a horizontal read end position comparison result, 1814 is a vertical counter output, and 1815 is a vertical read start position comparison result. Further, 1901 is an address of the frame memories 403 and 416.
【００７５】同期信号生成回路１８０１は、４ｆｓｃク
ロック１７１０を入力し、コンポジットビデオ信号に対
応した垂直同期信号１７１７、水平同期信号１７１８を
生成する。水平読み出し開始位置レジスタ１８０２、水
平読み出し終了位置レジスタ１８０４、垂直読み出し開
始位置レジスタ１８０７には、あらかじめ図１４で説明
した書き込みメモリ制御信号１１０３の設定値を設定す
る。したがって、本実施例では、水平読み出し開始位置
レジスタ１８０２には、水平書き込み開始位置レジスタ
１３０１と同じく値Ｘを設定する。そして水平読み出し
終了位置レジスタ１８０４には水平書き込み終了位置レ
ジスタ１３０４と同じく値Ｅ＝（Ｘ＋６４０）を設定す
る。さらに、垂直読み出し開始位置レジスタ１８０７に
は垂直書き込み開始位置レジスタ１３０６と同じく値Ｙ
を設定する。図１７に示したブロック図の動作は、同期
信号生成回路１８０１が垂直同期信号１７１７、水平同
期信号１７１８を生成する以外は、図１３で説明した書
き込みメモリ制御回路１１０３の動作と同じである。フ
レームメモリ４０３、４１６、フィールドメモリ１１０
４、ラインメモリ１１０５へ出力する信号は、フレーム
メモリ読み出しアドレスリセット信号１７１４、フィー
ルドメモリ読み出しアドレスリセット信号１７１５、ラ
インメモリ読み出しアドレスリセット信号１７１６、読
み出しクロック１７１３となる。垂直読み出し開始位置
レジスタ１８０７と垂直カウンタ１８０９は、フレーム
メモリ４０３、４１６の垂直方向の読み出し位置を決定
する。垂直カウンタ１８０８は垂直同期信号１７１７で
ゼロクリアされ、水平同期信号１７１８によって係数す
る。比較回路１８０９は、あらかじめ設定した垂直読み
出し開始位置レジスタの設定値と、垂直カウンタの出力
１８１４を比較し、一致するとフレームメモリ４０３、
４１６から読みだしを開始するラインであることの垂直
開始位置比較結果１８１５を読み出し制御信号生成回路
１８１０へ出力する。一方、水平読み出し開始位置レジ
スタ１８０２と水平読み出し終了位置レジスタ１８０４
と水平カウンタ１８０３は、フレームメモリ４０３、４
１６の水平方向の読み出し範囲を決定する。水平カウン
タ１８０３は水平同期信号１７１８でゼロクリアされ、
４ｆｓｃクロック１７１０によって係数する。水平カウ
ンタ出力１８１１と水平読み出し開始位置レジスタ１８
０２の設定値が一致すると、水平方向の読み出し開始で
あることを示す水平読み出し開始位置比較結果１８１２
を読み出し制御信号生成回路１８１０へ出力する。読み
出し制御信号生成回路１８１０は、比較回路１８０５か
ら水平読み出し開始位置比較結果１８１２を入力し、比
較回路１８０９からの垂直開始位置比較結果１８１５を
参照して、フレームメモリ読み出しアドレスリセット信
号１７１４を出力し、４ｆｓｃクロック１７１０と同じ
周波数で、同期した読み出しクロック１７１３を順次出
力し、フレームメモリ４０３、４１６から１ライン分の
表示データを読みだす。そして、水平カウンタ出力１８
０３と水平読み出し終了位置レジスタ１８０４の設定値
が一致すると、比較回路１８０６は水平読み出し終了位
置比較結果１８１３を読みだし制御信号生成回路１８１
０へ出力し、読み出し制御信号生成回路１８１０は読み
出しクロック１７１３を停止する。次に水平同期信号１
７１８によって水平カウンタ１８０３がゼロクリアさ
れ、上記と同様にして２ライン目の表示データをフレー
ムメモリ４０３、４１６から同時に順次読みだす。２ラ
イン目以降の動作は、読み出し制御信号生成回路１８１
０へ比較回路１８０９からの垂直開始位置比較結果１８
１５は出力されないので、フレームメモリ読み出しアド
レスリセット信号１７１４は出力されない。このような
動作を繰り返し１フレーム分の表示データをフレームメ
モリ４０３、４１６から順次読みだす。The sync signal generation circuit 1801 receives the 4fsc clock 1710 and generates a vertical sync signal 1717 and a horizontal sync signal 1718 corresponding to the composite video signal. The horizontal read start position register 1802, the horizontal read end position register 1804, and the vertical read start position register 1807 are set in advance with the set values of the write memory control signal 1103 described in FIG. Therefore, in the present embodiment, the value X is set in the horizontal read start position register 1802 as in the horizontal write start position register 1301. Then, the value E = (X + 640) is set in the horizontal read end position register 1804 as in the horizontal write end position register 1304. Further, the vertical read start position register 1807 has the same value Y as the vertical write start position register 1306.
Set. The operation of the block diagram shown in FIG. 17 is the same as the operation of the write memory control circuit 1103 described with reference to FIG. 13, except that the sync signal generation circuit 1801 generates the vertical sync signal 1717 and the horizontal sync signal 1718. Frame memories 403, 416, field memory 110
4. The signals output to the line memory 1105 are the frame memory read address reset signal 1714, the field memory read address reset signal 1715, the line memory read address reset signal 1716, and the read clock 1713. The vertical read start position register 1807 and the vertical counter 1809 determine the vertical read position of the frame memories 403 and 416. The vertical counter 1808 is zero-cleared by the vertical synchronizing signal 1717 and is multiplied by the horizontal synchronizing signal 1718. The comparison circuit 1809 compares the preset setting value of the vertical read start position register with the output 1814 of the vertical counter, and if they match, the frame memory 403,
The vertical start position comparison result 1815 indicating that the line starts reading from 416 is output to the read control signal generation circuit 1810. On the other hand, the horizontal read start position register 1802 and the horizontal read end position register 1804
And the horizontal counter 1803 are the frame memories 403, 4
16 horizontal read ranges are determined. The horizontal counter 1803 is zero-cleared by the horizontal sync signal 1718,
It is multiplied by the 4fsc clock 1710. Horizontal counter output 1811 and horizontal read start position register 18
When the set values of 02 match, the horizontal read start position comparison result 1812 indicating that the horizontal read is started
Is output to the read control signal generation circuit 1810. The read control signal generation circuit 1810 inputs the horizontal read start position comparison result 1812 from the comparison circuit 1805, refers to the vertical start position comparison result 1815 from the comparison circuit 1809, and outputs the frame memory read address reset signal 1714. The synchronized read clock 1713 is sequentially output at the same frequency as the 4fsc clock 1710, and the display data for one line is read from the frame memories 403 and 416. Then, the horizontal counter output 18
03 and the set value of the horizontal read end position register 1804 match, the comparison circuit 1806 reads the horizontal read end position comparison result 1813 and the control signal generation circuit 181.
0, and the read control signal generation circuit 1810 stops the read clock 1713. Next, horizontal sync signal 1
The horizontal counter 1803 is cleared to zero by 718, and the display data of the second line is sequentially read from the frame memories 403 and 416 simultaneously in the same manner as above. The operation of the second and subsequent lines is the read control signal generation circuit 181.
To 0 Vertical comparison result 18 from the comparison circuit 1809
Since 15 is not output, the frame memory read address reset signal 1714 is not output. By repeating this operation, the display data for one frame is sequentially read from the frame memories 403 and 416.
【００７６】次に、優先度制御回路１７０６の詳細につ
いて説明する。Next, details of the priority control circuit 1706 will be described.
【００７７】図２０に優先度制御回路１７０６の内部構
成を示し、図２１にその優先度制御回路１７０６のタイ
ミングチャートを示す。図１７と同じものには同一符号
を付した。FIG. 20 shows the internal structure of the priority control circuit 1706, and FIG. 21 shows a timing chart of the priority control circuit 1706. The same parts as those in FIG. 17 are designated by the same reference numerals.
【００７８】図中、２００１は映像信号源１の表示デー
タのアドレス制御回路、２００２はグラフィック信号源
３の表示データのアドレス制御回路、２００３はセレク
タ制御回路、２００４は保持回路１７０１でラッチした
表示データ、２００５は保持回路１７０２でラッチした
表示データ、２００６は読み出し制御回路１７０６から
の読み出しクロック１７１３と同期している同じ周波数
の制御信号、２００７、２００８は表示データ選択信
号、２００９はセレクタ切り替え信号である。In the figure, reference numeral 2001 is an address control circuit for display data of the video signal source 1, 2002 is an address control circuit for display data of the graphic signal source 3, 2003 is a selector control circuit, and 2004 is display data latched by the holding circuit 1701. , 2005 is display data latched by the holding circuit 1702, 2006 is a control signal of the same frequency synchronized with the read clock 1713 from the read control circuit 1706, 2007 and 2008 are display data selection signals, and 2009 is a selector switching signal. .
【００７９】アドレス制御回路２００１、２００２は映
像信号源１の表示データと、グラフィック信号源３とエ
レベータ情報源８の合成表示データの、それぞれの表示
データをどこの領域に表示するかアドレスを設定するこ
とができ、設定した期間だけ制御信号２００６と同期し
ている表示データ選択信号２００７、２００８をセレク
タ制御回路１７０３に出力する。セレクタ制御回路２０
０３は表示データ選択信号２００７、２００８からセレ
クタ切り替え信号２００９を生成し、セレクタ１７０５
を制御して、領域分けして合成した表示データを表示部
１０内の表示パネル３２０に出力する。The address control circuits 2001 and 2002 set an address in which area the display data of the video signal source 1 and the combined display data of the graphic signal source 3 and the elevator information source 8 are to be displayed. The display data selection signals 2007 and 2008 synchronized with the control signal 2006 for a set period can be output to the selector control circuit 1703. Selector control circuit 20
03 generates a selector switching signal 2009 from the display data selection signals 2007 and 2008, and a selector 1705
Is controlled to output the combined display data to the display panel 320 in the display unit 10.
【００８０】次に、表示部１０について説明する。Next, the display section 10 will be described.
【００８１】図２２に、表示部１０の内部構成を示す。
図３、図４と同じものには同一符号を付した。FIG. 22 shows the internal structure of the display unit 10.
The same parts as those in FIGS. 3 and 4 are designated by the same reference numerals.
【００８２】２２０１は液晶コントローラ、２２０３は
表示データ読み出し信号、２２０４は液晶制御信号、２
２０５は書き込みメモリ制御回路１１０３からの書き込
み制御信号である。合成部９で合成された表示データ
は、書き込み制御信号２２０５でフレームメモ４０３と
同様な表示データ格納方式で、フレームメモリ４２１に
１フレーム分書き込まれる。そして、液晶コントローラ
２２０１は、フレームメモリ４２１に格納されている表
示データを表示データ読み出し信号２２０３で順次読み
だし、ＴＦＴ−ＬＣＤ３２０に必要な液晶制御信号２２
０４を出力し、ＴＦＴ−ＬＣＤ３２０に適した表示デー
タ速度、データ形式に変換して、ＴＦＴ−ＬＣＤ３２０
に表示を行なう。2201 is a liquid crystal controller, 2203 is a display data read signal, 2204 is a liquid crystal control signal, 2
Reference numeral 205 is a write control signal from the write memory control circuit 1103. The display data combined by the combining unit 9 is written into the frame memory 421 for one frame by the write control signal 2205 in the same display data storage method as the frame memo 403. Then, the liquid crystal controller 2201 sequentially reads the display data stored in the frame memory 421 with the display data read signal 2203, and the liquid crystal control signal 22 necessary for the TFT-LCD 320.
04 is output and converted into a display data rate and data format suitable for the TFT-LCD 320, and the TFT-LCD 320
Is displayed.
【００８３】次に、エレベータが複数ある場合の実施例
を図２３を用いて説明する。図１と同じものには同一符
号を付した。２３０１、２３０２はセレクタ、２３０３
は１つ目のエレベータかご、２３０４はエレベータかご
２３０３昇降路、２３０５は２つ目のエレベータかご、
２３０６はエレベータかご２３０５の昇降路、２３０７
はエレベータかご２３０３の第１の伝送ケーブル、２３
０８はエレベータかご２３０３の第２の伝送ケーブル、
２３０９はエレベータかご２３０５の第１の伝送ケーブ
ル、２３１０はエレベータかご２３０５の第２の伝送ケ
ーブル、２３１１はセレクタ制御信号である。１つの機
械室から２つのエレベータかご内の表示部１０に表示デ
ータを伝送する場合は、情報処理部４がエレベータかご
２３０３、２３０５のどちらに表示データの伝送を行な
うかを決定する。例えば、エレベータかご２３０３に表
示データの伝送を行なうとすると、セレクタ制御信号２
３１１を出力する。セレクタ２３０１、２３０２はセレ
クタ制御信号２３１１を入力すると表示データをエレベ
ータかご２３０３の第１の伝送ケーブル２３０７と第２
の伝送ケーブル２３１０にデータを伝送する。本実施例
ではエレベータかごが２つの場合を説明したが、これに
限定するものではなく、エレベータがもっと多くても同
様な方式を用いれば実現に際し何ら問題はない。Next, an embodiment in which there are a plurality of elevators will be described with reference to FIG. The same parts as those in FIG. 1 are designated by the same reference numerals. 2301, 2302 are selectors, 2303
Is the first elevator car, 2304 is the elevator car 2303 hoistway, 2305 is the second elevator car,
2306 is the hoistway of the elevator car 2305, 2307
Is the first transmission cable of the elevator car 2303, 23
08 is the second transmission cable of the elevator car 2303,
2309 is a first transmission cable of the elevator car 2305, 2310 is a second transmission cable of the elevator car 2305, and 2311 is a selector control signal. When transmitting display data from one machine room to the display units 10 in two elevator cars, the information processing unit 4 determines to which of the elevator cars 2303 and 2305 the display data is transmitted. For example, if display data is transmitted to the elevator car 2303, the selector control signal 2
311 is output. When the selectors 2301 and 2302 receive the selector control signal 2311, the display data is sent to the first transmission cable 2307 and the second transmission cable 2307 of the elevator car 2303.
Data is transmitted to the transmission cable 2310. In the present embodiment, the case where there are two elevator cars has been described, but the present invention is not limited to this, and even if there are more elevator cars, there will be no problem in implementation if a similar system is used.
【００８４】また、本実施例では、記憶装置４２０はハ
ードディスク、またはフラッシュメモリとして説明した
が、ＤＲＡＭを用いて電池バックアップとしても実現に
際し何ら問題はない。Further, in the present embodiment, the storage device 420 has been described as a hard disk or a flash memory, but there is no problem in realizing it as a battery backup using a DRAM.
【００８５】本発明では、表示装置としてＴＦＴ−ＬＣ
Ｄを用いて説明したが、これに限定するものではなく、
液晶表示装置ではＳＴＮ液晶でも実現に際し何ら問題は
ない。また、ＣＲＴでも実現に際し何ら問題はない。表
示部１０として映像信号入力を持つ表示装置を用いれ
ば、表示部１０はその表示装置そのものだけで実現出来
る。In the present invention, a TFT-LC is used as a display device.
Although it has been described using D, the present invention is not limited to this.
In the liquid crystal display device, there is no problem in realizing the STN liquid crystal. In addition, there is no problem in realizing even a CRT. If a display device having a video signal input is used as the display unit 10, the display unit 10 can be realized only by the display device itself.
【００８６】また、本発明では、表示部１０の解像度と
して、水平解像度６４０ドット、垂直解像度４８０ライ
ンとして説明してきたが、これに限定するものではな
く、書き込みメモリ制御回路１１０３、及び読み出しメ
モリ制御回路１７０３への設定値を変えることで対応可
能であることは明らかである。この場合、フレームメモ
リの容量は、解像度に応じて増減する。In the present invention, the resolution of the display unit 10 has been described as having a horizontal resolution of 640 dots and a vertical resolution of 480 lines, but the present invention is not limited to this, and the write memory control circuit 1103 and the read memory control circuit are not limited thereto. It is obvious that this can be dealt with by changing the setting value to 1703. In this case, the capacity of the frame memory increases or decreases according to the resolution.
【００８７】さらに本発明では、伝送する信号をＮＴＳ
Ｃ方式の映像信号で説明したが、ＰＡＬ方式でも実現可
能である。Further, in the present invention, the signal to be transmitted is set to NTS.
Although the video signal of the C system has been described, the PAL system can also be used.
【００８８】また本実施例では、グラフィック信号源３
としてイメージスキャナを用いて説明したが、これに限
定するものではなく、例えばＰＣの汎用絵書きソフトで
作成したグラフィックデータでもよい。In this embodiment, the graphic signal source 3
Although the image scanner is used as the above description, the present invention is not limited to this, and may be graphic data created by a general-purpose drawing software of a PC, for example.
【００８９】[0089]
【発明の効果】以上説明したように、本発明によれば、
一般情報、エレベータ運行表示情報は、複数枚の表示パ
ネルを用いて表示するので、より多くの情報を表示でき
る。また、各々の表示パネルは独立して制御しているの
で、各表示パネルは別々の情報を表示してもよいし、ま
た、複数枚の表示パネルで１画面を構成し、表示するこ
ともできるので、より多くの情報を高速に表示でき、エ
レベータ運行情報の認識を損なうことなく、より高度な
情報を乗客に提供できる効果がある。As described above, according to the present invention,
Since the general information and the elevator operation display information are displayed using a plurality of display panels, more information can be displayed. Further, since each display panel is controlled independently, each display panel may display different information, or a plurality of display panels may constitute one screen and display it. Therefore, there is an effect that more information can be displayed at high speed, and more advanced information can be provided to passengers without impairing the recognition of elevator operation information.
【図１】本発明のブロック図である。FIG. 1 is a block diagram of the present invention.
【図２】エレベータかご内の表示装置の配置例を示す図
である。FIG. 2 is a diagram showing an arrangement example of display devices in an elevator car.
【図３】エレベータかご内の表示装置の表示例１を示す
図である。FIG. 3 is a diagram showing a display example 1 of the display device in the elevator car.
【図４】本発明の１実施例の詳細ブロック図である。FIG. 4 is a detailed block diagram of one embodiment of the present invention.
【図５】伝送部ａの１実施例ブロック図である。FIG. 5 is a block diagram of an embodiment of a transmission unit a.
【図６】情報処理部の１実施例ブロック図である。FIG. 6 is a block diagram of an embodiment of an information processing unit.
【図７】エレベータかご内の表示装置の表示例２を示す
図である。FIG. 7 is a diagram showing a second display example of the display device in the elevator car.
【図８】フレームメモリの模式図である。FIG. 8 is a schematic diagram of a frame memory.
【図９】伝送部ｂの１実施例ブロック図である。FIG. 9 is a block diagram of an embodiment of a transmission unit b.
【図１０】ＮＴＳＣ方式の解像度説明図である。FIG. 10 is an explanatory diagram of resolution of NTSC system.
【図１１】映像処理部の１実施例ブロック図である。FIG. 11 is a block diagram of an embodiment of a video processing unit.
【図１２】表示部の表示方法説明図である。FIG. 12 is a diagram illustrating a display method on a display unit.
【図１３】書き込みメモリ制御回路の１実施例ブロック
図である。FIG. 13 is a block diagram of one embodiment of a write memory control circuit.
【図１４】書き込みメモリ制御回路のタイミングチャー
トである。FIG. 14 is a timing chart of a write memory control circuit.
【図１５】メモリのデータ格納図である。FIG. 15 is a data storage diagram of a memory.
【図１６】エレベータ情報処理部の１実施例ブロック図
である。FIG. 16 is a block diagram of an embodiment of an elevator information processing unit.
【図１７】合成部ａの１実施例ブロック図である。FIG. 17 is a block diagram of an embodiment of a combining unit a.
【図１８】読みだしメモリ制御回路の１実施例ブロック
図である。FIG. 18 is a block diagram of an embodiment of a read memory control circuit.
【図１９】読みだしメモリ制御回路のタイミングチャー
トである。FIG. 19 is a timing chart of the read memory control circuit.
【図２０】優先度制御回路の１実施例ブロック図であ
る。FIG. 20 is a block diagram of an embodiment of a priority control circuit.
【図２１】優先度制御回路のタイミングチャートであ
る。FIG. 21 is a timing chart of the priority control circuit.
【図２２】表示部の１実施例のブロック図である。FIG. 22 is a block diagram of an embodiment of a display unit.
【図２３】エレベータが複数ある場合の実施例ブロック
図である。FIG. 23 is a block diagram of an embodiment when there are a plurality of elevators.
１…映像信号源、 ２…伝送部ａ、 ３…グラフィック信号源、 ４…情報処理部、 ５…伝送部ｂ、 ６…映像処理部、 ７…エレベータ情報源、 ８…エレベータ情報処理部、 ９…合成部、 １０…表示部、 １１…機械室、 １２…エレベータかご、 １３…昇降路。 DESCRIPTION OF SYMBOLS 1 ... Video signal source, 2 ... Transmission part a, 3 ... Graphic signal source, 4 ... Information processing part, 5 ... Transmission part b, 6 ... Video processing part, 7 ... Elevator information source, 8 ... Elevator information processing part, 9 … Synthesis part, 10… display part, 11… machine room, 12… elevator car, 13… hoistway.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 笠井 成彦 神奈川県川崎市麻生区王禅寺1099番地株式 会社日立製作所システム開発研究所内 (72)発明者 渡辺 洋一 千葉県茂原市早野3681番地日立デバイスエ ンジニアリング株式会社内 (72)発明者 飯島 要 茨城県勝田市市毛1070番地株式会社日立製 作所水戸工場内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Narihiko Kasai 1099, Ozenji, Aso-ku, Kawasaki, Kanagawa, Ltd. System Development Laboratory, Hitachi, Ltd. (72) Inventor, Yoichi Watanabe 3681, Hayano, Mobara, Chiba Hitachi Device Engineering Co., Ltd. In-house (72) Inventor Kaname Iijima 1070 Ma, Katsuta City, Ibaraki Prefecture Hitachi Ltd. Mito Factory
Claims (7)
において、各種情報を表示する情報表示システムであっ
て、 画面上に映像を表示する表示部は、複数枚の表示パネル
から構成され、第１の情報入力と第２の情報入力を有
し、複数枚の表示パネルで１つの映像を構成し、該第１
の表示情報と該第２の表示情報を合成し、表示する手段
を有することを特徴とするエレベータシステムにおける
情報表示システム。1. An information display system for displaying various kinds of information in an elevator car or an elevator hall, wherein a display unit for displaying an image on a screen comprises a plurality of display panels, and a first information input. And a second information input, a plurality of display panels compose one image,
2. An information display system in an elevator system, comprising means for synthesizing and displaying the display information of 1. and the second display information.
映像を表示することを特徴とするエレベータシステムに
おける情報表示システム。2. The information display system in an elevator system according to claim 1, wherein the plurality of display panels are independently controlled to individually display a plurality of images.
ことを特徴とするエレベータシステムにおける情報表示
システム。3. An information display system in an elevator system according to claim 1, wherein a plurality of display panels compose and display one moving image.
ることを特徴とするエレベータシステムにおける情報表
示システム。4. An information display system in an elevator system according to claim 1, wherein a plurality of display panels compose and display one still image.
れの表示パネルに個々に表示することを特徴とするエレ
ベータシステムにおける情報表示システム。5. The information display system in an elevator system according to claim 2, wherein a plurality of display panels independently form a moving image and are individually displayed on each display panel.
ぞれの表示パネルに個々に表示することを特徴とするエ
レベータシステムにおける情報表示システム。6. The information display system in an elevator system according to claim 2, wherein a plurality of display panels independently form a still image and are individually displayed on each display panel.
並べることを特徴とするエレベータシステムにおける情
報表示システム。7. The information display system in an elevator system according to claim 1 or 2, wherein a plurality of display panels are connected and arranged so as not to have a joint.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6243666A JPH08108981A (en) | 1994-10-07 | 1994-10-07 | Information display system in elevator system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6243666A JPH08108981A (en) | 1994-10-07 | 1994-10-07 | Information display system in elevator system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08108981A true JPH08108981A (en) | 1996-04-30 |
Family
ID=17107198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6243666A Pending JPH08108981A (en) | 1994-10-07 | 1994-10-07 | Information display system in elevator system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08108981A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266505B2 (en) * | 2002-03-01 | 2007-09-04 | Inventio Ag | Procedures, system and computer program product for the presentation of multimedia contents in elevator installations |
| US7319967B2 (en) * | 2002-03-01 | 2008-01-15 | Inventio Ag | Procedures, system and computer program for the presentation of multimedia contents in elevator installations |
| US7319968B2 (en) * | 2002-03-01 | 2008-01-15 | Inventio Ag | Procedures, system and computer program product for the presentation of multimedia contents in elevator installations |
| US7319966B2 (en) * | 2001-03-14 | 2008-01-15 | Inventio Ag | Method of communicating information for elevator users |
-
1994
- 1994-10-07 JP JP6243666A patent/JPH08108981A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7319966B2 (en) * | 2001-03-14 | 2008-01-15 | Inventio Ag | Method of communicating information for elevator users |
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| US7319967B2 (en) * | 2002-03-01 | 2008-01-15 | Inventio Ag | Procedures, system and computer program for the presentation of multimedia contents in elevator installations |
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