JPH0810429B2 - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPH0810429B2 JPH0810429B2 JP1804488A JP1804488A JPH0810429B2 JP H0810429 B2 JPH0810429 B2 JP H0810429B2 JP 1804488 A JP1804488 A JP 1804488A JP 1804488 A JP1804488 A JP 1804488A JP H0810429 B2 JPH0810429 B2 JP H0810429B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- instruction
- address
- control memory
- microinstruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプログラムの実行アドレスを制御す
るマイクロプログラム制御装置に関するものである。
るマイクロプログラム制御装置に関するものである。
従来の技術 従来のマイクロプログラム制御装置としては、例えば
『ナショナル テクニカル レポート（National Techn
ical Report）』Vol.29No.2（Apr.1983）のP116に示さ
れている。
『ナショナル テクニカル レポート（National Techn
ical Report）』Vol.29No.2（Apr.1983）のP116に示さ
れている。
第３図はこの従来のマイクロプログラム制御装置の構
成図を示すものであり、101はマイクロプログラムを格
納する制御記憶、102はマクロ命令を格納するマクロ命
令レジスタ、104はマクロ命令レジスタ102の命令を解読
し対応する制御記憶101のアドレスを発生するマクロ命
令解読器、105は制御記憶101のアドレスを格納する制御
記憶アドレスレジスタ、106は制御記憶アドレスレジス
タ105の値を１加算する加算器、107は制御記憶アドレス
レジスタ105で指定された制御記憶101中のマイクロ命令
を格納するマイクロ命令レジスタ、108はマイクロ命令
レジスタ107の命令を解読し制御信号を発生するマイク
ロ命令解読器、110はマイクロ命令解読器108から発生さ
れる制御信号に従ってマクロ命令解読器104と加算器106
とマイクロ命令レジスタ107から発生されたアドレスの
いずれかを選択するセレクタである。
成図を示すものであり、101はマイクロプログラムを格
納する制御記憶、102はマクロ命令を格納するマクロ命
令レジスタ、104はマクロ命令レジスタ102の命令を解読
し対応する制御記憶101のアドレスを発生するマクロ命
令解読器、105は制御記憶101のアドレスを格納する制御
記憶アドレスレジスタ、106は制御記憶アドレスレジス
タ105の値を１加算する加算器、107は制御記憶アドレス
レジスタ105で指定された制御記憶101中のマイクロ命令
を格納するマイクロ命令レジスタ、108はマイクロ命令
レジスタ107の命令を解読し制御信号を発生するマイク
ロ命令解読器、110はマイクロ命令解読器108から発生さ
れる制御信号に従ってマクロ命令解読器104と加算器106
とマイクロ命令レジスタ107から発生されたアドレスの
いずれかを選択するセレクタである。
以上のように構成された従来のマイクロプログラム制
御装置におけるプログラム実行方法を第４図の例を用い
て説明する。マイクロプログラムは制御記憶101中の連
続したアドレス領域に、ある基本機能ごとに複数行を１
ブロックとしてコーディングされている（第４図（ｉ）
A1〜A4,（iv）B1〜B2）。また、マクロ命令レジスタ102
に格納されているマクロ命令は命令フィールドとアドレ
ス修飾フィールドから構成される（第４図では命令フィ
ールド14bit,アドレス修飾フィールド2bitとする）。第
４図においてＸ“＊＊”で書かれてあるものは制御記憶
のアドレスを16進数で示したものである。従来のマイク
ロプログラム制御装置では、基本的に制御記憶アドレス
レジスタ105で指定された制御記憶101のマイクロ命令を
順に実行していくが、その動作は第４図の（ｉ）〜（i
v）の４通りに分けられる。（ｉ）はマクロ命令の解読
を開始する場合、（ii）はマイクロ命令を連続した１ス
テップずつ実行する場合、（iii）は分岐命令のマイク
ロ命令を実行する場合、（iv）は今、実行中のマクロ命
令が終了し、次のマクロ命令を解読する場合である。ま
ず（ｉ）について説明する。マクロ命令の解読を開始す
る場合、マクロ命令解読器104はマクロ命令レジスタ102
に格納されているマクロ命令の命令フィールドから、対
応する制御記憶101のブロックがA1〜A4のいずれかであ
ることを判断する。そして更にマクロ命令のアドレス修
飾フィールドから、A2であることを決定し、A2の先頭ア
ドレスＸ“140"を出力する。出力されたアドレスはセレ
クタ110を通って制御記憶アドレスレジスタ105に格納さ
れ、制御記憶101中のブロックA2の実行が開始される。
次に（iii）について説明する。分岐命令のマイクロ命
令（jump X“200"）を実行する場合、分岐命令はマイク
ロ命令レジスタ107に格納され、分岐アドレス（Ｘ“20
0"）が出力されると共に、マイクロ命令解読器108が分
岐命令であることを認識して、セレクタ110に信号を出
力する。セレクタ110はこの信号によって、前記分岐ア
ドレスを選択し、分岐アドレスからマイクロ命令が実行
されることになる。次に（iv）について説明する。今、
実行中のマクロ命令が終了する場合（即ち、ブロックA2
の最後の命令が実行されると）、マイクロ命令解読器10
8から、マクロ命令解読器104とセレクタ110にブロック
終了信号（以下EOBと略す）が出力される。EOB信号によ
ってマクロ命令解読器104は次のマクロ命令をA2の時と
同様に解読し、B1の先頭アドレスＸ“300"を出力する。
出力されたアドレスはEOB信号によってセレクタ110で選
択され、制御記憶アドレスレジスタ105に格納されて、
ブロックB1の実行が開始される。最後に（ｉ），（ii
i），（iv）以外の場合、即ち連続した１ステップずつ
実行する場合（ii）について説明する。制御記憶101の
Ｘ“n"番地のステップ１が実行されると、加算器106が
現制御記憶アドレスレジスタの値（Ｘ“n"）を１インク
リメントしたアドレス（Ｘ“ｎ＋1"）を出力する。出力
されたアドレスは、セレクタ110を通って制御記憶アド
レスレジスタ105に格納されて、１ステップずつ連続し
たマイクロ命令が実行される。以上のような（ｉ）〜
（iv）の動作によってマクロ命令が実行されることにな
る。
御装置におけるプログラム実行方法を第４図の例を用い
て説明する。マイクロプログラムは制御記憶101中の連
続したアドレス領域に、ある基本機能ごとに複数行を１
ブロックとしてコーディングされている（第４図（ｉ）
A1〜A4,（iv）B1〜B2）。また、マクロ命令レジスタ102
に格納されているマクロ命令は命令フィールドとアドレ
ス修飾フィールドから構成される（第４図では命令フィ
ールド14bit,アドレス修飾フィールド2bitとする）。第
４図においてＸ“＊＊”で書かれてあるものは制御記憶
のアドレスを16進数で示したものである。従来のマイク
ロプログラム制御装置では、基本的に制御記憶アドレス
レジスタ105で指定された制御記憶101のマイクロ命令を
順に実行していくが、その動作は第４図の（ｉ）〜（i
v）の４通りに分けられる。（ｉ）はマクロ命令の解読
を開始する場合、（ii）はマイクロ命令を連続した１ス
テップずつ実行する場合、（iii）は分岐命令のマイク
ロ命令を実行する場合、（iv）は今、実行中のマクロ命
令が終了し、次のマクロ命令を解読する場合である。ま
ず（ｉ）について説明する。マクロ命令の解読を開始す
る場合、マクロ命令解読器104はマクロ命令レジスタ102
に格納されているマクロ命令の命令フィールドから、対
応する制御記憶101のブロックがA1〜A4のいずれかであ
ることを判断する。そして更にマクロ命令のアドレス修
飾フィールドから、A2であることを決定し、A2の先頭ア
ドレスＸ“140"を出力する。出力されたアドレスはセレ
クタ110を通って制御記憶アドレスレジスタ105に格納さ
れ、制御記憶101中のブロックA2の実行が開始される。
次に（iii）について説明する。分岐命令のマイクロ命
令（jump X“200"）を実行する場合、分岐命令はマイク
ロ命令レジスタ107に格納され、分岐アドレス（Ｘ“20
0"）が出力されると共に、マイクロ命令解読器108が分
岐命令であることを認識して、セレクタ110に信号を出
力する。セレクタ110はこの信号によって、前記分岐ア
ドレスを選択し、分岐アドレスからマイクロ命令が実行
されることになる。次に（iv）について説明する。今、
実行中のマクロ命令が終了する場合（即ち、ブロックA2
の最後の命令が実行されると）、マイクロ命令解読器10
8から、マクロ命令解読器104とセレクタ110にブロック
終了信号（以下EOBと略す）が出力される。EOB信号によ
ってマクロ命令解読器104は次のマクロ命令をA2の時と
同様に解読し、B1の先頭アドレスＸ“300"を出力する。
出力されたアドレスはEOB信号によってセレクタ110で選
択され、制御記憶アドレスレジスタ105に格納されて、
ブロックB1の実行が開始される。最後に（ｉ），（ii
i），（iv）以外の場合、即ち連続した１ステップずつ
実行する場合（ii）について説明する。制御記憶101の
Ｘ“n"番地のステップ１が実行されると、加算器106が
現制御記憶アドレスレジスタの値（Ｘ“n"）を１インク
リメントしたアドレス（Ｘ“ｎ＋1"）を出力する。出力
されたアドレスは、セレクタ110を通って制御記憶アド
レスレジスタ105に格納されて、１ステップずつ連続し
たマイクロ命令が実行される。以上のような（ｉ）〜
（iv）の動作によってマクロ命令が実行されることにな
る。
発明が解決しようとする課題 しかしながら第３図のような構成では、マクロ命令解
読器がマクロ命令中の命令フィールドだけでなくアドレ
ス修飾フィールドも考慮に入れて解読しなければならな
かったためハード量が膨大になるという問題点を有して
いた。また、アドレス修飾がブロック単位でしかできな
いという問題点も有していた。
読器がマクロ命令中の命令フィールドだけでなくアドレ
ス修飾フィールドも考慮に入れて解読しなければならな
かったためハード量が膨大になるという問題点を有して
いた。また、アドレス修飾がブロック単位でしかできな
いという問題点も有していた。
本発明はかかる点に鑑み、少ないハード量で制御記憶
上の各ブロックのアクセスを可能にし、更にマイクロ命
令単位でアドレス修飾を可能とするマイクロプログラム
制御装置を提供することを目的とする。
上の各ブロックのアクセスを可能にし、更にマイクロ命
令単位でアドレス修飾を可能とするマイクロプログラム
制御装置を提供することを目的とする。
課題を解決するための手段 本発明は、マイクロプログラムを格納する制御記憶
と、マクロ命令を格納するマクロ命令レジスタと、前記
マクロ命令レジスタに格納されている命令コードの一部
を保存するレジスタと、前記マクロ命令レジスタの命令
を解読し対応する制御記憶のアドレスを発生するマクロ
命令解読器と、前記制御記憶のアドレスを格納する制御
記憶アドレスレジスタと、前記制御記憶アドレスレジス
タの値を１加算する加算器と、前記制御記憶アドレスレ
ジスタで指定された前記制御記憶中のマイクロ命令を格
納するマイクロ命令レジスタと、前記マイクロ命令レジ
スタの命令を解読し制御信号を発生するマイクロ命令解
読器と、前記マイクロ命令レジスタに格納されているマ
イクロ命令で指定された分岐先アドレスを前記レジスタ
に格納されている内容で修飾するアドレス修飾回路と、
前記マイクロ命令解読器から発生される制御信号に従っ
て前記マクロ命令解読器と前記アドレス修飾回路と前記
加算器から発生されたアドレスの内いずれかを選択する
セレクタを備え、マイクロ命令から前記レジスタへデー
タを書き込むことができることを特徴とするマイクロプ
ログラム制御装置である。
と、マクロ命令を格納するマクロ命令レジスタと、前記
マクロ命令レジスタに格納されている命令コードの一部
を保存するレジスタと、前記マクロ命令レジスタの命令
を解読し対応する制御記憶のアドレスを発生するマクロ
命令解読器と、前記制御記憶のアドレスを格納する制御
記憶アドレスレジスタと、前記制御記憶アドレスレジス
タの値を１加算する加算器と、前記制御記憶アドレスレ
ジスタで指定された前記制御記憶中のマイクロ命令を格
納するマイクロ命令レジスタと、前記マイクロ命令レジ
スタの命令を解読し制御信号を発生するマイクロ命令解
読器と、前記マイクロ命令レジスタに格納されているマ
イクロ命令で指定された分岐先アドレスを前記レジスタ
に格納されている内容で修飾するアドレス修飾回路と、
前記マイクロ命令解読器から発生される制御信号に従っ
て前記マクロ命令解読器と前記アドレス修飾回路と前記
加算器から発生されたアドレスの内いずれかを選択する
セレクタを備え、マイクロ命令から前記レジスタへデー
タを書き込むことができることを特徴とするマイクロプ
ログラム制御装置である。
作用 本発明は前記した構成により、マイクロ命令で指定さ
れた分岐先アドレスをレジスタの内容で修飾するアドレ
ス修飾回路を持ち、マイクロプログラムでそのレジスタ
にデータを書き込むことができることによって、少ない
ハード量で制御記憶上の各ブロックのアクセスを可能に
し、更にマイクロ命令単位でアドレス修飾を可能にす
る。
れた分岐先アドレスをレジスタの内容で修飾するアドレ
ス修飾回路を持ち、マイクロプログラムでそのレジスタ
にデータを書き込むことができることによって、少ない
ハード量で制御記憶上の各ブロックのアクセスを可能に
し、更にマイクロ命令単位でアドレス修飾を可能にす
る。
実施例 第１図は本発明の実施例におけるマイクロプログラム
制御装置の構成図を示すものである。第１図において、
１はマイクロプログラムを格納する制御記憶、２はマク
ロ命令を格納するマクロ命令レジスタ、３はマクロ命令
レジスタ２に格納されている命令コードの一部をシフト
してコピーするレジスタ、４はマクロ命令レジスタ２の
命令を解読し対応する制御記憶のアドレスを発生するマ
クロ命令解読器、５は制御記憶１のアドレスを格納する
制御記憶アドレスレジスタ、６は制御記憶アドレスレジ
スタ５の値を１加算する加算器、７はマイクロ命令を格
納するマイクロ命令レジスタ、８はマイクロ命令レジス
タの命令を解読し制御信号を発生するマイクロ命令解読
器、９はマイクロ命令で指定された分岐先アドレスとレ
ジスタ３の値の論理和をとるアドレス修飾回路、10はマ
イクロ命令解読器８から発生される制御信号に従って制
御記憶１のアドレスを選択するセレクタである。
制御装置の構成図を示すものである。第１図において、
１はマイクロプログラムを格納する制御記憶、２はマク
ロ命令を格納するマクロ命令レジスタ、３はマクロ命令
レジスタ２に格納されている命令コードの一部をシフト
してコピーするレジスタ、４はマクロ命令レジスタ２の
命令を解読し対応する制御記憶のアドレスを発生するマ
クロ命令解読器、５は制御記憶１のアドレスを格納する
制御記憶アドレスレジスタ、６は制御記憶アドレスレジ
スタ５の値を１加算する加算器、７はマイクロ命令を格
納するマイクロ命令レジスタ、８はマイクロ命令レジス
タの命令を解読し制御信号を発生するマイクロ命令解読
器、９はマイクロ命令で指定された分岐先アドレスとレ
ジスタ３の値の論理和をとるアドレス修飾回路、10はマ
イクロ命令解読器８から発生される制御信号に従って制
御記憶１のアドレスを選択するセレクタである。
以上のように構成されたこの実施例のマイクロプログ
ラム制御装置について第２図の例を用いて以下その動作
を説明する。マイクロプログラムは従来例と同様、基能
単位ごとにブロックとして制御記憶１上にコーディング
されている（第２図（ｉ）A,（iv）Ｂ）。また、マクロ
命令のフィールド構成も等しいと仮定する。第２図にお
いてＸ“＊＊”で書かれてあるものは制御記憶のアドレ
スを16進数で示したものである。この実施例のマイクロ
プログラム制御装置では、基本的に制御記憶アドレスレ
ジスタ５で指定された制御記憶１のマイクロ命令を順に
実行していくが、その動作は第２図の（ｉ）〜（iv）の
５通りに分けられる。（ｉ）マクロ命令の解読を開始す
る場合、（ii）は第４図（ii）に等しいので省略してい
るがマイクロ命令を連続した１ステップずつ実行する場
合、（iii），（iii）は分岐命令を実行する場合、（i
v）は今、実行中のマクロ命令が終了し、次のマクロ命
令を解読する場合である。まず、（ｉ）について説明す
る。マクロ命令の解読を開始する場合、マクロ命令解読
器４はマクロ命令レジスタ２に格納されているマクロ命
令の命令フィールドのみから、対応する制御記憶１のブ
ロックがブロックＡであると判断し、Ａの先頭アドレス
Ｘ“100"を出力する。出力されたアドレスはセレクタ10
を通って制御記憶アドレスレジスタ５に格納され、ブロ
ックＡの実行が開始される。と同時に、マクロ命令のア
ドレス修飾フィールドがレジスタ３に左４ビットシフト
された形でコピーされる。（コピーされた２ビット以外
はすべて０が入る。即ち（ｉ）の場合、レジスタ３には
Ｘ“0010"が格納される。）次に（ii）について説明す
る。分岐命令のマイクロ命令（jump X“200"）を実行す
る場合、分岐命令がマイクロ命令レジスタ７に格納さ
れ、分岐アドレス（Ｘ“200"）が出力された後、アドレ
ス修飾回路９によって、アドレスＸ“200"とレジスタ３
との論理和をとったアドレス（Ｘ“210"）が出力され
る。また、マイクロ命令解読器８が分岐命令であること
を認識して、セレクタ10に信号を出力する。セレクタ10
はこの信号によって前記分岐アドレス（Ｘ“210"）を選
択し、分岐アドレスからマイクロ命令が実行される。こ
の過程ではレジスタ３に入る値によって（jump X“20
0"）という１分岐命令だけで、Ｘ“200",X“210",X“22
0",X“230"番地への分岐が可能になる。次に（iii）に
ついて説明する。（ii）ではレジスタ３に格納されてい
る値は、マクロ命令解読時に設定された値であるが、本
発明ではマイクロ命令によるレジスタ３への書込が可能
であり、（ii）はこの機能を利用した例である。まずマ
イクロ命令でレジスタ３にＸ“0004"を設定した後、分
岐命令（jump X“200"）を実行すると、Ｘ“204"番地に
分岐することができる。最後に（iv）について説明す
る。実行中のマクロ命令が終了すると、従来例第４図
（iv）と同様にEOB信号がマイクロ命令解読器８から出
力され、この信号によって次のマクロ命令が解読され
る。これらの（ｉ）〜（iv）の動作によってマクロ命令
が実行されることになる。
ラム制御装置について第２図の例を用いて以下その動作
を説明する。マイクロプログラムは従来例と同様、基能
単位ごとにブロックとして制御記憶１上にコーディング
されている（第２図（ｉ）A,（iv）Ｂ）。また、マクロ
命令のフィールド構成も等しいと仮定する。第２図にお
いてＸ“＊＊”で書かれてあるものは制御記憶のアドレ
スを16進数で示したものである。この実施例のマイクロ
プログラム制御装置では、基本的に制御記憶アドレスレ
ジスタ５で指定された制御記憶１のマイクロ命令を順に
実行していくが、その動作は第２図の（ｉ）〜（iv）の
５通りに分けられる。（ｉ）マクロ命令の解読を開始す
る場合、（ii）は第４図（ii）に等しいので省略してい
るがマイクロ命令を連続した１ステップずつ実行する場
合、（iii），（iii）は分岐命令を実行する場合、（i
v）は今、実行中のマクロ命令が終了し、次のマクロ命
令を解読する場合である。まず、（ｉ）について説明す
る。マクロ命令の解読を開始する場合、マクロ命令解読
器４はマクロ命令レジスタ２に格納されているマクロ命
令の命令フィールドのみから、対応する制御記憶１のブ
ロックがブロックＡであると判断し、Ａの先頭アドレス
Ｘ“100"を出力する。出力されたアドレスはセレクタ10
を通って制御記憶アドレスレジスタ５に格納され、ブロ
ックＡの実行が開始される。と同時に、マクロ命令のア
ドレス修飾フィールドがレジスタ３に左４ビットシフト
された形でコピーされる。（コピーされた２ビット以外
はすべて０が入る。即ち（ｉ）の場合、レジスタ３には
Ｘ“0010"が格納される。）次に（ii）について説明す
る。分岐命令のマイクロ命令（jump X“200"）を実行す
る場合、分岐命令がマイクロ命令レジスタ７に格納さ
れ、分岐アドレス（Ｘ“200"）が出力された後、アドレ
ス修飾回路９によって、アドレスＸ“200"とレジスタ３
との論理和をとったアドレス（Ｘ“210"）が出力され
る。また、マイクロ命令解読器８が分岐命令であること
を認識して、セレクタ10に信号を出力する。セレクタ10
はこの信号によって前記分岐アドレス（Ｘ“210"）を選
択し、分岐アドレスからマイクロ命令が実行される。こ
の過程ではレジスタ３に入る値によって（jump X“20
0"）という１分岐命令だけで、Ｘ“200",X“210",X“22
0",X“230"番地への分岐が可能になる。次に（iii）に
ついて説明する。（ii）ではレジスタ３に格納されてい
る値は、マクロ命令解読時に設定された値であるが、本
発明ではマイクロ命令によるレジスタ３への書込が可能
であり、（ii）はこの機能を利用した例である。まずマ
イクロ命令でレジスタ３にＸ“0004"を設定した後、分
岐命令（jump X“200"）を実行すると、Ｘ“204"番地に
分岐することができる。最後に（iv）について説明す
る。実行中のマクロ命令が終了すると、従来例第４図
（iv）と同様にEOB信号がマイクロ命令解読器８から出
力され、この信号によって次のマクロ命令が解読され
る。これらの（ｉ）〜（iv）の動作によってマクロ命令
が実行されることになる。
以上のようにこの実施例によれば、マクロ命令のアド
レス修飾フィールドを保存するレジスタと、マイクロ命
令で指定された分岐アドレスをレジスタで修飾するアド
レス修飾回路を持ち、マイクロ命令で前記レジスタに書
込むことができるという特徴を持つことによって少ない
ハード量で制御記憶上の各ブロックのアクセスを可能に
し、更に、マイクロ命令単位でのアドレス修飾を可能に
することができる。
レス修飾フィールドを保存するレジスタと、マイクロ命
令で指定された分岐アドレスをレジスタで修飾するアド
レス修飾回路を持ち、マイクロ命令で前記レジスタに書
込むことができるという特徴を持つことによって少ない
ハード量で制御記憶上の各ブロックのアクセスを可能に
し、更に、マイクロ命令単位でのアドレス修飾を可能に
することができる。
なお、第１図の実施例においてレジスタ３はマクロ命
令のアドレス修飾フィールドを左４ビットシフトした値
を保存すると書いたが、アドレス修飾フィールドを反映
した形ならどんな形で保存しても良い。（例えば、ある
一定の値とたし算をした結果であるとか…。）また、ア
ドレス修飾回路は２入力の論理和をとると書いたが、他
の修飾方法（例えば、加減算等…）を実現する回路でも
良い。
令のアドレス修飾フィールドを左４ビットシフトした値
を保存すると書いたが、アドレス修飾フィールドを反映
した形ならどんな形で保存しても良い。（例えば、ある
一定の値とたし算をした結果であるとか…。）また、ア
ドレス修飾回路は２入力の論理和をとると書いたが、他
の修飾方法（例えば、加減算等…）を実現する回路でも
良い。
発明の効果 以上説明したように、本発明によれば、少ないハード
量で制御記憶上の各ブロックのアクセスを可能にし、マ
イクロ命令単位でのアドレス修飾も可能とするため、そ
の実用的効果は大きい。
量で制御記憶上の各ブロックのアクセスを可能にし、マ
イクロ命令単位でのアドレス修飾も可能とするため、そ
の実用的効果は大きい。
第１図は本発明の一実施例におけるマイクロプログラム
制御装置の構成図、第２図は第１図の実施例で実行され
るマイクロプログラムの制御図、第３図は従来のマイク
ロプログラム制御装置の構成図、第４図は第３図に示す
従来例で実行されるマイクロプログラムの制御図であ
る。 1,101……制御記憶、2,102……マクロ命令レジスタ、３
……レジスタ、4,104……マクロ命令解読器、5,105……
制御記憶アドレスレジスタ、6,106……加算器、7,107…
…マイクロ命令レジスタ、8,108……マイクロ命令解読
器、９……アドレス修飾回路、10,110……セレクタ。
制御装置の構成図、第２図は第１図の実施例で実行され
るマイクロプログラムの制御図、第３図は従来のマイク
ロプログラム制御装置の構成図、第４図は第３図に示す
従来例で実行されるマイクロプログラムの制御図であ
る。 1,101……制御記憶、2,102……マクロ命令レジスタ、３
……レジスタ、4,104……マクロ命令解読器、5,105……
制御記憶アドレスレジスタ、6,106……加算器、7,107…
…マイクロ命令レジスタ、8,108……マイクロ命令解読
器、９……アドレス修飾回路、10,110……セレクタ。
Claims (1)
- 【請求項１】マイクロプログラムを格納する制御記憶
と、マクロ命令を格納するマクロ命令レジスタと、前記
マクロ命令レジスタに格納されている命令コードの一部
を保持するレジスタと、前記マクロ命令レジスタの命令
を解読し対応する制御記憶のアドレスを発生するマクロ
命令解読器と、前記制御記憶のアドレスを格納する制御
記憶アドレスレジスタと、前記制御記憶アドレスレジス
タの値を１加算する加算器と、前記制御記憶アドレスレ
ジスタで指定された前記制御記憶中のマイクロ命令を格
納するマイクロ命令レジスタと、前記マイクロ命令レジ
スタの命令を解読し制御信号を発生するマイクロ命令解
読器と、前記マイクロ命令レジスタに格納されているマ
イクロ命令で指定された分岐先アドレスを前記命令コー
ドの一部を保持するレジスタに格納されている内容で修
飾するアドレス修飾回路と、前記マイクロ命令解読器か
ら発生される制御信号に従って前記マクロ命令解読器と
前記アドレス修飾回路と前記加算器から発生されたアド
レスの内いずれかを選択するセレクタを備え、マイクロ
命令から前記命令コードの一部を保持するレジスタへデ
ータを書き込むことができることを特徴とするマイクロ
プログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1804488A JPH0810429B2 (ja) | 1988-01-28 | 1988-01-28 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1804488A JPH0810429B2 (ja) | 1988-01-28 | 1988-01-28 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01193937A JPH01193937A (ja) | 1989-08-03 |
| JPH0810429B2 true JPH0810429B2 (ja) | 1996-01-31 |
Family
ID=11960688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1804488A Expired - Fee Related JPH0810429B2 (ja) | 1988-01-28 | 1988-01-28 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810429B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AUPP997999A0 (en) * | 1999-04-23 | 1999-05-20 | Farenden, Stephen | Method & device handbrake setting |
-
1988
- 1988-01-28 JP JP1804488A patent/JPH0810429B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01193937A (ja) | 1989-08-03 |
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