JPH0793236A - バス制御装置 - Google Patents
バス制御装置Info
- Publication number
- JPH0793236A JPH0793236A JP5257584A JP25758493A JPH0793236A JP H0793236 A JPH0793236 A JP H0793236A JP 5257584 A JP5257584 A JP 5257584A JP 25758493 A JP25758493 A JP 25758493A JP H0793236 A JPH0793236 A JP H0793236A
- Authority
- JP
- Japan
- Prior art keywords
- processing
- access
- com
- bus
- information processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2736—Tester hardware, i.e. output processing circuits using a dedicated service processor for test
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Abstract
(57)【要約】
【目的】 少数の信号線でシステムコンソールインタフ
ェース制御装置間を結合することができ、また伝送の信
頼性及び伝送効率の高いバス制御装置を提供することを
課題とする。 【構成】 システムコンソールインタフェース制御装置
ＳＣＩに情報処理装置本体ＣＯＭとサービスプロセッサ
ＳＶＰが接続されて１組の情報処理システムをなしてい
る。この情報処理システムが複数組存在し、各システム
コンソールインタフェース制御装置ＳＣＩはリング状に
結合されいる。各システムコンソールインタフェース制
御装置ＳＣＩは、サービスプロセッサＳＶＰと他の組の
情報処理装置本体ＣＯＭとの間のインタフェースを処理
する処理手段８０を備える。
ェース制御装置間を結合することができ、また伝送の信
頼性及び伝送効率の高いバス制御装置を提供することを
課題とする。 【構成】 システムコンソールインタフェース制御装置
ＳＣＩに情報処理装置本体ＣＯＭとサービスプロセッサ
ＳＶＰが接続されて１組の情報処理システムをなしてい
る。この情報処理システムが複数組存在し、各システム
コンソールインタフェース制御装置ＳＣＩはリング状に
結合されいる。各システムコンソールインタフェース制
御装置ＳＣＩは、サービスプロセッサＳＶＰと他の組の
情報処理装置本体ＣＯＭとの間のインタフェースを処理
する処理手段８０を備える。
Description
【０００１】
【産業上の利用分野】本発明は、バス制御装置に関す
る。特にリング状に接続されるシステムコンソールイン
タフェース制御装置に設けられるバス制御装置に関す
る。
る。特にリング状に接続されるシステムコンソールイン
タフェース制御装置に設けられるバス制御装置に関す
る。
【０００２】
【従来の技術】従来、複数の情報処理装置本体と複数の
サービスプロセッサを有する情報処理システムにおいて
は、各情報処理装置本体が複数のサービスプロセッサか
らマイクロプログラムのローディングやエラー処理など
のサービスを受けるために下記の方法が行われている。
すなわち、サービスプロセッサと情報処理装置間のイン
タフェース制御やクロック発信制御を行うシステムコン
ソールインタフェース制御装置を複数台設け、個々のシ
ステムコンソールインタフェース制御装置に少なくとも
一台の情報処理装置本体を接続するとともに必要に応じ
一台のサービスプロセッサを接続し、さらに、個々のシ
ステムコンソールインタフェース制御装置同士をバス接
続する方法である。
サービスプロセッサを有する情報処理システムにおいて
は、各情報処理装置本体が複数のサービスプロセッサか
らマイクロプログラムのローディングやエラー処理など
のサービスを受けるために下記の方法が行われている。
すなわち、サービスプロセッサと情報処理装置間のイン
タフェース制御やクロック発信制御を行うシステムコン
ソールインタフェース制御装置を複数台設け、個々のシ
ステムコンソールインタフェース制御装置に少なくとも
一台の情報処理装置本体を接続するとともに必要に応じ
一台のサービスプロセッサを接続し、さらに、個々のシ
ステムコンソールインタフェース制御装置同士をバス接
続する方法である。
【０００３】ここで、システムコンソールインタフェー
ス制御装置同士をバス接続する方法としては、個々のシ
ステムコンソールインタフェース制御装置同士を接続す
る、いわゆる「ポイントツーポイント方式」によるのが
一般的である。このポイントツーポイント方式では、サ
ービスプロセッサと情報処理装置本体との個数が等しい
場合、例えば図３のように接続される。
ス制御装置同士をバス接続する方法としては、個々のシ
ステムコンソールインタフェース制御装置同士を接続す
る、いわゆる「ポイントツーポイント方式」によるのが
一般的である。このポイントツーポイント方式では、サ
ービスプロセッサと情報処理装置本体との個数が等しい
場合、例えば図３のように接続される。
【０００４】
【発明が解決しようとする課題】ところで、ポイントツ
ーポイント方式によって接続した場合、サービスプロセ
ッサ及び情報処理装置本体の数をｍとした場合に接続に
必要な信号線の数はmＣ2となり、サービスプロセッサ及
び情報処理装置本体の数が増えると物理的に接続するこ
と難しくなるという問題点があった。
ーポイント方式によって接続した場合、サービスプロセ
ッサ及び情報処理装置本体の数をｍとした場合に接続に
必要な信号線の数はmＣ2となり、サービスプロセッサ及
び情報処理装置本体の数が増えると物理的に接続するこ
と難しくなるという問題点があった。
【０００５】本発明は、このような点に鑑みてなされた
もので、少数の信号線でシステムコンソールインタフェ
ース制御装置間を結合することができ、また伝送の信頼
性及び伝送効率の高いバス制御装置を提供することを課
題とする。
もので、少数の信号線でシステムコンソールインタフェ
ース制御装置間を結合することができ、また伝送の信頼
性及び伝送効率の高いバス制御装置を提供することを課
題とする。
【０００６】
【課題を解決するための手段】本発明は、中央処理装置
とメモリ等を備えた情報処理装置本体ＣＯＭと、この情
報処理装置本体ＣＯＭに対してマイクロプログラムのロ
ーディングおよびエラー処理を行うサービスプロセッサ
ＳＶＰと、前記情報処理装置本体ＣＯＭと前記サービス
プロセッサＳＶＰとを接続するシステムコンソールイン
タフェース制御装置ＳＣＩとからなる１組の情報処理シ
ステムを複数組有する情報処理システムにおいて、以下
の構成とした。
とメモリ等を備えた情報処理装置本体ＣＯＭと、この情
報処理装置本体ＣＯＭに対してマイクロプログラムのロ
ーディングおよびエラー処理を行うサービスプロセッサ
ＳＶＰと、前記情報処理装置本体ＣＯＭと前記サービス
プロセッサＳＶＰとを接続するシステムコンソールイン
タフェース制御装置ＳＣＩとからなる１組の情報処理シ
ステムを複数組有する情報処理システムにおいて、以下
の構成とした。
【０００７】すなわち、図１に示す本発明の原理図にお
いて、各組のシステムコンソールインタフェース制御装
置ＳＣＩ間をリング状に接続する。また、前記システム
コンソールインタフェース制御装置ＳＣＩは、サービス
プロセッサＳＶＰと他の組の情報処理装置本体ＣＯＭと
の間のインタフェースを処理する処理手段８０を備え
る。
いて、各組のシステムコンソールインタフェース制御装
置ＳＣＩ間をリング状に接続する。また、前記システム
コンソールインタフェース制御装置ＳＣＩは、サービス
プロセッサＳＶＰと他の組の情報処理装置本体ＣＯＭと
の間のインタフェースを処理する処理手段８０を備え
る。
【０００８】この処理手段８０に下記の処理出力手段８
０ａ、処理入力手段８０ｂ及び処理中継手段８０ｃを設
けるようにしてもよい。すなわち、前記処理出力手段８
０ａは、組内のサービスプロセッサＳＶＰから他の組の
情報処理装置本体ＣＯＭに対するアクセス処理要求を受
け付け、論理的な一側と他側の２つの伝送方向にバス使
用の要求を行い、先にバス使用の許可が出た伝送方向に
よりアクセス処理を行うようにする。
０ａ、処理入力手段８０ｂ及び処理中継手段８０ｃを設
けるようにしてもよい。すなわち、前記処理出力手段８
０ａは、組内のサービスプロセッサＳＶＰから他の組の
情報処理装置本体ＣＯＭに対するアクセス処理要求を受
け付け、論理的な一側と他側の２つの伝送方向にバス使
用の要求を行い、先にバス使用の許可が出た伝送方向に
よりアクセス処理を行うようにする。
【０００９】また処理入力手段８０ｂは、組内の情報処
理装置本体ＣＯＭに対するアクセス処理要求を論理的な
一側及び他側のうち少なくとも一方の伝送方向より受け
付け、このアクセス処理要求が伝送されてきた伝送方向
によりアクセス処理を行うようにする。
理装置本体ＣＯＭに対するアクセス処理要求を論理的な
一側及び他側のうち少なくとも一方の伝送方向より受け
付け、このアクセス処理要求が伝送されてきた伝送方向
によりアクセス処理を行うようにする。
【００１０】そして処理中継手段８０ｃは、他の組の情
報処理装置本体ＣＯＭに対するアクセス処理要求を論理
的な一側及び他側のうち少なくとも一方の伝送方向より
受け付け、このアクセス処理要求が伝送されてきた方向
と論理的に反対の方向にバス使用の要求を行い、バス使
用の許可が出たらアクセス処理の中継を行うようにす
る。
報処理装置本体ＣＯＭに対するアクセス処理要求を論理
的な一側及び他側のうち少なくとも一方の伝送方向より
受け付け、このアクセス処理要求が伝送されてきた方向
と論理的に反対の方向にバス使用の要求を行い、バス使
用の許可が出たらアクセス処理の中継を行うようにす
る。
【００１１】さらに処理入力手段８０ｂは、下記の
（イ）〜（ハ）のように構成することもできる。 （イ）システムコンソールインタフェース制御装置ＳＣ
Ｉに一意の識別番号を定めるとともに、この識別番号に
基づくシステムコンソールインタフェース制御装置ＳＣ
Ｉ間の優先順位を定め、論理的な一側と他側の２つの伝
送方向から同時にアクセス処理要求を受け付けた場合、
優先順位の高いシステムコンソールインタフェース制御
装置ＳＣＩから伝送されたアクセス処理要求から優先し
て処理するようにする。 （ロ）論理的な一側と他側の２つの伝送方向から同時に
アクセス処理要求を受け付けた場合、論理的な一側の伝
送方向より受け付けたアクセス処理要求から優先して処
理する。 （ハ）論理的な一側と他側の２つの伝送方向から同時に
アクセス処理要求を受け付けた場合、論理的な他側の伝
送方向より受け付けたアクセス処理要求から優先して処
理する。
（イ）〜（ハ）のように構成することもできる。 （イ）システムコンソールインタフェース制御装置ＳＣ
Ｉに一意の識別番号を定めるとともに、この識別番号に
基づくシステムコンソールインタフェース制御装置ＳＣ
Ｉ間の優先順位を定め、論理的な一側と他側の２つの伝
送方向から同時にアクセス処理要求を受け付けた場合、
優先順位の高いシステムコンソールインタフェース制御
装置ＳＣＩから伝送されたアクセス処理要求から優先し
て処理するようにする。 （ロ）論理的な一側と他側の２つの伝送方向から同時に
アクセス処理要求を受け付けた場合、論理的な一側の伝
送方向より受け付けたアクセス処理要求から優先して処
理する。 （ハ）論理的な一側と他側の２つの伝送方向から同時に
アクセス処理要求を受け付けた場合、論理的な他側の伝
送方向より受け付けたアクセス処理要求から優先して処
理する。
【００１２】以上において、処理手段８０、処理出力手
段８０ａ、処理入力手段８０ｂ及び処理中継手段８０ｃ
は、中央演算処理装置（ＣＰＵ）やマイクロプロセッサ
から構成される。
段８０ａ、処理入力手段８０ｂ及び処理中継手段８０ｃ
は、中央演算処理装置（ＣＰＵ）やマイクロプロセッサ
から構成される。
【００１３】サービスプロセッサＳＶＰは、パソコン、
ＷＳ（Ｗｏｒｋ Ｓｔａｔｉｏｎ）等を例示できる。情
報処理装置本体ＣＯＭは、中央処理装置やメモリ等を備
えた大型計算機本体及びスーパーコンピュータ本体等を
例示できる。
ＷＳ（Ｗｏｒｋ Ｓｔａｔｉｏｎ）等を例示できる。情
報処理装置本体ＣＯＭは、中央処理装置やメモリ等を備
えた大型計算機本体及びスーパーコンピュータ本体等を
例示できる。
【００１４】なお、本発明でいう論理的な一側及び他側
を図４を用いて説明する。まず、論理的な一側とは、シ
ステムコンソールインタフェース制御装置ＳＣＩ０に論
理的に結合されるシステムコンソールインタフェース制
御装置ＳＣＩ１があるときに、ＳＣＩ０からＳＣＩ１へ
の伝送方向とＳＣＩ１からＳＣＩ０への伝送方向を意味
するものとする。
を図４を用いて説明する。まず、論理的な一側とは、シ
ステムコンソールインタフェース制御装置ＳＣＩ０に論
理的に結合されるシステムコンソールインタフェース制
御装置ＳＣＩ１があるときに、ＳＣＩ０からＳＣＩ１へ
の伝送方向とＳＣＩ１からＳＣＩ０への伝送方向を意味
するものとする。
【００１５】また、論理的な他側とは、システムコンソ
ールインタフェース制御装置ＳＣＩ０に論理的に結合さ
れるシステムコンソールインタフェース制御装置ＳＣＩ
２があるときに、ＳＣＩ０からＳＣＩ２への伝送方向と
ＳＣＩ２からＳＣＩ０への伝送方向を意味するものとす
る。ただし、ＳＣＩ１とＳＣＩ２とは異なるものとす
る。
ールインタフェース制御装置ＳＣＩ０に論理的に結合さ
れるシステムコンソールインタフェース制御装置ＳＣＩ
２があるときに、ＳＣＩ０からＳＣＩ２への伝送方向と
ＳＣＩ２からＳＣＩ０への伝送方向を意味するものとす
る。ただし、ＳＣＩ１とＳＣＩ２とは異なるものとす
る。
【００１６】
【作用】本発明では、処理手段８０によって、サービス
プロセッサＳＶＰと他の組の情報処理装置本体ＣＯＭと
の間のインタフェースが処理される。
プロセッサＳＶＰと他の組の情報処理装置本体ＣＯＭと
の間のインタフェースが処理される。
【００１７】また、処理手段８０に処理出力手段８０
ａ、処理入力手段８０ｂ及び処理中継手段８０ｃを設け
るようにすれば、下記の作用を有するようになる。組内
のサービスプロセッサＳＶＰから他の組の情報処理装置
本体ＣＯＭに対するアクセス処理要求を受け付けると、
論理的な一側と他側の２つの伝送方向にバス使用の要求
を行い、先にバス使用の許可が出た伝送方向によりアク
セス処理が行われる。
ａ、処理入力手段８０ｂ及び処理中継手段８０ｃを設け
るようにすれば、下記の作用を有するようになる。組内
のサービスプロセッサＳＶＰから他の組の情報処理装置
本体ＣＯＭに対するアクセス処理要求を受け付けると、
論理的な一側と他側の２つの伝送方向にバス使用の要求
を行い、先にバス使用の許可が出た伝送方向によりアク
セス処理が行われる。
【００１８】また、組内の情報処理装置本体ＣＯＭに対
するアクセス処理要求を論理的な一側及び他側のうち少
なくとも一方の伝送方向より受け付けると、このアクセ
ス処理要求が伝送されてきた伝送方向によりアクセス処
理が行われる。
するアクセス処理要求を論理的な一側及び他側のうち少
なくとも一方の伝送方向より受け付けると、このアクセ
ス処理要求が伝送されてきた伝送方向によりアクセス処
理が行われる。
【００１９】そして、情報処理装置本体ＣＯＭに対する
アクセス処理要求を論理的な一側及び他側のうち少なく
とも一方の伝送方向より受け付けると、このアクセス処
理要求が伝送されてきた方向と論理的に反対の方向にバ
ス使用の要求を行い、バス使用の許可が出たらアクセス
処理の中継が行われる。
アクセス処理要求を論理的な一側及び他側のうち少なく
とも一方の伝送方向より受け付けると、このアクセス処
理要求が伝送されてきた方向と論理的に反対の方向にバ
ス使用の要求を行い、バス使用の許可が出たらアクセス
処理の中継が行われる。
【００２０】
【実施例】以下、本発明の好適実施例を図面を参照して
説明する。この好適実施例は、サービスプロセッサＳＶ
Ｐとシステムコンソールインタフェース制御装置ＳＣＩ
と情報処理装置本体ＣＯＭとからなる１組の情報処理シ
ステムが複数組バスにより結合される情報処理システム
において実施する場合の具体例である。 ＜システムの概要＞図４に情報処理システムを示す。こ
のシステムは、サービスプロセッサＳＶＰと本体装置Ｃ
ＯＭが接続された２台のシステムコンソールインタフェ
ース制御装置ＳＣＩ０・ＳＣＩ１、本体装置ＣＯＭが接
続された２台のシステムコンソールインタフェース制御
装置ＳＣＩ２・ＳＣＩ３及び４台のシステムコンソール
インタフェース制御装置ＳＣＩ０〜４を相互に結合する
リング型のバス５０から構成されている。このようなシ
ステムは、例えばデータベース検索等の分野において利
用されている。
説明する。この好適実施例は、サービスプロセッサＳＶ
Ｐとシステムコンソールインタフェース制御装置ＳＣＩ
と情報処理装置本体ＣＯＭとからなる１組の情報処理シ
ステムが複数組バスにより結合される情報処理システム
において実施する場合の具体例である。 ＜システムの概要＞図４に情報処理システムを示す。こ
のシステムは、サービスプロセッサＳＶＰと本体装置Ｃ
ＯＭが接続された２台のシステムコンソールインタフェ
ース制御装置ＳＣＩ０・ＳＣＩ１、本体装置ＣＯＭが接
続された２台のシステムコンソールインタフェース制御
装置ＳＣＩ２・ＳＣＩ３及び４台のシステムコンソール
インタフェース制御装置ＳＣＩ０〜４を相互に結合する
リング型のバス５０から構成されている。このようなシ
ステムは、例えばデータベース検索等の分野において利
用されている。
【００２１】図４から明らかなように、システムコンソ
ールインタフェース制御装置ＳＣＩ０〜４は、（イ）Ｓ
ＶＰ接続部１０、（ロ）ＣＯＭ接続部７０、（ハ）一側
入力部４０ａ、（ニ）他側入力部４０ｂ、（ホ）一側出
力部３０ａ、（ヘ）他側出力部３０ｂ、（ト）処理出力
手段８０ａ、（チ）処理入力手段８０ｂ、（リ）処理中
継手段８０ｃから構成されている。
ールインタフェース制御装置ＳＣＩ０〜４は、（イ）Ｓ
ＶＰ接続部１０、（ロ）ＣＯＭ接続部７０、（ハ）一側
入力部４０ａ、（ニ）他側入力部４０ｂ、（ホ）一側出
力部３０ａ、（ヘ）他側出力部３０ｂ、（ト）処理出力
手段８０ａ、（チ）処理入力手段８０ｂ、（リ）処理中
継手段８０ｃから構成されている。
【００２２】なお、本実施例においてバス５０は、制御
バス５０ａとデータバス５０ｂから構成されている。以
下、システムコンソールインタフェース制御装置ＳＣＩ
の各構成を詳細に説明する。 （イ）ＳＶＰ接続部１０ ＳＶＰ接続部１０は、インタフェース装置を介して１台
のサービスプロセッサＳＶＰを入出力可能に接続する。 （ロ）ＣＯＭ接続部７０ ＣＯＭ接続部７０は、インタフェース装置を介して１台
の情報処理装置本体ＣＯＭを入出力可能に接続する。 （ハ）一側入力部４０ａ 一側入力部４０ａは、データバス５０ｂを介して論理的
な一側から伝送データを入力する。 （ニ）他側入力部４０ｂ 他側入力部４０ｂは、データバス５０ｂを介して論理的
な他側から伝送データを入力する。 （ホ）一側出力部３０ａ 一側出力部３０ａは、データバス５０ｂを介して論理的
な一側に伝送データを出力する。 （ヘ）他側出力部３０ｂ 他側出力部３０ｂは、データバス５０ｂを介して論理的
な他側に伝送データを出力する。 （ト）処理出力手段８０ａ 処理出力手段８０ａでは、まず、図５のように、ＳＶＰ
接続部１０に接続されたサービスプロセッサＳＶＰから
バス５０を介して結合される本体装置ＣＯＭに対するア
クセス処理要求信号が入力されるのを待つ（ステップ５
０１）。
バス５０ａとデータバス５０ｂから構成されている。以
下、システムコンソールインタフェース制御装置ＳＣＩ
の各構成を詳細に説明する。 （イ）ＳＶＰ接続部１０ ＳＶＰ接続部１０は、インタフェース装置を介して１台
のサービスプロセッサＳＶＰを入出力可能に接続する。 （ロ）ＣＯＭ接続部７０ ＣＯＭ接続部７０は、インタフェース装置を介して１台
の情報処理装置本体ＣＯＭを入出力可能に接続する。 （ハ）一側入力部４０ａ 一側入力部４０ａは、データバス５０ｂを介して論理的
な一側から伝送データを入力する。 （ニ）他側入力部４０ｂ 他側入力部４０ｂは、データバス５０ｂを介して論理的
な他側から伝送データを入力する。 （ホ）一側出力部３０ａ 一側出力部３０ａは、データバス５０ｂを介して論理的
な一側に伝送データを出力する。 （ヘ）他側出力部３０ｂ 他側出力部３０ｂは、データバス５０ｂを介して論理的
な他側に伝送データを出力する。 （ト）処理出力手段８０ａ 処理出力手段８０ａでは、まず、図５のように、ＳＶＰ
接続部１０に接続されたサービスプロセッサＳＶＰから
バス５０を介して結合される本体装置ＣＯＭに対するア
クセス処理要求信号が入力されるのを待つ（ステップ５
０１）。
【００２３】そして、ステップ５０１でアクセス処理要
求信号が入力されたら、データバス５０ｂの使用権を獲
得するため、制御バス５０ａを介して論理的な一側及び
他側の２つの伝送方向にバス使用要求信号を出力する
（ステップ５０２）。
求信号が入力されたら、データバス５０ｂの使用権を獲
得するため、制御バス５０ａを介して論理的な一側及び
他側の２つの伝送方向にバス使用要求信号を出力する
（ステップ５０２）。
【００２４】次に、バス使用許可信号が出力されるのを
待ち（ステップ５０３ａ）、出力されたらその出力され
た方向によって処理を振り分ける（ステップ５０３
ｂ）。ステップ５０２で出力された方向が論理的な一側
の場合、ＳＶＰ接続部１０の出力を一側出力部３０ａに
入力させるとともに（ステップ５０４ａ）、他側入力部
４０ｂの出力をＳＶＰ接続部に入力させる（ステップ５
０４ｂ）。
待ち（ステップ５０３ａ）、出力されたらその出力され
た方向によって処理を振り分ける（ステップ５０３
ｂ）。ステップ５０２で出力された方向が論理的な一側
の場合、ＳＶＰ接続部１０の出力を一側出力部３０ａに
入力させるとともに（ステップ５０４ａ）、他側入力部
４０ｂの出力をＳＶＰ接続部に入力させる（ステップ５
０４ｂ）。
【００２５】ステップ５０２で出力された方向が論理的
な他側の場合、ＳＶＰ接続部１０の出力を他側出力部３
０ｂに入力させるとともに（ステップ５０５ａ）、一側
入力部４０ａの出力をＳＶＰ接続部に入力させる（ステ
ップ５０５ｂ）。
な他側の場合、ＳＶＰ接続部１０の出力を他側出力部３
０ｂに入力させるとともに（ステップ５０５ａ）、一側
入力部４０ａの出力をＳＶＰ接続部に入力させる（ステ
ップ５０５ｂ）。
【００２６】最後に、サービスプロセッサＳＶＰからア
クセス処理終了信号が入力されたら（ステップ５０６
ａ）、バス使用要求信号の出力を停止し（ステップ５０
６ｂ）、ステップ５０１に戻る。 （チ）処理入力手段８０ｂ 処理入力手段８０ｂでは、まず、図６にように、論理的
な一側と他側のうち少なくとも一方の伝送方向よりシス
テムコンソールインタフェース制御装置ＳＣＩに接続さ
れた情報処理装置本体ＣＯＭに対するアクセス処理要求
が入力されるのを待つ（ステップ６０１）。
クセス処理終了信号が入力されたら（ステップ５０６
ａ）、バス使用要求信号の出力を停止し（ステップ５０
６ｂ）、ステップ５０１に戻る。 （チ）処理入力手段８０ｂ 処理入力手段８０ｂでは、まず、図６にように、論理的
な一側と他側のうち少なくとも一方の伝送方向よりシス
テムコンソールインタフェース制御装置ＳＣＩに接続さ
れた情報処理装置本体ＣＯＭに対するアクセス処理要求
が入力されるのを待つ（ステップ６０１）。
【００２７】そして、ステップ６０１でアクセス処理要
求が入力されたら、ＣＯＭ接続部７０に接続された本体
装置ＣＯＭの状態によって処理を振り分ける（ステップ
６０２）。
求が入力されたら、ＣＯＭ接続部７０に接続された本体
装置ＣＯＭの状態によって処理を振り分ける（ステップ
６０２）。
【００２８】ステップ６０２で本体装置ＣＯＭが使用中
の場合、アクセス処理要求信号をキャンセルし（ステッ
プ６０３）、ステップ６０１に戻る。ステップ６０２で
本体装置ＣＯＭが使用されていない場合、アクセス処理
要求信号が伝送されてきた方向にバス使用許可信号を出
力する（ステップ６０４）。
の場合、アクセス処理要求信号をキャンセルし（ステッ
プ６０３）、ステップ６０１に戻る。ステップ６０２で
本体装置ＣＯＭが使用されていない場合、アクセス処理
要求信号が伝送されてきた方向にバス使用許可信号を出
力する（ステップ６０４）。
【００２９】次に、アクセス処理要求信号が伝送された
方向によって処理を振り分ける（ステップ６０５）。ス
テップ６０５でアクセス処理要求信号が伝送された方向
が論理的な一側の場合、一側入力部４０ａの出力をＳＶ
Ｐ接続部１０及びＣＯＭ接続部７０に入力させるととも
に（ステップ６０６ａ）、ＣＯＭ接続部７０の出力を一
側出力部３０ａに入力させる（ステップ６０６ｂ）。
方向によって処理を振り分ける（ステップ６０５）。ス
テップ６０５でアクセス処理要求信号が伝送された方向
が論理的な一側の場合、一側入力部４０ａの出力をＳＶ
Ｐ接続部１０及びＣＯＭ接続部７０に入力させるととも
に（ステップ６０６ａ）、ＣＯＭ接続部７０の出力を一
側出力部３０ａに入力させる（ステップ６０６ｂ）。
【００３０】ステップ６０５でアクセス処理要求信号が
伝送された方向が論理的な他側の場合、他側入力部４０
ｂの出力をＳＶＰ接続部１０及びＣＯＭ接続部７０に入
力されるとともに（ステップ６０７ａ）、ＣＯＭ接続部
７０の出力を他側出力部３０ｂに入力させる（ステップ
６０７ｂ）。
伝送された方向が論理的な他側の場合、他側入力部４０
ｂの出力をＳＶＰ接続部１０及びＣＯＭ接続部７０に入
力されるとともに（ステップ６０７ａ）、ＣＯＭ接続部
７０の出力を他側出力部３０ｂに入力させる（ステップ
６０７ｂ）。
【００３１】ステップ６０５でアクセス処理要求信号が
伝送された方向が論理的な一側と他側の両方の場合、シ
ステムコンソールインタフェース制御装置ＳＣＩに設定
された一意の識別番号によって定まる優先順位の高い方
向から伝送されたアクセス処理要求を選択し（ステップ
６０８ａ）、選択されなかった方のアクセス処理要求を
キャンセルする（ステップ６０８ｂ）。
伝送された方向が論理的な一側と他側の両方の場合、シ
ステムコンソールインタフェース制御装置ＳＣＩに設定
された一意の識別番号によって定まる優先順位の高い方
向から伝送されたアクセス処理要求を選択し（ステップ
６０８ａ）、選択されなかった方のアクセス処理要求を
キャンセルする（ステップ６０８ｂ）。
【００３２】そして、選択されたアクセス処理要求信号
の伝送された方向によって処理を振り分ける（ステップ
６０９）。ステップ６０９でアクセス処理要求信号の伝
送された方向が論理的な一側の場合、一側入力部４０ａ
の出力をＳＶＰ接続部１０及びＣＯＭ接続部７０に入力
させるとともに（ステップ６１０ａ）、ＣＯＭ接続部７
０の出力を一側出力部３０ａに入力させる（ステップ６
１０ｂ）。
の伝送された方向によって処理を振り分ける（ステップ
６０９）。ステップ６０９でアクセス処理要求信号の伝
送された方向が論理的な一側の場合、一側入力部４０ａ
の出力をＳＶＰ接続部１０及びＣＯＭ接続部７０に入力
させるとともに（ステップ６１０ａ）、ＣＯＭ接続部７
０の出力を一側出力部３０ａに入力させる（ステップ６
１０ｂ）。
【００３３】ステップ６０９でアクセス処理要求信号の
伝送された方向が論理的な他側の場合、他側入力部４０
ｂの出力をＳＶＰ接続部１０及びＣＯＭ接続部７０に入
力させるとともに（ステップ６１１ａ）、ＣＯＭ接続部
７０の出力が他側出力部３０ｂに入力させる（ステップ
６１１ｂ）。
伝送された方向が論理的な他側の場合、他側入力部４０
ｂの出力をＳＶＰ接続部１０及びＣＯＭ接続部７０に入
力させるとともに（ステップ６１１ａ）、ＣＯＭ接続部
７０の出力が他側出力部３０ｂに入力させる（ステップ
６１１ｂ）。
【００３４】最後に、制御バス５０ａからアクセス処理
終了信号が入力されたら（ステップ６１２）、ステップ
６０１に戻る。 （リ）処理中継手段８０ｃ 処理中継手段８０ｃでは、まず、図７のように、論理的
な一側及び他側のうち少なくとも一方の伝送方向より他
のシステムコンソールインタフェース制御装置ＳＣＩに
接続された情報処理装置本体ＣＯＭに対するアクセス処
理要求が入力されるのを待つ（ステップ７０１。） そして、ステップ７０１でアクセス処理要求が入力され
たら、ＣＯＭ接続部７０に接続された本体装置ＣＯＭの
状態によって処理を振り分ける（ステップ７０２）。
終了信号が入力されたら（ステップ６１２）、ステップ
６０１に戻る。 （リ）処理中継手段８０ｃ 処理中継手段８０ｃでは、まず、図７のように、論理的
な一側及び他側のうち少なくとも一方の伝送方向より他
のシステムコンソールインタフェース制御装置ＳＣＩに
接続された情報処理装置本体ＣＯＭに対するアクセス処
理要求が入力されるのを待つ（ステップ７０１。） そして、ステップ７０１でアクセス処理要求が入力され
たら、ＣＯＭ接続部７０に接続された本体装置ＣＯＭの
状態によって処理を振り分ける（ステップ７０２）。
【００３５】ステップ７０２で本体装置ＣＯＭが使用中
の場合、アクセス処理要求信号をキャンセルし（ステッ
プ７０３）、ステップ７０１に戻る。ステップ７０２で
本体装置ＣＯＭが使用されていない場合、アクセス処理
要求が伝送されてきた方向と論理的に反対の方向にバス
使用の要求を行い（ステップ７０４ａ）、バス使用許可
信号が出力されるのを待ち（ステップ７０４ｂ）、出力
されたらアクセス処理要求信号が伝送されてきた方向に
よって処理を振り分ける（ステップ７０５）。
の場合、アクセス処理要求信号をキャンセルし（ステッ
プ７０３）、ステップ７０１に戻る。ステップ７０２で
本体装置ＣＯＭが使用されていない場合、アクセス処理
要求が伝送されてきた方向と論理的に反対の方向にバス
使用の要求を行い（ステップ７０４ａ）、バス使用許可
信号が出力されるのを待ち（ステップ７０４ｂ）、出力
されたらアクセス処理要求信号が伝送されてきた方向に
よって処理を振り分ける（ステップ７０５）。
【００３６】ステップ７０５でアクセス処理要求信号の
伝送された方向が論理的な一側の場合、一側入力部４０
ａの出力を他側出力部３０ｂに入力させる（ステップ７
０６）。
伝送された方向が論理的な一側の場合、一側入力部４０
ａの出力を他側出力部３０ｂに入力させる（ステップ７
０６）。
【００３７】ステップ７０５でアクセス処理要求信号の
伝送された方向が論理的な他側の場合、他側入力部４０
ｂの出力を一側出力部３０ａに入力させる（ステップ７
０７）。
伝送された方向が論理的な他側の場合、他側入力部４０
ｂの出力を一側出力部３０ａに入力させる（ステップ７
０７）。
【００３８】ステップ７０５でアクセス処理要求信号の
伝送された方向が論理的な一側と他側の両方の場合、シ
ステムコンソールインタフェース制御装置ＳＣＩに設定
された一意の識別番号によって定まる優先順位の高い方
向から伝送されたアクセス処理要求を選択し（ステップ
７０８ａ）、選択されなかった方のアクセス処理要求を
キャンセルする（ステップ７０８ｂ）。
伝送された方向が論理的な一側と他側の両方の場合、シ
ステムコンソールインタフェース制御装置ＳＣＩに設定
された一意の識別番号によって定まる優先順位の高い方
向から伝送されたアクセス処理要求を選択し（ステップ
７０８ａ）、選択されなかった方のアクセス処理要求を
キャンセルする（ステップ７０８ｂ）。
【００３９】そして、選択されたアクセス処理要求信号
の伝送された方向によって処理を振り分ける（ステップ
７０９）。ステップ７０９でアクセス処理要求信号の伝
送された方向が論理的な一側の場合、一側入力部４０ａ
の出力を他側出力部３０ｂに入力させるとともに（ステ
ップ７１０ａ）、他側入力部４０ｂの出力を一側出力部
３０ａに出力させる（ステップ７１０ｂ）。
の伝送された方向によって処理を振り分ける（ステップ
７０９）。ステップ７０９でアクセス処理要求信号の伝
送された方向が論理的な一側の場合、一側入力部４０ａ
の出力を他側出力部３０ｂに入力させるとともに（ステ
ップ７１０ａ）、他側入力部４０ｂの出力を一側出力部
３０ａに出力させる（ステップ７１０ｂ）。
【００４０】ステップ７０９でアクセス処理要求信号の
伝送された方向が論理的な他側の場合、他側入力部４０
ｂの出力を一側出力部３０ａに入力させるとともに（ス
テップ７１１ｂ）、一側入力部４０ａの出力を他側出力
部３０ｂに出力させる（ステップ７１１ｂ）。
伝送された方向が論理的な他側の場合、他側入力部４０
ｂの出力を一側出力部３０ａに入力させるとともに（ス
テップ７１１ｂ）、一側入力部４０ａの出力を他側出力
部３０ｂに出力させる（ステップ７１１ｂ）。
【００４１】最後に、制御バス５０ａからアクセス処理
終了信号が入力されたら（ステップ７１２）、ステップ
７０１に戻る。 ＜具体的な実施例＞次に、以上の構成における２つのア
クセス制御例を説明する。
終了信号が入力されたら（ステップ７１２）、ステップ
７０１に戻る。 ＜具体的な実施例＞次に、以上の構成における２つのア
クセス制御例を説明する。
【００４２】なお、以下の例においては、システムコン
ソールインタフェース制御装置ＳＣＩ間にＳＣＩ０＞Ｓ
ＣＩ１＞ＳＣＩ２＞ＳＣＩ３の優先順位が定められてい
る。 ［例１ ２台のサービスプロセッサが同一の本体装置に
アクセスする場合のアクセス制御例］例１は、サービス
プロセッサＳＶＰ０から本体装置ＣＯＭ３に対するアク
セス処理要求（ＡＲ０）が発行されるとともに、サービ
スプロセッサＳＶＰ１から本体装置ＣＯＭ３に対するア
クセス処理要求（ＡＲ１）が発行される例で、排他制御
が必要となる例である。：ＳＶＰ０からＳＣＩ０に対し
てアクセス処理要求信号を発信する。：ＳＶＰ１からＳ
ＣＩ１に対してアクセス処理要求信号を発信する。：Ｓ
ＣＩ０は、ＳＣＩ１及びＳＣＩ２にバス使用要求信号Ｂ
Ｒ０を出力する。：ＳＣＩ１は、ＳＣＩ０及びＳＣＩ３
にバス使用要求信号ＢＲ１を出力する。：ＳＣＩ０及び
ＳＣＩ１間は互いにバス使用要求信号を出している状態
なので、バス使用要求信号ＢＲ０、ＢＲ１に対するバス
使用許可信号は出力されず、ＳＣＩ０及びＳＣＩ１間は
論理的に接続されなくなる。：ＳＣＩ３は、ＣＯＭ３が
使用されていないのでＳＣＩ１側にバス使用許可信号を
出力する。：ＳＣＩ２はＳＣＩ３にバス使用要求信号を
出力するが、すでにＳＣＩ１よりバス使用要求信号が出
力されいるので、ＳＣＩ２のバス使用要求信号は拒絶さ
れる。また、ＳＣＩ１及びＳＣＩ２より同時にバス使用
要求信号が出力されたとしても、ＳＣＩ１の方がＳＣＩ
２より優先順位が高いので、ＳＣＩ２のバス使用要求信
号は拒絶される。：ここまでの過程に経たとき、分散シ
ステムには図８のような信号の流れが生じていることに
なる。：ＳＶＰ１からＣＯＭ３に対するアクセス処理が
終了したら、ＳＶＰ１からＳＣＩ１に対してアクセス処
理終了信号が出力されＡＭ１及びＡＭ３間のバスが解放
される。 ［例２ ２台のサービスプロセッサがそれぞれ異なる本
体装置にアクセスする場合のアクセス制御例］例２は、
ＳＶＰ０からＣＯＭ２へアクセス処理要求が発行される
とともに、ＳＶＰ１からＣＯＭ３へアクセス処理要求が
発行される例で、それぞれのアクセス処理要求が同時に
処理される例である。：ＳＶＰ０からＳＣＩ０に対して
アクセス処理要求信号を発信する。：ＳＶＰ１からＳＣ
Ｉ１に対してアクセス処理要求信号を発信する。：ＳＣ
Ｉ０は、ＳＣＩ１及びＳＣＩ２にバス使用要求信号ＢＲ
０を出力する。：ＳＣＩ１は、ＳＣＩ０及びＳＣＩ３に
バス使用要求信号ＢＲ１を出力する。：ＳＣＩ０及びＳ
ＣＩ１間は互いにバス使用要求信号を出している状態な
ので、バス使用要求信号ＢＲ０、ＢＲ１に対するバス使
用許可信号は出力されず、ＳＣＩ０及びＳＣＩ１間は論
理的に接続されなくなる。：ＳＣＩ２は、ＣＯＭ２が使
用されていないのでＳＣＩ０側にバス使用許可信号を出
力する。：ＳＣＩ３は、ＣＯＭ３が使用されていないの
でＳＣＩ１側にバス使用許可信号を出力する。：ここま
での過程に経たとき、分散システムには図９のような信
号の流れが生じていることになる。：ＳＶＰ０からＣＯ
Ｍ２に対するアクセス処理が終了したら、ＳＶＰ０から
ＳＣＩ０に対してアクセス処理終了信号が出力されＳＣ
Ｉ０及びＳＣＩ２間のバスが解放される。：ＳＶＰ１か
らＣＯＭ３に対するアクセス処理が終了したら、ＳＶＰ
１からＳＣＩ１に対してアクセス処理終了信号が出力さ
れＳＣＩ１及びＳＣＩ３間のバスが解放される。
ソールインタフェース制御装置ＳＣＩ間にＳＣＩ０＞Ｓ
ＣＩ１＞ＳＣＩ２＞ＳＣＩ３の優先順位が定められてい
る。 ［例１ ２台のサービスプロセッサが同一の本体装置に
アクセスする場合のアクセス制御例］例１は、サービス
プロセッサＳＶＰ０から本体装置ＣＯＭ３に対するアク
セス処理要求（ＡＲ０）が発行されるとともに、サービ
スプロセッサＳＶＰ１から本体装置ＣＯＭ３に対するア
クセス処理要求（ＡＲ１）が発行される例で、排他制御
が必要となる例である。：ＳＶＰ０からＳＣＩ０に対し
てアクセス処理要求信号を発信する。：ＳＶＰ１からＳ
ＣＩ１に対してアクセス処理要求信号を発信する。：Ｓ
ＣＩ０は、ＳＣＩ１及びＳＣＩ２にバス使用要求信号Ｂ
Ｒ０を出力する。：ＳＣＩ１は、ＳＣＩ０及びＳＣＩ３
にバス使用要求信号ＢＲ１を出力する。：ＳＣＩ０及び
ＳＣＩ１間は互いにバス使用要求信号を出している状態
なので、バス使用要求信号ＢＲ０、ＢＲ１に対するバス
使用許可信号は出力されず、ＳＣＩ０及びＳＣＩ１間は
論理的に接続されなくなる。：ＳＣＩ３は、ＣＯＭ３が
使用されていないのでＳＣＩ１側にバス使用許可信号を
出力する。：ＳＣＩ２はＳＣＩ３にバス使用要求信号を
出力するが、すでにＳＣＩ１よりバス使用要求信号が出
力されいるので、ＳＣＩ２のバス使用要求信号は拒絶さ
れる。また、ＳＣＩ１及びＳＣＩ２より同時にバス使用
要求信号が出力されたとしても、ＳＣＩ１の方がＳＣＩ
２より優先順位が高いので、ＳＣＩ２のバス使用要求信
号は拒絶される。：ここまでの過程に経たとき、分散シ
ステムには図８のような信号の流れが生じていることに
なる。：ＳＶＰ１からＣＯＭ３に対するアクセス処理が
終了したら、ＳＶＰ１からＳＣＩ１に対してアクセス処
理終了信号が出力されＡＭ１及びＡＭ３間のバスが解放
される。 ［例２ ２台のサービスプロセッサがそれぞれ異なる本
体装置にアクセスする場合のアクセス制御例］例２は、
ＳＶＰ０からＣＯＭ２へアクセス処理要求が発行される
とともに、ＳＶＰ１からＣＯＭ３へアクセス処理要求が
発行される例で、それぞれのアクセス処理要求が同時に
処理される例である。：ＳＶＰ０からＳＣＩ０に対して
アクセス処理要求信号を発信する。：ＳＶＰ１からＳＣ
Ｉ１に対してアクセス処理要求信号を発信する。：ＳＣ
Ｉ０は、ＳＣＩ１及びＳＣＩ２にバス使用要求信号ＢＲ
０を出力する。：ＳＣＩ１は、ＳＣＩ０及びＳＣＩ３に
バス使用要求信号ＢＲ１を出力する。：ＳＣＩ０及びＳ
ＣＩ１間は互いにバス使用要求信号を出している状態な
ので、バス使用要求信号ＢＲ０、ＢＲ１に対するバス使
用許可信号は出力されず、ＳＣＩ０及びＳＣＩ１間は論
理的に接続されなくなる。：ＳＣＩ２は、ＣＯＭ２が使
用されていないのでＳＣＩ０側にバス使用許可信号を出
力する。：ＳＣＩ３は、ＣＯＭ３が使用されていないの
でＳＣＩ１側にバス使用許可信号を出力する。：ここま
での過程に経たとき、分散システムには図９のような信
号の流れが生じていることになる。：ＳＶＰ０からＣＯ
Ｍ２に対するアクセス処理が終了したら、ＳＶＰ０から
ＳＣＩ０に対してアクセス処理終了信号が出力されＳＣ
Ｉ０及びＳＣＩ２間のバスが解放される。：ＳＶＰ１か
らＣＯＭ３に対するアクセス処理が終了したら、ＳＶＰ
１からＳＣＩ１に対してアクセス処理終了信号が出力さ
れＳＣＩ１及びＳＣＩ３間のバスが解放される。
【００４３】
【発明の効果】本発明では、システムコンソールインタ
フェース制御装置ＳＣＩに処理手段を設けたため、リン
グ型のバスによる結合が可能となる。つまり、少数の信
号線でシステムコンソールインタフェース制御装置間を
結合することできるという効果がある。
フェース制御装置ＳＣＩに処理手段を設けたため、リン
グ型のバスによる結合が可能となる。つまり、少数の信
号線でシステムコンソールインタフェース制御装置間を
結合することできるという効果がある。
【００４４】また、処理手段は論理的な双方向でのアク
セス処理が可能となるため、一方向のバスが故障した場
合でも、他方向のバスによるアクセス処理を行うことが
可能となる。つまり、伝送の信頼性が高くなるという効
果がある。
セス処理が可能となるため、一方向のバスが故障した場
合でも、他方向のバスによるアクセス処理を行うことが
可能となる。つまり、伝送の信頼性が高くなるという効
果がある。
【００４５】さらに、複数のアクセス処理要求が出され
た場合でも、アクセス処理に必要な伝送路が重ならなけ
れば多重的にアクセス処理が可能となる。つまり、伝送
効率が高くなるという効果がある。
た場合でも、アクセス処理に必要な伝送路が重ならなけ
れば多重的にアクセス処理が可能となる。つまり、伝送
効率が高くなるという効果がある。
【図１】本発明の原理図１である。
【図２】本発明の原理図２である。
【図３】従来技術のポイントツーポイント接続方式によ
る接続例を示す図である。
る接続例を示す図である。
【図４】本発明の一実施例を示す図である。
【図５】処理出力手段の動作を示すフローチャート図で
ある。
ある。
【図６】処理入力手段の動作を示すフローチャート図で
ある。
ある。
【図７】処理中継手段の動作を示すフローチャート図で
ある。
ある。
【図８】実施例の例１における信号の流れを示す図であ
る。
る。
【図９】実施例の例２における信号の流れを示す図であ
る。
る。
１０・・・・ＳＶＰ接続部 ３０ａ・・・一側出力部 ３０ｂ・・・他側出力部 ４０ａ・・・一側入力部 ４０ｂ・・・他側入力部 ５０・・・・バス ５０ａ・・・制御バス ５０ｂ・・・データバス ７０・・・・ＣＯＭ接続部 ８０・・・・処理手段（処理出力手段、処理入力手段及
び処理中継手段） ８０ａ・・・処理出力手段 ８０ｂ・・・処理入力手段 ８０ｃ・・・処理中継手段 ＣＯＭ・・・情報処理装置本体 ＳＣＩ・・・システムコンソールインタフェース制御装
置 ＳＶＰ・・・サービスプロセッサ
び処理中継手段） ８０ａ・・・処理出力手段 ８０ｂ・・・処理入力手段 ８０ｃ・・・処理中継手段 ＣＯＭ・・・情報処理装置本体 ＳＣＩ・・・システムコンソールインタフェース制御装
置 ＳＶＰ・・・サービスプロセッサ
Claims (5)
- 【請求項１】 中央処理装置とメモリ等を備えた情報処
理装置本体（ＣＯＭ）と、 この情報処理装置本体（ＣＯＭ）に対してマイクロプロ
グラムのローディングおよびエラー処理を行うサービス
プロセッサ（ＳＶＰ）と、 前記情報処理装置本体（ＣＯＭ）と前記サービスプロセ
ッサ（ＳＶＰ）とを接続するシステムコンソールインタ
フェース制御装置（ＳＣＩ）とからなる１組の情報処理
システムを複数組有する情報処理システムにおいて、 各組のシステムコンソールインタフェース制御装置（Ｓ
ＣＩ）間はリング状に接続され、 前記システムコンソールインタフェース制御装置（ＳＣ
Ｉ）は、サービスプロセッサ（ＳＶＰ）と他の組の情報
処理装置本体（ＣＯＭ）との間のインタフェースを処理
する処理手段（８０）を備えたことを特徴とするバス制
御装置。 - 【請求項２】 前記処理手段（８０）は、組内のサービ
スプロセッサ（ＳＶＰ）から他の組の情報処理装置本体
（ＣＯＭ）に対するアクセス処理要求を受け付け、論理
的な一側と他側の２つの伝送方向にバス使用の要求を行
い、先にバス使用の許可が出た伝送方向によりアクセス
処理を行う処理出力手段（８０ａ）と、 組内の情報処理装置本体（ＣＯＭ）に対するアクセス処
理要求を論理的な一側及び他側のうち少なくとも一方の
伝送方向より受け付け、このアクセス処理要求が伝送さ
れてきた伝送方向によりアクセス処理を行う処理入力手
段（８０ｂ）と、 他の組の情報処理装置本体（ＣＯＭ）に対するアクセス
処理要求を論理的な一側及び他側のうち少なくとも一方
の伝送方向より受け付け、このアクセス処理要求が伝送
されてきた方向と論理的に反対の方向にバス使用の要求
を行い、バス使用の許可が出たらアクセス処理の中継を
行う処理中継手段（８０ｃ）とを設けたことを特徴とす
るバス制御装置。 - 【請求項３】 請求項１において、システムコンソール
インタフェース制御装置（ＳＣＩ）に一意の識別番号を
定めるとともに、この識別番号に基づくシステムコンソ
ールインタフェース制御装置（ＳＣＩ）間の優先順位を
定め、前記処理入力手段（８０ｂ）は論理的な一側と他
側の２つの伝送方向から同時にアクセス処理要求を受け
付けた場合、優先順位の高いシステムコンソールインタ
フェース制御装置（ＳＣＩ）から伝送されたアクセス処
理要求から優先して処理することを特徴とするバス制御
装置。 - 【請求項４】 請求項１において、前記処理入力手段
（８０ｂ）は論理的な一側と他側の２つの伝送方向から
同時にアクセス処理要求を受け付けた場合、論理的な一
側の伝送方向より受け付けたアクセス処理要求から優先
して処理することを特徴とするバス制御装置。 - 【請求項５】 請求項１において、前記処理入力手段
（８０ｂ）は論理的な一側と他側の２つの伝送方向から
同時にアクセス処理要求を受け付けた場合、論理的な他
側の伝送方向より受け付けたアクセス処理要求から優先
して処理することを特徴とするバス制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5257584A JPH0793236A (ja) | 1993-09-20 | 1993-09-20 | バス制御装置 |
| EP94303913A EP0645706A3 (en) | 1993-09-20 | 1994-05-31 | Information processing system comprising a service processor. |
| US08/654,787 US5721821A (en) | 1993-09-20 | 1996-05-28 | Information processing system having ring fashioned bus connection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5257584A JPH0793236A (ja) | 1993-09-20 | 1993-09-20 | バス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793236A true JPH0793236A (ja) | 1995-04-07 |
Family
ID=17308301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5257584A Withdrawn JPH0793236A (ja) | 1993-09-20 | 1993-09-20 | バス制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5721821A (ja) |
| EP (1) | EP0645706A3 (ja) |
| JP (1) | JPH0793236A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008041027A (ja) * | 2006-08-10 | 2008-02-21 | Sony Computer Entertainment Inc | プロセッサノードシステムおよびプロセッサノードクラスタシステム |
| US9420360B2 (en) | 2013-09-25 | 2016-08-16 | Fujitsu Limited | Transport apparatus and method of transmitting monitoring control signal |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7991347B1 (en) * | 1994-04-07 | 2011-08-02 | Data Innovation Llc | System and method for accessing set of digital data at a remote site |
| US7181758B1 (en) * | 1994-07-25 | 2007-02-20 | Data Innovation, L.L.C. | Information distribution and processing system |
| US6249832B1 (en) * | 1999-02-12 | 2001-06-19 | Compaq Computer Corporation | Computer system bus termination for an intel slot 2 bus |
| US20020194295A1 (en) * | 2001-06-15 | 2002-12-19 | Groupe 2Mb Inc. | Scalable data-sharing architecture |
| EP1286265A3 (en) * | 2001-08-10 | 2008-05-28 | Sun Microsystems, Inc. | Console connection |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4667287A (en) * | 1982-10-28 | 1987-05-19 | Tandem Computers Incorporated | Multiprocessor multisystem communications network |
| JPS60236340A (ja) * | 1984-05-09 | 1985-11-25 | Asics Corp | 通信システム |
| US5179715A (en) * | 1987-03-11 | 1993-01-12 | Toyo Communication Co., Ltd. | Multiprocessor computer system with process execution allocated by process managers in a ring configuration |
| JPH07111713B2 (ja) * | 1988-02-24 | 1995-11-29 | 富士通株式会社 | 構成変更制御方式 |
| US5105424A (en) * | 1988-06-02 | 1992-04-14 | California Institute Of Technology | Inter-computer message routing system with each computer having separate routinng automata for each dimension of the network |
| US5155858A (en) * | 1988-10-27 | 1992-10-13 | At&T Bell Laboratories | Twin-threshold load-sharing system with each processor in a multiprocessor ring adjusting its own assigned task list based on workload threshold |
| FR2685840B1 (fr) * | 1991-12-31 | 1995-03-10 | Smh Management Services Ag | Reseau informatique en anneau et procedure de transmission d'informations dans ce reseau. |
-
1993
- 1993-09-20 JP JP5257584A patent/JPH0793236A/ja not_active Withdrawn
-
1994
- 1994-05-31 EP EP94303913A patent/EP0645706A3/en not_active Withdrawn
-
1996
- 1996-05-28 US US08/654,787 patent/US5721821A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008041027A (ja) * | 2006-08-10 | 2008-02-21 | Sony Computer Entertainment Inc | プロセッサノードシステムおよびプロセッサノードクラスタシステム |
| US9420360B2 (en) | 2013-09-25 | 2016-08-16 | Fujitsu Limited | Transport apparatus and method of transmitting monitoring control signal |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0645706A2 (en) | 1995-03-29 |
| US5721821A (en) | 1998-02-24 |
| EP0645706A3 (en) | 1997-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4684885A (en) | Arrangement for on-line diagnostic testing of an off-line standby processor in a duplicated processor configuration | |
| JPH0668041A (ja) | コンピュータ・システム | |
| JPH06223042A (ja) | マルチプロセッサ・システムにおいて割込みを管理するための装置及び方法 | |
| WO1982001430A1 (en) | Improved system for interrupt arbitration | |
| US5195040A (en) | Backup navigation system | |
| US4941086A (en) | Program controlled bus arbitration for a distributed array processing system | |
| EP0780774B1 (en) | Logical address bus architecture for multiple processor systems | |
| JPH11345175A (ja) | 代替パス制御システム及び方法 | |
| JP3442932B2 (ja) | 情報処理システム | |
| JPH0793236A (ja) | バス制御装置 | |
| US5201051A (en) | Apparatus for interrupt detection and arbitration | |
| US7099984B2 (en) | Method and system for handling interrupts and other communications in the presence of multiple processing sets | |
| US6701388B1 (en) | Apparatus and method for the exchange of signal groups between a plurality of components in a digital signal processor having a direct memory access controller | |
| JP3859173B2 (ja) | 分散プロセス制御システムの汎用オペレータステーションモジュール | |
| JP2988443B2 (ja) | データ転送方式 | |
| JP2002032326A (ja) | 拡張スロットホットプラグ制御装置 | |
| US6836840B2 (en) | Slaves with identification and selection stages for group write | |
| JP2705955B2 (ja) | 並列情報処理装置 | |
| EP1193605B1 (en) | Apparatus and method for the transfer of signal groups between digital signal processors in a digital signal processing unit | |
| JP2000105261A (ja) | 電気部品テストシステム | |
| JP3365496B2 (ja) | グラフィックス処理システム及びグラフィックス処理方法 | |
| JPS6113627B2 (ja) | ||
| JPS59146362A (ja) | インタフエ−ス切換え制御方式 | |
| JP2531080B2 (ja) | バスアダプタ切り換え方式 | |
| JPH09179836A (ja) | 多重化計算機およびその障害検出処理方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |