JPH0758753A - インタフェース回路 - Google Patents

Abstract

(57)【要約】 【目的】 回路規模や消費電力の小さなインタフェース
回路を提供。 【構成】 インタフェース回路10は、８ビットパラレル
の入力 100に入力したATM セルを速度変換して並列度を
減ずるデマルチプレクサ12から出力した４×８ビット幅
の32ビットデータを蓄積する２ポートRAM 14と、この入
力 100に入力した端数分のデータである53バイト目のデ
ータを蓄積するサブメモリ回路16とを備えている。２ポ
ートメモリ回路14に蓄積されたデータは、制御回路20に
よる制御を受けて読み出され、マルチプレクサ18にて８
ビット幅のデータに速度変換されて出力 130に出力され
る。次いで、サブメモリ回路16に蓄積されたデータが制
御回路20による制御を受けて読み出され、マルチプレク
サ18にて選択されて、出力 130に出力される。制御回路
20は、２ポートRAM 14およびサブメモリ回路16における
蓄積動作を制御し、これら回路におけるデータの書込動
作および読出動作を禁止する機能を有している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、固定長パケットデータ
を交換する交換機などの通信装置におけるインタフェー
ス回路に関するものである。

【０００２】

【従来の技術】近年、非同期転送モード(ATM) を用いた
通信方式は、たとえばCCITT(国際電信電話諮問委員会）
による勧告I432にて標準化された。この通信方式は、通
信装置内ではデータがセルと呼ばれる53バイト固定長の
データフォーマットにて処理され、また、通信装置間の
インタフェースは、同期ディジタル・ハイアラーキ(SD
H;Synchronous Digital Hierarchy) と呼ばれる国際標
準の高速中継体系を採用し、SDH のペイロードにATM セ
ルがマッピングされて転送される通信方式である。この
同期ディジタル・ハイアラーキにおいて、インタフェー
ス速度がＮ×155.52Mb/sに統一され、これにより、たと
えば国際間における網接続が容易にできるようになっ
た。

【０００３】周知のように、同期ディジタル・ハイアラ
ーキにおける155.52Mb/sインタフェース(STM-1) のフレ
ーム構造は、網運用管理情報を伝達するセクションオー
バーヘッドと、主信号を伝達するためのペイロードとに
区分される。このフレームの最初の９列×９行の部分
は、網運用管理情報を伝達する(SOH) およびポインタを
運ぶためセクションオーバーヘッドが構成され、残りの
261 列×９行の部分は、主信号であるATM セルがマッピ
ングされる。したがって、この同期ディジタル・ハイア
ラーキ(SDH) を採用したATM 交換機などの通信装置は、
装置内のATM セルをSDH のペイロードにマッピングする
機能や、SDH のペイロード内のATM セルを抽出する機能
が必要となる。

【０００４】従来、このような通信装置間のインタフェ
ースを行なう場合、そのインタフェースに、たとえば、
データの入出力を２つ有した２ポートRAM （デュアルポ
ートRAM ）が用いられる。すなわち、２ポートRAM は、
一方のポートから転送されるATM セルを蓄積し、他方の
ポートからSDH のペイロードに合わせて蓄積されている
ATM セルを読み出す。また、ある一方のポートからSDH
のペイロード内のATMセルを蓄積し、他方のポートから
所望のタイミングで蓄積されているATM セルを読み出
す。

【０００５】SDH やATM セルについては、CCITT(国際電
信電話諮問委員会）にて標準化されており、この種のイ
ンタフェースについても、バイト単位で処理することが
考えられる。この場合、SDH で規定されているデータ速
度は非常に高速であるため、論理素子のみにて構成され
たインタフェース回路はバイト単位で処理することがで
きるが、RAM などのメモリ素子では、論理素子と較べて
その動作速度が低速であるためバイト単位の処理が困難
であった。

【０００６】

【発明が解決しようとする課題】そこで、上述のRAM な
どのメモリ素子を用いる部分の並列度を増して、たとえ
ば、４バイト単位にて低速度で処理を行なうことが考え
られる。しかしながら、CCITT にて標準化されているAT
M セル長は、53バイトの固定長であるために、並列度が
53バイトあるいは１バイト以外では端数のバイトが生じ
ていまうので、低速化のための並列度は前記端数が生じ
たバイト数によって決定される。したがって、２ポート
RAM の最小動作速度以上に並列度を増加させねばなら
ず、そのために回路規模が大きくなり、消費電力が増加
するという問題があった。本発明は、このような従来技
術の欠点を解消し、回路規模や消費電力の小さなインタ
フェース回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は上述の課題を解
決するために、連続する固定長のパケットデータを任意
の伝送フレームに多重する、または任意の伝送フレーム
に多重された固定長パケットを連続するパケット流に変
換するインタフェース回路において、このインタフェー
ス回路は、ｍビット幅の入力データの並列度ｎを増し
て、この並列度ｎにて出力されるデータの出力速度を減
少させるデマルチプレクサ回路と、このデマルチプレク
サ回路から出力されるｍ×ｎビット幅のデータを蓄積す
る第１の蓄積回路と、固定長パケットのｍ×ｎビットの
整数倍を越えた端数分の入力データであって、ｍ×ｎビ
ットに満たない端数分のｍビット幅の入力データを蓄積
する第２の蓄積回路と、第１の蓄積回路に蓄積されて出
力したｍ×ｎビット幅のデータの並列度ｎを減ずる選択
回路と、第１の蓄積回路および第２の蓄積回路における
データの蓄積制御を行なう制御回路とを備え、入力固定
長パケットは、ｍビット幅のデータとしてデマルチプレ
クサ回路に入力されて処理されることを特徴とする。

【０００８】この場合、選択回路は、第１の蓄積回路か
ら出力したデータの並列度を減ずる第１の選択回路を有
し、この選択回路はさらに、第１の選択回路の出力と、
第２の蓄積回路の出力とを択一的に選択する第２の選択
回路を備えるとよい。

【０００９】また、第２の蓄積回路は、入力データの速
度を減ずることなく高速に動作が可能な論理素子にて構
成されているとよい。

【００１０】また、入力データのビット幅ｍは、８であ
り、第２の蓄積手段は、固定長パケットのｎバイトの整
数倍に満たない端数分のｍビット幅の入力データを蓄積
するとよい。

【００１１】また、制御回路は、第１の蓄積回路および
第２の蓄積回路を択一的にデータの書込禁止状態、また
はデータの読出禁止状態とすることを特徴とするとよ
い。

【００１２】この場合、さらに制御回路は、固定長のパ
ケットデータの区切りを検出する検出手段を有し、検出
手段にて検出したパケットデータの区切りに基づいて、
第１の蓄積回路および第２の蓄積回路を制御するとよ
い。

【００１３】また、本発明は上述の課題を解決するため
に、連続するATM セルをSDH フレームに多重する、また
はSDH フレームに多重されたATM セルを連続するATM セ
ル流に変換するインタフェース回路において、このイン
タフェース回路は、ｍビット幅の入力データの並列度ｎ
を増して、この並列度ｎにて出力されるデータの速度を
減少させるデマルチプレクサ回路と、このデマルチプレ
クサ回路から出力されるｍ×ｎビット幅のデータを蓄積
する第１の蓄積回路と、ATM セルのｍ×ｎビットの整数
倍を越えた端数分の入力データであって、ｍ×ｎビット
に満たない端数分のｍビット幅の入力データを蓄積する
第２の蓄積回路と、第１の蓄積回路に蓄積されて出力し
たｍ×ｎビット幅のデータの並列度ｎを減ずる選択回路
と、第１の蓄積回路および第２の蓄積回路におけるデー
タの蓄積制御を行なう制御回路とを備え、入力ATM セル
は、ｍビット幅のデータとしてデマルチプレクサ回路に
入力されて処理されることを特徴とする。

【００１４】この場合、選択回路は、第１の蓄積回路か
ら出力したデータの並列度を減ずる第１の選択回路を有
し、この選択回路はさらに、第１の選択回路の出力と、
第２の蓄積回路の出力とを択一的に選択する第２の選択
回路を備えるとよい。

【００１５】また、第２の蓄積回路は、入力データの速
度を減ずることなく高速に動作が可能な論理素子にて構
成されているとよい。

【００１６】また、制御回路は、第１の蓄積回路および
第２の蓄積回路を択一的にデータの書込禁止状態、また
はデータの読出禁止状態とするとよい。

【００１７】この場合、さらに制御回路は、ATM セルの
データの区切りを検出する検出手段を有し、この検出手
段にて検出した前記ATM セルのデータの区切りに基づい
て、第１の蓄積回路および第２の蓄積回路を制御すると
よい。

【００１８】

【作用】本発明によれば、ｍビット幅の入力データの並
列度ｎを増して、該並列度ｎにて出力されるデータの出
力速度をデマルチプレクサ回路にて減少させ、この速度
が減少したｍ×ｎビット幅のデータが第１の蓄積回路に
蓄積される。一方、固定長パケットのｍ×ｎビットの整
数倍を越えた端数分であって、ｍ×ｎビットに満たない
端数分のｍビット幅の入力データは、第２の蓄積回路に
蓄積される。第１の蓄積回路に蓄積されたｍ×ｎビット
幅のデータは、選択回路にて並列度ｎが減ぜられて出力
され、第２の蓄積回路に蓄積されたデータが選択回路に
て選択されて出力される。

【００１９】

【実施例】次に添付図面を参照して本発明によるインタ
フェース回路の実施例を詳細に説明する。図１を参照す
ると、本発明が適用されるインタフェース回路の一実施
例が示され、このインタフェース回路は、ATM 交換機
や、ATM 交換機に接続する従来の交換機に備えられる回
路である。たとえばATM 交換機は、固定長パケットのAT
M セル単位にてデータの交換を行なう不図示のATM スイ
ッチを備え、このATMスイッチにて交換されたATM セル
を他の交換機（図示せず）および端末装置（図示せず）
に転送する。またATM 交換機は、同期ディジタル・ハイ
アラーキ(SDH)に基づいて、ATM セルをSDH のペイロー
ドにマッピングする機能や、SDH のペイロード内のATM
セルを抽出する機能、および速度整合機能を有してい
る。たとえば、ATM 交換機は、ATM 端末などの各種デー
タ信号源から非同期に転送された53バイトの固定長パケ
ット(ATMセル）の５バイトのセル・ヘッダに従って出力
経路を選択し、選択した出力ポートにそのパケットを出
力する。

【００２０】同期ディジタル・ハイアラーキ(SDH) の一
例として155.52Mb/sのインタフェース速度にて中継伝送
を行なう STM-1インタフェースのフレームの構造を図２
に示す。同図において１フレームは、主信号を伝送する
際の網運用管理情報およびペイロードの位置を指定する
ポインタ(AU)を含む９バイト×９行のセクションオーバ
ーヘッドと、主信号を伝送する261 バイト×９行のペイ
ロードとから構成されている。図１に示したインタフェ
ース回路10は、たとえば所定のインタフェース速度を有
する53バイト固定長のATM セル（パケット）をこのペイ
ロードにマッピングしたり、ペイロード内のATM セルを
抽出する回路に設けられ、たとえばインタフェース回路
10は、ユーザー・網インタフェースを介して接続された
ATM 端末とATM スイッチとの間や、ATM スイッチと他の
ディジタル交換機との間に配置される回路10であり、同
図には、インタフェース回路10の主要部が示されてい
る。なお、以下の説明において、本発明に直接関係のな
い部分はその説明を省略し、また、信号の参照符号は、
その現れる接続線の参照番号で表わす。

【００２１】この実施例におけるインタフェース回路10
を詳しく説明すると、インタフェース回路10は、デマル
チプレクサ回路12を備え、デマルチプレクサ回路12は、
入力100 に現れる８ビットパラレルのATM セルなどのパ
ケットをデータの並列度を増して32ビットパラレル(8×
4)の出力102 に振り分けて出力し、またこの入力100に
現れる８ビットパラレルの信号を８ビットの出力104 に
出力する回路である。デマルチプレクサ12は、図３に示
すように、接続線100 に現れるATM セルの先頭から52バ
イトのデータを４バイトごとに、つまり、32ビットのパ
ラレルデータに速度変換する8/32変換部13を有し、8/32
変換部13にて変換されたデータを２ポートRAM 14が接続
された出力102 に出力する。この出力102 には、８ビッ
トの接続線が４組並列に構成された並列度４の32ビット
パラレルの接続線102 が接続され、８ビットパラレルの
入力100 に入力したデータが、その並列度を増して出力
される。これにより、デマルチプレクサ12の出力102 に
出力されるデータは低速化される。また、マルチプレク
サ12は、接続線100 に現れたATM セルのデータのうち、
とりわけ先頭から53バイト目のデータ、つまり４バイト
ごとの52バイトを超え、かつ56バイトに満たない端数バ
イトである最終バイトのデータをサブメモリ回路16が接
続された出力104 に出力する。なお、図３に示すように
インタフェース回路12の接続線100 は、接続線104 に直
接接続されていてもよく、また、入力100 に現れたATM
セルの最終バイトのデータを選択して、選択した１バイ
トのデータを出力104 に出力するように構成されていて
もよい。

【００２２】２ポートRAM14 は、後述の制御回路20の制
御に応じて、入力102 に現れたデータを蓄積し、また蓄
積したデータを出力106 に出力する２ポートのメモリ回
路である。この実施例における２ポートRAM14 は、32ビ
ット幅のデータを入力102 に入力し、デマルチプレクサ
12の入力100 に入力する入力データ速度の１／４倍の最
小動作速度にて動作する並列度４のデュアルポートRAM
にて構成される。２ポートRAM14 は、データの書込アド
レスを指定するための書込アドレス制御線110と、書込
タイミング制御線112 とに現れる書込アドレス信号およ
び書込タイミング信号に応じて、入力102 に現れたデー
タを所定の記憶領域に蓄積する。また、２ポートRAM14
は、読出アドレス制御線114 と読出タイミング制御線11
6 とに現れる読出アドレス信号および読出タイミング信
号に同期して、記憶領域に記憶されたデータを32ビット
パラレルの出力106 に出力する。２ポートRAM の出力10
6はマルチプレクサ回路18に接続されている。

【００２３】サブメモリ回路16は、後述の制御回路20の
制御に応じて８ビット幅の入力104に現れたデータを蓄
積し、また蓄積したデータを出力108 に出力するデータ
蓄積回路である。サブメモリ回路16は、たとえばＤフリ
ップフロップ回路などの高速動作が可能な論理素子にて
有利に構成される。サブメモリ回路16は、データの書込
アドレスを指定するための書込アドレス制御線120 と、
書込タイミング制御線122 とに現れる書込アドレス信号
および書込タイミング信号に応じて、入力104に現れた
１バイトのデータを蓄積する。また、サブメモリ回路16
は、データの読出アドレスを指定するための読出アドレ
ス制御線124 と、読出タイミング制御線126 とに現れる
読出アドレス信号および読出タイミング信号に同期し
て、蓄積した１バイトのデータを８ビットパラレルの出
力108 に出力する。サブメモリ回路16の出力108 はマル
チプレクサ18に接続されている。

【００２４】マルチプレクサ18は、入力したデータを択
一的に選択して出力するデータセレクタ回路である。詳
しくはマルチプレクサ18は、一例として図４に示すよう
に、２ポートRAM 14から読み出されて入力106 に現れた
32ビット幅のデータを８ビットごとに選択して、選択し
たデータを出力107 に出力する第１セレクタ30を備えて
いる。またマルチプレクサ18は、第１セレクタ30にて選
択されてその出力107に出力された８ビット幅のデータ
と、サブメモリ回路16から読み出されて、入力108 に入
力した８ビット幅のデータとを択一的に選択する第２セ
レクタ32を有している。第２セレクタ32は、第１セレク
タ30の選択回路にて選択されて出力107に出力された、5
2バイト（４バイト×13）のデータをそれぞれ選択した
後、入力108 に入力したATM セルの最終バイトに対応す
る８ビットデータを選択して、選択したデータを出力13
0 に出力する。マルチプレクサ18の出力130 は、たとえ
ばセクションオーバーヘッド(SOH) やパスオーバーヘッ
ド(POH) を処理する不図示の処理回路に接続され、処理
回路の出力はまた、他のATM 交換機に接続される。これ
により、インタフェース回路10の出力130 から出力され
たATM セルが、SDHのペイロードにマッピングされて、
他のATM 交換機に伝送される。

【００２５】制御回路20は、インタフェース回路10全体
の動作を制御する制御回路である。この実施例における
制御回路20は、２ポートRAM 14におけるデータの書込制
御および読出制御を行なう機能を有している。詳しくは
制御回路20は、２ポートRAM14にデータを書き込み、ま
たは２ポートRAM 14に蓄積されたデータを読み出すため
のアドレス信号を発生する第１のアドレス発生回路（図
示せず）と、タイミング信号を発生する第１のタイミン
グ発生回路（図示せず）とを備えている。

【００２６】第１のアドレス発生回路および第１のタイ
ミング発生回路は、たとえばデマルチプレクサ回路12の
出力102 に32ビットパラレルに出力されるATM セルの先
頭から52バイトまでのデータを２ポートRAM 14に書き込
む書込アドレス信号および書込タイミング信号を生成す
る。第１のアドレス発生回路および第１のタイミング発
生回路は、生成した書込アドレス信号および書込タイミ
ング信号をそれぞれ書込アドレス制御線110 および書込
タイミング制御線112 に出力する。また第１のアドレス
発生回路および第１のタイミング発生回路は、２ポート
RAM 14に蓄積されたデータを読み出すための読出アドレ
ス信号および読出タイミング信号を生成し、生成した読
出アドレス信号および読出タイミング信号をそれぞれ読
出アドレス制御線114 および読出タイミング制御線116
に出力する。これら２ポートRAM14における蓄積動作を
制御するための出力110 〜116 は、制御回路20の第１の
出力群を構成している。

【００２７】また、制御回路20は、サブメモリ回路16に
おけるデータ蓄積動作の制御を行なう機能を有してい
る。詳しくは、制御回路20は、デマルチプレクサ回路12
の出力104 に出力されるATM セルの端数のデータに対応
する１バイトのデータ、つまりATM セルの53バイト目の
データをサブメモリ回路16に書き込むための、書込アド
レス信号および書込タイミング信号を生成する第２のア
ドレス発生回路（図示せず）および第２のタイミング発
生回路（図示せず）を備え、生成した書込アドレス信号
および書込タイミング信号をそれぞれ書込アドレス制御
線120 および書込タイミング制御線122 に出力する。ま
た制御回路20は、サブメモリ回路16に蓄積されたデータ
を読み出すための読出アドレス信号および読出タイミン
グ信号を第２のアドレス発生回路および第２のタイミン
グ発生回路にて生成し、生成した読出アドレス信号およ
び読出タイミング信号をそれぞれ読出アドレス制御線12
4 および読出タイミング制御線126 に出力する。これら
サブメモリ回路16における蓄積動作を制御するための出
力120 〜126 は、制御回路20の第２の出力群を構成して
いる。

【００２８】さらに制御回路20は、２ポートRAM 14およ
びサブメモリ回路16に対しデータの書込禁止を制御する
機能を有している。制御回路20は、２ポートRAM 14およ
びサブメモリ回路16のそれぞれについて、一方の回路に
おけるデータ書込中には、他方の回路におけるデータの
書き込みを禁止するように第１の出力群および第２の出
力群の出力線を制御する機能を有している。具体的には
制御回路20は、たとえば入力132 に入力される前段の回
路からのATM セルの先頭を示すセル先頭信号に応じて、
ATM セルの先頭から52バイトまでのデータと、53バイト
目のデータとを判別する機能を有している。制御回路20
は、この判別結果に基づいて、第１の出力群および第２
の出力群の出力信号を制御して、２ポートRAM 14および
サブメモリ回路16のそれぞれの書込禁止および読出禁止
を制御する。

【００２９】また、制御回路20は本例においては、２ポ
ートRAM 14およびサブメモリ回路16のそれぞれを、たと
えば読出禁止に制御することにより、SDH のフレームを
生成する機能を有している。また、入力がSDH フレーム
にATM セルがマッピングされているデータの場合には、
たとえば、制御回路20は、２ポートRAM 14およびサブメ
モリ回路16のそれぞれをたとえば書込禁止に制御するこ
とにより、SOH およびPOH のデータを廃棄する機能を有
する。すなわち、制御回路20は、常に入力されるデータ
のうちのATM セルのデータのみを２ポートRAM 14および
サブメモリ回路16に保持させ、読出禁止、書込禁止に制
御することよって、SDH フレームの生成、廃棄を行な
う。なお、制御回路20は、データの書き込み、または読
み出しを制御する制御信号の入力を設けることにより、
２ポートRAM 14およびサブメモリ回路16におけるデータ
の書き込みまたは読み出しを禁止してもよい。

【００３０】以上のような構成で、本発明によるインタ
フェース回路10の動作を図２を参照して説明する。図２
を参照すると同図には、インタフェース回路10の動作タ
イミングを表わすタイムチャートが示されている。たと
えば、ATM 端末装置などの信号源から出力された53バイ
ト固定長のATM セルがデマルチプレクサ12の入力100に
入力されると、ATM セル中の52バイトまでのデータは、
デマルチプレクサ12にて並列度４の４バイト(8×4[bi
t]) に変換されてデマルチプレクサ12の出力102に出力
される。

【００３１】一方、制御回路20の第１の出力群から書込
アドレス信号と書込タイミング信号とが出力されて２ポ
ートRAM 14に供給される。２ポートRAM 14の入力102 に
入力したデータは、これら書込アドレス信号および書込
タイミング信号に同期して、２ポートRAM 14に書き込ま
れる。このとき制御回路20の第２の出力群は、サブメモ
リ回路16が書込禁止状態となるように制御されて、サブ
メモリ回路16は、書込禁止状態となる。52バイトのデー
タが２ポートRAM に書き込まれると、デマルチプレクサ
12の出力104 に、ATM セルの端数の１バイトのデータが
出力されて、サブメモリ回路16に入力される。このと
き、制御回路20の第２の出力群に書込アドレス信号およ
び書込タイミング信号が出力され、１バイトのデータ
は、この書込アドレス信号および書込タイミング信号に
同期して、サブメモリ回路16に保持される。このとき制
御回路20の第１の出力群は２ポートRAM 14が書込禁止状
態となるように制御されて、２ポートRAM 14は書込禁止
状態となる。

【００３２】次いで、２ポートRAM 14およびサブメモリ
回路16に記憶されたデータの読み出しについて説明する
と、制御回路20の第１の出力群から読出アドレス信号と
読出タイミング信号とが出力されて、２ポートRAM 14に
入力されると、２ポートRAM14に蓄積されている52バイ
トのデータが４バイト単位(32[bit]) にて読み出され
て、読み出されたデータは出力106 に出力される。この
とき、制御回路20の第２の出力群はサブメモリ14が読出
禁止状態となるように制御される。２ポートRAM14に書
き込まれている52バイトのデータが読み出されると、制
御回路20の第２の出力群に読出アドレス信号と読出タイ
ミング信号とが出力されて、サブメモリ回路16に書き込
まれている１バイトのデータがこれら読出アドレス信号
および読出タイミング信号に従って読み出され、読み出
されたデータは出力108 に出力される。このとき、制御
回路20の第１の出力群は２ポートRAM 14が読出禁止状態
となるように制御される。このようにサブメモリ回路16
は、論理素子で構成されているので入力データの１クロ
ックで書き込みおよび読み出し動作を行なうことが可能
である。

【００３３】２ポートRAM 14およびサブメモリ回路16か
ら読み出されたデータは、マルチプレクサ18に入力され
て、２ポートRAM 14から読み出された52バイトのデータ
が８ビットごとに選択されて出力130 に出力され、次
に、サブメモリ回路16から読み出された１バイトのデー
タが選択されて出力130 に出力される。このように、こ
の実施例では、最小動作速度が入力データの速度の１／
４倍の２ポートRAM を用いているので、ATM セルの52バ
イトはデマルチプレクサ回路12にて低速に変換され、入
力データの４クロックごとに２ポートRAM 14に書き込
み、また、４クロックごとに読み出すことが可能であ
る。

【００３４】以上説明したように、ATM セルを並列度を
増して処理する場合、端数のバイトの入力データの速度
を減ずることなく高速に動作が可能なＤフリップフロッ
プなどの論理素子で構成されたサブメモリ回路16で処理
する構成としたので、使用する並列度をメモリ素子（２
ポートRAM 14）が動作する限界に設定できるようにな
り、必要以上の並列度を設定する必要がなくなって、回
路の小型化および低消費電力化が可能となる。

【００３５】実際のCMOSプロセスの能力を考慮すると、
たとえば620Mb/s のSDH 信号を１バイト単位で処理する
場合の動作速度は78MHz となって、この場合、論理素子
のみでサブメモリ回路を構成することが可能であり、ま
た、４バイト単位で処理する場合、動作速度は20MHz と
なるので、RAM などのメモリ素子を使用することが可能
となる。

【００３６】ここで従来技術によるインタフェース回路
と比較すると、図４に示した従来のインタフェース回路
400 は、デマルチプレクサ回路402 と、２ポートRAM404
と、マルチプレクサ406 と、制御回路408 とを備え、デ
マルチプレクサ402 に入力するデータは、２ポートRAM4
04の動作速度が満たされる並列度でデマルチプレクサ回
路402 にて低速に変換され、変換されたデータが２ポー
トRAM404に書き込まれる。マルチプレクサ406 は、２ポ
ートRAM404から読み出された低速のデータを元の速度に
変換する。しかしATM セル長は53バイトに標準化されて
いるので、並列度が53バイトあるいは１バイト以外では
端数のバイトのデータが生じてしまう。したがって、従
来の回路では低速化のための並列度はこの端数のバイト
のデータの数によって決定されていた。

【００３７】たとえば、図４に示したインタフェース回
路400 では、図５に示したタイムチャートからわかるよ
うに、最小動作速度が入力データ速度の１／４倍の２ポ
ートRAM404を用いた並列度が４の場合(a) には、ATM セ
ルの53バイトは、(13 ×４＋１) バイトとなるので、AT
M セルの先頭から52バイトまでのデータは入力データの
１／４倍の速度で２ポートRAM404に書き込むことができ
るが、残りの端数１バイトは２ポートRAM404に書き込む
ことができない。

【００３８】また並列度が８の場合(b) には、ATM セル
の端数バイト以外は、２ポートRAMの最小動作速度の１
／２の速度（入力データ速度の１／８の速度）で、書込
動作および読出動作をすることになる。したがって、２
ポートRAM404の最小動作速度以上に並列度を増加させな
くてはならず、このために回路規模や消費電力が増加す
るという問題が生じていた。

【００３９】本発明では、端数のバイトを高速動作が可
能な論理素子にて構成された図１に示すサブメモリ回路
16で処理する構成としたので、必要以上の並列度を２ポ
ートRAM 14に設定する必要がなくなり、したがってイン
タフェース回路の小型化および低消費電力化を図ること
ができる。

【００４０】なお、この実施例においてインタフェース
回路10は、ATM セルの交換を行なうATM 交換機に備えら
れたが、これに限らず、たとえばインタフェース回路10
は、従来のパケット交換機に備えられ、この場合、イン
タフェース回路10は、従来のパケット交換機をATM 網に
接続するインタフェース回路に適用してもよい。

【００４１】

【発明の効果】このように本発明によれば、ｍビット幅
の入力データをデマルチプレクサ回路にて並列度ｎでデ
ータの出力速度を減少させて出力し、このｍ×ｎビット
幅で出力されたデータを第１の蓄積回路にて蓄積し、ま
た、ｍ×ｎビットの整数倍を越えた端数分であって、ｍ
×ｎビットに満たない端数分のｍビット幅の入力データ
を第２の蓄積回路にて蓄積している。したがって、並列
度を第１の蓄積回路が動作する限界に設定してインタフ
ェース回路を構成することができ、また、必要以上の並
列度を設定する必要がなくなって、最低限の並列度にて
インタフェース回路を構成することができる。これによ
りインタフェース回路の構成を小型化し、またインタフ
ェース回路における消費電力を低減することができる。
とくに、第１の蓄積回路としてRAM などのメモリ素子を
使用することができ、また第２に蓄積回路として論理素
子のみで構成することができる。

【図面の簡単な説明】

【図１】本発明が適用されるインタフェース回路の一実
施例を示すブロック図である。

【図２】図１に示した実施例におけるSTM-1 インタフェ
ースの概略構造を示す図である。

【図３】図１に示したデマルチプレクサ回路の一例を示
すブロック図である。

【図４】図１に示したマルチプレクサ回路の一例を示す
ブロック図である。

【図５】図１に示した実施例におけるインタフェース回
路の動作を示すタイムチャートである。

【図６】従来のインタフェース回路の一例を示すブロッ
ク図である。

【図７】図７に示した従来例におけるインタフェース回
路の動作を示すタイムチャートである。

【符号の説明】

10 インタフェース回路 12 デマルチプレクサ回路 14 ２ポートRAM 16 サブメモリ回路 18 マルチプレクサ回路 20 制御回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 3/00 9076−5Ｋ 11/04

Claims (11)

【特許請求の範囲】
1. 【請求項１】 連続する固定長のパケットデータを任意
   の伝送フレームに多重する、または任意の伝送フレーム
   に多重された固定長パケットを連続するパケット流に変
   換するインタフェース回路において、該インタフェース
   回路は、 ｍビット幅の入力データの並列度ｎを増して、該並列度
   ｎにて出力されるデータの出力速度を減少させるデマル
   チプレクサ回路と、 該デマルチプレクサ回路から出力されるｍ×ｎビット幅
   のデータを蓄積する第１の蓄積回路と、 前記固定長パケットのｍ×ｎビットの整数倍を越えた端
   数分の前記入力データであって、ｍ×ｎビットに満たな
   い端数分の前記ｍビット幅の入力データを蓄積する第２
   の蓄積回路と、 第１の蓄積回路に蓄積されて出力したｍ×ｎビット幅の
   データの並列度ｎを減ずる選択回路と、 第１の蓄積回路および第２の蓄積回路における前記デー
   タの蓄積制御を行なう制御回路とを備え、 前記入力固定長パケットは、ｍビット幅のデータとして
   前記デマルチプレクサ回路に入力されて処理されること
   を特徴とするインタフェース回路。
2. 【請求項２】 請求項１に記載のインタフェース回路に
   おいて、 前記選択回路は、第１の蓄積回路から出力したデータの
   並列度を減ずる第１の選択回路を有し、 該選択回路はさらに、第１の選択回路の出力と、第２の
   蓄積回路の出力とを択一的に選択する第２の選択回路を
   備えることを特徴とするインタフェース回路。
3. 【請求項３】 請求項１に記載のインタフェース回路に
   おいて、第２の蓄積回路は、前記入力データの速度を減
   ずることなく高速に動作が可能な論理素子にて構成され
   ていることを特徴とするインタフェース回路。
4. 【請求項４】 請求項１に記載のインタフェース回路に
   おいて、 前記入力データのビット幅ｍは、８であり、 前記第２の蓄積手段は、前記固定長パケットのｎバイト
   の整数倍に満たない端数分の前記ｍビット幅の入力デー
   タを蓄積することを特徴とするインタフェース回路。
5. 【請求項５】 請求項１に記載のインタフェース回路に
   おいて、前記制御回路は、第１の蓄積回路および第２の
   蓄積回路を択一的にデータの書込禁止状態、またはデー
   タの読出禁止状態とすることを特徴とするインタフェー
   ス回路。
6. 【請求項６】 請求項５に記載のインタフェース回路に
   おいて、前記制御回路は、 前記固定長のパケットデータの区切りを検出する検出手
   段を有し、 該検出手段にて検出した前記パケットデータの区切りに
   基づいて、第１の蓄積回路および第２の蓄積回路を制御
   することを特徴とするインタフェース回路。
7. 【請求項７】 連続するATM セルをSDH フレームに多重
   する、またはSDH フレームに多重されたATM セルを連続
   するATM セル流に変換するインタフェース回路におい
   て、該インタフェース回路は、 ｍビット幅の入力データの並列度ｎを増して、該並列度
   ｎにて出力されるデータの速度を減少させるデマルチプ
   レクサ回路と、 該デマルチプレクサ回路から出力されるｍ×ｎビット幅
   のデータを蓄積する第１の蓄積回路と、 前記ATM セルのｍ×ｎビットの整数倍を越えた端数分の
   前記入力データであって、ｍ×ｎビットに満たない端数
   分の前記ｍビット幅の入力データを蓄積する第２の蓄積
   回路と、 第１の蓄積回路に蓄積されて出力したｍ×ｎビット幅の
   データの並列度ｎを減ずる選択回路と、 第１の蓄積回路および第２の蓄積回路における前記デー
   タの蓄積制御を行なう制御回路とを備え、 前記入力ATM セルは、ｍビット幅のデータとして前記デ
   マルチプレクサ回路に入力されて処理されることを特徴
   とするインタフェース回路。
8. 【請求項８】 請求項７に記載のインタフェース回路に
   おいて、 前記選択回路は、第１の蓄積回路から出力したデータの
   並列度を減ずる第１の選択回路を有し、 該選択回路はさらに、第１の選択回路の出力と、第２の
   蓄積回路の出力とを択一的に選択する第２の選択回路を
   備えることを特徴とするインタフェース回路。
9. 【請求項９】 請求項７に記載のインタフェース回路に
   おいて、第２の蓄積回路は、前記入力データの速度を減
   ずることなく高速に動作が可能な論理素子にて構成され
   ていることを特徴とするインタフェース回路。
10. 【請求項１０】 請求項７に記載のインタフェース回路
    において、前記制御回路は、第１の蓄積回路および第２
    の蓄積回路を択一的にデータの書込禁止状態、またはデ
    ータの読出禁止状態とすることを特徴とするインタフェ
    ース回路。
11. 【請求項１１】 請求項１０に記載のインタフェース回
    路において、前記制御回路は、 前記ATM セルのデータの区切りを検出する検出手段を有
    し、 該検出手段にて検出した前記ATM セルのデータの区切り
    に基づいて、第１の蓄積回路および第２の蓄積回路を制
    御することを特徴とするインタフェース回路。