JPH0758110A - Semiconductor device - Google Patents
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- JPH0758110A JPH0758110A JP21906993A JP21906993A JPH0758110A JP H0758110 A JPH0758110 A JP H0758110A JP 21906993 A JP21906993 A JP 21906993A JP 21906993 A JP21906993 A JP 21906993A JP H0758110 A JPH0758110 A JP H0758110A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、ＬＳＩ等の半導体装
置における多層配線構造に関し、特に拡散バリア層とし
てＴｉＯＮ膜を用いると共に反射防止膜としてＴｉＮ膜
を用いたことによりアロイピットの発生及びＡｌヒロッ
クの発生を防止するようにしたものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer wiring structure in a semiconductor device such as an LSI, and more particularly, by using a TiON film as a diffusion barrier layer and a TiN film as an antireflection film, the occurrence of alloy pits and the formation of Al hillocks are prevented. This is to prevent the occurrence.
【０００２】[0002]
【従来の技術】従来、ＬＳＩ等の半導体装置の多層配線
構造としては、図５に示すものが提案されている。2. Description of the Related Art Conventionally, as a multilayer wiring structure of a semiconductor device such as an LSI, a structure shown in FIG. 5 has been proposed.
【０００３】図５において、Ｓｉからなる半導体基板１
０の表面を覆うＳｉＯ2 等の絶縁膜１４の上には、第１
の配線層１６が形成され、絶縁膜１４及び配線層１６を
覆う層間絶縁膜１８の上には、絶縁膜１８に設けた接続
孔１８Ａを介して配線層１６に接続されるように第２の
配線層が形成される。なお、配線層１６は、図示しない
個所で絶縁膜１４に設けた接続孔を介して基板１０の所
定領域にオーミック接続されている。In FIG. 5, a semiconductor substrate 1 made of Si is used.
0 on the insulating film 14 such as SiO 2 covering the surface of
Wiring layer 16 is formed on the insulating film 14 and the interlayer insulating film 18 covering the wiring layer 16 so as to be connected to the wiring layer 16 via the connection hole 18A provided in the insulating film 18. A wiring layer is formed. The wiring layer 16 is ohmic-connected to a predetermined region of the substrate 10 via a connection hole provided in the insulating film 14 at a position not shown.
【０００４】配線層１６は、下から順に接続抵抗低減膜
１６ａ、拡散バリア膜１６ｂ、配線材膜１６ｃ、接続抵
抗低減膜１６ｄ及び反射防止膜１６ｅを積層した構成に
なっている。反射防止膜１６ｅは、接続孔１８Ａを形成
する際のホトリソグラフィ処理において配線面からの光
反射を抑制することによりレジストのパターニング精度
を向上させるためのものである。The wiring layer 16 has a structure in which a connection resistance reducing film 16a, a diffusion barrier film 16b, a wiring material film 16c, a connection resistance reducing film 16d and an antireflection film 16e are laminated in this order from the bottom. The antireflection film 16e is for improving the patterning accuracy of the resist by suppressing the light reflection from the wiring surface in the photolithography process when forming the connection hole 18A.
【０００５】配線層１６の一例としては、次のような構
成のものを本願と同一出願人の先行特許出願（特願平４
−２６０２９号）にて提案した。As an example of the wiring layer 16, one having the following structure is applied to a prior patent application (Japanese Patent Application No.
-26029).
【０００６】 膜 材料 厚さ［ｎｍ］ １６ｅ ＴｉＮ ５０ １６ｄ Ｔｉ １０ １６ｃ Ａｌ−Ｓｉ−Ｃｕ ３５０ １６ｂ ＴｉＮ １００ １６ａ Ｔｉ １０〜２０ 先行特許出願では、Ｔｉ膜１６ａの記載を省略したが、
接続抵抗（コンタクト抵抗）低減のためにＴｉ膜１６ａ
を設けるのが通例である。 Film material thickness [nm] 16e TiN 50 16d Ti 10 16c Al-Si-Cu 350 16b TiN 100 16a Ti 10-20 Although the description of the Ti film 16a is omitted in the prior patent application,
Ti film 16a for reducing connection resistance (contact resistance)
Is usually provided.
【０００７】配線層１６の他の例としては、膜１６ｂと
膜１６ｃとの間に介在膜１６ｍを配置した次のような構
成のものが知られている（例えば米国特許第５０７００
３６号参照）。As another example of the wiring layer 16, there is known one having the following structure in which an intervening film 16m is arranged between a film 16b and a film 16c (for example, US Pat. No. 50700).
No. 36).
【０００８】 膜 材料 厚さ［ｎｍ］ １６ｅ ＴｉＯx Ｎy ５０〜５００ １６ｄ Ｔｉ ７〜２０ １６ｃ Ａｌ−Ｓｉ−Ｔｉ ３００〜１０００ １６ｍ Ｔｉ ７〜２０ １６ｂ ＴｉＮ又はＴｉＯx Ｎy ５０〜２００ １６ａ Ｔｉ ２〜１０ ここで、膜１６ｅの材料において、ｘは０．１〜０．
３、ｙは０．７〜０．９である。また、膜１６ｂの材料
において、ｘは０．０５〜０．２、ｙは０．８〜０．９
５である。 Film material thickness [nm] 16e TiO x N y 50 to 500 16d Ti 7 to 20 16c Al-Si-Ti 300 to 1000 16m Ti 7 to 20 16b TiN or TiO x N y 50 to 200 16a Ti 2 Here, in the material of the film 16e, x is 0.1 to 0.
3, y is 0.7 to 0.9. In the material of the film 16b, x is 0.05 to 0.2 and y is 0.8 to 0.9.
It is 5.
【０００９】[0009]
【発明が解決しようとする課題】図６は、従来の多層配
線形成における接続孔形成工程を示すものである。FIG. 6 shows a step of forming a connection hole in the conventional multi-layer wiring formation.
【００１０】半導体基板１０の表面には、ＳｉＯ2 等か
らなるフィールド絶縁膜１１が形成されると共に、絶縁
膜１１の素子孔内には、ＳｉＯ2 等からなる薄いゲート
絶縁膜１１Ｇを介してポリＳｉ等からなるゲート電極層
１３Ｇが形成されている。絶縁膜１１の上には、ポリＳ
ｉ等からなる配線層１３が形成されている。基板表面に
は、電極層１３Ｇに基づく段差や絶縁膜１１及び配線層
１３の積層に基づく段差が存在する。[0010] surface of the semiconductor substrate 10, together with the field insulating film 11 made of SiO 2 or the like is formed, the element within the bore of the insulating film 11, through a thin gate insulating film 11G made of SiO 2 or the like poly A gate electrode layer 13G made of Si or the like is formed. Poly S is deposited on the insulating film 11.
A wiring layer 13 made of i or the like is formed. There is a step due to the electrode layer 13G and a step due to the lamination of the insulating film 11 and the wiring layer 13 on the surface of the substrate.
【００１１】基板上面には、電極層１３Ｇ、配線層１３
等を覆って絶縁膜１４が形成されるが、絶縁膜１４の上
面は、基板表面の配線段差等を反映して凹凸状となる。
このため、絶縁膜１４の上に複数の配線層を形成する
と、これらの配線層が同一レベルとならず、例えば配線
層１６Ａに比べて配線層１６Ｂが高い位置に形成され
る。An electrode layer 13G and a wiring layer 13 are formed on the upper surface of the substrate.
The insulating film 14 is formed so as to cover the above, but the upper surface of the insulating film 14 has an uneven shape reflecting the wiring steps on the substrate surface.
Therefore, when a plurality of wiring layers are formed on the insulating film 14, the wiring layers are not at the same level, and the wiring layer 16B is formed at a higher position than the wiring layer 16A, for example.
【００１２】基板上面には、配線層１６Ａ，１６Ｂを覆
って層間絶縁膜１８が平坦に形成され、絶縁膜１８に
は、配線層１６Ａ，１６Ｂにそれぞれ対応した接続孔１
８ａ，１８ｂがホトリソグラフィ及びドライエッチング
技術により形成される。このときのエッチング工程で
は、深い接続孔１８ａと浅い接続孔１８ｂとを同時に形
成するため、深い接続孔１８ａのエッチング中に浅い接
続孔１８ｂでは、過剰にエッチングが行なわれる。An interlayer insulating film 18 is formed flat on the upper surface of the substrate so as to cover the wiring layers 16A and 16B, and the insulating film 18 has connection holes 1 corresponding to the wiring layers 16A and 16B, respectively.
8a and 18b are formed by photolithography and dry etching techniques. In the etching process at this time, since the deep connection hole 18a and the shallow connection hole 18b are formed at the same time, the shallow connection hole 18b is excessively etched during the etching of the deep connection hole 18a.
【００１３】配線層１６Ａ，１６Ｂとして、図５に示し
た構成のものを用いた場合、浅い接続孔１８ｂでは過剰
エッチングにより反射防止膜１６ｅが図５に示すように
量ｄだけけずられてしまう。When the wiring layers 16A and 16B having the structure shown in FIG. 5 are used, the antireflection film 16e is displaced by the amount d as shown in FIG. 5 due to excessive etching in the shallow connection hole 18b.
【００１４】図７は、過剰エッチング時間と反射防止膜
１６ｅのけずれ量ｄとの関係を示したもので、ラインＳ
1 は反射防止膜１６ｅとしてＴｉＯＮ膜を用いた場合を
示し、ラインＳ2 は反射防止膜１６ｅとしてＴｉＮ膜を
用いた場合を示す。これらの場合において、接続孔の直
径は１．０［μｍ］、エッチングガス系はＣＨＦ3 ／Ｃ
Ｆ4 ／Ａｒであった。FIG. 7 shows the relationship between the excessive etching time and the deviation amount d of the antireflection film 16e.
1 shows the case where a TiON film is used as the antireflection film 16e, and line S 2 shows the case where a TiN film is used as the antireflection film 16e. In these cases, the diameter of the connection hole is 1.0 [μm] and the etching gas system is CHF 3 / C.
It was F 4 / Ar.
【００１５】図７によると、ＴｉＮ膜よりＴｉＯＮ膜の
方がけずれ量ｄが２倍以上も大きいことがわかる。Ｔｉ
Ｎ膜又はＴｉＯＮ膜を反射防止膜として用いる場合、そ
の最適膜厚は４０〜５０［ｎｍ］程度である。また、浅
い接続孔での過剰エッチング時間は１８０［秒］位にな
ることがある。従って、反射防止膜１６ｅとしてＴｉＯ
Ｎ膜を用いた配線構造では、深い接続孔１８ａのエッチ
ング中に浅い接続孔１８ｂ内でＴｉＯＮ膜がすべて除去
されることがある。According to FIG. 7, it can be seen that the displacement amount d of the TiON film is more than twice as large as that of the TiN film. Ti
When the N film or the TiON film is used as the antireflection film, the optimum film thickness is about 40 to 50 [nm]. Further, the excessive etching time in a shallow connection hole may be about 180 [seconds]. Therefore, TiO is used as the antireflection film 16e.
In the wiring structure using the N film, the TiON film may be completely removed in the shallow connection hole 18b during the etching of the deep connection hole 18a.
【００１６】接続孔内でＴｉＯＮ膜がすべて除去される
と、層間絶縁膜１８の形成に伴う熱処理等によりＡｌ又
はＡｌ合金からなる配線材層１６ｃからＡｌヒロックが
接続孔内に成長し、上層配線のための配線材を被着する
際に接続孔内での被覆性を劣化させる不都合がある。When the TiON film is completely removed in the connection hole, Al hillock grows in the connection hole from the wiring material layer 16c made of Al or Al alloy due to the heat treatment or the like accompanying the formation of the interlayer insulating film 18, and the upper wiring However, there is a disadvantage that the covering property in the connection hole is deteriorated when the wiring material is applied.
【００１７】反射防止膜１６ｅとしてＴｉＮ膜を用いた
配線構造では、かような不都合がないものの、基板接続
部にアロイピットが発生する不都合がある。すなわち、
膜１６ｄ中のＴｉが膜１６ｃを構成するＡｌ−Ｓｉ−Ｃ
ｕ合金中のＳｉと反応してＴｉx Ｓｉy を形成する。そ
して、Ａｌ−Ｓｉ−Ｃｕ合金中のＳｉだけでは足りなく
て、ＴｉＮ膜１６ｂにおいてバリア性が不足している個
所を経由して基板１０からＳｉを吸い上げることがあ
り、その結果として基板接続部にアロイピット（アロイ
スパイク）が発生することがある。アロイピットは、接
合リーク電流を増大させるから、その発生を阻止するの
が望ましい。The wiring structure using the TiN film as the antireflection film 16e has no such inconvenience, but has an inconvenience that alloy pits are generated at the substrate connecting portion. That is,
Ti in the film 16d is Al-Si-C forming the film 16c.
It reacts with Si in the u alloy to form Ti x Si y . Then, Si in the Al-Si-Cu alloy may not be sufficient, and Si may be sucked up from the substrate 10 via a portion where the barrier property is insufficient in the TiN film 16b, and as a result, the substrate connecting portion may be absorbed. Alloy pits (alloy spikes) may occur. Alloy pits increase the junction leak current, so it is desirable to prevent their occurrence.
【００１８】この発明の目的は、Ａｌヒロック発生及び
アロイピット発生を共に防止することができる新規な多
層配線構造を提供することにある。An object of the present invention is to provide a novel multilayer wiring structure capable of preventing both Al hillock generation and alloy pit generation.
【００１９】[0019]
【課題を解決するための手段】この発明に係る多層配線
構造は、第１の絶縁膜と、この第１の絶縁膜の上に形成
された第１の配線層であって、下から順にＴｉ膜、Ｔｉ
ＯＮ膜、Ａｌ又はＡｌ合金膜、Ｔｉ膜及びＴｉＮ膜を積
層した構成のものと、前記第１の絶縁膜及び前記第１の
配線層を覆って形成され、該第１の配線層の一部に対応
した接続孔を有する第２の絶縁膜と、この第２の絶縁膜
の上に形成され、前記接続孔を介して前記第１の配線層
に接続された第２の配線層とを備えたものである。A multilayer wiring structure according to the present invention comprises a first insulating film and a first wiring layer formed on the first insulating film. Membrane, Ti
A structure in which an ON film, an Al or Al alloy film, a Ti film and a TiN film are laminated, and a part of the first wiring layer formed by covering the first insulating film and the first wiring layer. A second insulating film having a connection hole corresponding to, and a second wiring layer formed on the second insulating film and connected to the first wiring layer through the connection hole. It is a thing.
【００２０】[0020]
【作用】この発明の構成によれば、ＴｉＯＮ膜に比べて
エッチングされにくいＴｉＮ膜を反射防止膜として用い
るので、接続孔形成時にＡｌ又はＡｌ合金膜の露出を阻
止してＡｌヒロックの発生を防止することができる。ま
た、ＴｉＮ膜に比べて耐熱性が良好なＴｉＯＮ膜を拡散
バリア膜として用いるので、アロイピットの発生を防止
することができる。According to the structure of the present invention, since the TiN film, which is less likely to be etched than the TiON film, is used as the antireflection film, the Al or Al alloy film is prevented from being exposed at the time of forming the connection hole to prevent the generation of Al hillocks. can do. Further, since the TiON film, which has better heat resistance than the TiN film, is used as the diffusion barrier film, it is possible to prevent the generation of alloy pits.
【００２１】[0021]
【実施例】図１は、この発明の一実施例に係る半導体装
置の多層配線構造を示すもので、図５，６と同様の部分
には同様の符号を付して詳細な説明を省略する。FIG. 1 shows a multilayer wiring structure of a semiconductor device according to an embodiment of the present invention. The same parts as those in FIGS. 5 and 6 are designated by the same reference numerals and detailed description thereof will be omitted. .
【００２２】図１において、Ｓｉからなる半導体基板１
０の表面には、Ｐ+ 型又はＮ+ 型の不純物ドープ領域１
２が形成されている。基板上面には、不純物ドープ領域
１２を覆って絶縁膜１４が形成され、絶縁膜１４には、
領域１２の一部を露呈させるように接続孔１４Ａが形成
される。In FIG. 1, a semiconductor substrate 1 made of Si
On the surface of 0, P + type or N + type impurity doped region 1
2 is formed. An insulating film 14 is formed on the upper surface of the substrate so as to cover the impurity-doped region 12, and the insulating film 14 has:
The connection hole 14A is formed so as to expose a part of the region 12.
【００２３】絶縁膜１４の上には、接続孔１４Ａを介し
て不純物ドープ領域１２に接続されるように配線層１６
が形成される。配線層１６は、下から順に膜１６ａ、１
６ｂ、１６ｃ、１６ｄ及び１６ｅを積層した構成になっ
ており、具体的構成の一例を示すと、次の通りである。A wiring layer 16 is formed on the insulating film 14 so as to be connected to the impurity-doped region 12 through a connection hole 14A.
Is formed. The wiring layer 16 includes films 16a and 1 in order from the bottom.
It has a constitution in which 6b, 16c, 16d and 16e are laminated, and an example of a concrete constitution is as follows.
【００２４】 膜 材料 厚さ［ｎｍ］ １６ｅ ＴｉＮ ４０〜５０ １６ｄ Ｔｉ １〜５ １６ｃ Ａｌ−Ｓｉ−Ｃｕ ３５０ １６ｂ ＴｉＯＮ １００ １６ａ Ｔｉ １０ ここで、Ｔｉ膜１６ｄは、なるべく薄い方がよい。 Film material thickness [nm] 16e TiN 40 to 50 16d Ti 1 to 5 16c Al-Si-Cu 350 16b TiON 100 16a Ti 10 Here, the Ti film 16d is preferably as thin as possible.
【００２５】基板上面には、絶縁膜１４及び配線層１６
を覆って層間絶縁膜１８が形成される。絶縁膜１８に
は、配線層１６の一部に対応して接続孔１８Ａが形成さ
れる。絶縁膜１８の上には、接続孔１８Ａを介して配線
層１６に接続されるように配線層２０が形成される。接
続孔１８Ａの直径は、０．８〜１．０［μｍ］である。
また、配線層２０は、Ａｌ−Ｓｉ−Ｃｕ合金等からなる
もので、約１［μｍ］の厚さを有する。The insulating film 14 and the wiring layer 16 are formed on the upper surface of the substrate.
An interlayer insulating film 18 is formed so as to cover the. A connection hole 18A is formed in the insulating film 18 so as to correspond to a part of the wiring layer 16. A wiring layer 20 is formed on the insulating film 18 so as to be connected to the wiring layer 16 via the connection hole 18A. The diameter of the connection hole 18A is 0.8 to 1.0 [μm].
The wiring layer 20 is made of an Al-Si-Cu alloy or the like and has a thickness of about 1 [μm].
【００２６】上記した構成によると、拡散バリア層１６
ｂが耐熱性良好なＴｉＯＮ膜からなっているので、４０
０〜５００℃，３０分程度の熱処理では、接続孔周辺部
Ｘ，Ｙ等の個所にアロイピットが発生しない。また、反
射防止膜１６ｅが図７で示したようにけずれ量が少ない
ＴｉＮ膜からなっているので、接続孔形成時に接続孔底
部Ｚに残存するようになる。このため、Ａｌ又はＡｌ合
金層１６ｃが露出せず、Ａｌヒロックが発生しない。According to the above structure, the diffusion barrier layer 16
Since b consists of a TiON film with good heat resistance,
By heat treatment at 0 to 500 ° C. for about 30 minutes, alloy pits are not generated at the peripheral portions X, Y of the connection hole. Further, since the antireflection film 16e is made of a TiN film having a small deviation amount as shown in FIG. 7, the antireflection film 16e remains at the bottom Z of the connection hole when the connection hole is formed. Therefore, the Al or Al alloy layer 16c is not exposed, and Al hillock does not occur.
【００２７】図２は、アロイピット発生試験に用いられ
る試料を示すものである。Ｓｉからなる半導体基板１０
の表面には、Ｎ+ 型の不純物ドープ領域１２が形成され
ると共に、領域１２を覆ってＳｉＯ2 等からなる絶縁膜
１４が形成されている。絶縁膜１４には、接続孔１４Ａ
が形成される。そして、絶縁膜１４上には、接続孔１４
Ａを介して不純物ドープ領域１２に接続されるように配
線層１６が形成される。接続孔１４Ａの直径は、０．６
［μｍ］、絶縁膜１４の厚さは８００［ｎｍ］とした。FIG. 2 shows a sample used for the alloy pit generation test. Semiconductor substrate 10 made of Si
An N + -type impurity-doped region 12 is formed on the surface of, and an insulating film 14 made of SiO 2 or the like is formed so as to cover the region 12. The insulating film 14 has a connection hole 14A.
Is formed. The connection hole 14 is formed on the insulating film 14.
The wiring layer 16 is formed so as to be connected to the impurity-doped region 12 via A. The diameter of the connection hole 14A is 0.6.
[Μm], and the thickness of the insulating film 14 is 800 [nm].
【００２８】アロイピット発生試験では、図２のような
試料に次の３ステップの熱処理を施した。In the alloy pit generation test, the sample as shown in FIG. 2 was subjected to the following three-step heat treatment.
【００２９】 ステップ 温度［℃］ 時間［分］ 雰囲気 （１） ４００ ３０ Ｎ2 （２） ４５０ ３０ Ｎ2 （３） ５００ ３０ Ｎ2 この後、絶縁膜１４及びＡｌ合金をＨＦで除去すると共
に、ＴｉＮをアンモニア過水で除去してから、アロイピ
ットを観察した。アロイピットは、図２，３に示すよう
にＴｉＮの被覆性が低下する接続孔周辺部Ｑ，Ｒにて発
生しやすい。 Step temperature [° C.] time [min] Atmosphere (1) 400 30 N 2 (2) 450 30 N 2 (3) 500 30 N 2 After that, the insulating film 14 and Al alloy are removed by HF, and The alloy pits were observed after TiN was removed with ammonia hydrogen peroxide. As shown in FIGS. 2 and 3, alloy pits are likely to be generated in the peripheral portions Q and R of the connection hole where the TiN coverage deteriorates.
【００３０】図２の試料としては、配線層１６が図４
（Ａ）のような従来構造のものと、配線層１６が図４
（Ｂ）のようなこの発明に係る構造のものとを用意し、
アロイピット発生率を比較した。ここで、アロイピット
発生率は、アロイピットがあるコンタクト数／観察した
コンタクト数なる式で表わされるもので、図４の配線構
造（Ａ），（Ｂ）についてアロイピット発生率を対比し
て示すと、次の数１の通りである。In the sample shown in FIG. 2, the wiring layer 16 is shown in FIG.
The wiring layer 16 has a conventional structure as shown in FIG.
(B) having a structure according to the present invention,
The alloy pit generation rates were compared. Here, the alloy pit occurrence rate is represented by the formula of the number of contacts with alloy pits / the number of observed contacts. It is as in the number 1.
【００３１】[0031]
【数１】 従って、この発明に係る図４（Ｂ）の配線構造では、ア
ロイピット発生を十分に抑止できること明らかである。[Equation 1] Therefore, it is apparent that the wiring structure of FIG. 4B according to the present invention can sufficiently suppress the alloy pit generation.
【００３２】発明者の研究によれば、アロイピットの発
生メカニズムは次のようなものと考えられる。すなわ
ち、５００℃におけるＡｌ中へのＳｉの固溶度は、０．
７５［％］である。いま、Ｔｉ膜１６ｄ中のＴｉと膜１
６ｃを構成するＡｌ−Ｓｉ−Ｃｕ合金中のＳｉとが反応
してＴｉＳｉx （ｘ＝１）が形成されるとすると、７
［ｎｍ］のＴｉは、３５０［ｎｍ］のＡｌ−Ｓｉ（１．
０％）−Ｃｕ合金中のＳｉをすべて消費しても足りず、
Ｓｉ基板１０からＳｉを吸い上げる可能性がある。コン
タクトのアスペクト比が大きくなって、コンタクト底部
での拡散バリア膜の被覆性が低下すると、その部分を介
してＡｌとＳｉが相互拡散し、アロイピットが発生す
る。According to the research by the inventor, the mechanism of alloy pit generation is considered as follows. That is, the solid solubility of Si in Al at 500 ° C. is 0.
It is 75 [%]. Now, Ti and film 1 in the Ti film 16d
If Si in the Al-Si-Cu alloy forming 6c reacts to form TiSi x (x = 1), 7
Ti of [nm] is Al-Si (1.
0%)-It is not enough to consume all the Si in the Cu alloy,
Si may be absorbed from the Si substrate 10. If the aspect ratio of the contact increases and the coverage of the diffusion barrier film at the bottom of the contact decreases, Al and Si interdiffuse through that portion, and alloy pits are generated.
【００３３】なお、ＴｉＯＮの耐熱性がＴｉＮより優れ
ている旨の報告は既にある（１９８９年春季第３６回応
用物理学関係連合講演会講演予稿集第７２５頁３ｐ−Ｚ
Ｆ−１３「反応性スパッタＴｉＯx Ｎy 膜のバリア特
性」参照）。There has already been reported that TiON is superior in heat resistance to TiN (Proceedings of 36th Joint Lecture Meeting on Applied Physics, Spring 1989, pp. 725, 3p-Z).
F-13 “Refer to Barrier Properties of Reactively Sputtered TiO x N y Films”).
【００３４】[0034]
【発明の効果】以上のように、この発明によれば、反射
防止膜としてＴｉＮ膜を用いると共に拡散バリア膜とし
てＴｉＯＮ膜を用いてＡｌヒロック及びアロイピットの
発生を防止するようにしたので、層間接続部の接続状態
を改善できると共に接合リーク電流を低減できる効果が
得られるものである。As described above, according to the present invention, the TiN film is used as the antireflection film and the TiON film is used as the diffusion barrier film to prevent the generation of Al hillocks and alloy pits. The effect is that the connection state of the parts can be improved and the junction leakage current can be reduced.
【図１】 この発明の一実施例に係る半導体装置の配線
構造を示す基板断面図である。FIG. 1 is a cross-sectional view of a substrate showing a wiring structure of a semiconductor device according to an embodiment of the present invention.
【図２】 アロイピット発生試験に用いられる試料を示
す断面図である。FIG. 2 is a cross-sectional view showing a sample used for an alloy pit generation test.
【図３】 図２の試料の接続孔を示す上面図である。FIG. 3 is a top view showing connection holes of the sample of FIG.
【図４】 図２の試料で採用される従来の配線構造
（Ａ）及びこの発明の配線構造（Ｂ）を対比して示す断
面図である。FIG. 4 is a cross-sectional view showing a conventional wiring structure (A) and a wiring structure (B) of the present invention used in the sample of FIG. 2 for comparison.
【図５】 従来の配線構造を説明するための基板断面図
である。FIG. 5 is a cross-sectional view of a substrate for explaining a conventional wiring structure.
【図６】 従来の多層配線形成における接続孔形成工程
を示す基板断面図である。FIG. 6 is a substrate cross-sectional view showing a connection hole forming step in conventional multilayer wiring formation.
【図７】 図６の工程における過剰エッチング時間と反
射防止膜のけずれ量との関係を示すグラフである。7 is a graph showing the relationship between the excessive etching time and the amount of deviation of the antireflection film in the process of FIG.
１０：半導体基板、１２：不純物ドープ領域、１４，１
８：絶縁膜、１４Ａ，１８Ａ：接続孔、１６，２０：配
線層、１６ａ，１６ｄ：接続抵抗低減膜、１６ｂ：拡散
バリア膜、１６ｃ：配線材膜、１６ｅ：反射防止膜。10: semiconductor substrate, 12: impurity-doped region, 14, 1
8: insulating film, 14A, 18A: connection hole, 16, 20: wiring layer, 16a, 16d: connection resistance reducing film, 16b: diffusion barrier film, 16c: wiring material film, 16e: antireflection film.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 民人 静岡県浜松市中沢町10番１号ヤマハ株式会 社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Minto Suzuki 10-1 Nakazawa-machi, Hamamatsu-shi, Shizuoka Yamaha Stock Association In-house
Claims (1)
て、該多層配線構造は、 第１の絶縁膜と、 この第１の絶縁膜の上に形成された第１の配線層であっ
て、下から順にＴｉ膜、ＴｉＯＮ膜、Ａｌ又はＡｌ合金
膜、Ｔｉ膜及びＴｉＮ膜を積層した構成のものと、 前記第１の絶縁膜及び前記第１の配線層を覆って形成さ
れ、該第１の配線層の一部に対応した接続孔を有する第
２の絶縁膜と、 この第２の絶縁膜の上に形成され、前記接続孔を介して
前記第１の配線層に接続された第２の配線層とを備えた
ことを特徴とする半導体装置。1. A semiconductor device having a multi-layer wiring structure, wherein the multi-layer wiring structure comprises a first insulating film and a first wiring layer formed on the first insulating film. A structure in which a Ti film, a TiON film, an Al or Al alloy film, a Ti film, and a TiN film are stacked in order from the bottom, and the first insulating film and the first wiring layer are formed to cover the first insulating film and the first wiring layer. A second insulating film having a connection hole corresponding to a part of the wiring layer, and a second insulating film formed on the second insulating film and connected to the first wiring layer through the connection hole. And a wiring layer of the semiconductor device.
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| Publication number | Priority date | Publication date | Assignee | Title |
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