JPH07336356A - パケットスイッチおよびパケットスイッチ網 - Google Patents
パケットスイッチおよびパケットスイッチ網Info
- Publication number
- JPH07336356A JPH07336356A JP12394594A JP12394594A JPH07336356A JP H07336356 A JPH07336356 A JP H07336356A JP 12394594 A JP12394594 A JP 12394594A JP 12394594 A JP12394594 A JP 12394594A JP H07336356 A JPH07336356 A JP H07336356A
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- Japan
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- signal line
- packet
- output signal
- output
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- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 増設性および拡張性に優れたパケットスイッ
チおよびパケットスイッチ網を実現する。 【構成】 二つの入力信号線グループを介して入力され
るパケットをこの二つの出力信号線グループのいずれか
一方に振り分ける。振り分けられたパケットをその到着
順序にしたがってＫ本の出力信号線に出力する。このパ
ケットスイッチをｎ個含むスイッチモジュールが備えら
れ、このスイッチモジュールが多段に縦続接続される。 【効果】 パケット廃棄率およびパケット遅延時間を低
減させることができる。
チおよびパケットスイッチ網を実現する。 【構成】 二つの入力信号線グループを介して入力され
るパケットをこの二つの出力信号線グループのいずれか
一方に振り分ける。振り分けられたパケットをその到着
順序にしたがってＫ本の出力信号線に出力する。このパ
ケットスイッチをｎ個含むスイッチモジュールが備えら
れ、このスイッチモジュールが多段に縦続接続される。 【効果】 パケット廃棄率およびパケット遅延時間を低
減させることができる。
Description
【０００１】
【産業上の利用分野】本発明はＡＴＭ(Asynchronous Tr
ansfer Mode:非同期転送モード) に利用する。本発明は
パケットのセルフルーティングに利用する。本発明は通
信網に利用する。特に、パケット廃棄率およびパケット
遅延時間改善技術に関する。
ansfer Mode:非同期転送モード) に利用する。本発明は
パケットのセルフルーティングに利用する。本発明は通
信網に利用する。特に、パケット廃棄率およびパケット
遅延時間改善技術に関する。
【０００２】
【従来の技術】パケットをルーティングする方法として
セルフルーティングが知られている。この方法によれ
ば、ソフトウェアの関与がセルのヘッダ情報の設定時の
み必要であり、以降はハードウェアのみで制御されるた
め、非常に高速にパケットの方路切替えを行うことがで
きる（参考文献：セル順序が維持可能な多段接続マルチ
パスＡＴＭスイッチの一構成法、信学論B-Ｉ,vol.J75-B
-I,No.1,pp.30-40,Jan.1992)。この従来例を図７を参照
して説明する。図７は多段接続スイッチ網を示す図であ
る。図７に示すような多段接続スイッチ網はセルのヘッ
ダ情報にしたがって、出力方路を選択する多段に接続さ
れたスイッチにより最終宛先に到達するように構成され
ている。分散器は、トラヒックを分散させ、スイッチ規
模の拡大に関わらず高いスループットを実現している。
セルフルーティングが知られている。この方法によれ
ば、ソフトウェアの関与がセルのヘッダ情報の設定時の
み必要であり、以降はハードウェアのみで制御されるた
め、非常に高速にパケットの方路切替えを行うことがで
きる（参考文献：セル順序が維持可能な多段接続マルチ
パスＡＴＭスイッチの一構成法、信学論B-Ｉ,vol.J75-B
-I,No.1,pp.30-40,Jan.1992)。この従来例を図７を参照
して説明する。図７は多段接続スイッチ網を示す図であ
る。図７に示すような多段接続スイッチ網はセルのヘッ
ダ情報にしたがって、出力方路を選択する多段に接続さ
れたスイッチにより最終宛先に到達するように構成され
ている。分散器は、トラヒックを分散させ、スイッチ規
模の拡大に関わらず高いスループットを実現している。
【０００３】
【発明が解決しようとする課題】しかし、このような多
段接続されたスイッチ網では、各段の分散器の大きさが
異なり、スイッチ回路規模が大きくなるにしたがって、
分散器のサイズも大きくしなければならず、同じサイズ
のモジュールによりスイッチ回路網の規模を拡大するこ
とは不可能である。このことは、回路網を構築する上で
不利となる。
段接続されたスイッチ網では、各段の分散器の大きさが
異なり、スイッチ回路規模が大きくなるにしたがって、
分散器のサイズも大きくしなければならず、同じサイズ
のモジュールによりスイッチ回路網の規模を拡大するこ
とは不可能である。このことは、回路網を構築する上で
不利となる。
【０００４】本発明は、このような背景に行われたもの
であり、同一サイズのスイッチ回路を多段接続し、拡張
性および増設性に優れたパケットスイッチおよびパケッ
トスイッチ網を提供することを目的とする。本発明はパ
ケット廃棄率およびパケット遅延時間を低減させること
ができるパケットスイッチおよびパケットスイッチ網を
提供することを目的とする。
であり、同一サイズのスイッチ回路を多段接続し、拡張
性および増設性に優れたパケットスイッチおよびパケッ
トスイッチ網を提供することを目的とする。本発明はパ
ケット廃棄率およびパケット遅延時間を低減させること
ができるパケットスイッチおよびパケットスイッチ網を
提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の第一の観点はパ
ケットスイッチであり、その特徴とするところは、複数
Ｋ本の入力信号線をそれぞれ一つのグループとする二つ
の入力信号線グループ（１1 、１2 ）と、Ｋ本の出力信
号線をそれぞれ一つのグループとする二つの出力信号線
グループ（４1 、４2 ）と、前記二つの入力信号線グル
ープを介して入力されるパケットをそのヘッダ情報にし
たがってこの二つの出力信号線グループのいずれかに振
り分ける２Ｋ個のスイッチ（２1 〜２2K) と、このスイ
ッチと前記二つの出力信号線グループとの間にこの二つ
の出力信号線グループに対応して介挿され、前記スイッ
チにより振り分けられたパケットをその到着順序にした
がって前記出力信号線グループのＫ本の出力信号線に分
配する二つのバッファリングモジュール（３1 、３2 ）
とを備えるところにある。
ケットスイッチであり、その特徴とするところは、複数
Ｋ本の入力信号線をそれぞれ一つのグループとする二つ
の入力信号線グループ（１1 、１2 ）と、Ｋ本の出力信
号線をそれぞれ一つのグループとする二つの出力信号線
グループ（４1 、４2 ）と、前記二つの入力信号線グル
ープを介して入力されるパケットをそのヘッダ情報にし
たがってこの二つの出力信号線グループのいずれかに振
り分ける２Ｋ個のスイッチ（２1 〜２2K) と、このスイ
ッチと前記二つの出力信号線グループとの間にこの二つ
の出力信号線グループに対応して介挿され、前記スイッ
チにより振り分けられたパケットをその到着順序にした
がって前記出力信号線グループのＫ本の出力信号線に分
配する二つのバッファリングモジュール（３1 、３2 ）
とを備えるところにある。
【０００６】前記バッファリングモジュール（３1 また
は３2 ）は、２Ｋ個の入力に到着したパケットを順番に
２Ｋ個の出力に振り分ける手段（７、８）を含むことが
望ましい。
は３2 ）は、２Ｋ個の入力に到着したパケットを順番に
２Ｋ個の出力に振り分ける手段（７、８）を含むことが
望ましい。
【０００７】この振り分ける手段（７、８）の２Ｋ個の
出力にそれぞれバッファ（９1 〜９2K) を備え、この振
り分ける手段（７、８）はその入力に同時に到着したパ
ケットについては前記２Ｋ個の出力に均等に振り分ける
手段を含み、前記バッファ（９1 〜９2K) は、１番目か
ら２Ｋ番目まで順に同時にＫ個まで読出され、１番目か
らＫ番目までの出力がそれぞれＫ＋１番目からＫ＋Ｋ番
目までの出力と結合されてＫ個の出力となることが望ま
しい。
出力にそれぞれバッファ（９1 〜９2K) を備え、この振
り分ける手段（７、８）はその入力に同時に到着したパ
ケットについては前記２Ｋ個の出力に均等に振り分ける
手段を含み、前記バッファ（９1 〜９2K) は、１番目か
ら２Ｋ番目まで順に同時にＫ個まで読出され、１番目か
らＫ番目までの出力がそれぞれＫ＋１番目からＫ＋Ｋ番
目までの出力と結合されてＫ個の出力となることが望ま
しい。
【０００８】前記振り分ける手段（７、８）は、各入力
に到着したパケットのヘッダ情報に設定されたバッファ
アドレスに１から２Ｋまでの値を順次空きのバッファを
埋めるように循環的に付与する進行型加算回路網（７）
と、この回路網（７）の出力に現れるパケットをそのバ
ッファアドレスにしたがって該当するバッファに導入す
るリバースバンヤン網（８）とを含むことが望ましい。
に到着したパケットのヘッダ情報に設定されたバッファ
アドレスに１から２Ｋまでの値を順次空きのバッファを
埋めるように循環的に付与する進行型加算回路網（７）
と、この回路網（７）の出力に現れるパケットをそのバ
ッファアドレスにしたがって該当するバッファに導入す
るリバースバンヤン網（８）とを含むことが望ましい。
【０００９】このように、信号線をグループ化し同一方
路について共用させることにより、みかけ上大容量の信
号線となるため、パケット廃棄率およびパケット遅延時
間を低減させることができる。
路について共用させることにより、みかけ上大容量の信
号線となるため、パケット廃棄率およびパケット遅延時
間を低減させることができる。
【００１０】本発明の第二の観点はパケットスイッチ網
であり、その特徴とするところは、このパケットスイッ
チをスイッチモジュールとしてバンヤン網を構成するパ
ケットスイッチ網である。
であり、その特徴とするところは、このパケットスイッ
チをスイッチモジュールとしてバンヤン網を構成するパ
ケットスイッチ網である。
【００１１】このように、一種類のスイッチモジュール
を用いてバンヤン網のように多段接続し、拡張性および
増設性に優れたパケットスイッチ網を構築することがで
きる。
を用いてバンヤン網のように多段接続し、拡張性および
増設性に優れたパケットスイッチ網を構築することがで
きる。
【００１２】
【作用】二つの入力信号線グループを介して入力される
パケットをそのヘッダ情報にしたがってこの二つの出力
信号線グループのいずれかに振り分ける。このスイッチ
により振り分けられたパケットをその到着順序にしたが
って出力信号線グループのＫ本の出力信号線に分配す
る。
パケットをそのヘッダ情報にしたがってこの二つの出力
信号線グループのいずれかに振り分ける。このスイッチ
により振り分けられたパケットをその到着順序にしたが
って出力信号線グループのＫ本の出力信号線に分配す
る。
【００１３】このように、複数の信号線がグループ化さ
れて同一方路について共用されているので、みかけ上大
容量の信号線となるため、パケット廃棄率およびパケッ
ト遅延時間が低減できる。
れて同一方路について共用されているので、みかけ上大
容量の信号線となるため、パケット廃棄率およびパケッ
ト遅延時間が低減できる。
【００１４】２Ｋ個の入力に到着したパケットを２Ｋ個
の出力に振り分けるときには、２Ｋ個の出力にそれぞれ
バッファを備え、入力に同時に到着したパケットについ
ては２Ｋ個の出力に均等に振り分ける。バッファは、１
番目から２Ｋ番目まで順に同時にＫ個まで読出され、１
番目からＫ番目までの出力がそれぞれＫ＋１番目からＫ
＋Ｋ番目までの出力と結合されてＫ個の出力となるよう
にすることがよい。
の出力に振り分けるときには、２Ｋ個の出力にそれぞれ
バッファを備え、入力に同時に到着したパケットについ
ては２Ｋ個の出力に均等に振り分ける。バッファは、１
番目から２Ｋ番目まで順に同時にＫ個まで読出され、１
番目からＫ番目までの出力がそれぞれＫ＋１番目からＫ
＋Ｋ番目までの出力と結合されてＫ個の出力となるよう
にすることがよい。
【００１５】また、入力に到着したパケットのヘッダ情
報に設定されたバッファアドレスに１から２Ｋまでの値
を順次空きのバッファを埋めるように循環的に付与し、
パケットをそのバッファアドレスにしたがって該当する
バッファに導入するようにすることがよい。
報に設定されたバッファアドレスに１から２Ｋまでの値
を順次空きのバッファを埋めるように循環的に付与し、
パケットをそのバッファアドレスにしたがって該当する
バッファに導入するようにすることがよい。
【００１６】さらに、パケットスイッチをスイッチモジ
ュールとしてバンヤン網を構成することにより、拡張性
および増設性に優れたパケットスイッチ網を構築するこ
とができる。パケットスイッチは、それぞれ同一の構造
のものを複数用意すればよいため、通信網の設計および
設置を簡単化することができる。
ュールとしてバンヤン網を構成することにより、拡張性
および増設性に優れたパケットスイッチ網を構築するこ
とができる。パケットスイッチは、それぞれ同一の構造
のものを複数用意すればよいため、通信網の設計および
設置を簡単化することができる。
【００１７】
【実施例】本発明実施例の構成を図１および図２を参照
して説明する。図１は本発明実施例のスイッチモジュー
ルのブロック構成図である。図２は本発明実施例のバッ
ファリングモジュールのブロック構成図である。
して説明する。図１は本発明実施例のスイッチモジュー
ルのブロック構成図である。図２は本発明実施例のバッ
ファリングモジュールのブロック構成図である。
【００１８】本発明はパケットスイッチであり、その特
徴とするところは、複数Ｋ本の入力信号線をそれぞれ一
つのグループとする二つの入力信号線グループ１1 およ
び１2 と、Ｋ本の出力信号線をそれぞれ一つのグループ
とする二つの出力信号線グループ４1 および４2 と、入
力信号線グループ１1 および１2 を介して入力されるパ
ケットをそのヘッダ情報にしたがってこの出力信号線グ
ループ４1 または４2のいずれかに振り分ける２Ｋ個の
スイッチ２1 〜２2Kと、このスイッチ２1 〜２2Kと出力
信号線グループ４1 および４2 との間にこの出力信号線
グループ４1 および４2 に対応して介挿され、スイッチ
２1 〜２2Kにより振り分けられたパケットをその到着順
序にしたがって出力信号線グループ４1 または４2 のＫ
本の出力信号線に分配するバッファリングモジュール３
1 および３2 とを備えるところにある。以下、本発明実
施例では、Ｋ＝４として説明する。
徴とするところは、複数Ｋ本の入力信号線をそれぞれ一
つのグループとする二つの入力信号線グループ１1 およ
び１2 と、Ｋ本の出力信号線をそれぞれ一つのグループ
とする二つの出力信号線グループ４1 および４2 と、入
力信号線グループ１1 および１2 を介して入力されるパ
ケットをそのヘッダ情報にしたがってこの出力信号線グ
ループ４1 または４2のいずれかに振り分ける２Ｋ個の
スイッチ２1 〜２2Kと、このスイッチ２1 〜２2Kと出力
信号線グループ４1 および４2 との間にこの出力信号線
グループ４1 および４2 に対応して介挿され、スイッチ
２1 〜２2Kにより振り分けられたパケットをその到着順
序にしたがって出力信号線グループ４1 または４2 のＫ
本の出力信号線に分配するバッファリングモジュール３
1 および３2 とを備えるところにある。以下、本発明実
施例では、Ｋ＝４として説明する。
【００１９】バッファリングモジュール３1 または３2
は、図２に示すように８（２Ｋ）個の入力に到着したパ
ケットを８個の出力に振り分ける手段としての進行型加
算回路網７およびリバースバンヤン網８を含んでいる。
は、図２に示すように８（２Ｋ）個の入力に到着したパ
ケットを８個の出力に振り分ける手段としての進行型加
算回路網７およびリバースバンヤン網８を含んでいる。
【００２０】進行型加算回路網７およびリバースバンヤ
ン網８の８個の出力にそれぞれバッファ９1 〜９8 を備
え、進行型加算回路網７およびリバースバンヤン網８は
その入力に同時に到着したパケットについては８個の出
力に均等に振り分ける手段を含み、バッファ９1 〜９8
は、１番目から４番目までの出力がそれぞれ５番目から
８番目までの出力と結合されて４個の出力となる。な
お、バッファ９1 〜９8は、１番目から８番目まで順に
読出され、同時に四つまで読出すことができる。
ン網８の８個の出力にそれぞれバッファ９1 〜９8 を備
え、進行型加算回路網７およびリバースバンヤン網８は
その入力に同時に到着したパケットについては８個の出
力に均等に振り分ける手段を含み、バッファ９1 〜９8
は、１番目から４番目までの出力がそれぞれ５番目から
８番目までの出力と結合されて４個の出力となる。な
お、バッファ９1 〜９8は、１番目から８番目まで順に
読出され、同時に四つまで読出すことができる。
【００２１】進行型加算回路網７は、各入力に到着した
パケットのヘッダ情報に設定されたバッファアドレス
（ＢＡ）に１から８までの値を順次空きのバッファを埋
めるように循環的に付与する。リバースバンヤン網８
は、進行型加算回路網７の出力に現れるパケットをその
バッファアドレスにしたがって該当するバッファ９1 〜
９8 に導入する。
パケットのヘッダ情報に設定されたバッファアドレス
（ＢＡ）に１から８までの値を順次空きのバッファを埋
めるように循環的に付与する。リバースバンヤン網８
は、進行型加算回路網７の出力に現れるパケットをその
バッファアドレスにしたがって該当するバッファ９1 〜
９8 に導入する。
【００２２】次に、スイッチモジュールの動作を図１を
参照して説明する。入力信号線グループ１1 および１2
の２Ｋ本の入力信号線のいずれかを介して、同期されタ
イムスロット毎に入力されたパケットは、２Ｋ個のスイ
ッチ２1 〜２2kにより出力信号線グループ４1 または４
2 のどちらかにスイッチングされる。同一の出力信号線
グループ４1 、４2 に同時にスイッチングされた最大２
Ｋ個のパケットは、各出力信号線グループ４1 、４2 に
属するそれぞれのバッファリングモジュール３1 、３2
により、その出力信号線グループ４1 、４2 内のＫ本の
出力信号線に周期的な順番に割当てられ、そしてバッフ
ァリングされ先着順に対応する出力信号線から出力され
る。すなわち、図２においては、バッファ９1 →９2 →
…→９8 →９1 の順で周期的にパケットが送出されるこ
とがあらかじめ定められている。進行型加算回路網７に
おいて、同時に到着したパケットは均等にこれらのバッ
ファ９1 〜９8 に割当てられる。
参照して説明する。入力信号線グループ１1 および１2
の２Ｋ本の入力信号線のいずれかを介して、同期されタ
イムスロット毎に入力されたパケットは、２Ｋ個のスイ
ッチ２1 〜２2kにより出力信号線グループ４1 または４
2 のどちらかにスイッチングされる。同一の出力信号線
グループ４1 、４2 に同時にスイッチングされた最大２
Ｋ個のパケットは、各出力信号線グループ４1 、４2 に
属するそれぞれのバッファリングモジュール３1 、３2
により、その出力信号線グループ４1 、４2 内のＫ本の
出力信号線に周期的な順番に割当てられ、そしてバッフ
ァリングされ先着順に対応する出力信号線から出力され
る。すなわち、図２においては、バッファ９1 →９2 →
…→９8 →９1 の順で周期的にパケットが送出されるこ
とがあらかじめ定められている。進行型加算回路網７に
おいて、同時に到着したパケットは均等にこれらのバッ
ファ９1 〜９8 に割当てられる。
【００２３】次に、バッファリングモジュールの構成を
図２を参照して説明する。バッファリングモジュール３
は、それぞれ８本の入力信号線６1 〜６8 と、一定の規
則で並べられた複数の加算器Ｐからなる進行型加算回路
網７と、一定の規則で並べられた複数のスイッチから構
成されたリバースバンヤン網８と、８個のバッファ９1
〜９8 と、４本の出力信号線１０1 〜１０4 から構成さ
れる。
図２を参照して説明する。バッファリングモジュール３
は、それぞれ８本の入力信号線６1 〜６8 と、一定の規
則で並べられた複数の加算器Ｐからなる進行型加算回路
網７と、一定の規則で並べられた複数のスイッチから構
成されたリバースバンヤン網８と、８個のバッファ９1
〜９8 と、４本の出力信号線１０1 〜１０4 から構成さ
れる。
【００２４】次に、図２に示すバッファリングモジュー
ルの動作の概要について説明する。入力パケット信号の
先頭に、パケットの有無を示すアクティブビット（Ａ
Ｃ）フィールドとバッファの位置を示すバッファアドレ
ス（ＢＡ）フィールドがあるとし、パケットがそれぞれ
の入力信号線を介してから入力されたときに、ＡＣフィ
ールドとＢＡフィールドとが同じ値“１”に指定されて
いるとする。または、パケットが入力されていないとき
に、ＡＣ＝ＢＡ＝０とする。進行型加算回路網７におい
て、入力されたパケットのｍｏｄｕｌｏ２Ｋのランニン
グ和(running sumof modulo 2K)が求められ、そのラン
ニング和がバッファアドレスＢＡフィールドに書換えら
れる。なお、到着したパケットを周期的な順番に各バッ
ファに割り当てるために、進行型加算回路網７の最終の
出力端から得られたランニング和をレジスタ１１を介し
て遅延を取ってから次のタイムスロットのはじめに初段
の加算器Ｐに入力する。
ルの動作の概要について説明する。入力パケット信号の
先頭に、パケットの有無を示すアクティブビット（Ａ
Ｃ）フィールドとバッファの位置を示すバッファアドレ
ス（ＢＡ）フィールドがあるとし、パケットがそれぞれ
の入力信号線を介してから入力されたときに、ＡＣフィ
ールドとＢＡフィールドとが同じ値“１”に指定されて
いるとする。または、パケットが入力されていないとき
に、ＡＣ＝ＢＡ＝０とする。進行型加算回路網７におい
て、入力されたパケットのｍｏｄｕｌｏ２Ｋのランニン
グ和(running sumof modulo 2K)が求められ、そのラン
ニング和がバッファアドレスＢＡフィールドに書換えら
れる。なお、到着したパケットを周期的な順番に各バッ
ファに割り当てるために、進行型加算回路網７の最終の
出力端から得られたランニング和をレジスタ１１を介し
て遅延を取ってから次のタイムスロットのはじめに初段
の加算器Ｐに入力する。
【００２５】次に、進行型加算回路網７の構成要素であ
る加算器Ｐの動作について図３を参照して説明する。図
３は加算器Ｐの動作を示す図である。加算器Ｐは２入力
（入力端ＡとＢ）、２出力（出力端ＣとＤ）である。加
算器Ｐの出力端Ｃから出力されるＡＣフィールドは、入
力端Ａから入力されるＡＣフィールドと同じであり、一
方、加算器Ｐの出力端Ｃから出力されるＢＡフィールド
は、入力端Ａから入力されるＢＡフィールドと、入力端
Ｂから入力されるＢＡフィールドとの和である。また、
加算器Ｐの出力端Ｄから出力されるＡＣフィールドおよ
びＢＡフィールドは、入力端Ｂから入力されるＡＣフィ
ールドおよびＢＡフィールドの転送である。
る加算器Ｐの動作について図３を参照して説明する。図
３は加算器Ｐの動作を示す図である。加算器Ｐは２入力
（入力端ＡとＢ）、２出力（出力端ＣとＤ）である。加
算器Ｐの出力端Ｃから出力されるＡＣフィールドは、入
力端Ａから入力されるＡＣフィールドと同じであり、一
方、加算器Ｐの出力端Ｃから出力されるＢＡフィールド
は、入力端Ａから入力されるＢＡフィールドと、入力端
Ｂから入力されるＢＡフィールドとの和である。また、
加算器Ｐの出力端Ｄから出力されるＡＣフィールドおよ
びＢＡフィールドは、入力端Ｂから入力されるＡＣフィ
ールドおよびＢＡフィールドの転送である。
【００２６】進行型加算回路網７の具体的動作状況を図
４を参照して説明する。図４は進行型加算回路網７の具
体的動作例を示す図である。図４（ａ）は、入力信号線
６1〜６8 のすべてに同時にパケットが到着した例であ
る。入力信号線６1 から順次“１”が加算され、入力信
号線６1 のバッファアドレス（ＢＡ）は“１”、入力信
号線６2 のバッファアドレス（ＢＡ）は“２”、…、入
力信号線６7 のバッファアドレス（ＢＡ）は“７”、入
力信号線６8 のバッファアドレス（ＢＡ）は“０”（８
ｍｏｄｕｌｏ８＝０）となる。なお、バッファアドレス
０、１、２、…、７はそれぞれバッファ９1 、９2 、
…、９8 に対応している。すなわち、ＢＡ＝ｉのパケッ
トはバッファ９i+1 に届けられる。図４（ｂ）は、入力
信号線６1および６8 だけにパケットが同時に到着した
例である。入力信号線６1 に到着したパケットのバッフ
ァアドレス（ＢＡ）は“１”になり、入力信号線６8 の
バッファアドレス（ＢＡ）は“２”となる。図４の例で
は、説明をわかりやすくするために、いずれもレジスタ
１１の値は“０”として説明した。
４を参照して説明する。図４は進行型加算回路網７の具
体的動作例を示す図である。図４（ａ）は、入力信号線
６1〜６8 のすべてに同時にパケットが到着した例であ
る。入力信号線６1 から順次“１”が加算され、入力信
号線６1 のバッファアドレス（ＢＡ）は“１”、入力信
号線６2 のバッファアドレス（ＢＡ）は“２”、…、入
力信号線６7 のバッファアドレス（ＢＡ）は“７”、入
力信号線６8 のバッファアドレス（ＢＡ）は“０”（８
ｍｏｄｕｌｏ８＝０）となる。なお、バッファアドレス
０、１、２、…、７はそれぞれバッファ９1 、９2 、
…、９8 に対応している。すなわち、ＢＡ＝ｉのパケッ
トはバッファ９i+1 に届けられる。図４（ｂ）は、入力
信号線６1および６8 だけにパケットが同時に到着した
例である。入力信号線６1 に到着したパケットのバッフ
ァアドレス（ＢＡ）は“１”になり、入力信号線６8 の
バッファアドレス（ＢＡ）は“２”となる。図４の例で
は、説明をわかりやすくするために、いずれもレジスタ
１１の値は“０”として説明した。
【００２７】リバースバンヤン網８は、進行型加算回路
網７から出力されたパケットをそのＢＡフィールドの各
ビットに基づいて、ＢＡフィールドの値に指定されたバ
ッファに届ける。具体的には、同時に到着したパケット
については、前述のとおりにそれぞれにバッファアドレ
ス（ＢＡ）が付与される。きわめて間欠的にパケットが
到着するような状況においても、入力信号線６1 〜６8
のいずれから入力されたパケットも、すべてバッファア
ドレス（ＢＡ）＝０〜７が順番に割当てられるので、出
力信号線１０1 〜１０4 から同期的順番に出力されるこ
とになる。ここで、リバースバンヤン網８は、入力パケ
ットが各出力に単調増加（または単調減少）に振り分け
られるアドレスを有する場合、ノンブロック（非閉そ
く）であるという特徴を有する。
網７から出力されたパケットをそのＢＡフィールドの各
ビットに基づいて、ＢＡフィールドの値に指定されたバ
ッファに届ける。具体的には、同時に到着したパケット
については、前述のとおりにそれぞれにバッファアドレ
ス（ＢＡ）が付与される。きわめて間欠的にパケットが
到着するような状況においても、入力信号線６1 〜６8
のいずれから入力されたパケットも、すべてバッファア
ドレス（ＢＡ）＝０〜７が順番に割当てられるので、出
力信号線１０1 〜１０4 から同期的順番に出力されるこ
とになる。ここで、リバースバンヤン網８は、入力パケ
ットが各出力に単調増加（または単調減少）に振り分け
られるアドレスを有する場合、ノンブロック（非閉そ
く）であるという特徴を有する。
【００２８】以上説明した動作により、図１に示すトラ
ヒックの大群化効果を図り、複数信号線をグループ化し
たスイッチモジュールは、２入力信号線グループの２Ｋ
本の信号線から入力されたパケット信号を２出力グルー
プのどちらかにセルフルーティングし、そして同一出力
信号線グループのＫ本の信号線を均一的に割り当て、先
着順に対応する出力信号線から出力することを正確に果
たすことがわかる。
ヒックの大群化効果を図り、複数信号線をグループ化し
たスイッチモジュールは、２入力信号線グループの２Ｋ
本の信号線から入力されたパケット信号を２出力グルー
プのどちらかにセルフルーティングし、そして同一出力
信号線グループのＫ本の信号線を均一的に割り当て、先
着順に対応する出力信号線から出力することを正確に果
たすことがわかる。
【００２９】次に、図１に示したスイッチモジュールを
用いる多段接続パケットスイッチ網を図５に示す。図５
は多段接続パケットスイッチ網の構成図である。図５に
示したパケットスイッチ網は、８入力信号線グループ１
５1 〜１５8 の８Ｋ本の入力信号線、３段のスイッチモ
ジュール１６1 〜１６3 、８出力信号線グループ１７1
〜１７8 の８Ｋ本の出力信号線から構成されている。ま
た、図５の太い実線はＫ本の信号線を表す。各段は４個
のスイッチモジュールからなる。１信号線グループのＫ
本の信号線を１データリンクと見なすと、段間モジュー
ルの接続法はバンヤン網と同じようにしている。よっ
て、任意の入力信号線グループを介して入力されたパケ
ットは、図４に示したパケットスイッチ網により任意の
出力信号線グループにスイッチチングすることができ
る。しかも、同一出力信号線グループにおけるＫ本の信
号線は同一方路について共用されている。
用いる多段接続パケットスイッチ網を図５に示す。図５
は多段接続パケットスイッチ網の構成図である。図５に
示したパケットスイッチ網は、８入力信号線グループ１
５1 〜１５8 の８Ｋ本の入力信号線、３段のスイッチモ
ジュール１６1 〜１６3 、８出力信号線グループ１７1
〜１７8 の８Ｋ本の出力信号線から構成されている。ま
た、図５の太い実線はＫ本の信号線を表す。各段は４個
のスイッチモジュールからなる。１信号線グループのＫ
本の信号線を１データリンクと見なすと、段間モジュー
ルの接続法はバンヤン網と同じようにしている。よっ
て、任意の入力信号線グループを介して入力されたパケ
ットは、図４に示したパケットスイッチ網により任意の
出力信号線グループにスイッチチングすることができ
る。しかも、同一出力信号線グループにおけるＫ本の信
号線は同一方路について共用されている。
【００３０】次に、この発明の多段接続パケットスイッ
チ網のトラヒック特性を図６を参照して説明する。ここ
で、各入力信号線を介して入力されたパケット信号は等
確率で各出力信号線グループへ出力されると仮定する。
図６にパケットスイッチ網の規模が１０２４×１０２４
（入力信号線数＝出力信号線数＝１０２４）、負荷が９
０％、パケット廃棄率が１０-9以下のとき、１信号線グ
ループの信号線数Ｋがそれぞれ１、２、４、８、１６、
３２の場合、以下の性能パラメータを示す。 （１）スイッチモジュールの段数ｎ （２）各段の１信号線当たりの必要なバッファ容量（パ
ケット数分）（段バッファと記す） （３）一対の入出力信号線当たりの必要なトータルバッ
ファ容量（パケット数分） （４）パケットスイッチ網におけるパケット遅延（タイ
ムスロット） これにより、１信号線グループの信号線数Ｋが大きくな
るにつれ、必要なバッファ容量、パケット遅延が大幅に
押さえられることがわかる。
チ網のトラヒック特性を図６を参照して説明する。ここ
で、各入力信号線を介して入力されたパケット信号は等
確率で各出力信号線グループへ出力されると仮定する。
図６にパケットスイッチ網の規模が１０２４×１０２４
（入力信号線数＝出力信号線数＝１０２４）、負荷が９
０％、パケット廃棄率が１０-9以下のとき、１信号線グ
ループの信号線数Ｋがそれぞれ１、２、４、８、１６、
３２の場合、以下の性能パラメータを示す。 （１）スイッチモジュールの段数ｎ （２）各段の１信号線当たりの必要なバッファ容量（パ
ケット数分）（段バッファと記す） （３）一対の入出力信号線当たりの必要なトータルバッ
ファ容量（パケット数分） （４）パケットスイッチ網におけるパケット遅延（タイ
ムスロット） これにより、１信号線グループの信号線数Ｋが大きくな
るにつれ、必要なバッファ容量、パケット遅延が大幅に
押さえられることがわかる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
同一サイズのスイッチ回路を多段接続し、拡張性および
増設性の優れた高性能なパケットスイッチを実現するこ
とができる。これにより、信号線をグループ化し同一方
路について共用させることにより、パケット廃棄率およ
びパケット遅延時間を低減させることができる。
同一サイズのスイッチ回路を多段接続し、拡張性および
増設性の優れた高性能なパケットスイッチを実現するこ
とができる。これにより、信号線をグループ化し同一方
路について共用させることにより、パケット廃棄率およ
びパケット遅延時間を低減させることができる。
【図１】本発明実施例装置のブロック構成図。
【図２】バッファリングモジュールのブロック構成図。
【図３】加算器の動作を示す図。
【図４】進行型加算回路網の具体的動作例を示す図。
【図５】多段接続パケットスイッチ網の構成図。
【図６】性能パラメータを示す図。
【図７】バンヤンスイッチを示す図。
１1 、１2 、１５1 〜１５8 入力信号線グループ ２1 〜２2k スイッチ ３1 、３2 バッファリングモジュール ４1 、４2 、１７1 〜１７8 出力信号線グループ ７ 進行型加算回路網 ８ リバースバンヤン網 ９1 〜９8 バッファ １０1 〜１０4 、２１1 〜２２N 出力信号線 １１ レジスタ １６1 〜１６3 スイッチモジュール ２０1 〜２０N 、６1 〜６8 入力信号線 ２１1 〜２１n スイッチと分散器 Ｐ 加算器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 3/52 １０１ Ｚ 0833−5Ｇ
Claims (5)
- 【請求項１】 複数Ｋ本の入力信号線をそれぞれ一つの
グループとする二つの入力信号線グループ（１1 、
１2 ）と、 Ｋ本の出力信号線をそれぞれ一つのグループとする二つ
の出力信号線グループ（４1 、４2 ）と、 前記二つの入力信号線グループを介して入力されるパケ
ットをそのヘッダ情報にしたがってこの二つの出力信号
線グループのいずれかに振り分ける２Ｋ個のスイッチ
（２1 〜２2K) と、 このスイッチと前記二つの出力信号線グループとの間に
この二つの出力信号線グループに対応して介挿され、前
記スイッチにより振り分けられたパケットをその到着順
序にしたがって前記出力信号線グループのＫ本の出力信
号線に分配する二つのバッファリングモジュール
（３1 、３2 ）とを備えたことを特徴とするパケットス
イッチ。 - 【請求項２】 前記バッファリングモジュール（３1 ま
たは３2 ）は、２Ｋ個の入力に到着したパケットを２Ｋ
個の出力に振り分ける手段（７、８）を含む請求項１記
載のパケットスイッチ。 - 【請求項３】 この振り分ける手段（７、８）の２Ｋ個
の出力にそれぞれバッファ（９1 〜９2K) を備え、この
振り分ける手段（７、８）はその入力に同時に到着した
パケットについては前記２Ｋ個の出力に均等に振り分け
る手段を含み、前記バッファ（９1 〜９2K) は、１番目
から２Ｋ番目まで順に同時にＫ個まで読出され、１番目
からＫ番目までの出力がそれぞれＫ＋１番目からＫ＋Ｋ
番目までの出力と結合されてＫ個の出力となる請求項２
記載のパケットスイッチ。 - 【請求項４】 前記振り分ける手段（７、８）は、各入
力に到着したパケットのヘッダ情報に設定されたバッフ
ァアドレスに１から２Ｋまでの値を順次空きのバッファ
を埋めるように循環的に付与する進行型加算回路網
（７）と、この回路網（７）の出力に現れるパケットを
そのバッファアドレスにしたがって該当するバッファに
導入するリバースバンヤン網（８）とを含む請求項３記
載のパケットスイッチ。 - 【請求項５】 請求項１ないし４のいずれかに記載のパ
ケットスイッチをスイッチモジュールとしてバンヤン網
を構成するパケットスイッチ網。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12394594A JPH07336356A (ja) | 1994-06-06 | 1994-06-06 | パケットスイッチおよびパケットスイッチ網 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12394594A JPH07336356A (ja) | 1994-06-06 | 1994-06-06 | パケットスイッチおよびパケットスイッチ網 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07336356A true JPH07336356A (ja) | 1995-12-22 |
Family
ID=14873239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12394594A Pending JPH07336356A (ja) | 1994-06-06 | 1994-06-06 | パケットスイッチおよびパケットスイッチ網 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07336356A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731645B1 (en) | 2000-02-29 | 2004-05-04 | International Business Machines Corporation | Methods, switches, systems, and computer program products for fair transmission of data received at multiple inputs in the order received in a queued memory switch |
-
1994
- 1994-06-06 JP JP12394594A patent/JPH07336356A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731645B1 (en) | 2000-02-29 | 2004-05-04 | International Business Machines Corporation | Methods, switches, systems, and computer program products for fair transmission of data received at multiple inputs in the order received in a queued memory switch |
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