JPH07336224A

JPH07336224A - Ａ／ｄ変換回路

Info

Publication number: JPH07336224A
Application number: JP6148678A
Authority: JP
Inventors: Kouichi Ashiga; 弘一芦賀
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1994-06-07
Filing date: 1994-06-07
Publication date: 1995-12-22
Also published as: TW280057B; KR960003112A

Abstract

(57)【要約】【目的】ＡＤ変換器の入力範囲を大きくすることなく
小信号入力時のＳ／Ｎ劣化を防ぐＡ／Ｄ変換回路を提供
する。【構成】アナログ信号のレベルを検出する検出手段３
０４、検出手段による検出レベルに応じて上記アナログ
信号レベルの増幅度が制御される増幅器３０２、及び増
幅器からの出力をＡ／Ｄ変換し且つ上記増幅器における
増幅度が大きくされたときそれに応じてＡ／Ｄ変換のス
テップ電圧が大きくされるＡＤ変換器３０３を備え、小
信号に対しては増幅信号をＡＤ変換器のステップ電圧を
大きくして符号化し、これがＳ／Ｎを向上させ、また、
小信号だけ増幅するから入力ダイナミックレンジの大き
なＡＤ変換器の利用を要しない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ信号をディジ
タル信号に変換するＡ／Ｄ変換回路に関し、例えばＣＯ
ＤＥＣに適用して有効な技術に関するものである。

【０００２】

【従来の技術】Ａ／Ｄ変換回路の一例は図１４の（Ａ）
に示される。このＡ／Ｄ変換回路は、アナログ入力信号
をサンプルホールド（Ｓ／Ｈ）回路１０１に入力し、ク
ロック回路１０２から出力されるタイミングで標本化す
る。サンプルホールド回路１０１の出力はＡＤ変換器１
０３に入力され、これによってディジタル信号に変換さ
れる。図１４の（Ｂ）には特開平１−１６２４２１号、
特開平１−２５６８１５号等で知られている技術に関す
る別のＡ／Ｄ変換回路が示される。このＡ／Ｄ変換回路
において、サンプルホールド回路２０１を介して標本化
されたアナログ信号は増幅器２０２とレベル検出回路２
０４に入力される。レベル検出回路２０４はその入力レ
ベルに応じて増幅器２０２と減衰器２０５にその利得と
減衰率を決める信号を出力する。増幅器２０２で増幅さ
れた信号はＡＤ変換器２０３でディジタル信号に変換さ
れ、減衰器２０５はそのディジタル信号をビットシフト
などによりディジタル的に減衰させて、正規のディジタ
ルデータを出力する。

【０００３】

【発明が解決しようとする課題】図１４の（Ａ）に示さ
れるＡ／Ｄ変換回路では、クロック回路１０２で発生す
る雑音、ＡＤ変換器１０３で発生する雑音、その他のデ
ィジタル回路で発生する雑音などの影響により、正確な
Ａ／Ｄ変換が行われず、ディジタル出力には誤差が生じ
る。この誤差による影響は入力信号が小さいほど大きく
現れるため、小信号入力時のＳ／Ｎ（信号対雑音比）を
劣化させる原因になる。また、この問題を回避するため
に入力信号を単に増幅してＡ／Ｄ変換を行うという手段
を用いると、ＡＤ変換器の入力範囲が大きくなってしま
うという不具合が生じる。この不具合を解消するために
図１４の（Ｂ）に示されるような構成を採用できるが、
ビットシフトのような減衰器２０５を用いる場合には、
増幅器２０２のゲインを当該減衰器２０５のビットシフ
ト量に合わせて２のｎ乗倍に設定しなければならないと
いう制約を受ける。また、ＰＣＭ通信などで使用される
ＣＯＤＥＣ（コーデック）用の対数変換型Ａ／Ｄ変換回
路のように変換特性が非線形の場合、ディジタル的に減
衰させる複雑な制御を行なわなければならな。

【０００４】本発明の目的は、ＡＤ変換器の入力範囲を
大きくすることなく、小信号入力時のＳ／Ｎ劣化を防ぐ
ことができるＡ／Ｄ変換技術を提供することにある。さ
らに本発明の別の目的は、上記の技術を用いる場合に増
幅器の利得を任意に設定でき、ディジタル減衰器が不要
にできるＡ／Ｄ変換技術を提供することにある。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】（１）第１の態様として本発明のＡ／Ｄ変
換回路は、図１，図２に例示されるように、アナログ信
号のレベルを検出する検出手段（３０４，４０４）と、
上記検出手段による検出レベルに応じて上記アナログ信
号レベルの増幅度が制御される増幅器（３０２，４０
２）と、増幅器からの出力をＡ／Ｄ変換し、且つ、上記
増幅器における増幅度が大きくされたときにはそれに応
じてＡ／Ｄ変換のためのステップ電圧が大きくされるＡ
Ｄ変換器（３０３，４０３）とを備えて成る。

【０００８】（２）第２の態様として本発明のＡ／Ｄ変
換回路は、図５，図６に例示されるように、増幅度を可
変に入力アナログ信号のレベルを増幅する増幅器（４０
２，９０２）と、該増幅器の出力をＡ／Ｄ変換して得ら
れるディジタルビットの所定ビットにより上記アナログ
信号レベルが所定レベル以下であることを検出すること
に基づいて、上記増幅器における増幅度を大きく制御し
且つそれに応じてＡ／Ｄ変換のためのステップ電圧を大
きくするＡＤ変換器（８０３，９０４）とを備えて成
る。

【０００９】（３）上記第１及び第２の態様において、
上記ＡＤ変換器は、図２，図５，図６に例示されるよう
に、一方の電極が共通接続され他方の電極が選択的に第
１の電位と第２の電位に接続可能であって夫々重み付け
された複数の容量素子（１Ｃ，１Ｃ，２Ｃ，４Ｃ，８
Ｃ）を含み、上記一方の電極への入力信号レベルとそれ
ら容量素子による容量比とによって決定される上記一方
の電極の電圧を判定用電圧として比較手段（４０３２，
９０３２）に供給する容量アレイ（４０３１，９０３
１）を備え、この容量アレイは、上記ステップ電圧を選
択的に大きくするために特定の容量素子（８Ｃ）を上記
一方の電極の共通接続ノードから選択的に切り離して容
量比を変更する容量切り離しスイッチ（４０３１１，９
０３１１）を備えて成る。

【００１０】（４）第３の態様として本発明のＡ／Ｄ変
換回路は、図７，図９に例示されるように、入力された
アナログ信号を取込む第１のスイッチ（１００１，１３
０１）と、上記入力アナログ信号を増幅する増幅器（１
００３，１３０３）と、上記増幅器の出力を取込む第２
のスイッチ（１００２，１３０２）と、上記第１のスイ
ッチから供給されるアナログ信号をＡ／Ｄ変換して得ら
れるディジタルビットの所定ビットにより上記アナログ
信号レベルが所定レベル以下であることを検出したとき
は、Ａ／Ｄ変換対象を上記第２のスイッチから供給され
るアナログ信号に切換え且つ上記増幅器の増幅度に応じ
てＡ／Ｄ変換のためのステップ電圧を大きくしてＡ／Ｄ
変換を行うＡＤ変換器（１０１１，１３１０）とを備え
て成るものである。

【００１１】（５）上記第３の態様において、第１及び
第２のスイッチからのサンプリング動作の並列化を企図
する場合には図７、図９に例示されるように上記第２の
スイッチは、第１のスイッチと同期的に動作されて上記
増幅器の出力を取込む。並列サンプリングのためのＡＤ
変換器として以下の２態様を挙げることができる。

【００１２】（６）ＡＤ変換器の第１の態様は図７に例
示されるように、一方の電極が第１のスイッチ（１００
１）に共通接続されて重み付けされた複数の容量素子の
他方の電極を選択的に第１の電位と第２の電位に接続可
能な第１の容量アレイ（１００４）と、一方の電極が第
２のスイッチ（１００２）に共通接続されて重み付けさ
れた複数の容量素子の他方の電極を選択的に第１の電位
と第２の電位に接続可能であって上記増幅器（１００
３）の増幅度に応じてＡ／Ｄ変換のためのステップ電圧
が大きくされる第２の容量アレイ（１００５）と、第１
の容量アレイと第２の容量アレイからの夫々の出力レベ
ルを選択的に参照レベルと比較する比較手段（９０３）
と、比較手段からの比較結果を貯える逐次比較レジスタ
回路（９０３３）と、逐次比較レジスタ回路の出力に基
づいて第１及び第２の容量アレイの動作を制御すると共
に、第１のスイッチから供給されるアナログ信号をＡ／
Ｄ変換して得られるディジタルビットの所定ビットによ
り上記アナログ信号レベルが所定レベル以下であること
を検出したときは上記比較手段による比較対象を第２の
容量アレイからの出力に切換える制御回路（１００８）
とから成る。

【００１３】（７）ＡＤ変換器の第２の態様は図９に例
示されるように、入力のダイナミックレンジが複数セグ
メントに分割され各セグメントが複数ステップに分割さ
れる形式を持ち、一方の電極が第１のスイッチ（１３０
１）に共通接続され、順次重み付けされた複数の容量素
子の他方の電極を選択的に第１の電位と第２の電位に接
続可能なセグメント判定用容量アレイ（１３０４）と、
一方の電極が第２のスイッチ（１３０２）に共通接続さ
れ、重み付けされた複数の容量素子の他方の電極を選択
的に第１の電位と第２の電位に接続可能であって、セグ
メント判定用容量アレイにおける入力アナログ信号レベ
ルが所定レベル以下である場合に判定されるセグメント
判定の結果第２の電位に接続される容量素子と第１の電
位に接続される容量素子とから得られる当該セグメント
判定用容量アレイにおける容量比を上記増幅器の増幅度
に応じて大きくした値の容量比を選択可能なステップ電
圧増大用容量アレイ（１３０５）と、上記セグメント判
定用容量アレイ及びステップ電圧増大用容量アレイにお
いてセグメント判定の結果第２の電位に接続された容量
素子のうち当該判定されたセグメントに対応されるもの
には第１の電位と第２の電位とを抵抗分圧して得られる
分圧電圧を第２の電位に代えて印加し、ステップを判定
するためのステップ判定用抵抗ストリング（１３０９）
と、上記セグメント判定用容量アレイとステップ電圧増
大用容量アレイからの夫々の出力レベルを選択的に参照
レベルと比較する比較手段（１３０６）と、比較手段空
の比較結果を貯える逐次比較レジスタ回路（１３０７）
と、逐次比較レジスタ回路の出力に基づいて上記セグメ
ント判定用容量アレイ、ステップ電圧増大用容量アレ
イ、及びステップ判定用抵抗ストリングの動作を制御す
ると共に、第１のスイッチから供給されるアナログ信号
をＡ／Ｄ変換して判定されるセグメントが上記所定レベ
ル以下の入力アナログ信号レベルに応ずるものであると
きは上記比較手段の入力をステップ電圧増大用容量アレ
イからの出力に切換える制御回路（１３０８）とから成
るものである。

【００１４】（８）上記比較手段に参照電位を与える回
路は、図６に例示的に示されるように相互に異なるオフ
セットキャンセル回路を備えて構成できる。

【００１５】（９）上記比較手段は、図８に例示される
ように、複数対の差動入力回路（７０１，７０２）と、
該複数対の差動入力回路の出力が入力に共通接続された
出力回路（７０４）と、上記複数対の差動入力回路を選
択的に活性化する電流源回路（７０３）とを備えて構成
できる。

【００１６】

【作用】上記した手段によればＡ／Ｄ変換回路は、小信
号に対しては増幅器で増幅した信号をＡＤ変換器のステ
ップ電圧を大きくして符号化を行い、これが雑音の影響
を受けにくくしてＳ／Ｎを向上させる。所定の小信号に
対してだけ増幅信号をＡ／Ｄ変換の対象にしてＳ／Ｎを
向上させるから、このことが入力範囲（入力ダイナミッ
クレンジ）の大きなＡＤ変換器を利用しなければならな
いという制約から開放する。増幅された小信号に対する
コード化の整合は増幅器の増幅度に応じたステップ電圧
の増大によって保ち、ステップ電圧の増大はＡＤ変換器
におけるコード判定のための電圧を形成する容量比や抵
抗比の変更によって比較的自由に行い得るから、これが
増幅器の利得を２のｎ乗倍だけでなく任意に設定可能に
する。ビットシフトのようなディジタル的な減衰器が不
要なため、Ａ／Ｄ変換の入出力特性が非線形の場合でも
煩雑なディジタル減衰器を一切要しない。

【００１７】所定の小信号入力の判定にＡＤ変換器自体
を用いる場合には入力アナログ信号レベルを検出する検
出手段をＡＤ変換器とは別に設けることを要しない。

【００１８】ステップ電圧を選択的に大きくするための
手段として容量切り離しスイッチを採用することは、単
一の容量アレイを以って選択的なステップ電圧の変更を
可能にする。

【００１９】ステップ電圧を変更した小信号専用の容量
アレイ（第２の容量アレイ，ステップ電圧増大用容量ア
レイ）を採用することにより当該小信号専用の容量アレ
イとそれ以外の信号判定用の容量アレイ（第１の容量ア
レイ，セグメント判定用容量アレイ）とに入力信号を並
列的にサンプリング可能になり、第１の容量アレイ又は
セグメント判定用容量アレイを用いて所定の小信号入力
が判定された場合にも、その結果に従って比較手段の入
力を選択すれば、所要のステップ電圧を以ってＡ／Ｄ変
換を行うことができ、これがサンプリング回数を低減さ
せてＡ／Ｄ変換効率を向上させる。

【００２０】ステップ電圧が大きくされた場合に比較手
段に供給される電圧は増幅器の増幅度に応じて大きくさ
れる。比較手段に参照電位を与える回路において増幅し
た入力信号をＡ／Ｄ変換対象とするか否かに応じて相互
に異なるオフセットキャンセル回路を採用することは、
そのような入力レベルの相違が比較手段のオフセットキ
ャンセルに影響を与える虞を解消する。

【００２１】単一の差動入力回路に対して入力信号経路
をＭＯＳトランジスタから成るスイッチで選択する場合
にはスイッチのゲート制御信号の変化が当該スイッチの
制御端子を介して信号端子のレベルに変化を与えるよう
なフィードスルーを生ずる虞がある。比較手段を構成す
る複数対の差動入力回路を夫々の電流源を制御して選択
的に活性化することは、差動入力回路の入力端子に対し
て一切影響を与えず、上記フィードスルーを生じさせな
い。

【００２２】

【実施例】図１の（Ａ）には本発明の第１実施例に係る
Ａ／Ｄ変換回路のブロック図が示される。このＡ／Ｄ変
換回路はサンプルホールド回路３０１、増幅器３０２、
ＡＤ変換器３０３、レベル検出回路３０４から成る。増
幅器３０２は増幅出力の利得が可変とされ、ＡＤ変換器
３０３はステップ電圧即ち１ＬＳＢ（Least Significia
nt Bit）コード幅が可変とされる。１ＬＳＢコード幅と
は、ＡＤ変換器で分解できる最小単位に相当するアナロ
グ信号幅を意味する。例えばＡＤ変換器３０３の分解能
が４ビットであれば、１ＬＳＢコード幅は、それによっ
てＡ／Ｄ変換可能なアナログ入力信号の最大信号量（例
えば最大電圧振幅）を１／１６倍した信号量とされる。
アナログ入力信号はサンプルホールド回路３０１に入力
され、その出力は利得可変な増幅器３０２とレベル検出
回路３０４に入力される。増幅器３０２の出力はＡＤ変
換器３０３に入力され、その出力はディジタルデータと
して出力される。レベル検出回路３０４の出力は増幅器
３０２及びＡＤ変換器３０３に入力される。サンプルホ
ールド回路３０１はアナログ入力信号を標本化する。レ
ベル検出回路３０４はその信号のレベルを検出し、その
レベルに応じた動作モードを決定し、増幅器３０２の利
得及びＡＤ変換器３０３のステップ電圧を決定する制御
信号３０５を出力する。即ち、入力アナログ信号が小信
号のときは利得及び１ＬＳＢコード幅を大きくしてＡ／
Ｄ変換させる。例えば図１の（Ｂ）に示されるように、
小信号範囲３０６の入力アナログ信号に対しては増幅器
３０２の利得及びＡＤ変換器３０３の１ＬＳＢコード幅
を大きくしてＡ／Ｄ変換させ、その変換特性は図におい
て３０７で概念的に示される小信号モードの変換特性と
される。入力アナログ信号が小信号範囲以外であるとき
（大信号のとき）はその逆の操作を行なう。小信号範囲
外のアナログ入力信号に対しては図において３０８で概
念的に示される通常モードの変換特性とされる。

【００２３】図２には図１に対応される更に詳細な第２
実施例のＡ／Ｄ変換回路が示される。同図に示されるＡ
／Ｄ変換回路は、サンプルホールド回路４０１、増幅器
４０２、ＡＤ変換器４０３、レベル検出回路４０４から
成る。増幅器４０２は増幅出力の利得が可変とされ、Ａ
Ｄ変換器４０３はステップ電圧が可変とされる。

【００２４】サンプルホールド回路４０１は、サンプリ
ングスイッチ４０１１とサンプリング容量４０１２によ
って構成される。サンプリング容量４０１２は回路の接
地端子（ＧＮＤ）とアナログ入力信号の伝達経路との間
に配置される。サンプリングスイッチ４０１１としては
相補型ＭＯＳ（ＣＭＯＳ）トランスファーゲートを用い
るとよい。

【００２５】増幅器４０２はオペアンプ４０２１、抵抗
回路４０２２、選択スイッチ４０２３によって構成され
る。オペアンプ４０２１の非反転入力端子（＋）はサン
プルホールド回路４０１の出力に結合され、反転入力端
子（−）は選択スイッチ４０２３に結合される。抵抗回
路４０２２はオペアンプ４０２１の出力端子と回路の接
地端子ＧＮＤとの間に一対の抵抗素子Ｒが直列配置され
て成る。選択スイッチ４０２３は、一対の抵抗素子Ｒの
結合点を反転入力端子（−）に接続することによって増
幅器４０２の利得を２倍とし、オペアンプ４０２１の出
力を反転入力端子（−）に接続することによって増幅器
４０２の利得を１倍とする。

【００２６】レベル検出回路４０４は基準電圧Ｖｒｅｆ
の半分の電圧を形成する抵抗分圧回路４０４１、上記抵
抗分圧回路４０４１の出力電圧を参照電位としてサンプ
ルホールド回路４０１の出力電圧がそれよりも大きいか
否かを検出する比較器４０４２、比較器４０４２の出力
とリセット信号４０４４が２入力される論理和ゲート４
０４３から成る。レベル検出回路４０４の出力信号４０
５は入力アナログ信号がその最大振幅の半分以下のとき
にローレベルにされる。

【００２７】ＡＤ変換器４０３は、容量アレイ４０３
１、コンパレータ４０３２、逐次比較レジスタ回路４０
３３、制御回路４０３４、及び出力制御回路４０３５か
ら成る。このＡＤ変換器４０３はステップ電圧即ち１Ｌ
ＳＢコード幅が可変とされる。この例では容量アレイは
４ビット逐次比較型を基本とし、容量素子４Ｃと８Ｃの
間にスイッチ（容量切り離しスイッチ）４０３１１を挿
入し、選択的に全体の容量比を変えることで１ＬＳＢコ
ード幅を変化させるようになっている。スイッチＳＷ１
〜ＳＷ４は容量１Ｃ，２Ｃ，４Ｃ，８Ｃを選択的に基準
電圧Ｖｒｅｆ又は接地端子ＧＮＤに接続する。上記スイ
ッチＳＷ１〜ＳＷ４の制御信号は制御回路４０３４で生
成され、それらのスイッチ状態は逐次比較レジスタ回路
４０３３に逐次保持されるディジタルデータによって決
定される。このＡＤ変換器４０３は電圧比較形式とされ
る。

【００２８】上記スイッチ４０３１１を閉じるとＡＤ変
換器４０３の入出力特性は図３の（Ａ）に示されるよう
になり、開放すると図３の（Ｂ）に示されるようにその
１ＬＳＢコード幅が２倍にされ、ＡＤ変換器４０３の利
得が１／２倍になったのと等価とされる。以下このＡＤ
変換器が図３の（Ａ）の特性で動作する状態を通常モー
ド、図３の（Ｂ）の特性で動作する状態を小信号モード
という。図３において４０３１２は通常モードにおける
１ＬＳＢコード幅、４０３１３は小信号モードにおける
１ＬＳＢコード幅の一例である。上記スイッチ４０３１
１及び４０２３はレベル検出回路４０４の出力信号４０
５によってスイッチ制御される。入力アナログ電圧が基
準電圧Ｖｒｅｆの半分以上のときにはスイッチ４０２３
はオペアンプ４０２１の出力を選択し且つスイッチ４０
３１１を閉じて上記通常モードとする。すなわち、増幅
器４０２のゲインは１倍で容量８Ｃはコンパレータ４０
３２に接続される。入力アナログ電圧が基準電圧Ｖｒｅ
ｆの半分以下のときにはスイッチ４０２３は一対の抵抗
素子Ｒの結合ノードを選択し且つスイッチ４０３１１を
開放して上記小信号モードとする。すなわち、増幅器４
０２のゲインは２倍で容量８Ｃがコンパレータ４０３２
から切り離されて１ＬＳＢコード幅は通常モードの２倍
とされる。したがって、小信号モードにおいて、容量ア
レイ４０３１からコンパレータ４０３２に与えられる参
照レベルは通常モードの２倍にされる。この点について
以下その動作を詳細に説明する。

【００２９】図４にはその動作例が示される。サンプル
ホールド回路４０１で標本化されたアナログ入力信号は
レベル検出回路４０４及び増幅器４０２に入力される。
最初はリセット信号４０４４がハイレベルにされること
により、増幅器４０２の利得は１倍（スイッチ４０２３
はオペアンプ４０２１の出力に接続）、ＡＤ変換器４０
２は通常モード（スイッチ４０３１１は閉状態）で動作
するように制御される。ＡＤ変換器４０３１は逐次比較
形であるから、最初に最上位ビットを判定する。即ち、
スイッチＳＷ１〜ＳＷ４を介して容量１Ｃ，１Ｃ，２
Ｃ，４Ｃを基準電圧Ｖｒｅｆに、容量８Ｃを接地端子Ｇ
ＮＤに結合して得られる電圧を参照電位としてコンパレ
ータ４０３２に入力してそのアナログ入力電圧が基準電
圧Ｖｒｅｆの半分より大きいか小さいかを判定する。判
定された最上位ビットの値は逐次比較レジスタ回路４０
３３の値に反映される。

【００３０】その後、リセット信号４０４４がローレベ
ルにされ、信号４０５はレベル検出の結果が反映され、
入力アナログ信号レベルが基準電圧Ｖｒｅｆの半分より
大きいときはそのまま通常モードで下位側ビットの判定
が行われる。すなわち、スイッチＳＷ１〜ＳＷ４を介し
て容量１Ｃ，１Ｃ，２Ｃ，８Ｃを基準電圧Ｖｒｅｆに、
容量４Ｃを接地端子ＧＮＤに結合して得られる電圧（Ｖ
ｒｅｆ・１２／１６）を参照電位としてコンパレータ４
０３２に入力しそのアナログ入力電圧が基準電圧Ｖｒｅ
ｆの１２／１６より大きいか小さいかが判定される。当
該第２ビット目の判定結果は逐次比較レジスタ回路４０
３３の値に反映される。次いで、その判定結果に従っ
て、容量１Ｃ，１Ｃ，４Ｃ，８Ｃを基準電圧Ｖｒｅｆ
に、容量２Ｃを接地端子ＧＮＤに結合して得られる電圧
を参照電位としてそのアナログ入力電圧が基準電圧Ｖｒ
ｅｆの１４／１６より大きいか小さいか、或は容量１
Ｃ，１Ｃ，８Ｃを基準電圧Ｖｒｅｆに、容量２Ｃ，４Ｃ
を接地端子ＧＮＤに結合して得られる電圧を参照電位と
してそのアナログ入力電圧が基準電圧Ｖｒｅｆの１０／
１６より大きいか小さいかが判定される。この判定結果
は逐次比較レジスタ回路４０３３の値に反映される。同
様にして最下位ビットまで判定される。

【００３１】入力アナログ信号レベルが基準電圧Ｖｒｅ
ｆの半分より小さいときは信号４０５がローレベルにさ
れて、増幅器４０２の利得が２倍、ＡＤ変換器４０３が
小信号モードに切替えられ、容量８Ｃがスイッチ４０３
１１にてコンパレータ４０３２から切り離されて下位側
ビットの判定が行われる。この時の動作は判定のための
容量比を形成する容量から８Ｃが単に除外されるだけで
ある。例えばスイッチＳＷ１〜ＳＷ４を介して容量１
Ｃ，１Ｃ，２Ｃ，を基準電圧Ｖｒｅｆに、容量４Ｃを接
地端子ＧＮＤに結合して得られる電圧（Ｖｒｅｆ・４／
８）を参照電位としてコンパレータ４０３２に入力しそ
のアナログ入力電圧が基準電圧Ｖｒｅｆの４／８より大
きいか小さいかが判定される。当該第２ビット目の判定
結果は逐次比較レジスタ回路４０３３の値に反映され
る。次いで、その判定結果に従って、容量１Ｃ，１Ｃ，
４Ｃを基準電圧Ｖｒｅｆに、容量２Ｃを接地端子ＧＮＤ
に結合して得られる電圧を参照電位としてそのアナログ
入力電圧が基準電圧Ｖｒｅｆの６／８より大きいか小さ
いか、或は容量１Ｃ，１Ｃを基準電圧Ｖｒｅｆに、容量
２Ｃ，４Ｃを接地端子ＧＮＤに結合して得られる電圧を
参照電位としてそのアナログ入力電圧が基準電圧Ｖｒｅ
ｆの２／８より大きいか小さいかが判定される。この判
定結果は逐次比較レジスタ回路４０３３の値に反映され
る。同様にして最下位ビットまで判定される。

【００３２】上記動作から明らかなように、最上ビット
の判定後に小信号モードが設定されたとき容量アレイ４
０３１の容量比によって形成される参照電位は、容量８
Ｃを含めて参照電位を形成したとする場合の２倍の電圧
にされる。これは小信号モードにおいてゲインが２倍に
された増幅器４０２の出力に対してコンパレータ４０３
２による下位側ビットの比較判定動作を正常に行うこと
ができるようにする。したがって、本実施例において、
ＡＤ変換器４０３で発生する雑音はその動作モードにか
かわらず一定であるとすると、小信号モードでは信号が
増幅されている分だけＡＤ変換に伴うＳ／Ｎを向上させ
ることができるという効果を得る。さらに入力アナログ
信号のレベルに応じて増幅器４０２の増幅度とＡＤ変換
器４０３の１ＬＳＢコード幅とを選択することにより、
従来のように全ての入力アナログ信号を同じ様に増幅す
ることによってダイナミックレンジを広げたＡＤ変換器
を用いければならないという制約を受けない。

【００３３】上記実施例では逐次比較形ＡＤ変換器を取
り上げたが、他の方式のＡＤ変換器を用いてもよいこと
は言うまでもない。また、増幅器は抵抗分圧回路を採用
した正転増幅器で構成したが、容量による分圧回路を採
用してもよい。上記実施例では通常モードと小信号モー
ドを設定したが、目的に応じて小信号モードを更に細分
化した複数の動作モードを設けて構成することも可能で
ある。また、１ＬＳＢコード幅を変える手段として容量
８Ｃの選択的な切り離しを採用したが、容量アレイ４０
３１の基準電圧レベルを変更したりする手段に変更可能
である。

【００３４】図５には本発明の第３実施例に係るＡ／Ｄ
変換回路が示される。本実施例は図２の実施例に対して
レベル判定回路４０４を省略してあり、上記スイッチ４
０２３，４０３１１はＡＤ変換器８０３内部の制御回路
８０３４がスイッチ制御する点で相違される。制御回路
８０３４は最上ビットの判定時には上記通常モードとな
るようにスイッチ４０２３，４０３１１を制御し、最上
位ビットの判定結果に従って上記通常モード又は小信号
モードを選択するようにスイッチ４０２３，４０３１１
を制御する。図２の実施例と同一機能を有する回路ブロ
ック及び回路記号には同一符合を付してその詳細な説明
を省略する。

【００３５】本実施例において、アナログ入力信号はサ
ンプルホールド回路４０１に入力され、その出力は利得
可変な増幅器４０２に入力される。また、増幅器４０２
の出力は上記１ＬＳＢコード幅を可変なＡＤ変換器８０
３に入力される。通常モードと小信号モードの定義は図
２の実施例と同様である。サンプルホールド回路４０１
でアナログ入力信号が標本化されると、その信号は増幅
器４０２を通りＡＤ変換器８０３で最上位ビットが判定
され、その結果により制御回路８０３４から動作モード
を決定する信号８０５が出力される。その後は図２の実
施例と同様に最下位ビットまで判定される。この実施例
によれば、動作モードを決定するときのレベル判定はＡ
Ｄ変換器８０３で行なうため、図２の実施例に比べてレ
ベル検出回路を不要にできるという利点がある。

【００３６】図６には本発明の第４実施例に係るＡ／Ｄ
変換回路が示される。本実施例のＡ／Ｄ変換回路は容量
アレイにサンプリングした電荷の再配分によって形成さ
れる電圧を参照電位と比較する電荷比較方式若しくは電
荷再配分方式を有する。参照電位は回路の接地電位とさ
れる。厳密には、それを判定するコンパレータのオフセ
ットをキャンセルするための電圧が加えられた電圧とさ
れる。

【００３７】このＡ／Ｄ変換回路は、サンプルホールド
回路９０１、増幅器９０２、サンプリングスイッチ９０
３、ＡＤ変換器９０４、オフセットキャンセル回路９０
５，９０６から成る。サンプルホールド回路９０１は図
５の４０１で示されるものと同様にスイッチ９０１１と
容量９０１２によって構成される。増幅器９０２は図５
の４０２で示されるものと同様にオペアンプ９０２１、
抵抗分圧回路９０２２、及びスイッチ９０２３から成
り、制御信号によって１倍又は２倍の増幅度を選択でき
るようになっている。増幅器９０２の出力はサンプリン
グスイッチ９０３に接続され、該スイッチ９０３の逆側
には１ＬＳＢコード幅が可変なＡＤ変換器９０４の入力
に接続される。

【００３８】上記ＡＤ変換器９０４は容量アレイ９０３
１、コンパレータ９０３２、逐次比較レジスタ回路９０
３３、制御回路９０３４、及び極性選択用のスイッチ９
０３５から成る。このＡＤ変換器９０３は１ＬＳＢコー
ド幅が可変とされる。このＡＤ変換器９０４は１ビット
のサインビットと４ビットのステップビットを生成する
電荷再配分形式の逐次比較ＡＤ変換器とされる。この例
では容量アレイ９０３１の容量素子４Ｃと８Ｃの間に上
記信号９０７で制御されるスイッチ９０３１１を挿入
し、選択的に全体の容量比を変えることで１ＬＳＢコー
ド幅を変化させるようになっている。スイッチＳＷ１〜
ＳＷ５は容量１Ｃ，２Ｃ，４Ｃ，８Ｃ，１Ｃを選択的に
基準電圧Ｖｒｅｆ又は接地端子ＧＮＤに接続する。スイ
ッチ９０３５は上記基準電圧Ｖｒｅｆの極性を選択す
る。上記スイッチＳＷ１〜ＳＷ４の制御信号は制御回路
９０３４で生成され、それらのスイッチ状態は逐次比較
レジスタ回路９０３３に逐次保持されるディジタルデー
タによって決定される。上記スイッチ９０３１１を閉じ
た場合と開放した場合とにおいて容量アレイ９０３１で
形成される電圧の関係は第２実施例の場合と同様であ
り、スイッチ９０３１１が開放されると、その１ＬＳＢ
コード幅が２倍にされ、ＡＤ変換器４０３の利得が１／
２倍になったのと等価とされる。上記信号９０７は図５
で説明した信号８０５と等価とされる。

【００３９】オフセットキャンセル回路９０５，９０６
は、コンパレータ９０３２の不所望なオフセット電圧を
補償する回路であり、この例ではＡＤ変換器９０４の動
作モードは上記通常モードと小信号モードの二通りとさ
れるため、オフセット補償機能を最適化するために通常
モード用の回路９０５と小信号モード用の回路９０６と
を各別に設けてある。オフセットキャンセル回路９０
５，９０６は容量９０５１、容量９０５１を充放電する
ためのプッシュプル型のスイッチ回路９０５２、スイッ
チ回路９０５２の制御回路９０５３、及び制御回路９０
５３への制御情報を保持する制御レジスタ９０５４から
成る。制御レジスタ９０５４はＡＤ変換器９０４からサ
インビット（極性ビット）の値に応ずる極性情報９０８
を貯える。制御回路９０５３はレジスタ９０５４に保持
された極性情報に従って容量９０５１を所定期間充電又
は放電するようにスイッチ回路９０５２を制御する。オ
フセットキャンセル回路９０５，９０６の出力は切替ス
イッチ９０９を介してコンパレータ９０３２の非反転入
力端子（＋）に供給される。スイッチ９０９は上記信号
９０７で制御され、通常モードに対応して９０５の出力
を、小信号モードに対応して９０６の出力を選択する。
これにより、コンパレータ９０３２の非反転入力端子
（＋）には、接地電位ＧＮＤに対して容量９０５１に蓄
積された電荷に応ずる電圧（コンパレータ９０３２のオ
フセット補償電圧になる）が参照電位として出力され
る。この参照電位は接地電位にオフセット補償電圧を加
えた電圧であり、表現を簡略化するために単に接地レベ
ルの参照電位とも記する。

【００４０】次に上記実施例の動作を説明する。図２の
例と同様に、入力アナログ信号が基準電圧Ｖｒｅｆの半
分以下のときを小信号モードと定義する。増幅器９０２
の利得とＡＤ変換器９０４の１ＬＳＢコード幅は制御信
号９０７によって、ＡＤ変換器９０４が通常モードのと
きは増幅器９０２の利得が１倍、小信号モードのときは
増幅器９０２の利得２倍となるように制御される。ま
た、オフセットキャンセル回路９０５，９０６の出力も
制御信号９０７にてＡＤ変換器９０４の動作モードに合
わせて選択される。

【００４１】入力アナログ信号が標本化されると、最初
に通常モードでサインビットの判定が行なわれ、その結
果は逐次比較レジスタ回路９０３３と通常モード用のオ
フセットキャンセル回路９０５のレジスタ９０５４に格
納される。次に小信号モードでのサインビットの判定が
行なわれ、その結果は小信号モード用のオフセットキャ
ンセル回路９０６のレジスタ９０５４に格納される。通
常モードにおけるサインビットの判定に当たっては、ス
イッチＳＷ１〜ＳＷ５を介して接地端子ＧＮＤに接続さ
れた全ての容量素子１Ｃ，１Ｃ，２Ｃ，４Ｃ，８Ｃがサ
ンプリングスイッチ９０３を介して充電される。コンパ
レータ９０３２はその充電電位が上記接地レベルの参照
電位よりも大きければ正極性、小さければ負極性と判定
する。小信号モードでの極性判定も容量素子８Ｃを用い
ない点を除けば通常モードと同じである。

【００４２】次にステップビットを判定していく。ステ
ップビットの判定は、接地電位ＧＮＤとの間で入力電圧
が充電された容量１Ｃ，１Ｃ，２Ｃ，４Ｃ，８Ｃに対
し、最上位ビットを構成する容量から順に基準電圧に接
続してコンパレータで大小判定を行う。本実施例に従え
ば、先ず通常モードで最上位ビットの判定を行なう。即
ち、容量８Ｃを接地端子ＧＮＤから基準電圧Ｖｒｅｆに
接続変更して電荷再配分を行い、これによってコンパレ
ータ９０３２の出力が反転するか否かが検出される。反
転しなければ入力電圧は基準電圧Ｖｒｅｆの半分以上で
あり、反転すればそれよりも小されことになる。

【００４３】その判定結果が基準電圧Ｖｒｅｆの半分以
上であればそのまま通常モードで最下位ビットまで判定
が行なわれる。例えば第２ビット目の判定においては８
Ｃと４Ｃが基準電圧Ｖｒｅｆに接続れる。順次得られた
判定結果は逐次比較レジスタ回路９０３３に格納され
る。

【００４４】最上位ビットの判定結果が基準電圧Ｖｒｅ
ｆの半分以下であれば小信号モードに切替て再びスイッ
チ９０３を短絡してサンプリングし、第２ビット目から
最下位ビットまでの判定を行なう。例えば第２ビット目
の判定においては容量１Ｃ，１Ｃ，２Ｃ，４Ｃの内４Ｃ
が基準電圧Ｖｒｅｆに接続れる。順次得られた判定結果
は逐次比較レジスタ回路９０３３に格納される。図２で
の説明と同様に小信号モードでは増幅器９０２のゲイン
は２倍、ＡＤ変換器９０４の１ＬＳＢ幅は２倍にされ、
Ｓ／Ｎを向上させた判定が実現される。

【００４５】以上のようにして順次得られた判定結果は
逐次比較レジスタ回路９０３３からディジタル信号とし
て出力される。これと同時に、次のＡ／Ｄ変換に備えて
オフセットキャンセル回路９０５，９０６は次のように
動作される。すなわち、前回得たサインビットの判定結
果に基づいて容量９０５１を充放電する。例えばサイン
ビットが正であればある一定の補償量を容量９０５１に
充電し、負であればその補償量を放電させるという操作
が行なわれる。このようなオフセット補償のための動作
が行われた後、再度上述の手順に従ってＡ／Ｄ変換が行
われる。斯るオフセットキャンセル動作は、入力アナロ
グ信号が正負の両極性を持った信号であることを前提
に、多数回に亘るＡ／Ｄ変換動作の結果としてオフセッ
ト補償電圧を収束させようとするものである。

【００４６】本実施例によるＡ／Ｄ変換動作を全体的に
説明すれば、サンプリング回路９０１による１サンプル
当たり９ステップの動作が行われる。第１ステップでは
入力信号のサンプリングとオフセット補償量の調整が行
われる。第２ステップではスイッチ９０３でＡＤ変換器
９０４に信号がサンプリングされる。第３ステップでは
通常モードにて極性判定が行われる。第４ステップでは
再びＡＤ変換器９０４に信号がサンプリングされる。第
５ステップでは小信号モードにて極性判定が行われる。
第６〜第９ステップではステップビットの判定が行われ
る。

【００４７】この実施例では、図２で示した実施例の効
果に加えて、通常モードと小信号モードでのオフセット
の違いによるＡ／Ｄ変換特性の歪を防ぐことができる。
すなわち、通常モードに比べて小信号モードでは容量ア
レイの各容量に充電される電荷量は増幅器９０２のゲイ
ンが２倍であることに応じて２倍にされ、１ＬＳＢ当た
りのコード幅も２倍にされるので、双方の動作モードに
おける量子化誤差も異なってくるため、オフセットキャ
ンセル回路によるオフセット補償の形式上、動作モード
毎にオフセット補償回路を各別に設けることが望ましい
からである。実際の回路において双方の動作モードでオ
フセット補償回路を共通化した場合には本実施例に比べ
てＡ／Ｄ変換特性に歪みを生ずることを確認できた。
尚、オフセット補償回路を動作モード毎に各別に設ける
構成は電荷再配分型のＡＤ変換器を用いる場合に限定さ
れず、他の形式のＡＤ変換器を用いることもできる。

【００４８】図７には本発明に係るＡ／Ｄ変換回路の第
５実施例が示される。この実施例は図６の第４実施例に
対し、容量アレイ１００４，１００５を通常モード用
（１００４）と小信号モード用（１００５）とに分離
し、増幅器１００３はゲインを２倍に固定して小信号モ
ード用の容量アレイ１００５に専用化し、一対のサンプ
リングスイッチ１００１，１００２にて双方の容量アレ
イに１００４，１００５に並列的にアナログ入力信号の
サンプリングを行い、コンパレータ１００６による比較
判定の対象をスイッチ１００９で選択するようにした点
が相違される。尚、この実施例において容量アレイは正
極性のアナログ入力信号に対する接続態様が代表的に示
されており、図６のスイッチ９０３５などは省略されて
いると理解されたい。尚、図６と同一機能を有する回路
ブロック及び回路記号には同一符合を付してその詳細な
説明を省略する。

【００４９】本実施例において、アナログ入力信号はサ
ンプリングスイッチ１００１と、例えば利得２倍の増幅
器１００３に入力される。増幅器１０３３の出力はサン
プリングスイッチ１００２に接続する。スイッチ１００
１の逆側は切替スイッチ１００９と、通常モード用の容
量アレイ１００４の出力に接続する。また、サンプリン
グスイッチ１００２の逆側は切替スイッチ１００９と、
小信号モード用の容量アレイ１００５に接続する。切替
スイッチ１００９の逆側はコンパレータ９０３２の反転
入力端子（−）に接続され、コンパレータ９０３２の出
力は逐次比較レジスタ回路９０３３に入力される。その
出力はオフセットキャンセル回路９０５，９０６と制御
回路１００８に入力される。オフセットキャンセル回路
９０５，９０６の出力は切替えスイッチ９０９に接続さ
れ、選択的にコンパレータ９０３２の非反転入力端子
（＋）に接続される。制御回路１００８から出力される
信号は、上記切替スイッチ１００９、９０９、容量アレ
イ１００４のスイッチＳＷ１〜ＳＷ５、及び容量アレイ
１００５のスイッチＳＷ１１〜ＳＷ１４のスイッチ動作
を制御する。容量アレイ１００４は容量１Ｃ，１Ｃ，２
Ｃ，４Ｃ，８Ｃによって４ビットのステップビットを判
定可能に構成され、容量アレイ１００５は４ビットのス
テップビットの内下位側３ビットを判定可能に構成され
る。

【００５０】次に上記実施例の動作を説明する。図２の
実施例と同様に、入力アナログ信号が基準電圧Ｖｒｅｆ
の半分以下のときを小信号モードと定義する。サンプリ
ングスイッチ１００１、１００２は共通のサンプルクロ
ックにより動作するため、通常モード用の容量アレイ１
００４には入力アナログ信号がそのまま標本化され、小
信号モード用の容量アレイ１００５には入力アナログ信
号電圧を増幅器１００３で２倍にした信号が標本化され
る。これら二つの容量アレイ１００４，１００５に対す
る動作は制御回路１００８によってそれぞれ独立に可能
とされる。最初は切替スイッチ１００９で容量アレイ１
００４がコンパレータ９０３２に接続され（通常モー
ド）、最上位ビットの判定が行われる。この判定結果に
より、入力信号が基準電圧Ｖｒｅｆの半分以上のときは
そのまま最下位ビットまで判定が行われる。そうでなけ
れば切替スイッチ１００９で容量アレイ１００５をコン
パレータ９０３２に接続し（小信号モード）して最下位
ビットまで判定される。判定手法及びオフセットキャン
セル回路９０５、９０６の動作は図６の実施例と同じで
あるのでその説明を省略する。

【００５１】この実施例によれば、上記実施例の効果に
加え、図６の実施例の様に小信号モードに切り替わると
きに容量アレイに再びサンプルするという動作時間が不
要になり、Ａ／Ｄ変換時間を短縮できる。尚、この実施
例では容量アレイによる電荷再配分型逐次比較ＡＤ変換
器１０１１を用いたが、他の方式のＡＤ変換器を採用で
きることは言うまでもない。

【００５２】図８には図７におけるスイッチ９０９、１
００９及びコンパレータ９０３２の機能を備えた別のコ
ンパレータの一例が示される。同図に示される回路は主
にＭＯＳトランジスタＭ１〜Ｍ８からなる差動入力段７
０１，７０２、差動入力段７０１，７０２を選択的に活
性化する電流源回路７０３、及びＭＯＳトランジスタＭ
９、Ｍ１０からなる出力段７０４で構成される。差動入
力段７０１，７０２は、電流源として機能されるＰチャ
ンネル型のＭＯＳトランジスタＭ１と差動入力トランジ
スタとして機能されソースが共通接続されたＰチャンネ
ル型のＭＯＳトランジスタＭ２、Ｍ３とを備えた第１の
系統と、同じくＰチャンネル型ＭＯＳトランジスタＭ
４、Ｍ５、Ｍ６で構成された第２の系統とを有し、ＭＯ
ＳトランジスタＭ２、Ｍ５のドレインはＮチャンネル型
の負荷ＭＯＳトランジスタＭ７のドレインに接続され、
ゲートは反転入力端子若しくは負入力端子（Ａ−，Ｂ
−）とされる。ＭＯＳトランジスタＭ３、Ｍ６のドレイ
ンはＮチャンネル型ＭＯＳトランジスタＭ８のドレイン
に接続され、ゲートは非反転入力端子若しくは正入力端
子（Ａ＋，Ｂ＋）とされる。ＭＯＳトランジスタＭ７，
Ｍ８はカレントミラー負荷を構成する。また、電流源と
されるＭＯＳトランジスタＭ１のゲートはＮチャンネル
型のスイッチＭＯＳトランジスタＭ１１のドレインと、
Ｍ１２のソースに接続され、同様にＭＯＳトランジスタ
Ｍ４のゲートはＭＯＳトランジスタＭ１３のドレイン
と、Ｍ１４のソースに接続される。ＭＯＳトランジスタ
Ｍ１２、Ｍ１４のドレインは外部から与えられるバイア
ス電圧ＢＩＡＳに接続される。ＭＯＳトランジスタＭ１
２，Ｍ１３のゲートには外部から信号ＣＬＫが供給さ
れ、ＭＯＳトランジスタＭ１１，Ｍ１４のゲートには外
部から信号ＣＬＫ−Ｂ（ＣＬＫの反転信号）が供給され
る。差動入力段は、信号ＣＬＫ，ＣＬＫ−Ｂが相補レベ
ルにされることにより第１の系統又は第２の系統が選択
的に活性化される。

【００５３】出力段はバイアス電圧ＢＩＡＳをゲートに
受けるＰチャンネル型の負荷ＭＯＳトランジスタＭ９
と、ＭＯＳトランジスタＭ３，Ｍ６のドレインがゲート
に接続されたＮチャンネル型の駆動ＭＯＳトランジスタ
Ｍ１０が直列接続されて構成される。

【００５４】上記コンパレータは、入力端子は正負一対
のペアが二組あるが、これらは同時に動作することはな
い。どちらのペアを入力として選択するかは制御信号Ｃ
ＬＫ，ＣＬＫ−Ｂの状態に従って決定される。すなわ
ち、このコンパレータは制御信号ＣＬＫ，ＣＬＫ−Ｂに
より、比較したい入力ペアを選択して判定するように動
作する。例えば図７に示される一対の差動入力段を有す
るコンパレータ９０３２の入力がＭＯＳ回路で成るスイ
ッチ９０９を介してオフセットキャンセル回路９０５、
９０６の蓄積容量（図６の９０５１のような容量素子）
に接続されているとき、コンパレータ９０３２に対する
入力信号経路をＭＯＳトランジスタから成るスイッチ９
０９で選択する場合には当該スイッチ９０９のゲート制
御信号の変化が当該スイッチ９０９の制御端子を介して
ＭＯＳトランジスタのソース・ドレインのような信号端
子のレベルに変化を与えるようなフィードスルーを生じ
て蓄積容量の電荷に変化を与える虞がある。図８に示さ
れるコンパレータのように複数対の差動入力回路を夫々
の電流源を制御して選択的に活性化する構成は、差動入
力回路の入力端子に対して一切影響を与えず、上記フィ
ードスルーを生じさせない。図８では一対の差動入力回
路を備えるものとして構成したが、差動入力回路をそれ
以上有する構成にしてもよい。さらに、本実施例では図
８のものをコンパレータとして利用したが、同様の構成
のオペアンプを増幅器などにも利用できる。

【００５５】図９に本発明の第６実施例に係るＡ／Ｄ変
換回路が示される。この実施例の基本構成は図７の実施
例に類似である。異なる点は、本実施例では８ビット電
荷再配分型逐次比較形式のＡＤ変換器１３１０を採用
し、局部Ｄ／Ａ変換用の容量アレイ１３０４，１３０４
と抵抗ストリング１３０９を備える。容量アレイ（１３
０４，１３０５）は通常モード用（１３０４）と小信号
モード用（１３０５）とに分離される。抵抗ストリング
１３０９は双方の動作モードで共用される。このＡＤ変
換器１３１０はＣＣＩＴＴ規格で定められた圧伸則を実
現するものである。即ち、入出力特性が直線的に変化す
るＡ／Ｄ変換器の場合各ステップ電圧の大きさは入力レ
ベルによらず全て１ＬＳＢコード幅である。このため、
入力レベルと誤差の比であるＳ／Ｎは入力レベルが小さ
いほど劣化する。ところが、ＰＣＭ伝送などの音声伝送
においては小信号であってもＳ／Ｎを良好にすることが
望ましい。そこで、入力レベルによらずＳ／Ｎを一定に
するため、ＣＯＤＥＣに用いられるようなＡ／Ｄ，Ｄ／
Ａ変換器の入出力特性を非直線にして信号レベルが小さ
いほどステップ電圧を小さくする、所謂非直線変換が行
われる。例えば、図１０に示す様に非線形な入出力特性
とされる。これは、入力レベルを正負片側で夫々８つの
折線（セグメント）に分割し、容量アレイ１３０４でこ
のセグメントを決定している。また、セグメント内は１
６等分されて１６段のステップがあり、このステップは
抵抗ストリング１３０９で構成される。セグメントの傾
斜は倍倍となっている。これを、極性１ビット、セグメ
ント３ビット、ステップ４ビットの合計８ビットのビッ
トフォーマットで表す。

【００５６】先ず本実施例におけるＡ／Ｄ変換の動作原
理を通常モードを代表として説明する。容量アレイ１３
０４におけるアナログ入力信号（入力電圧Ｖｉｎ）のサ
ンプリングタイミングにおいてスイッチ１３１１，ＳＷ
１〜ＳＷ８は図示の接続状態とされ、これによって当該
容量アレイにはＱ＝Ｖｉｎ・２５５Ｃの電荷が貯えられ
る。この状態でサインビットの判定が行われる。正極性
の場合にはスイッチ１３１１の接続を図示の状態とは逆
にして再度サンプリングが行われる。以下入力信号の極
性が負の場合を一例とする。次にセグメントを判定する
ために最上位ビットを構成する容量から順次基準電圧Ｖ
ｒｅｆに接続して電荷再配分を行いその都度コンパレー
タ１３０６でノードの電圧Ｖｘが参照電位（オフセット
キャンセル回路から供給されるオフセット補償された接
地レベルの参照電位）よりも大きいか否かが判定され、
大きい場合にはその容量素子を基準電圧Ｖｒｅｆに接続
したままの状態で一つ下位のビットに対応される容量素
子を基準電圧Ｖｒｅｆに接続して次の判定を行い、小さ
い場合にはその容量素子を再度接地電位に接続変更した
状態で一つ下位のビットに対応される容量素子を基準電
圧Ｖｒｅｆに接続して次の判定を行う。この動作を最下
位ビットまで行う。本実施例に従えば、最上位ビットの
判定では容量素子１２８Ｃを基準電圧Ｖｒｅｆに接続
し、そのときの判定結果が上記参照電位よりも大きけれ
ば容量素子１２８Ｃと共に次の容量素子６４Ｃを基準電
位Ｖｒｅｆに接続して次の判定を行い、最上位の判定結
果が上記参照電位よりも小さければ容量素子１２８Ｃを
接地端子ＧＮＤに戻し次の容量素子６４Ｃを基準電位Ｖ
ｒｅｆに接続して次の判定を行う。この判定によって入
力電圧Ｖｉｎがどのセグメントに属するかが判定され、
逐次比較レジスタ回路１３０７の３ビットのセグメント
ビットが確定される。尚、本実施例の逐次比較レジスタ
回路１３０７はコンパレータ１３０６の出力から得られ
る８ビット分の情報をエンコードして３ビットのセグメ
ントビットを決定する機能を有する。

【００５７】ステップビットの判定においては、セグメ
ントの判定における容量素子１Ｃ〜１２８Ｃの最終的な
接続状態を維持して上記属すると判定されたセグメント
に対応される一つの容量素子だけを抵抗ストリング１３
０９に接続し、当該セグメント内部の１６段階のステッ
プ電圧のどの段階の電圧に相当するかの判定が行われ
る。本実施例において各セグメントのステップ電圧はセ
グメント毎に倍倍に増加されるものであるから、ステッ
プビットの判定において容量１Ｃ〜１２８Ｃはセグメン
ト〜に一対一対応するものとして利用される。例え
ば、判定されたセグメントが図１０のであれば容量素
子６４Ｃが抵抗ストリング１３０９に接続されてステッ
プビットの判定に利用される。

【００５８】例えば入力電圧Ｖｉｎがセグメントに属
する場合における電荷再配分の一例が図１１に示され
る。サンプリングされた電荷はＱ＝Ｖｉｎ・２５５Ｃと
される。セグメント判定における最終状態は容量素子１
Ｃ，２Ｃが基準電圧Ｖｒｅｆに、それ以外の容量素子は
接地電位ＧＮＤに接続されている。ステップ判定におい
てはセグメントに対応して容量素子２Ｃが抵抗ストリ
ング１３０９に接続される。このとき抵抗分圧比１／ａ
はステップビットの最上位ビットから決定するように変
化される。これによって逐次比較レジスタ回路１３０７
の４ビットのステップビットが確定される。

【００５９】上述の動作原理を有するＡＤ変換器１３１
０において小信号モードはアナログ入力信号が最小セグ
メント内の電圧である場合に設定される。通常モード
におけるセグメントの判定で入力電圧Ｖｉｎがセグメン
トに属する電圧であることが判定された状態において
容量アレイ１３０４は次のようになっている。即ち、容
量素子１Ｃが基準電圧Ｖｒｅｆに接続され、その他の容
量素子は接地端子ＧＮＤに接続されている。このときの
容量アレイ１３０４の電圧Ｖｘは、Ｖｘ＝Ｖｉｎ＋ｖｒ
ｅｆ・（１／２５５）とされる。小信号モード用の容量
アレイ１３０５は容量素子１Ｃと１４Ｃから成る。ま
た、増幅器１３０３のゲインは１７倍とされる。ここ
で、小信号モード用の容量アレイ１３０５も通常モード
用の容量アレイ１３０４と並列的にアナログ入力信号を
サンプリングしている。例えばアナログ入力信号が負極
性の場合、スイッチ１３１１は図示の通りとされ抵抗ス
トリング１３０９のスイッチ１３０９１は接地端子ＧＮ
Ｄに接続されており、これによって容量アレイ１３０５
の容量素子１Ｃ，１４ＣにはＱ＝Ｖｉｎ・１７・１５Ｃ
＝Ｖｉｎ・２５５Ｃの電荷が蓄積される。この状態でス
イッチ１３０９１が基準電圧Ｖｒｅｆに接続されたとす
ると、容量アレイ１３０５の電圧Ｖｘｘは、Ｖｘｘ＝Ｖ
ｉｎ＋Ｖｒｅｆ・１／１５＝Ｖｉｎ＋Ｖｒｅｆ・１７／
２５５とされる。すなわち、容量アレイ１３０５の容量
比によって得られる電圧は通常モードにおけるセグメン
トの場合の１７倍とされている。容量アレイ１３０５
への入力電圧Ｖｉｎも増幅器１３０３により通常モード
の１７倍とされている。したがって、抵抗ストリング１
３０９によるステップビット判定のためのステップ電圧
は通常モードの１７倍とされ、１７倍された入力電圧に
対してＳ／Ｎを著しく向上させてセグメントにおける
ステップビットを正確に判定できる。

【００６０】次に本実施例のＡ／Ｄ変換回路の動作を全
体的に説明する。入力アナログ信号電圧はゲイン１倍の
状態で容量アレイ１３０４にサンプリングされると共
に、増幅器１３０３で１７倍されて容量アレイ１３０５
にサンプリングされる。最初に通常モードでサインビッ
トの判定が行なわれ、その結果は逐次比較レジスタ回路
１３０７と通常モード用のオフセットキャンセル回路９
０５に格納される。次に小信号モードでのサインビット
の判定が行なわれ、その結果は小信号モード用のオフセ
ットキャンセル回路９０６に格納される。サインビット
の判定に当たって全ての容量素子は接地端子ＧＮＤに接
続される。通常モードでの極性判定はコンパレータ１３
０６のＢ側入力端子を用いて行い、小信号モードでの極
性判定はコンパレータ１３０６のＡ側入力端子を用いて
行う。コンパレータ１３０６は反転入力端子（−）のレ
ベルが上記接地レベルの参照電位よりも大きければ負極
性、小さければ正極性と判定する。正極性の場合にはス
イッチ１３１１の状態を図示の状態とは逆にし、また、
スイッチ１３０９１を基準電位Ｖｒｅｆに接続変更して
入力アナログ信号のサンプリングを再度行う。

【００６１】次に通常モード（コンパレータ１３０６の
Ｂ側入力利用）として上述のセグメントビットの判定を
行っていく。判定結果がセグメント以外の場合には、
判定されたセグメントに対応する容量素子を抵抗ストリ
ング１３０９に接続してステップビットの判定を順次行
う。判定されたセグメントがのときは、小信号モード
に切換えられ、コンパレータ１３０６のＡ側入力を利用
してステップビットの判定を順次行う。オフセットキャ
ンセル回路９０５，９０６に対する制御は第４実施例と
同様であるのでその詳細な説明を省略する。尚、図９に
おいて図８の構成を有するコンパレータ１３０６の制御
信号ＣＬＫ，ＣＬＫ−Ｂは制御回路１３０８から供給さ
れる。増幅器１３０３はオペアンプ１３０３１と、抵抗
素子１Ｒ，１６Ｒを直列接続した抵抗分圧回路１３０３
２とによって構成され、そのゲインは１７倍とされる。

【００６２】本実施例によれば、入力アナログ信号を増
幅してＡ／Ｄ変換した後でディジタル的なビットシフト
のような処理で減衰させると言う従来手法を適用できな
い場合にも対応可能であることが明らかになる。即ち増
幅器のゲインを減衰器のビットシフト量に合わせて２の
ｎ乗倍に設定しなければならないという制約を受けない
ことが明らかになる。本実施例では増幅器のゲインを１
７倍としている。例えば、セグメントに相当する直線
近似部分だけに従来のディジタル的な手法を適用して
も、増幅器のゲインを１７倍にはできず、その直近の１
６倍又は３２倍にしかできない。１６倍又は３２倍とす
る場合には小信号モード用の容量アレイを構成する容量
素子の容量値配分が容易ではなく、精度も低下す虞があ
る。また、入出力特性が非線形の場合にも比較的簡単な
構成によって容易に対応できる。すなわち、ディジタル
的に減衰させる複雑な制御を全く要しない。さらに、Ａ
Ｄ変換器で発生する雑音はその動作モードにかかわらず
一定であるとすると、小信号モードでは信号が増幅され
ている分だけＡＤ変換に伴うＳ／Ｎ比を向上させること
ができるという効果と、入力アナログ信号のレベルに応
じて増幅器の増幅度とＡＤ変換器の１ＬＳＢコード幅若
しくはステップ電圧幅とを選択することにより、従来の
ように全ての入力アナログ信号を同じ様に増幅すること
によってダイナミックレンジを広げたＡＤ変換器を用い
ければならないという制約を受けないという効果を得ら
れる点は上記実施例と同様である。

【００６３】図１２には図９に示されるＡ／Ｄ変換回路
１２３を適用したＣＯＤＥＣの一例が示される。音声ア
ナログ信号をディジタル信号に変換して送受信する場
合、その相互変換は符号復号化器（ＣＯＤＥＣ）１２１
により行われる。音声信号を送信する場合、入力された
アナログ信号は帯域通過フィルタ（ＢＰＦ）１２２によ
り不要帯域が除去され、Ａ／Ｄ変換回路１２３でディジ
タル信号に変換されて伝送される。一方受信時には、受
信したディジタル信号がＤ／Ａ変換回路１２４でアナロ
グ信号に変換され、低域通過フィルタ（ＬＰＦ）１２５
で平滑化されて音声信号を出力する。

【００６４】符号復号化器（ＣＯＤＥＣ）は従来±５Ｖ
の２電源で動作され、主に電子交換器で使用されてき
た。ところが、近年ディジタル電話機、携帯電話機など
に用途が拡大されるに従って、符号復号化器（ＣＯＤＥ
Ｃ）の動作電源の低電圧化が行われている。これに伴い
信号振幅も低下するため、Ｓ／Ｎ特性の劣化を招くこと
になる。本実施例のＡ／Ｄ変換回路１２３を利用するこ
とによってそのような場合におけるＳ／Ｎの特性劣化が
防止される。

【００６５】図１３には図１２のＣＯＤＥＣを用いたシ
ステム例としてディジタル電話機のブロック図が示され
る。このシステムは、回線インタフェース１２７がライ
ンドライバ／レシーバ１２６を介してＩＳＤＮ回線に接
続され、電話機のハンドセットはＣＯＤＥＣ１２１を介
して回線インタフェース１２７に接続される。回線イン
タフェース１２７の回線制御、ＣＯＤＥＣ１２１のＡ／
Ｄ及びＤ／Ａ変換動作の制御はマイクロコンピュータ１
２８が行い、マイクロコンピュータ１２８にはキーパッ
ドからの操作信号が与えられ、また、動作状態などをＬ
ＣＤ（液晶表示パネル）に表示制御する。音声通信では
大信号を送受信している時の雑音は相対的に気にならな
いが、小信号を送受信している時の雑音は気になるとい
う特徴がある。このため、小信号時のＳ／Ｎ特性を特別
に向上させるＡ／Ｄ変換回路１２３を採用することによ
って音声通信の品質を高めることができる。

【００６６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００６７】上記各実施例では通常モードと小信号モー
ドの２通りのモードを備えたＡ／Ｄ変換回路について説
明したが、必要に応じて小信号モードを更に細分化し
て、増幅度とステップ電圧を相互に相違させた複数モー
ドに分けてもよい。

【００６８】また、図５に示されるような電圧比較形式
のＡＤ変換器を用いる場合に、これに対するアナログ信
号の供給をゲイン可変の増幅器を介する構成に限定され
ない。例えば、入力されたアナログ信号を取込む第１の
スイッチと、上記入力アナログ信号を増幅する増幅器
と、上記増幅器の出力を取込む第２のスイッチとを設
け、ＡＤ変換器は、上記第１のスイッチから供給される
アナログ信号をＡ／Ｄ変換して得られるディジタルビッ
トの所定ビットにより上記アナログ信号レベルが所定レ
ベル以下であることを検出したときは、Ａ／Ｄ変換対象
を上記第２のスイッチから供給されるアナログ信号に切
換え且つ上記増幅器の増幅度に応じてＡ／Ｄ変換のため
のステップ電圧を大きくしてＡ／Ｄ変換を行うようにす
る。

【００６９】以上の説明ではＡ／Ｄ変換回路の利用分野
としてＣＯＤＥＣやディジタル電話機を挙げているが本
発明はそれに一切限定されるものであはなくＡ／Ｄ変換
器を要する各種回路若しくは半導体集積回路に広く適用
することができる。本発明は、少なくともＡ／Ｄ変換を
行う条件のものに適用できる。

【００７０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７１】すなわち、小信号に対しては増幅器で増幅
した信号をＡＤ変換器のステップ電圧を大きくして符号
化を行うから、Ａ／Ｄ変換器のＳ／Ｎを向上させること
ができる。

【００７２】所定の小信号に対してだけ増幅信号をＡ／
Ｄ変換の対象にしてＳ／Ｎを向上させるから、入力ダイ
ナミックレンジの大きなＡＤ変換器を利用しなければな
らないという制約を受けない。

【００７３】増幅された小信号に対するコード化の整合
は増幅器の増幅度に応じたステップ電圧の増大によって
保ち、ステップ電圧の増大はＡＤ変換器におけるコード
判定のための電圧を形成する容量比や抵抗比の変更によ
って比較的自由に行い得るから、これにより、増幅器の
利得を２のｎ乗倍だけでなく任意に設定できるようにな
る。

【００７４】ビットシフトのようなディジタル的な減衰
器が不要なため、Ａ／Ｄ変換の入出力特性が非線形の場
合でも煩雑なディジタル減衰器を一切要しない。

【００７５】所定の小信号入力の判定にＡＤ変換器自体
を用いる場合には入力アナログ信号レベルを検出する検
出手段をＡＤ変換器とは別に設けることを要しない。

【００７６】ステップ電圧を選択的に大きくするための
手段として容量切り離しスイッチを採用することによ
り、単一の容量アレイを以って選択的なステップ電圧の
変更を可能にできる。

【００７７】ステップ電圧を変更した小信号専用の容量
アレイ（第２の容量アレイ，ステップ電圧増大用容量ア
レイ）を採用することにより当該小信号専用の容量アレ
イとそれ以外の信号判定用の容量アレイ（第１の容量ア
レイ，セグメント判定用容量アレイ）とに入力信号を並
列的にサンプリング可能になり、第１の容量アレイ又は
セグメント判定用容量アレイを用いて所定の小信号入力
が判定された場合にも、その結果に従って比較手段の入
力を選択すれば、所要のステップ電圧を以ってＡ／Ｄ変
換を行うことができ、これがサンプリング回数を低減さ
せてＡ／Ｄ変換効率を向上させる。換言すれば、動作モ
ード別にＡＤ変換用の容量アレイを持つことにより、動
作モード切替え時に生じる時間遅れをなくすることがで
きる。

【００７８】ステップ電圧が大きくされた場合に比較手
段に供給される電圧は増幅器の増幅度に応じて大きくさ
れる。比較手段に参照電位を与える回路において増幅し
た入力信号をＡ／Ｄ変換対象とするか否かに応じて相互
に異なるオフセットキャンセル回路を採用することは、
そのような入力レベルの相違が比較手段のオフセットキ
ャンセルに影響を与える虞を解消する。

【００７９】比較手段を構成する複数対の差動入力回路
を夫々の電流源を制御して選択的に活性化することによ
り、差動入力回路の入力端子に対して一切影響を与え
ず、フィードスルーを生じさせない。

【００８０】音声通信システムにおいて本発明に係るＡ
／Ｄ変換回路を用いることにより、小信号時における雑
音特性劣化の少ないシステムを構成することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るＡ／Ｄ変換回路とそ
の変換特性の説明図である。

【図２】本発明の第２実施例に係るＡ／Ｄ変換回路の回
路図である。

【図３】小信号モードと通常モードの夫々における変換
特性の説明図である。

【図４】第１実施例におけるＡ／Ｄ変換の動作説明図で
ある。

【図５】本発明の第３実施例に係るＡ／Ｄ変換回路の回
路図である。

【図６】本発明の第４実施例に係るＡ／Ｄ変換回路の回
路図である。

【図７】本発明の第５実施例に係るＡ／Ｄ変換回路の回
路図である。

【図８】コンパレータの一例回路図である。

【図９】本発明の第６実施例に係るＡ／Ｄ変換回路の回
路図である。

【図１０】第６実施例に係るＡ／Ｄ変換回路の入出力特
性を示す説明図である。

【図１１】第６実施例に係るＡ／Ｄ変換回路の電荷再配
分動作の一例説明図である。

【図１２】第６実施例のＡ／Ｄ変換回路を適用したＣＯ
ＤＥＣのブロック図である。

【図１３】ＣＯＤＥＣを用いたディジタル電話機のブロ
ック図である。

【図１４】従来のＡ／Ｄ変換器の一例ブロック図であ
る。

【符号の説明】

３０２増幅器３０３ＡＤ変換器３０４レベル検出回路４０２増幅器４０３ＡＤ変換器４０３１容量アレイ４０３１１容量切り離しスイッチ４０３２コンパレータ４０３３逐次比較レジスタ回路４０３４制御回路４０４レベル検出回路８０３ＡＤ変換器８０３４制御回路９０２増幅器９０４ＡＤ変換器９０３１容量アレイ９０３１１容量切り離しスイッチ９０３２コンパレータ９０３３逐次比較レジスタ回路９０３４制御回路９０５通常モード用のオフセットキャンセル回路９０６小信号モード用のオフセットキャンセル回路１００１，１００２サンプリングスイッチ１００３増幅器１００４通常モード用の容量アレイ１００５小信号モード用の容量アレイ１００８制御回路７０１，７０２差動入力回路７０３電流源回路７０４出力回路１３０１，１３０２サンプリングスイッチ１３０３増幅器１３０４セグメント判定用の容量アレイ１３０５ステップ電圧増大用の容量アレイ１３０６コンパレータ１３０７逐次比較レジスタ回路１３０８制御回路１３０９抵抗ストリング

Claims

【特許請求の範囲】

【請求項１】アナログ信号のレベルを検出する検出手
段と、上記検出手段による検出レベルに応じて上記アナログ信
号レベルの増幅度が制御される増幅器と、増幅器からの出力をＡ／Ｄ変換し、且つ、上記増幅器に
おける増幅度が大きくされたときにはそれに応じてＡ／
Ｄ変換のためのステップ電圧が大きくされるＡＤ変換器
と、を備えて成るものであることを特徴とするＡ／Ｄ変
換回路。
【請求項２】増幅度を可変に入力アナログ信号のレベ
ルを増幅する増幅器と、該増幅器の出力をＡ／Ｄ変換して得られるディジタルビ
ットの所定ビットにより上記アナログ信号レベルが所定
レベル以下であることを検出することに基づいて、上記
増幅器における増幅度を大きく制御し且つそれに応じて
Ａ／Ｄ変換のためのステップ電圧を大きくするＡＤ変換
器と、を備えて成るものであることを特徴とするＡ／Ｄ
変換回路。
【請求項３】上記ＡＤ変換器は、一方の電極が共通接
続され他方の電極が選択的に第１の電位と第２の電位に
接続可能であって夫々重み付けされた複数の容量素子を
含み、上記一方の電極への入力信号レベルとそれら容量
素子による容量比とによって決定される上記一方の電極
の電圧を判定用電圧として比較手段に供給する容量アレ
イを備え、この容量アレイは、上記ステップ電圧を選択
的に大きくするために特定の容量素子を上記一方の電極
の共通接続ノードから選択的に切り離して容量比を変更
する容量切り離しスイッチを備えて成るものであること
を特徴とする請求項１又は２記載のＡ／Ｄ変換回路。
【請求項４】入力されたアナログ信号を取込む第１の
スイッチと、上記入力アナログ信号を増幅する増幅器と、上記増幅器の出力を取込む第２のスイッチと、上記第１のスイッチから供給されるアナログ信号をＡ／
Ｄ変換して得られるディジタルビットの所定ビットによ
り上記アナログ信号レベルが所定レベル以下であること
を検出したときは、Ａ／Ｄ変換対象を上記第２のスイッ
チから供給されるアナログ信号に切換え且つ上記増幅器
の増幅度に応じてＡ／Ｄ変換のためのステップ電圧を大
きくしてＡ／Ｄ変換を行うＡＤ変換器と、を備えて成る
ものであることを特徴とするＡ／Ｄ変換器。
【請求項５】上記第２のスイッチは、第１のスイッチ
と同期的に動作されて上記増幅器の出力を取込み、上記
ＡＤ変換器は、一方の電極が第１のスイッチに共通接続されて重み付け
された複数の容量素子の他方の電極を選択的に第１の電
位と第２の電位に接続可能な第１の容量アレイと、一方の電極が第２のスイッチに共通接続されて重み付け
された複数の容量素子の他方の電極を選択的に第１の電
位と第２の電位に接続可能であって上記増幅器の増幅度
に応じてＡ／Ｄ変換のためのステップ電圧が大きくされ
る第２の容量アレイと、第１の容量アレイと第２の容量アレイからの夫々の出力
レベルを選択的に参照レベルと比較する比較手段と、比較手段からの比較結果を貯える逐次比較レジスタ回路
と、逐次比較レジスタ回路の出力に基づいて第１及び第２の
容量アレイの動作を制御すると共に、第１のスイッチか
ら供給されるアナログ信号をＡ／Ｄ変換して得られるデ
ィジタルビットの所定ビットにより上記アナログ信号レ
ベルが所定レベル以下であることを検出したときは上記
比較手段による比較対象を第２の容量アレイからの出力
に切換える制御回路と、から成るものであることを特徴
とする請求項４記載のＡ／Ｄ変換回路。
【請求項６】上記第２のスイッチは、第１のスイッチ
と同期的に動作されて上記増幅器の出力を取込み、上記
ＡＤ変換器は、入力のダイナミックレンジが複数セグメントに分割され
各セグメントが複数ステップに分割される形式を持ち、一方の電極が第１のスイッチに共通接続され、順次重み
付けされた複数の容量素子の他方の電極を選択的に第１
の電位と第２の電位に接続可能なセグメント判定用容量
アレイと、一方の電極が第２のスイッチに共通接続され、重み付け
された複数の容量素子の他方の電極を選択的に第１の電
位と第２の電位に接続可能であって、セグメント判定用
容量アレイにおける入力アナログ信号レベルが所定レベ
ル以下である場合に判定されるセグメント判定の結果第
２の電位に接続される容量素子と第１の電位に接続され
る容量素子とから得られる当該セグメント判定用容量ア
レイにおける容量比を上記増幅器の増幅度に応じて大き
くした値の容量比を選択可能なステップ電圧増大用容量
アレイと、上記セグメント判定用容量アレイ及びステップ電圧増大
用容量アレイにおいてセグメント判定の結果第２の電位
に接続された容量素子のうち当該判定されたセグメント
に対応されるものには第１の電位と第２の電位とを抵抗
分圧して得られる分圧電圧を第２の電位に代えて印加
し、ステップを判定するためのステップ判定用抵抗スト
リングと、上記セグメント判定用容量アレイとステップ電圧増大用
容量アレイからの夫々の出力レベルを選択的に参照レベ
ルと比較する比較手段と、比較手段空の比較結果を貯える逐次比較レジスタ回路
と、逐次比較レジスタ回路の出力に基づいて上記セグメント
判定用容量アレイ、ステップ電圧増大用容量アレイ、及
びステップ判定用抵抗ストリングの動作を制御すると共
に、第１のスイッチから供給されるアナログ信号をＡ／
Ｄ変換して判定されるセグメントが上記所定レベル以下
の入力アナログ信号レベルに応ずるものであるときは上
記比較手段の入力をステップ電圧増大用容量アレイから
の出力に切換える制御回路と、から成るものであること
を特徴とする請求項４記載のＡ／Ｄ変換回路。
【請求項７】上記比較手段に参照電位を与える回路は
相互に異なるオフセットキャンセル回路を備えて成るも
のであることを特徴とする請求項３、５又は６の何れか
１項記載のＡ／Ｄ変換回路。
【請求項８】上記比較手段は、複数対の差動入力回路
と、該複数対の差動入力回路の出力が入力に共通接続さ
れた出力回路と、上記複数対の差動入力回路を選択的に
活性化する電流源回路とを備えて成るものであることを
特徴とする請求項５乃至７の何れか１項記載のＡ／Ｄ変
換回路。