JPH07303118A - 逆トランスポート・プロセッサに関する媒体エラー・コード発生器 - Google Patents
逆トランスポート・プロセッサに関する媒体エラー・コード発生器Info
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- JPH07303118A JPH07303118A JP9722195A JP9722195A JPH07303118A JP H07303118 A JPH07303118 A JP H07303118A JP 9722195 A JP9722195 A JP 9722195A JP 9722195 A JP9722195 A JP 9722195A JP H07303118 A JPH07303118 A JP H07303118A
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- H04N21/43853—Multiplex stream processing, e.g. multiplex stream decrypting involving multiplex stream decryption
Abstract
(57)【要約】
【目的】 パケット信号のビデオ・ペイロードをバッフ
ァ・メモリ空間（１８）に導く形式の逆トランスポート
・プロセッサ。 【構成】 各パケット・ペイロードの前にメモリ（１
８）のシーケンシャルな最初のメモリ・アドレス位置に
媒体エラー・コードを書き込むための装置が含まれる。
同時に、プロセッサ（１０１）は現在のパケットを調
べ、それが適当なシーケンスで生起しているかを判定す
る。パケットが喪失されたとき、ペイロードはメモリの
後続のシーケンシャル・アドレス位置に書き込まれる。
喪失パケットがなければ、シーケンシャルな最初のメモ
リアドレス位置はパケット・ペイロードにより単にオー
バーライトされ、望ましくない媒体エラー・コードは削
除される。媒体エラーコードはこうしてシステム設計者
のために、タイミング上の障害を生み出すことなくパケ
ット・ペイロード・ストリーム内に挿入される。
ァ・メモリ空間（１８）に導く形式の逆トランスポート
・プロセッサ。 【構成】 各パケット・ペイロードの前にメモリ（１
８）のシーケンシャルな最初のメモリ・アドレス位置に
媒体エラー・コードを書き込むための装置が含まれる。
同時に、プロセッサ（１０１）は現在のパケットを調
べ、それが適当なシーケンスで生起しているかを判定す
る。パケットが喪失されたとき、ペイロードはメモリの
後続のシーケンシャル・アドレス位置に書き込まれる。
喪失パケットがなければ、シーケンシャルな最初のメモ
リアドレス位置はパケット・ペイロードにより単にオー
バーライトされ、望ましくない媒体エラー・コードは削
除される。媒体エラーコードはこうしてシステム設計者
のために、タイミング上の障害を生み出すことなくパケ
ット・ペイロード・ストリーム内に挿入される。
Description
【０００１】
【産業上の利用分野】本発明は、ビデオ信号伸張器（ｖ
ｉｄｅｏ ｓｉｇｎａｌ ｄｅｃｏｍｐｒｅｓｓｏｒ）
を予め決められた状態にリセットするために圧縮ビデオ
信号のパケット内に媒体エラー・コードを挿入するため
の方法と装置に関する。
ｉｄｅｏ ｓｉｇｎａｌ ｄｅｃｏｍｐｒｅｓｓｏｒ）
を予め決められた状態にリセットするために圧縮ビデオ
信号のパケット内に媒体エラー・コードを挿入するため
の方法と装置に関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願第０８／２３２，９３２号（１
９９４年４月２２日出願）の明細書の記載に基づくもの
であって、当該米国特許出願の番号を参照することによ
って当該米国特許出願の明細書の記載内容が本明細書の
一部分を構成するものとする。
の基礎たる米国特許出願第０８／２３２，９３２号（１
９９４年４月２２日出願）の明細書の記載に基づくもの
であって、当該米国特許出願の番号を参照することによ
って当該米国特許出願の明細書の記載内容が本明細書の
一部分を構成するものとする。
【０００３】
【従来の技術】例えば、米国特許第５，１６８，３５６
号で知られているように、圧縮ビデオ信号をパケットで
送信することは有利であり、各パケットはエラー補正の
対策を含んでいる。送信されたパケット圧縮ビデオ信号
を伸張する（ｄｅｃｏｍｐｒｅｓｓ）ように設計された
テレビ受信器が、送信されたパケットのシーケンスの全
体を受信できない場合がある。受信信号内にパケットが
ない場合に、喪失パケットのために信号ストリーム内に
媒体エラー・コードを挿入することが、米国特許第５，
２８９，２７６号で知られている。その媒体エラー・コ
ードにより、伸張回路は信頼性を持って伸張処理を継続
できる予め決められた信号エントリ点でリセットするよ
うに伸張回路が条件づけられる。
号で知られているように、圧縮ビデオ信号をパケットで
送信することは有利であり、各パケットはエラー補正の
対策を含んでいる。送信されたパケット圧縮ビデオ信号
を伸張する（ｄｅｃｏｍｐｒｅｓｓ）ように設計された
テレビ受信器が、送信されたパケットのシーケンスの全
体を受信できない場合がある。受信信号内にパケットが
ない場合に、喪失パケットのために信号ストリーム内に
媒体エラー・コードを挿入することが、米国特許第５，
２８９，２７６号で知られている。その媒体エラー・コ
ードにより、伸張回路は信頼性を持って伸張処理を継続
できる予め決められた信号エントリ点でリセットするよ
うに伸張回路が条件づけられる。
【０００４】逆パケット化プロセスを達成するための装
置、少なくとも高品位テレビ（ＨＤＴＶ）信号のための
装置は、非常に高速で動作し、比較的高いデータ・レー
トのＨＤＴＶ信号を処理しなければならない。逆パケッ
ト化プロセッサを設計する際に、特定パケットが送信中
に喪失したことを検出した後、媒体エラー・コードを含
むように装置を構成することは非常に困難であることを
見いだされた。本発明は、単純な逆パケット化処理と関
連する制約に対するいかなるタイミング上の制約を背負
い込むことなしに、媒体エラー・コードを挿入する問題
を簡単に解決する。
置、少なくとも高品位テレビ（ＨＤＴＶ）信号のための
装置は、非常に高速で動作し、比較的高いデータ・レー
トのＨＤＴＶ信号を処理しなければならない。逆パケッ
ト化プロセッサを設計する際に、特定パケットが送信中
に喪失したことを検出した後、媒体エラー・コードを含
むように装置を構成することは非常に困難であることを
見いだされた。本発明は、単純な逆パケット化処理と関
連する制約に対するいかなるタイミング上の制約を背負
い込むことなしに、媒体エラー・コードを挿入する問題
を簡単に解決する。
【０００５】
【発明の概要】本発明は、プロセッサが喪失パケットを
チェックしている間に、各パケット・ペイロードの前の
シーケンシャルな第一のメモリ・アドレス位置に媒体エ
ラー・コードを書き込むため、各パケットのビデオ・ペ
イロードをバッファ・メモリ空間に導く形式の逆トラン
スポート・プロセッサにおける装置である。パケットが
喪失したとき、ペイロードはメモリの後続のシーケンシ
ャルなアドレス位置に書き込まれる。パケットの喪失が
ないときには、シーケンシャルな第一のメモリアドレス
位置が望ましくない媒体エラー・コードを削るようにパ
ケット・ペイロードでオーバーライトされる。
チェックしている間に、各パケット・ペイロードの前の
シーケンシャルな第一のメモリ・アドレス位置に媒体エ
ラー・コードを書き込むため、各パケットのビデオ・ペ
イロードをバッファ・メモリ空間に導く形式の逆トラン
スポート・プロセッサにおける装置である。パケットが
喪失したとき、ペイロードはメモリの後続のシーケンシ
ャルなアドレス位置に書き込まれる。パケットの喪失が
ないときには、シーケンシャルな第一のメモリアドレス
位置が望ましくない媒体エラー・コードを削るようにパ
ケット・ペイロードでオーバーライトされる。
【０００６】
【実施例】図１はボックス状のストリングからなる信号
ストリームを示し、そのボックスは複数の異なるテレビ
・プログラムあるいは対話型テレビ・プログラムの構成
要素である信号パケットを表している。これらのプログ
ラム・コンポーネントは圧縮データから形成され、各イ
メージに対するビデオデータの量が可変であると想定さ
れている。パケットは固定長である。添字のような文字
を持つパケットは単一のプログラム要素を表している。
例えば、Ｖｉ、Ａｉ、Ｄｉはビデオ、オーディオ、およ
びデータのパケットを表し、Ｖ１、 Ａ１、 Ｄ１により指
定されるパケットはプログラム１に対するビデオ、オー
ディオ、およびデータのコンポーネントを表し、Ｖ３、
Ａ３１、 Ａ３２、 Ｄ３はプログラム３のビデオ、オーデ
ィオ１、オーディオ２、およびデータのコンポーネント
を表している。パケット・ストリングの上側のラインで
は、特定のプログラムの各コンポーネントが一緒にグル
ープとして示されている。しかしながら、パケット・ス
トリングの中央部のパケット列に示されるように、同じ
プログラムからのパケットはグループ化されなければな
らないという必要性はない。あるいは、各コンポーネン
トの生成順に対しての特別な順番も存在しない。
ストリームを示し、そのボックスは複数の異なるテレビ
・プログラムあるいは対話型テレビ・プログラムの構成
要素である信号パケットを表している。これらのプログ
ラム・コンポーネントは圧縮データから形成され、各イ
メージに対するビデオデータの量が可変であると想定さ
れている。パケットは固定長である。添字のような文字
を持つパケットは単一のプログラム要素を表している。
例えば、Ｖｉ、Ａｉ、Ｄｉはビデオ、オーディオ、およ
びデータのパケットを表し、Ｖ１、 Ａ１、 Ｄ１により指
定されるパケットはプログラム１に対するビデオ、オー
ディオ、およびデータのコンポーネントを表し、Ｖ３、
Ａ３１、 Ａ３２、 Ｄ３はプログラム３のビデオ、オーデ
ィオ１、オーディオ２、およびデータのコンポーネント
を表している。パケット・ストリングの上側のラインで
は、特定のプログラムの各コンポーネントが一緒にグル
ープとして示されている。しかしながら、パケット・ス
トリングの中央部のパケット列に示されるように、同じ
プログラムからのパケットはグループ化されなければな
らないという必要性はない。あるいは、各コンポーネン
トの生成順に対しての特別な順番も存在しない。
【０００７】各パケットは、図２に示されるようにプレ
フィックスとペイロードを含むように構成されている。
この例のプレフィックスは５つのフィールドからなる８
ビットの２バイトを含み、そのフィールドのうち４つ
（Ｐ、ＢＢ、ＣＦ、ＣＳ）は１ビット・フィールドであ
り、残りの１つ（ＳＣＩＤ）は１２ビットのフィールド
である。ＳＣＩＤフィールドは信号コンポーネント識別
子である。フィールドＣＦはそのパケットのペイロード
がスクランブルされているか否かを示すためのフラグを
格納している。フィールドＣＳは、スクランブされたパ
ケットのスクランブルを解除するために、２つのスクラ
ンブル解除キーのどちらが利用されるべきかを示すフラ
グを有している。各パケットのプレフィックスはパケッ
ト単位で境界合せされており、こうして各フィールドの
位置は容易に識別可能である。
フィックスとペイロードを含むように構成されている。
この例のプレフィックスは５つのフィールドからなる８
ビットの２バイトを含み、そのフィールドのうち４つ
（Ｐ、ＢＢ、ＣＦ、ＣＳ）は１ビット・フィールドであ
り、残りの１つ（ＳＣＩＤ）は１２ビットのフィールド
である。ＳＣＩＤフィールドは信号コンポーネント識別
子である。フィールドＣＦはそのパケットのペイロード
がスクランブルされているか否かを示すためのフラグを
格納している。フィールドＣＳは、スクランブされたパ
ケットのスクランブルを解除するために、２つのスクラ
ンブル解除キーのどちらが利用されるべきかを示すフラ
グを有している。各パケットのプレフィックスはパケッ
ト単位で境界合せされており、こうして各フィールドの
位置は容易に識別可能である。
【０００８】各ペイロード内には、モジュロ１６の連続
カウントＣＣを含むヘッダと、特定のプログラム・コン
ポーネントであるトグル・フラグ・ビットとがある。連
続カウントは同じプログラム・コンポーネントのシーケ
ンシャル・パケットの単なる連続番号である。ビデオ・
コンポーネント・パケットではトグル・フラグ・ビット
は新フレームの始まりである画像（ｐｉｃｔｕｒｅ）層
ヘッダの生起時に論理レベルを変更する、あるいはトグ
ルする１ビット信号である。
カウントＣＣを含むヘッダと、特定のプログラム・コン
ポーネントであるトグル・フラグ・ビットとがある。連
続カウントは同じプログラム・コンポーネントのシーケ
ンシャル・パケットの単なる連続番号である。ビデオ・
コンポーネント・パケットではトグル・フラグ・ビット
は新フレームの始まりである画像（ｐｉｃｔｕｒｅ）層
ヘッダの生起時に論理レベルを変更する、あるいはトグ
ルする１ビット信号である。
【０００９】図３は、デジタル・テレビ受信器のパケッ
ト検出器／セレクタを示すブロック図である。信号はア
ンテナ１０により検出され、同調検波器１１に供給され
る。検波器１１は受信信号から特定周波数バンドを抽出
し、バイナリー形式でベースバンドの圧縮信号を提供す
る。周波数バンドは従来の方法によりマイクロプロセッ
サ１９を通してユーザーにより選択される。放送デジタ
ル信号は、例えばリード・ソロモン・フォワード・エラ
ー訂正（ＦＥＣ）符号を用いて符号化されたエラーを含
んでいる。ベースバンド信号はＦＥＣデコーダ１２に供
給される。ＦＥＣデコーダ１２は受信ビデオを同期さ
せ、図１に示される形式の信号パケット・ストリームを
提供する。ＦＥＣ１２は規則正しい間隔で、あるいはメ
モリ・コントローラ１７からの要求に基づいてパケット
を提供する。どちらの場合でも、パケット・フレーミン
グ信号あるいはパケット同期信号はＦＥＣ回路により提
供され、それはＦＥＣ１２から各パケット情報が転送さ
れるタイミングを示す。
ト検出器／セレクタを示すブロック図である。信号はア
ンテナ１０により検出され、同調検波器１１に供給され
る。検波器１１は受信信号から特定周波数バンドを抽出
し、バイナリー形式でベースバンドの圧縮信号を提供す
る。周波数バンドは従来の方法によりマイクロプロセッ
サ１９を通してユーザーにより選択される。放送デジタ
ル信号は、例えばリード・ソロモン・フォワード・エラ
ー訂正（ＦＥＣ）符号を用いて符号化されたエラーを含
んでいる。ベースバンド信号はＦＥＣデコーダ１２に供
給される。ＦＥＣデコーダ１２は受信ビデオを同期さ
せ、図１に示される形式の信号パケット・ストリームを
提供する。ＦＥＣ１２は規則正しい間隔で、あるいはメ
モリ・コントローラ１７からの要求に基づいてパケット
を提供する。どちらの場合でも、パケット・フレーミン
グ信号あるいはパケット同期信号はＦＥＣ回路により提
供され、それはＦＥＣ１２から各パケット情報が転送さ
れるタイミングを示す。
【００１０】検波された周波数バンドはパケット形式で
時分割多重化された複数のプログラムを含んでもよい。
単一のプログラムからのパケットだけが他の回路要素に
まで通されることが大事である。この例では、ユーザー
はどのパケットが選択されるべきかについての知識を持
っていないと仮定している。この情報はプログラム・ガ
イドに含まれ、それはそれ自身ＳＣＩＤを通してプログ
ラム信号コンポーネントを相互に関連付けるデータだけ
からなるプログラムである。プログラム・ガイドは各プ
ログラムに対する各プログラムのオーディオ、ビデオ、
およびデータの要素のＳＣＩＤのリストである。プログ
ラム・ガイド（図１のパケットＤ４）は固定ＳＣＩＤが
割り当てられている。電源が受信器に供給されるとき、
マイクロプロセッサ１９は、同様なプログラム可能なＳ
ＣＩＤレジスタ１３のバンク内の１つにプログラム・ガ
イドと関連するＳＣＩＤをロードするようにプログラム
されている。ＦＥＣ１２からの信号の各検出パケットの
プレフィックス部のＳＣＩＤフィールドが続いて他のＳ
ＣＩＤレジスタ１４にロードされる。プログラム可能レ
ジスタと受信されたＳＣＩＤレジスタは比較器回路１５
の各入力ポートに接続されており、受信ＳＣＩＤはプロ
グラム・ガイドＳＣＩＤと比較される。パケットのＳＣ
ＩＤがプログラム・ガイドＳＣＩＤと一致すれば、比較
器１５はマイクロプロセッサにより使用できるようにそ
のパケットをメモリ１８内の予め決められた位置に格納
するようにメモリ・コントローラ１７を制御する。受信
ＳＣＩＤがプログラム・ガイドＳＣＩＤと一致しないと
きは、対応するパケットは単に破棄される。
時分割多重化された複数のプログラムを含んでもよい。
単一のプログラムからのパケットだけが他の回路要素に
まで通されることが大事である。この例では、ユーザー
はどのパケットが選択されるべきかについての知識を持
っていないと仮定している。この情報はプログラム・ガ
イドに含まれ、それはそれ自身ＳＣＩＤを通してプログ
ラム信号コンポーネントを相互に関連付けるデータだけ
からなるプログラムである。プログラム・ガイドは各プ
ログラムに対する各プログラムのオーディオ、ビデオ、
およびデータの要素のＳＣＩＤのリストである。プログ
ラム・ガイド（図１のパケットＤ４）は固定ＳＣＩＤが
割り当てられている。電源が受信器に供給されるとき、
マイクロプロセッサ１９は、同様なプログラム可能なＳ
ＣＩＤレジスタ１３のバンク内の１つにプログラム・ガ
イドと関連するＳＣＩＤをロードするようにプログラム
されている。ＦＥＣ１２からの信号の各検出パケットの
プレフィックス部のＳＣＩＤフィールドが続いて他のＳ
ＣＩＤレジスタ１４にロードされる。プログラム可能レ
ジスタと受信されたＳＣＩＤレジスタは比較器回路１５
の各入力ポートに接続されており、受信ＳＣＩＤはプロ
グラム・ガイドＳＣＩＤと比較される。パケットのＳＣ
ＩＤがプログラム・ガイドＳＣＩＤと一致すれば、比較
器１５はマイクロプロセッサにより使用できるようにそ
のパケットをメモリ１８内の予め決められた位置に格納
するようにメモリ・コントローラ１７を制御する。受信
ＳＣＩＤがプログラム・ガイドＳＣＩＤと一致しないと
きは、対応するパケットは単に破棄される。
【００１１】マイクロプロセッサはインターフェイス２
０を介してのユーザーからのプログラミング・コマンド
を待ち、インターフェイス２０はキーボードとして示さ
れているが、従来のリモート・コントロールあるいは受
信器フロント・パネル・スイッチであってもよい。ユー
ザーは（アナログＴＶシステムでの業界用語の）チェン
ネル４に提供されるプログラムを見るよう要求できる。
マイクロプロセッサ１９は、チャンネル４のプログラム
・コンポーネントの各ＳＣＩＤに対してメモリ１８にロ
ードされたプログラム・ガイドをスキャンするようにプ
ログラムされている。また、対応するコンポーネント信
号処理パスと関連するレジスタ・バンク１３内のプログ
ラム可能レジスタのうちの他のものにこれらのＳＣＩＤ
をロードするようにプログラムされている。
０を介してのユーザーからのプログラミング・コマンド
を待ち、インターフェイス２０はキーボードとして示さ
れているが、従来のリモート・コントロールあるいは受
信器フロント・パネル・スイッチであってもよい。ユー
ザーは（アナログＴＶシステムでの業界用語の）チェン
ネル４に提供されるプログラムを見るよう要求できる。
マイクロプロセッサ１９は、チャンネル４のプログラム
・コンポーネントの各ＳＣＩＤに対してメモリ１８にロ
ードされたプログラム・ガイドをスキャンするようにプ
ログラムされている。また、対応するコンポーネント信
号処理パスと関連するレジスタ・バンク１３内のプログ
ラム可能レジスタのうちの他のものにこれらのＳＣＩＤ
をロードするようにプログラムされている。
【００１２】望ましいプログラムのため、オーディオ、
ビデオ、あるいはデータのプログラム・コンポーネント
・の受信パケットは、それぞれ、各オーディオ信号プロ
セッサ２３、ビデオ信号プロセッサ２２、あるいは補助
データ信号プロセッサ２１（２４）に最終的に供給され
なければならない。図３に示すシステム例では、最初
に、メモリ１８内の予め決められたメモリ位置に各パケ
ットが送られる。その後、各プロセッサ２１−２４はメ
モリ１８からコンポーネント・パケットを要求する。信
号コンポーネントは圧縮され、伸張装置は連続的な入力
データを要求しないということは明らかであろう。メモ
リを通してコンポーネントを送信することにより、一定
量の望ましい信号スロットが提供される。
ビデオ、あるいはデータのプログラム・コンポーネント
・の受信パケットは、それぞれ、各オーディオ信号プロ
セッサ２３、ビデオ信号プロセッサ２２、あるいは補助
データ信号プロセッサ２１（２４）に最終的に供給され
なければならない。図３に示すシステム例では、最初
に、メモリ１８内の予め決められたメモリ位置に各パケ
ットが送られる。その後、各プロセッサ２１−２４はメ
モリ１８からコンポーネント・パケットを要求する。信
号コンポーネントは圧縮され、伸張装置は連続的な入力
データを要求しないということは明らかであろう。メモ
リを通してコンポーネントを送信することにより、一定
量の望ましい信号スロットが提供される。
【００１３】オーディオ、ビデオおよびデータのパケッ
トは信号プロセッサがコンポーネント・データに容易に
アクセスできるように予め決められたメモリ位置にロー
ドされる。適当なパケットが適当なメモリ・エリアにロ
ードされるためには、各ＳＣＩＤ比較器はそれらのメモ
リ・エリアと関連付けられていなければならない。この
関連づけはメモリ・コントローラ１７のハードウェアに
よりなされてもよいし、あるいはプログラム可能であっ
てもよい。前者の場合には、プログラム可能レジスタの
特定のものがオーディオ、ビデオ、およびデータのＳＣ
ＩＤに常に割り当てられるであろう。後者の場合には、
オーディオ、ビデオ、およびデータのＳＣＩＤがプログ
ラム可能レジスタのいずれにロードされてもよい。各Ｓ
ＣＩＤがプログラム可能レジスタにロードされるときに
は、適当な関連づけがメモリ・コントローラ１７でプロ
グラムされている必要がある。
トは信号プロセッサがコンポーネント・データに容易に
アクセスできるように予め決められたメモリ位置にロー
ドされる。適当なパケットが適当なメモリ・エリアにロ
ードされるためには、各ＳＣＩＤ比較器はそれらのメモ
リ・エリアと関連付けられていなければならない。この
関連づけはメモリ・コントローラ１７のハードウェアに
よりなされてもよいし、あるいはプログラム可能であっ
てもよい。前者の場合には、プログラム可能レジスタの
特定のものがオーディオ、ビデオ、およびデータのＳＣ
ＩＤに常に割り当てられるであろう。後者の場合には、
オーディオ、ビデオ、およびデータのＳＣＩＤがプログ
ラム可能レジスタのいずれにロードされてもよい。各Ｓ
ＣＩＤがプログラム可能レジスタにロードされるときに
は、適当な関連づけがメモリ・コントローラ１７でプロ
グラムされている必要がある。
【００１４】定常状態では、プログラムＳＣＩＤがプロ
グラム可能レジスタ１３に格納された後、受信信号パケ
ットのＳＣＩＤがプログラム可能ＳＣＩＤレジスタ内の
ＳＣＩＤの全てと比較される。格納されているオーディ
オ、ビデオ、あるいはデータのＳＣＩＤのいずれかとの
一致が得られれば、対応するパケット・ペイロードはそ
れぞれオーディオ、ビデオ、あるいはデータのメモリ・
エリアに格納される。
グラム可能レジスタ１３に格納された後、受信信号パケ
ットのＳＣＩＤがプログラム可能ＳＣＩＤレジスタ内の
ＳＣＩＤの全てと比較される。格納されているオーディ
オ、ビデオ、あるいはデータのＳＣＩＤのいずれかとの
一致が得られれば、対応するパケット・ペイロードはそ
れぞれオーディオ、ビデオ、あるいはデータのメモリ・
エリアに格納される。
【００１５】各信号パケットは、ＦＥＣ１２から信号解
読器１６を介してメモリ・コントローラ１７に結合され
ている。パケットが解読されるべきか否かはパケット・
プレフィックス中のＣＦフラグにより決定され、解読さ
れる方法はＣＳフラグにより決定される。ＳＣＩＤの一
致がパケットで得られなかったときは、解読器はデータ
を通すことが単に禁止されるだけである。他に、ＳＣＩ
Ｄの一致がパケットで得られなかったときは、解読器が
その最後の設定に従って解読することが許されても良
い。また、メモリ・ライト・コントロールが各パケット
を破棄するよう禁止されてもよい。
読器１６を介してメモリ・コントローラ１７に結合され
ている。パケットが解読されるべきか否かはパケット・
プレフィックス中のＣＦフラグにより決定され、解読さ
れる方法はＣＳフラグにより決定される。ＳＣＩＤの一
致がパケットで得られなかったときは、解読器はデータ
を通すことが単に禁止されるだけである。他に、ＳＣＩ
Ｄの一致がパケットで得られなかったときは、解読器が
その最後の設定に従って解読することが許されても良
い。また、メモリ・ライト・コントロールが各パケット
を破棄するよう禁止されてもよい。
【００１６】図４は、図３に示されるメモリ・コントロ
ーラ１７のための装置の例を示す。各プログラム・コン
ポーネントはメモリ１８の異なる隣接するブロックに格
納される。加えて、マイクロプロセッサ１９あるいはス
マートカード（図示せず）により生成されるデータのよ
うな他のデータがメモリ１８に格納されてもよい。
ーラ１７のための装置の例を示す。各プログラム・コン
ポーネントはメモリ１８の異なる隣接するブロックに格
納される。加えて、マイクロプロセッサ１９あるいはス
マートカード（図示せず）により生成されるデータのよ
うな他のデータがメモリ１８に格納されてもよい。
【００１７】アドレスはマルチプレクサ１０５によりメ
モリ１８に供給され、入力データはマルチプレクサ９９
によりメモリ１８に供給される。メモリ管理回路からの
出力データは他のマルチプレクサ１０４により信号プロ
セッサに提供される。マルチプレクサ１０４により提供
される出力データはマイクロプロセッサ１９から、メモ
リ１８から、あるいは直接マルチプレクサ９９から導か
れる。プログラム・データは標準的な画像解像度と品質
のものであると仮定され、特定のデータ・レートで生起
すると仮定される。他方、この受信器により提供される
ことができる高品位テレビジョン信号ＨＤＴＶはかなり
高いデータ・レートで生じる。実際には、ＦＥＣにより
提供されるデータの全てはマルチプレクサ９９とメモリ
Ｉ／Ｏ回路１０２を介してメモリ１８を通って送られ
る。但し、マルチプレクサ９９からマルチプレクサ１０
４まで直接送られる高いレートのＨＤＴＶ信号を除く。
データは解読器１６、スマートカード回路、マイクロプ
ロセッサ１９、および媒体エラー・コードのソース１０
０からマルチプレクサ９９に提供される。ここで使用さ
れる“媒体エラー・コード”は、開始コードのような予
め決められたコード・ワードを検出するまで処理を中止
し、例えば開始コードに従って処理を回復するように各
信号プロセッサ（伸張器）を制御するために、データ・
ストリーム内に挿入されるべき特別のコード・ワードを
意味する。
モリ１８に供給され、入力データはマルチプレクサ９９
によりメモリ１８に供給される。メモリ管理回路からの
出力データは他のマルチプレクサ１０４により信号プロ
セッサに提供される。マルチプレクサ１０４により提供
される出力データはマイクロプロセッサ１９から、メモ
リ１８から、あるいは直接マルチプレクサ９９から導か
れる。プログラム・データは標準的な画像解像度と品質
のものであると仮定され、特定のデータ・レートで生起
すると仮定される。他方、この受信器により提供される
ことができる高品位テレビジョン信号ＨＤＴＶはかなり
高いデータ・レートで生じる。実際には、ＦＥＣにより
提供されるデータの全てはマルチプレクサ９９とメモリ
Ｉ／Ｏ回路１０２を介してメモリ１８を通って送られ
る。但し、マルチプレクサ９９からマルチプレクサ１０
４まで直接送られる高いレートのＨＤＴＶ信号を除く。
データは解読器１６、スマートカード回路、マイクロプ
ロセッサ１９、および媒体エラー・コードのソース１０
０からマルチプレクサ９９に提供される。ここで使用さ
れる“媒体エラー・コード”は、開始コードのような予
め決められたコード・ワードを検出するまで処理を中止
し、例えば開始コードに従って処理を回復するように各
信号プロセッサ（伸張器）を制御するために、データ・
ストリーム内に挿入されるべき特別のコード・ワードを
意味する。
【００１８】メモリ・アドレスは、プログラム・アドレ
ス回路７９−９７、マイクロプロセッサ１９、スマート
カード装置（図示せず）から、および他の補助装置から
マルチプレクサ１０５に提供される。特定時間での特定
アドレスの選択は、ダイレクト・メモリ・アクセスＤＭ
Ａ回路９８により制御される。各信号プロセッサからの
“データ必要”信号とＳＣＩＤ制御信号とはＤＭＡ９８
に供給され、それに応答してメモリアクセス競合が調停
される。ＤＭＡ９８はサービス・ポインタ・コントロー
ラ９３と協同して、各プログラム信号コンポーネントの
ための適切なリード・アドレスとライト・アドレスを提
供する。
ス回路７９−９７、マイクロプロセッサ１９、スマート
カード装置（図示せず）から、および他の補助装置から
マルチプレクサ１０５に提供される。特定時間での特定
アドレスの選択は、ダイレクト・メモリ・アクセスＤＭ
Ａ回路９８により制御される。各信号プロセッサからの
“データ必要”信号とＳＣＩＤ制御信号とはＤＭＡ９８
に供給され、それに応答してメモリアクセス競合が調停
される。ＤＭＡ９８はサービス・ポインタ・コントロー
ラ９３と協同して、各プログラム信号コンポーネントの
ための適切なリード・アドレスとライト・アドレスを提
供する。
【００１９】種々の信号コンポーネント・メモリ・ブロ
ックに対する各アドレスはプログラム・コンポーネント
の４つのグループあるいはサービス・ポインタ・レジス
タ８３、８７、８８、および９２により生成される。各
信号コンポーネントが格納されるメモリの各ブロックに
対する開始ポインタは、各信号コンポーネントに対する
レジスタ８７内に含まれる。開始ポインタは固定値であ
ってもよいし、あるいはマイクロプロセッサ１９内の従
来のメモリ管理方法により計算されてもよい。
ックに対する各アドレスはプログラム・コンポーネント
の４つのグループあるいはサービス・ポインタ・レジス
タ８３、８７、８８、および９２により生成される。各
信号コンポーネントが格納されるメモリの各ブロックに
対する開始ポインタは、各信号コンポーネントに対する
レジスタ８７内に含まれる。開始ポインタは固定値であ
ってもよいし、あるいはマイクロプロセッサ１９内の従
来のメモリ管理方法により計算されてもよい。
【００２０】各ブロックに対する最後のアドレス・ポイ
ンタはサービス・レジスタ８８のバンク内に格納され、
それは各潜在的プログラム・コンポーネントに対して１
つである。開始アドレスと同様に、終了アドレスも固定
値であってもよいし、マイクロプロセッサ１９により提
供される計算値であってもよい。それはより少ないメモ
リでより用途の広いシステムを提供するので、開始ポイ
ンタと終了ポインタに対する計算値を使用することが望
ましい。
ンタはサービス・レジスタ８８のバンク内に格納され、
それは各潜在的プログラム・コンポーネントに対して１
つである。開始アドレスと同様に、終了アドレスも固定
値であってもよいし、マイクロプロセッサ１９により提
供される計算値であってもよい。それはより少ないメモ
リでより用途の広いシステムを提供するので、開始ポイ
ンタと終了ポインタに対する計算値を使用することが望
ましい。
【００２１】メモリ・ライト・ポインタあるいはヘッド
・ポインタは加算器８０とサービス・ヘッド・レジスタ
８３とにより生成される。各潜在的なプログラム・コン
ポーネントに対してサービス・ヘッド・レジスタが存在
する。ライト・ポインタ値あるいはヘッド・ポインタ値
はレジスタ８３に格納され、メモリ・ライト・サイクル
の間にアドレス・マルチプレクサ１０５に提供される。
ヘッド・ポインタはまた加算器８０に結合され、１単位
だけインクリメントされ、インクリメントされたポイン
タは次のライト・サイクルのために適当なレジスタ８３
内に格納される。レジスタ８３は、現在サービスされて
いる適切なプログラム・コンポーネントのために、サー
ビス・ポインタ・コントローラ９３により選択される。
・ポインタは加算器８０とサービス・ヘッド・レジスタ
８３とにより生成される。各潜在的なプログラム・コン
ポーネントに対してサービス・ヘッド・レジスタが存在
する。ライト・ポインタ値あるいはヘッド・ポインタ値
はレジスタ８３に格納され、メモリ・ライト・サイクル
の間にアドレス・マルチプレクサ１０５に提供される。
ヘッド・ポインタはまた加算器８０に結合され、１単位
だけインクリメントされ、インクリメントされたポイン
タは次のライト・サイクルのために適当なレジスタ８３
内に格納される。レジスタ８３は、現在サービスされて
いる適切なプログラム・コンポーネントのために、サー
ビス・ポインタ・コントローラ９３により選択される。
【００２２】この実施例では、開始ポインタと終了ポイ
ンタとは１６ビット・ポインタであると仮定している。
レジスタ８３は１６ビットのライト・ポインタあるいは
ヘッド・ポインタを提供する。他方、メモリ１８は１８
ビット・アドレスを有する。１８ビット・ライト・アド
レスは、開始ポインタのＭＳＢ側の２ビットを１６ビッ
ト・ヘッド・ポインタに連結することにより形成され、
結合された１８ビット・ライト・アドレスのＭＳＢ位置
に開始ポインタからのビットがある。開始ポインタは各
レジスタ８７によりサービス・ポインタ・コントローラ
９３に提供される。サービス・ポインタ・コントローラ
は、レジスタ８７に格納されている開始ポインタからよ
り上位側の開始ポインタ・ビットを解読して、１６ビッ
ト・ヘッド・ポインタ・バスにこれらのビットを関連付
ける。これがバス９６により示され、マルチプレクサ８
５を出るヘッド・ポインタ・バスに結合されている。
ンタとは１６ビット・ポインタであると仮定している。
レジスタ８３は１６ビットのライト・ポインタあるいは
ヘッド・ポインタを提供する。他方、メモリ１８は１８
ビット・アドレスを有する。１８ビット・ライト・アド
レスは、開始ポインタのＭＳＢ側の２ビットを１６ビッ
ト・ヘッド・ポインタに連結することにより形成され、
結合された１８ビット・ライト・アドレスのＭＳＢ位置
に開始ポインタからのビットがある。開始ポインタは各
レジスタ８７によりサービス・ポインタ・コントローラ
９３に提供される。サービス・ポインタ・コントローラ
は、レジスタ８７に格納されている開始ポインタからよ
り上位側の開始ポインタ・ビットを解読して、１６ビッ
ト・ヘッド・ポインタ・バスにこれらのビットを関連付
ける。これがバス９６により示され、マルチプレクサ８
５を出るヘッド・ポインタ・バスに結合されている。
【００２３】同様に、メモリ・リード・ポインタあるい
はテイル・ポインタは加算器７９とサービス・テイル・
レジスタ９２により生成される。各潜在的プログラム・
コンポーネントに対してサービス・テイル・レジスタが
存在する。リード・ポインタ値あるいはテイル・ポイン
タ値はレジスタ９２に格納され、メモリ・リード・サイ
クルの間にアドレス・マルチプレクサ１０５に提供され
る。テイル・ポインタはまた、加算器７９に結合され、
１単位だけインクリメントされ、インクリメントされた
ポインタは次のリード・サイクルのために適当なレジス
タ９２に格納される。レジスタ９２は、現在サービスさ
れている適当なプログラム・コンポーネントのために、
サービス・ポインタ・コントローラ９３により選択され
る。
はテイル・ポインタは加算器７９とサービス・テイル・
レジスタ９２により生成される。各潜在的プログラム・
コンポーネントに対してサービス・テイル・レジスタが
存在する。リード・ポインタ値あるいはテイル・ポイン
タ値はレジスタ９２に格納され、メモリ・リード・サイ
クルの間にアドレス・マルチプレクサ１０５に提供され
る。テイル・ポインタはまた、加算器７９に結合され、
１単位だけインクリメントされ、インクリメントされた
ポインタは次のリード・サイクルのために適当なレジス
タ９２に格納される。レジスタ９２は、現在サービスさ
れている適当なプログラム・コンポーネントのために、
サービス・ポインタ・コントローラ９３により選択され
る。
【００２４】レジスタ９２は１６ビット・テイル・ポイ
ンタを提供する。１８ビット・リード・アドレスは、開
始ポインタのＭＳＢ側２ビットを１６ビット・テイル・
ポインタに連結することにより形成され、開始ポインタ
・ビットは結合された１８ビット・ライト・アドレスの
ＭＳＢ側ビット位置にある。サービス・ポインタ・コン
トローラはレジスタ８７内に格納された開始ポインタか
らより上位側の開始ポインタ・ビットを解読して、これ
らのビットを１６ビット・テイル・ポインタ・バスに関
連付ける。これはバス９４により示され、マルチプレク
サ９０を出るテイル・ポインタ・バスと結合されてい
る。
ンタを提供する。１８ビット・リード・アドレスは、開
始ポインタのＭＳＢ側２ビットを１６ビット・テイル・
ポインタに連結することにより形成され、開始ポインタ
・ビットは結合された１８ビット・ライト・アドレスの
ＭＳＢ側ビット位置にある。サービス・ポインタ・コン
トローラはレジスタ８７内に格納された開始ポインタか
らより上位側の開始ポインタ・ビットを解読して、これ
らのビットを１６ビット・テイル・ポインタ・バスに関
連付ける。これはバス９４により示され、マルチプレク
サ９０を出るテイル・ポインタ・バスと結合されてい
る。
【００２５】データはメモリ１８の計算されたアドレス
に格納される。１バイトのデータの格納後、ヘッド・ポ
インタは１だけインクリメントされ、このプログラム・
コンポーネントに対する終了ポインタと比較される。そ
れらが等しければ、ヘッド・ポインタの最上位側ビット
は開始ポインタの低位側の１４ビットで置換され、ゼロ
がそのアドレスのヘッドポインタ部分の低位側２ビット
位置におかれる。この動作はサービス・ポインタ・コン
トローラ９３からマルチプレクサ８５からのヘッド・ポ
インタ・バスに向かう矢印９７により示されている。開
始ポインタの下位側１４ビットを適用して、ヘッド・ポ
インタ・ビットをオーバライドすると仮定している。こ
の１回のライト・サイクルの間にアドレス内の低位側開
始ポインタ・ビットでヘッド・ポインタ・ビットを置換
することにより、メモリは、開始ポインタの上位側２ビ
ットにより指定されるメモリブロックに対してスクロー
ルする。こうして、各パケットの開始時にブロック内の
メモリ位置にライト・アドレスを再プログラムすること
が回避される。
に格納される。１バイトのデータの格納後、ヘッド・ポ
インタは１だけインクリメントされ、このプログラム・
コンポーネントに対する終了ポインタと比較される。そ
れらが等しければ、ヘッド・ポインタの最上位側ビット
は開始ポインタの低位側の１４ビットで置換され、ゼロ
がそのアドレスのヘッドポインタ部分の低位側２ビット
位置におかれる。この動作はサービス・ポインタ・コン
トローラ９３からマルチプレクサ８５からのヘッド・ポ
インタ・バスに向かう矢印９７により示されている。開
始ポインタの下位側１４ビットを適用して、ヘッド・ポ
インタ・ビットをオーバライドすると仮定している。こ
の１回のライト・サイクルの間にアドレス内の低位側開
始ポインタ・ビットでヘッド・ポインタ・ビットを置換
することにより、メモリは、開始ポインタの上位側２ビ
ットにより指定されるメモリブロックに対してスクロー
ルする。こうして、各パケットの開始時にブロック内の
メモリ位置にライト・アドレスを再プログラムすること
が回避される。
【００２６】ヘッド・ポインタが（メモリ１８からデー
タをリードされるべき場所を示すために使用される）テ
イル・ポインタと等しければ、信号は、ヘッド・テイル
・クラッシュが起きたことを示すために、マイクロプロ
セッサのインターラプト部に送られる。さらに、このプ
ログラム・チャンネルからメモリ１８への書き込みは、
マイクロプロセッサがそのチャンネルを再びイネーブル
にするまで禁止される。この場合は非常に希であり、通
常の動作では起きない。
タをリードされるべき場所を示すために使用される）テ
イル・ポインタと等しければ、信号は、ヘッド・テイル
・クラッシュが起きたことを示すために、マイクロプロ
セッサのインターラプト部に送られる。さらに、このプ
ログラム・チャンネルからメモリ１８への書き込みは、
マイクロプロセッサがそのチャンネルを再びイネーブル
にするまで禁止される。この場合は非常に希であり、通
常の動作では起きない。
【００２７】データは、各信号プロセッサのリクエスト
時にメモリ１８の、加算器７９とレジスタ９２により計
算されたアドレスから引き出される。１バイトの格納さ
れたデータの読み出し後、テイル・ポインタは１単位だ
けインクリメントされ、サービス・ポインタ・コントロ
ーラ９３内のこの論理チャンネルのための終了ポインタ
と比較される。テイル・ポインタと終了ポインタが等し
ければ、テイル・ポインタの上位側ビットは開始ポイン
タの低位側１４ビットで置換され、ゼロがそのアドレス
のテイル・ポインタ部の低位側２ビット位置におかれ
る。これはコントローラ９３からでてマルチプレクサ９
０からのテイル・ポインタバスに向かう矢印９５により
示されている。テイル・ポインタがヘッド・ポインタに
等しければ、各メモリ・ブロックは空であると定義さ
れ、バイトは、このプログラム・チャンネルに対してＦ
ＥＣからデータがさらに受信されるまで、関連する信号
プロセッサには送られない。開始ポインタの低位側１４
ビットにより各ライト・アドレスあるいはリード・アド
レスのヘッド・ポインタあるいはテイル・ポインタの部
分を実際に置換することは、適当にマルチプレクスする
ことにより、あるいは３状態相互接続を使用することに
より達成されてもよい。
時にメモリ１８の、加算器７９とレジスタ９２により計
算されたアドレスから引き出される。１バイトの格納さ
れたデータの読み出し後、テイル・ポインタは１単位だ
けインクリメントされ、サービス・ポインタ・コントロ
ーラ９３内のこの論理チャンネルのための終了ポインタ
と比較される。テイル・ポインタと終了ポインタが等し
ければ、テイル・ポインタの上位側ビットは開始ポイン
タの低位側１４ビットで置換され、ゼロがそのアドレス
のテイル・ポインタ部の低位側２ビット位置におかれ
る。これはコントローラ９３からでてマルチプレクサ９
０からのテイル・ポインタバスに向かう矢印９５により
示されている。テイル・ポインタがヘッド・ポインタに
等しければ、各メモリ・ブロックは空であると定義さ
れ、バイトは、このプログラム・チャンネルに対してＦ
ＥＣからデータがさらに受信されるまで、関連する信号
プロセッサには送られない。開始ポインタの低位側１４
ビットにより各ライト・アドレスあるいはリード・アド
レスのヘッド・ポインタあるいはテイル・ポインタの部
分を実際に置換することは、適当にマルチプレクスする
ことにより、あるいは３状態相互接続を使用することに
より達成されてもよい。
【００２８】上記で利用されるメモリとアドレス決定の
結合により、複数の先入れ先出しメモリあるいはＦＩＦ
Ｏとして動作するようランダム・アクセス・メモリ１８
が制御されていることは、デジタル信号処理の分野の当
業者には明らかであろう。
結合により、複数の先入れ先出しメモリあるいはＦＩＦ
Ｏとして動作するようランダム・アクセス・メモリ１８
が制御されていることは、デジタル信号処理の分野の当
業者には明らかであろう。
【００２９】メモリ・リード／ライト・コントロールは
サービス・ポインタ・コントローラとダイレクト・メモ
リ・アクセスＤＭＡ要素９３と９４により達成される。
ＤＭＡはリード・サイクルとライト・サイクルをスケジ
ュールするようにプログラムされている。スケジューリ
ングはＦＥＣ１２がメモリに書かれるべきデータを提供
しつつあるか否かに依存している。ＦＥＣデータ・ライ
ト動作は、入力信号コンポーネント・データが失われな
いように優先している。図４に示される装置例では、メ
モリをアクセスする４つの形式の装置が示されている。
これらは、スマートカード（図示せず）、ＦＥＣ１２
（より正確には暗号解読器１６）、マイクロプロセッサ
１９、およびオーディオ・プロセッサとビデオ・プロセ
ッサのようなアプリケーション装置の１つである。メモ
リ競合は以下のように扱われる。上にリストされた種々
の処理要素からのデータ・リクエストに応答するＤＭＡ
は、以下のようにメモリ・アクセスを割り当てる。メモ
リへのアクセスは９５ｎｓのタイム・スロット内で提供
され、その間に１バイトのデータがメモリ１８から読み
出され、あるいはメモリ１８に書き込まれる。“ＦＥＣ
提供データ”と“ＦＥＣ非提供データ”と定義されるア
クセス割り当ての２つの主要なモードがある。これらの
モードの各々では、最大ＦＥＣデータレートは５Ｍバイ
ト／秒、即ち２００ｎｓで１バイトと想定して、タイム
・スロットは以下のように割り当てられ優先順位が付け
られる。これらは、ＦＥＣ提供データでは、 １）ＦＥＣデータ・ライト ２）アプリケーション装置 リード／マイクロプロセッ
サ リード／ライト ３）ＦＥＣデータ・ライト ４）マイクロプロセッサ リード／ライト ＦＥＣ非提供データでは、 １）スマートカード リード／ライト ２）アプリケーション装置 リード／マイクロプロセッ
サ リード／ライト ３）スマートカード リード／ライト ４）マイクロプロセッサ リード／ライト である。ＦＥＣデータは遅らせることができないので、
ＦＥＣ（あるいはより正確には暗号解読器）はデータを
提供するとき、各２００ｎｓの間隔でのメモリ・アクセ
スが保証されなければならない。交互のタイム・スロッ
トはアプリケーション装置およびマイクロプロセッサに
より共有される。要求している装置で使用可能なデータ
がないとき、マイクロプロセッサにアプリケーション・
タイム・スロットの使用が提供される。
サービス・ポインタ・コントローラとダイレクト・メモ
リ・アクセスＤＭＡ要素９３と９４により達成される。
ＤＭＡはリード・サイクルとライト・サイクルをスケジ
ュールするようにプログラムされている。スケジューリ
ングはＦＥＣ１２がメモリに書かれるべきデータを提供
しつつあるか否かに依存している。ＦＥＣデータ・ライ
ト動作は、入力信号コンポーネント・データが失われな
いように優先している。図４に示される装置例では、メ
モリをアクセスする４つの形式の装置が示されている。
これらは、スマートカード（図示せず）、ＦＥＣ１２
（より正確には暗号解読器１６）、マイクロプロセッサ
１９、およびオーディオ・プロセッサとビデオ・プロセ
ッサのようなアプリケーション装置の１つである。メモ
リ競合は以下のように扱われる。上にリストされた種々
の処理要素からのデータ・リクエストに応答するＤＭＡ
は、以下のようにメモリ・アクセスを割り当てる。メモ
リへのアクセスは９５ｎｓのタイム・スロット内で提供
され、その間に１バイトのデータがメモリ１８から読み
出され、あるいはメモリ１８に書き込まれる。“ＦＥＣ
提供データ”と“ＦＥＣ非提供データ”と定義されるア
クセス割り当ての２つの主要なモードがある。これらの
モードの各々では、最大ＦＥＣデータレートは５Ｍバイ
ト／秒、即ち２００ｎｓで１バイトと想定して、タイム
・スロットは以下のように割り当てられ優先順位が付け
られる。これらは、ＦＥＣ提供データでは、 １）ＦＥＣデータ・ライト ２）アプリケーション装置 リード／マイクロプロセッ
サ リード／ライト ３）ＦＥＣデータ・ライト ４）マイクロプロセッサ リード／ライト ＦＥＣ非提供データでは、 １）スマートカード リード／ライト ２）アプリケーション装置 リード／マイクロプロセッ
サ リード／ライト ３）スマートカード リード／ライト ４）マイクロプロセッサ リード／ライト である。ＦＥＣデータは遅らせることができないので、
ＦＥＣ（あるいはより正確には暗号解読器）はデータを
提供するとき、各２００ｎｓの間隔でのメモリ・アクセ
スが保証されなければならない。交互のタイム・スロッ
トはアプリケーション装置およびマイクロプロセッサに
より共有される。要求している装置で使用可能なデータ
がないとき、マイクロプロセッサにアプリケーション・
タイム・スロットの使用が提供される。
【００３０】コントローラ９３はＳＣＩＤ検出器と通信
し、メモリ・ライト動作のためにアクセスするのは、開
始、ヘッド、および終了ポインタのレジスタのうちのど
れかを決定する。コントローラ９３はＤＭＡと通信し、
メモリ・リード動作のためにアクセスするのは開始、終
了、およびテイルのレジスタのうちのどれかを決定す
る。ＤＭＡ９８はマルチプレクサ９９、１０４、１０５
により対応するアドレスとデータの選択をコントロール
する。
し、メモリ・ライト動作のためにアクセスするのは、開
始、ヘッド、および終了ポインタのレジスタのうちのど
れかを決定する。コントローラ９３はＤＭＡと通信し、
メモリ・リード動作のためにアクセスするのは開始、終
了、およびテイルのレジスタのうちのどれかを決定す
る。ＤＭＡ９８はマルチプレクサ９９、１０４、１０５
により対応するアドレスとデータの選択をコントロール
する。
【００３１】前述のように、パケットが失われたときビ
デオ・コンポーネント信号ストリーム内に媒体エラー・
コードを挿入し、特定の信号エントリー点がそのデータ
・ストリームで起きるまでビデオ信号伸張器（ｖｉｄｅ
ｏ ｓｉｇｎａｌ ｄｅｃｏｍｐｒｅｓｓｏｒ）が伸張
を中止するように制御することが有利である。次のエン
トリ点がどこで、どのビデオ・パケット内で起きるかを
予測することは実用的ではない。できるだけ早く次のエ
ントリ点を見つけるためには、パケットが失われたこと
の検出後、最初のビデオ・パケットの始まりに媒体エラ
ー・コードを含むことが必要である。図４の回路では各
ビデオ・パケットの初めに媒体エラー・コードをおき、
先行するパケットが失われなかったときには各パケット
内の媒体エラー・コードを削除する。媒体エラー・コー
ドが、暗号解読器から到着するビデオ・ペイロードに先
立つＭ個のライト・サイクルの間にメモリ１８に書き込
むことにより、現在のビデオ・パケット・ペイロードに
対して予約された最初のＭ個のメモリ・アドレス位置に
挿入される。同時に、マルチプレクサ９９は媒体エラー
・コードをソース１００からメモリ１８Ｉ／Ｏに供給す
るようにＤＭＡ９８により制御される。Ｍは媒体エラー
・コードを格納するために必要なメモリ位置の数であ
り、整数である。メモリが８ビット・バイトを格納し、
媒体エラー・コードが３２ビットとすれば、Ｍは４であ
る。
デオ・コンポーネント信号ストリーム内に媒体エラー・
コードを挿入し、特定の信号エントリー点がそのデータ
・ストリームで起きるまでビデオ信号伸張器（ｖｉｄｅ
ｏ ｓｉｇｎａｌ ｄｅｃｏｍｐｒｅｓｓｏｒ）が伸張
を中止するように制御することが有利である。次のエン
トリ点がどこで、どのビデオ・パケット内で起きるかを
予測することは実用的ではない。できるだけ早く次のエ
ントリ点を見つけるためには、パケットが失われたこと
の検出後、最初のビデオ・パケットの始まりに媒体エラ
ー・コードを含むことが必要である。図４の回路では各
ビデオ・パケットの初めに媒体エラー・コードをおき、
先行するパケットが失われなかったときには各パケット
内の媒体エラー・コードを削除する。媒体エラー・コー
ドが、暗号解読器から到着するビデオ・ペイロードに先
立つＭ個のライト・サイクルの間にメモリ１８に書き込
むことにより、現在のビデオ・パケット・ペイロードに
対して予約された最初のＭ個のメモリ・アドレス位置に
挿入される。同時に、マルチプレクサ９９は媒体エラー
・コードをソース１００からメモリ１８Ｉ／Ｏに供給す
るようにＤＭＡ９８により制御される。Ｍは媒体エラー
・コードを格納するために必要なメモリ位置の数であ
り、整数である。メモリが８ビット・バイトを格納し、
媒体エラー・コードが３２ビットとすれば、Ｍは４であ
る。
【００３２】メモリ内に媒体エラー・コードをロードす
るためのアドレスはマルチプレクサ８２と８５を介して
各ビデオ・コンポーネント・サービス・レジスタ８３に
より提供される。ビデオ・コンポーネント・データがロ
ードされるべきメモリ位置に、媒体エラー・コードをロ
ードするため、ポインタレジスタ８３から提供される最
初のＭ個のアドレスは、単にビデオ・ヘッド・ポインタ
により通常作成される次のＭ個のシーケンシャルなアド
レスである。これらの同じアドレスは、Ｍステージ遅延
要素８４に結合され、媒体エラー・コードの最後のバイ
トがメモリ１８に格納された直後に、Ｍ個のアドレスの
最初のものは遅延要素８４の出力で使用可能である。
るためのアドレスはマルチプレクサ８２と８５を介して
各ビデオ・コンポーネント・サービス・レジスタ８３に
より提供される。ビデオ・コンポーネント・データがロ
ードされるべきメモリ位置に、媒体エラー・コードをロ
ードするため、ポインタレジスタ８３から提供される最
初のＭ個のアドレスは、単にビデオ・ヘッド・ポインタ
により通常作成される次のＭ個のシーケンシャルなアド
レスである。これらの同じアドレスは、Ｍステージ遅延
要素８４に結合され、媒体エラー・コードの最後のバイ
トがメモリ１８に格納された直後に、Ｍ個のアドレスの
最初のものは遅延要素８４の出力で使用可能である。
【００３３】媒体エラー・コードのメモリへのロードの
タイミングは、パケットの喪失の決定と一致する。パケ
ット喪失の決定がなされている間の媒体エラー・コード
のロードは信号フロー処理上でなんら付加的なタイミン
グ上の制約を課さない。パケット・エラーあるいは喪失
の検出はエラー検出器１０１によりなされ、それは現パ
ケットのＣＣとＨＤのデータに応答する。検出器１０１
は現在のパケット中の連続カウントＣＣを調べ、それが
１単位だけ前のパケットのＣＣとは異なるかどうかを判
定する。加えて、現在のパケット内のトグル・ビットが
調べられ、それが前のパケットのトグル・ビットとは状
態が異なるかどうかを判定する。これらの条件のどちら
かが満足されないとき、パケット・エラーが起きてい
て、媒体エラー・コードが現在のパケットのためにメモ
リ内で保持され、ＶＩＤＥＯ伸張器をリセットする。パ
ケット喪失を判定するための好ましい基準は上記条件の
両方が満足されないことである。
タイミングは、パケットの喪失の決定と一致する。パケ
ット喪失の決定がなされている間の媒体エラー・コード
のロードは信号フロー処理上でなんら付加的なタイミン
グ上の制約を課さない。パケット・エラーあるいは喪失
の検出はエラー検出器１０１によりなされ、それは現パ
ケットのＣＣとＨＤのデータに応答する。検出器１０１
は現在のパケット中の連続カウントＣＣを調べ、それが
１単位だけ前のパケットのＣＣとは異なるかどうかを判
定する。加えて、現在のパケット内のトグル・ビットが
調べられ、それが前のパケットのトグル・ビットとは状
態が異なるかどうかを判定する。これらの条件のどちら
かが満足されないとき、パケット・エラーが起きてい
て、媒体エラー・コードが現在のパケットのためにメモ
リ内で保持され、ＶＩＤＥＯ伸張器をリセットする。パ
ケット喪失を判定するための好ましい基準は上記条件の
両方が満足されないことである。
【００３４】パケットの喪失が検出されると、現在のパ
ケットのビデオ・コンポーネントはメモリ１８内に格納
され、次、即ち（Ｍ＋１）番目のアドレス位置で始ま
る。これは、適切なレジスタ８３から遅延されていない
ヘッド・ポインタを通し続けるようにマルチプレクサ８
５を制御することにより達成される。他に、パケットの
喪失が検出されないときは、現在のパケット内のビデオ
・コンポーネントの最初のＭ個のバイトが、媒体エラー
・コードが直前に格納されたメモリ位置に格納される。
これは、Ｍ回のライト・サイクルの間にマルチプレクサ
８５を、遅延要素８４から遅延させられたヘッド・ポイ
ンタを通すように、サービス・ポインタ・コントローラ
が制御することにより達成される。Ｍ回のライト・サイ
クルの終了時に、サービス・ポインタ・コントローラ９
３は、そのマルチプレクサが遅延させられていないヘッ
ド・ポインタを再び通すように制御する。そのマルチプ
レクサが非遅延ポインタに戻るようにスイッチされると
き、次の非遅延ポインタはＭ＋１番目のアドレスに対応
する。
ケットのビデオ・コンポーネントはメモリ１８内に格納
され、次、即ち（Ｍ＋１）番目のアドレス位置で始ま
る。これは、適切なレジスタ８３から遅延されていない
ヘッド・ポインタを通し続けるようにマルチプレクサ８
５を制御することにより達成される。他に、パケットの
喪失が検出されないときは、現在のパケット内のビデオ
・コンポーネントの最初のＭ個のバイトが、媒体エラー
・コードが直前に格納されたメモリ位置に格納される。
これは、Ｍ回のライト・サイクルの間にマルチプレクサ
８５を、遅延要素８４から遅延させられたヘッド・ポイ
ンタを通すように、サービス・ポインタ・コントローラ
が制御することにより達成される。Ｍ回のライト・サイ
クルの終了時に、サービス・ポインタ・コントローラ９
３は、そのマルチプレクサが遅延させられていないヘッ
ド・ポインタを再び通すように制御する。そのマルチプ
レクサが非遅延ポインタに戻るようにスイッチされると
き、次の非遅延ポインタはＭ＋１番目のアドレスに対応
する。
【００３５】ある受信器の特定の設計に依存して、それ
が各コンポーネント・トランスポート・パケットが喪失
したとき信号コンポーネントのうちの異なるものに媒体
エラー・コードを含むようにコンダクティブであっても
よいし、あるいはそうでなくともよい。加えて、異なる
信号コンポーネント・フォーマットあるいは圧縮プロセ
スに対して異なる媒体エラー・コードを利用することは
有利である。こうして、１以上の媒体エラー・コード源
が必要である。必要とされる媒体エラー・コードの数お
よび／あるいは形式にかかわらず、各パケットが媒体エ
ラー・コードを含み、実際に必要とされなければ、媒体
エラー・コードをオーバーライトする前述の方法は、コ
ードを挿入するという問題への非常に有利な手法であ
る。
が各コンポーネント・トランスポート・パケットが喪失
したとき信号コンポーネントのうちの異なるものに媒体
エラー・コードを含むようにコンダクティブであっても
よいし、あるいはそうでなくともよい。加えて、異なる
信号コンポーネント・フォーマットあるいは圧縮プロセ
スに対して異なる媒体エラー・コードを利用することは
有利である。こうして、１以上の媒体エラー・コード源
が必要である。必要とされる媒体エラー・コードの数お
よび／あるいは形式にかかわらず、各パケットが媒体エ
ラー・コードを含み、実際に必要とされなければ、媒体
エラー・コードをオーバーライトする前述の方法は、コ
ードを挿入するという問題への非常に有利な手法であ
る。
【００３６】図５は、パケット喪失を検出するための回
路の例を示している。しかしながら、ハードウェア要素
は、マイクロプロセッサ内にソフトウェア的に実現され
ても良く、そのマイクロプロセッサはメモリ管理装置を
制御するために使用される。図５において、タイミング
回路２０１は、ＦＥＣとバイト・クロックにより提供さ
れるパケット・フレーミング・パルスに応答して、現在
のパケットの３番目のバイトが暗号解読器から得ること
ができる期間に、正の方向への遷移を発生する。この正
の方向への遷移により３番目のデータバイトは、バイト
・レジスタ２０５のうちのＳＣＩＤ検出器制御信号によ
り選択される１つにロードされる。レジスタ２０５内に
ロードされたバイトは、連続カウント・ビットＣＣとト
グル・ビットとをパケットのサービス・ヘッダに含んで
いる。レジスタ２０５にロードされたＣＣビットとトグ
ル・ビットとは、比較器２０６Ａと２０６Ｂ内で、それ
ぞれレジスタ２０２のＳＣＩＤ検出器制御信号により選
択された適当な１つの内の同様なビットと比較される。
比較器２０６Ａと２０６Ｂの出力接続はメモリ・コント
ローラ１７に接続され、それはこれらの信号の条件に応
答してミスマッチングのイベント時にある回復動作を行
う。
路の例を示している。しかしながら、ハードウェア要素
は、マイクロプロセッサ内にソフトウェア的に実現され
ても良く、そのマイクロプロセッサはメモリ管理装置を
制御するために使用される。図５において、タイミング
回路２０１は、ＦＥＣとバイト・クロックにより提供さ
れるパケット・フレーミング・パルスに応答して、現在
のパケットの３番目のバイトが暗号解読器から得ること
ができる期間に、正の方向への遷移を発生する。この正
の方向への遷移により３番目のデータバイトは、バイト
・レジスタ２０５のうちのＳＣＩＤ検出器制御信号によ
り選択される１つにロードされる。レジスタ２０５内に
ロードされたバイトは、連続カウント・ビットＣＣとト
グル・ビットとをパケットのサービス・ヘッダに含んで
いる。レジスタ２０５にロードされたＣＣビットとトグ
ル・ビットとは、比較器２０６Ａと２０６Ｂ内で、それ
ぞれレジスタ２０２のＳＣＩＤ検出器制御信号により選
択された適当な１つの内の同様なビットと比較される。
比較器２０６Ａと２０６Ｂの出力接続はメモリ・コント
ローラ１７に接続され、それはこれらの信号の条件に応
答してミスマッチングのイベント時にある回復動作を行
う。
【００３７】レジスタ２０２の値は以下のようにして生
成される。同じ信号コンポーネントの連続パケットの連
続カウントＣＣは、各連続パケットに対して１単位だけ
インクリメントされ、故に各シーケンシャルＣＣ値は前
の値より１単位だけ大きくなる。現在のパケットのＣＣ
は、加算器２０３の入力に供給され、それは１単位だけ
インクリメントされ、そのコンポーネントに対する次に
予想されるＣＣ値の値に等しくなる。加算器２０３から
のインクリメントされた値は、次のペイロードのＣＣを
比較する際に使用するために、受信ＳＣＩＤに従ってア
ドレス指定され、レジスタ２０２内に格納される。
成される。同じ信号コンポーネントの連続パケットの連
続カウントＣＣは、各連続パケットに対して１単位だけ
インクリメントされ、故に各シーケンシャルＣＣ値は前
の値より１単位だけ大きくなる。現在のパケットのＣＣ
は、加算器２０３の入力に供給され、それは１単位だけ
インクリメントされ、そのコンポーネントに対する次に
予想されるＣＣ値の値に等しくなる。加算器２０３から
のインクリメントされた値は、次のペイロードのＣＣを
比較する際に使用するために、受信ＳＣＩＤに従ってア
ドレス指定され、レジスタ２０２内に格納される。
【００３８】他方、ビデオ・コンポーネントに対するト
グル・ビットはフレーム内の全てのパケットに対して同
一であり、画像（ｐｉｃｔｕｒｅ）層ヘッダを含むパケ
ット内で状態を変える。各連続トグル・ビットは適当な
レジスタ２０２内に変更なしで格納される。
グル・ビットはフレーム内の全てのパケットに対して同
一であり、画像（ｐｉｃｔｕｒｅ）層ヘッダを含むパケ
ット内で状態を変える。各連続トグル・ビットは適当な
レジスタ２０２内に変更なしで格納される。
【００３９】現在のパケットの終了時に、タイミング回
路２０１は、現在のパケットからのインクリメントされ
たＣＣ値と現在のパケットからのトグル・ビットを適当
なレジスタ２０２に格納するようにレジスタ２０２を制
御するパルスを生成する。ＣＣビット値とトグル・ビッ
ト値は同じ信号コンポーネントの次のパケット内で予想
されるＣＣビット値とトグル・ビット値に対応する。
路２０１は、現在のパケットからのインクリメントされ
たＣＣ値と現在のパケットからのトグル・ビットを適当
なレジスタ２０２に格納するようにレジスタ２０２を制
御するパルスを生成する。ＣＣビット値とトグル・ビッ
ト値は同じ信号コンポーネントの次のパケット内で予想
されるＣＣビット値とトグル・ビット値に対応する。
【００４０】メモリ・コントローラはＣＣミスマッチン
グ検出のために比較器２０６Ａの出力を監視する。ＣＣ
値のミスマッチが示されると、比較器２０６Ｂの出力は
トグル・ミスマッチングのために調べられる。ミスマッ
チングがＣＣ値とトグル値の両方で起きると、回復動作
の最初のモードが開始される。ミスマッチングがＣＣ値
でだけ起きたときには、回復動作の第二のモードが開始
される。最初のモードはトランスポート・プロセッサに
画像層ヘッダを含む次に生起するパケットを検索させ
る。このパケットは次のフレームのデータの初めにあっ
ても良いし、あるいは冗長画像層ヘッダを含むように特
に構成されたパケットであっても良い（米国特許第５，
２８９，２７６号の例を参照）。プロセッサは、画像層
ヘッダを含む最初のパケットで始めて、メモリ１８にビ
デオ・コンポーネント・データを通すことを再開する。
グ検出のために比較器２０６Ａの出力を監視する。ＣＣ
値のミスマッチが示されると、比較器２０６Ｂの出力は
トグル・ミスマッチングのために調べられる。ミスマッ
チングがＣＣ値とトグル値の両方で起きると、回復動作
の最初のモードが開始される。ミスマッチングがＣＣ値
でだけ起きたときには、回復動作の第二のモードが開始
される。最初のモードはトランスポート・プロセッサに
画像層ヘッダを含む次に生起するパケットを検索させ
る。このパケットは次のフレームのデータの初めにあっ
ても良いし、あるいは冗長画像層ヘッダを含むように特
に構成されたパケットであっても良い（米国特許第５，
２８９，２７６号の例を参照）。プロセッサは、画像層
ヘッダを含む最初のパケットで始めて、メモリ１８にビ
デオ・コンポーネント・データを通すことを再開する。
【００４１】第二のモードでは、重要ではないデータの
喪失がおきているが、フレーム境界で処理をリセットす
る必要はないと仮定される。むしろ処理はスライス境界
にリセットされる。スライスの定義のためには“動画像
と関連オーディオの一般的符号化”（Ｈ．２６２ ＩＳ
Ｏ／ＩＥＣ１３８１８−２委員会ドラフト（国際標準化
機構））を参照。スライス境界へのリセットは、ＭＰＥ
Ｇ開始コードを含む次のパケットが生起するまで、シス
テムにメモリ１８にはビデオ・コンポーネント・データ
をさらには通させないようにすることにより開始され
る。
喪失がおきているが、フレーム境界で処理をリセットす
る必要はないと仮定される。むしろ処理はスライス境界
にリセットされる。スライスの定義のためには“動画像
と関連オーディオの一般的符号化”（Ｈ．２６２ ＩＳ
Ｏ／ＩＥＣ１３８１８−２委員会ドラフト（国際標準化
機構））を参照。スライス境界へのリセットは、ＭＰＥ
Ｇ開始コードを含む次のパケットが生起するまで、シス
テムにメモリ１８にはビデオ・コンポーネント・データ
をさらには通させないようにすることにより開始され
る。
【００４２】画像層ヘッダあるいは開始コードを含むパ
ケットはプログラム可能マッチングフィルタ０９を介し
て検出される。フィルタ０９は、ミスマッチングを示す
比較器２０６Ａと２０６Ｂの一方あるいは両方に応答し
て、画像層あるいはスライス層開始コードの一方あるい
は他方を含むパケットを検出するようメモリ・コントロ
ーラ１７により制御される。
ケットはプログラム可能マッチングフィルタ０９を介し
て検出される。フィルタ０９は、ミスマッチングを示す
比較器２０６Ａと２０６Ｂの一方あるいは両方に応答し
て、画像層あるいはスライス層開始コードの一方あるい
は他方を含むパケットを検出するようメモリ・コントロ
ーラ１７により制御される。
【００４３】画像層ヘッダーを含む各パケットでは、比
較器２０６Ｂは、トグル・ビットがこれらのパケットで
は変化するので間違いのミスマッチングを生じる。これ
は重要ではない。トグル・ビットのこのミスマッチング
は、ＣＣがまたミスマッチングするとき役割を果たすだ
けであり、画像層ヘッダを含むパケットにリセットする
ようシステムを条件づけることを実行するだけである。
そのような行動は、画像層ヘッダーを含むパケットに対
してＣＣミスマッチングが存在すれば、間違いのトグル
・ビット・ミスマッチングが存在するか否かが要求され
る。
較器２０６Ｂは、トグル・ビットがこれらのパケットで
は変化するので間違いのミスマッチングを生じる。これ
は重要ではない。トグル・ビットのこのミスマッチング
は、ＣＣがまたミスマッチングするとき役割を果たすだ
けであり、画像層ヘッダを含むパケットにリセットする
ようシステムを条件づけることを実行するだけである。
そのような行動は、画像層ヘッダーを含むパケットに対
してＣＣミスマッチングが存在すれば、間違いのトグル
・ビット・ミスマッチングが存在するか否かが要求され
る。
【図１】時分割多重化パケット・テレビジョン信号を示
す図である。
す図である。
【図２】各信号パケットを示す図である。
【図３】本発明の実施例による多重化要素信号のパケッ
トを選択し処理するための受信器を示すブロック図であ
る。
トを選択し処理するための受信器を示すブロック図であ
る。
【図４】図３のメモリ・コントローラのために実現され
るメモリ管理回路の例を示すブロック図である。
るメモリ管理回路の例を示すブロック図である。
【図５】パケット喪失検出回路の例を示すブロック図で
ある。
ある。
９ プログラム可能マッチング・フィルタ １１ チューナー検出器 １３ プログラム可能ＳＣＩＤレジスタ １４ 受信ＳＣＩＤレジスタ １５ ＳＣＩＤマッチング検出器 １６ 解読器 １７ メモリ・コントローラ １８ メモリ ２０ ユーザー・インターフェイス ２１ 補助１プロセッサ ２２ ビデオ・プロセッサ ２３ オーディオ・プロセッサ ２４ 補助２プロセッサ ８３ サービス・ヘッド・ポインタ ８４ 遅延 ８７ サービス開始ポインタ ８８ サービス終了ポインタ ９２ サービス・テイル・ポインタ ９３ サービス・ポインタ・コントローラ ９８ ＤＭＡコントローラ １０１ エラー検出器 １０４ 信号出力 ２０２ バイト・レジスタ ２０５ バイト・レジスタ ２０６Ａ、２０６Ｂ 比較器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/133 Ａ (72)発明者 ケビン エリオット ブリッジウォーター アメリカ合衆国 46229 インディアナ州 インディアナポリス サウス ミューズ ィング ロード 290 (72)発明者 マイケル スコット ディース アメリカ合衆国 46077 インディアナ州 ザイアンズビル インディアン パイプ レーン 1103 (72)発明者 グレゴリー ジョージ テイマー アメリカ合衆国 46256 インディアナ州 インディアナポリス キャッスル リッ ジ レーン 8447
Claims (9)
- 【請求項１】 信号ペイロードと、受信信号の保全性を
示すデータをさらにそれぞれ含むパケットで生起する信
号を受信するための装置であって、 パケット信号の源と、 メモリと、 媒体エラー・コードの源と、 前記信号に応答して、前記信号のエラーの生起時に制御
信号を生成するための検出手段と、 各パケットと関連する媒体エラー・コードを前記メモリ
内にロードするよう制御され、前記制御信号の不存在時
に現在のパケットのペイロードのデータで現在のパケッ
トと関連する媒体エラー・コードをオーバーライトする
よう制御されたメモリ管理回路と、および前記メモリに
接続され、前記メモリ内に格納されたパケット・ペイロ
ードを使用するための利用手段とを具備することを特徴
とする装置。 - 【請求項２】 前記メモリは先入れ先出しメモリとして
動作し、各前記媒体エラー・コードは関連するペイロー
ドの先頭のメモリ・アドレス位置に書かれ、前記制御信
号の不存在時に前記媒体エラー・コードは最初に生起す
るペイロード・データによりオーバーライトされること
を特徴とする請求項１記載の装置。 - 【請求項３】 前記メモリ管理手段は、 前記パケット信号源と前記媒体エラー・コード源とにそ
れぞれ接続された第一と第二の入力ポートと、前記メモ
リのデータ入力ポートに接続された出力ポートと、およ
び制御入力端子を有するマルチプレクサと、 アドレス発生回路と、 前記アドレス発生回路に接続され、前記メモリ内に前記
媒体エラー・コードをロードするよう要求されるアドレ
スの数に等しいアドレス期間の数だけアドレス信号を遅
延させるための遅延手段と、 前記メモリのアドレス入力ポートに遅延アドレス、ある
いは非遅延アドレスを通すように構成された他のマルチ
プレクサと、および（ａ）各パケット・ペイロードの生
起に先立って前記メモリ・データ入力ポートに（記媒体
エラー・コード源を接続するよう前記マルチプレクサを
制御し、（ｂ）各パケット・ペイロードの生起時に前記
メモリ・データ入力ポートに前記パケット信号源を接続
するように前記マルチプレクサを制御し、（ｃ）各パケ
ット・ペイロードの生起に先立ち前記メモリの前記アド
レス入力ポートに非遅延アドレスを結合して、パケット
・ペイロードと関連する制御信号の生起時に前記アドレ
ス入力ポートに非遅延アドレスを接続し続けるように前
記他のマルチプレクサを制御し、および（ｄ）各パケッ
ト・ペイロードの生起に先立って、前記メモリの前記ア
ドレス入力ポートに非遅延アドレスを前記アドレス期間
数接続し、その後各パケットの生起と関連する制御信号
の不存在時に、前記アドレス入力ポートに遅延アドレス
を前記アドレス期間数接続し、その後非遅延アドレスを
接続するように前記他のマルチプレクサを制御するため
の制御回路とを具備することを特徴とする請求項１記載
の装置。 - 【請求項４】 受信信号の保全を示す前記他のデータ
は、パケット連続カウントＣＣを含むパケット・ヘッダ
・データを含み、そのパケット連続カウントＣＣは、連
続パケットに対して予め決められた整数だけインクリメ
ントされ、前記検出手段は、各パケットの連続カウント
ＣＣが適切なシーケンスであるか否かを検出し、そうで
なければ前記制御信号を生成するための回路を具備する
ことを特徴とする請求項３記載の装置。 - 【請求項５】 受信信号の保全を示す前記他のデータ
は、前記パケット・ヘッダ・データ内にトグル・ビット
をさらに含み、該トグル・ビットは、予め決められたパ
ケット内で状態を変更し、前記検出手段は、各パケット
の連続カウントＣＣが適切なシーケンスであるか否か
と、連続パケットの前記トグル・ビットが正しい状態に
あるか否かを検出して、そうでなければ前記制御信号を
生成するための回路を具備することを特徴とする請求項
４記載の装置。 - 【請求項６】 受信信号の保全を示す前記他のデータ
は、パケット連続カウントＣＣを含むパケット・ヘッダ
・データを含み、該パケット連続カウントＣＣは、連続
パケットに対して予め決められた整数だけインクリメン
トされ、前記検出手段は、各パケットの連続カウントＣ
Ｃが適切なシーケンスであるか否かを検出し、そうでな
ければ前記制御信号を生成するための回路を具備するこ
とを特徴とする請求項１記載の装置。 - 【請求項７】 受信信号の保全を示す前記他のデータ
は、前記パケット・ヘッダ・データ内にトグル・ビット
を含み、該トグル・ビットは、予め決められたパケット
内で状態を変更し、前記検出手段は、各パケットの連続
カウントＣＣが適切なシーケンスであるか否かと、連続
パケットの前記トグル・ビットが正しい状態にあるか否
かを検出して、そうでなければ前記制御信号を生成する
ための回路を具備することを特徴とする請求項６記載の
装置。 - 【請求項８】 各パケットの前記連続カウントＣＣだけ
が適切なシーケンスでないとき第一のモードで回復動作
を始め、各パケットの前記連続カウントＣＣが適切なシ
ーケンスではなく、また、前記トグル・ビットも正しい
状態にないとき、第二のモードで回復動作を開始するた
めの装置をさらに具備することを特徴とする請求項７記
載の装置。 - 【請求項９】 信号ペイロードと他のデータとを有する
パケットを含むパケット・データを受信して伸張し、各
ペイロードがシーケンシャルに格納されるメモリを含
み、データ喪失が検出されたときパケットのペイロード
の前に媒体エラー・コードが挿入されるシステムにおい
て、 パケット・ペイロードの生起に先立ち前記メモリの一連
のメモリアドレス位置ＭからＭ＋Ｎに媒体エラー・コー
ドを格納することと、ここで、ＭとＮは整数であり、Ｎ
は媒体エラー・コードを格納するために必要なアドレス
位置の数であり、 ペイロードの生起時に、データ喪失が検出されたとき、
前記メモリの他の連続メモリ位置Ｍ＋Ｎ＋１からＭ＋Ｎ
＋Ｋに前記パケット・ペイロードを格納することと、お
よびペイロードの生起時にデータ喪失が検出されなかっ
たとき、前記メモリの連続するメモリ位置ＭからＭ＋Ｋ
に前記パケット・ペイロードを格納することにより前記
媒体エラー・コードをオーバーライトすることと、ここ
でＫは各ペイロードを格納するために必要なメモリ・ア
ドレス位置の数であるを具備することを特徴とする媒体
エラー・コードを挿入する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/232,932 US5475688A (en) | 1994-04-22 | 1994-04-22 | Media error code generation as for a video inverse transport processor |
| US232932 | 1994-04-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07303118A true JPH07303118A (ja) | 1995-11-14 |
| JP3693702B2 JP3693702B2 (ja) | 2005-09-07 |
Family
ID=22875173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9722195A Expired - Fee Related JP3693702B2 (ja) | 1994-04-22 | 1995-04-21 | 逆トランスポート・プロセッサに関する媒体エラー・コード発生器 |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US5475688A (ja) |
| EP (1) | EP0679035B1 (ja) |
| JP (1) | JP3693702B2 (ja) |
| KR (1) | KR100370442B1 (ja) |
| CN (1) | CN1060004C (ja) |
| BR (1) | BR9501750A (ja) |
| CA (1) | CA2145900C (ja) |
| DE (1) | DE69523972T2 (ja) |
| ES (1) | ES2165398T3 (ja) |
| MY (1) | MY112902A (ja) |
| PT (1) | PT679035E (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5619501A (en) * | 1994-04-22 | 1997-04-08 | Thomson Consumer Electronics, Inc. | Conditional access filter as for a packet video signal inverse transport system |
| DE69631393T2 (de) * | 1995-03-29 | 2004-10-21 | Hitachi Ltd | Dekoder für komprimierte und multiplexierte Bild- und Audiodaten |
| US5920572A (en) * | 1995-06-30 | 1999-07-06 | Divicom Inc. | Transport stream decoder/demultiplexer for hierarchically organized audio-video streams |
| US5579317A (en) * | 1995-08-15 | 1996-11-26 | Lsi Logic Corporation | Packet error propagation for MPEG transport demultiplexers |
| US5835493A (en) * | 1996-01-02 | 1998-11-10 | Divicom, Inc. | MPEG transport stream remultiplexer |
| US5905713A (en) * | 1996-04-15 | 1999-05-18 | Hughes Electronics Corporation | Method and apparatus for analyzing digital multi-program transmission packet streams |
| US5768527A (en) * | 1996-04-23 | 1998-06-16 | Motorola, Inc. | Device, system and method of real-time multimedia streaming |
| US6462791B1 (en) * | 1997-06-30 | 2002-10-08 | Intel Corporation | Constrained motion estimation and compensation for packet loss resiliency in standard based codec |
| EP0924891A1 (en) * | 1997-12-15 | 1999-06-23 | Hewlett-Packard Company | Identification of framing symbols in a test signal |
| US6195368B1 (en) | 1998-01-14 | 2001-02-27 | Skystream Corporation | Re-timing of video program bearing streams transmitted by an asynchronous communication link |
| US6246701B1 (en) | 1998-01-14 | 2001-06-12 | Skystream Corporation | Reference time clock locking in a remultiplexer for video program bearing transport streams |
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