JPH07211876A - 半導体基体の作成方法 - Google Patents
半導体基体の作成方法Info
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- JPH07211876A JPH07211876A JP506094A JP506094A JPH07211876A JP H07211876 A JPH07211876 A JP H07211876A JP 506094 A JP506094 A JP 506094A JP 506094 A JP506094 A JP 506094A JP H07211876 A JPH07211876 A JP H07211876A
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- silicon
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- silicon layer
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Abstract
(57)【要約】
【目的】 多孔質シリコン上のエピタキシャルシリコン
層を他の基板に貼り合わせて形成するＳＯＩ基板の周辺
部の品質を改善する。 【構成】 多孔質シリコン層３上に単結晶シリコン４を
エピタキシャル成長させた第１の基板１を、第２の基板
５の絶縁体６上に貼り合わせた後、前記多孔質シリコン
層３を除去して形成されるＳＯＩ基板の作成方法におい
て、前記第１の基板１及び／又は前記第２の基板５の周
辺部に段差を形成する工程（１−１）と、前記第１の基
板１と前記第２の基板５とを貼り合わせる工程（１−
３）と、前記貼り合わせた基板の周辺部に前記段差によ
り生じた非接着領域７，７’に沿って基板周辺部の前記
単結晶シリコン層４を除去する工程（１−４）と、を有
することを特徴とする半導体基体の作成方法。
層を他の基板に貼り合わせて形成するＳＯＩ基板の周辺
部の品質を改善する。 【構成】 多孔質シリコン層３上に単結晶シリコン４を
エピタキシャル成長させた第１の基板１を、第２の基板
５の絶縁体６上に貼り合わせた後、前記多孔質シリコン
層３を除去して形成されるＳＯＩ基板の作成方法におい
て、前記第１の基板１及び／又は前記第２の基板５の周
辺部に段差を形成する工程（１−１）と、前記第１の基
板１と前記第２の基板５とを貼り合わせる工程（１−
３）と、前記貼り合わせた基板の周辺部に前記段差によ
り生じた非接着領域７，７’に沿って基板周辺部の前記
単結晶シリコン層４を除去する工程（１−４）と、を有
することを特徴とする半導体基体の作成方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基体の作成方法
に関し、特に絶縁体上にシリコンウェハを貼り合わせる
方法によって形成されるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）基体の作成方法に関するもので
ある。
に関し、特に絶縁体上にシリコンウェハを貼り合わせる
方法によって形成されるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）基体の作成方法に関するもので
ある。
【０００２】
【従来の技術】従来、２枚のシリコンウェハを絶縁体を
介して貼り合わせた後、一方のシリコンを薄膜化してＳ
ＯＩ基体を形成する方法がいくつか提案されている。
介して貼り合わせた後、一方のシリコンを薄膜化してＳ
ＯＩ基体を形成する方法がいくつか提案されている。
【０００３】また、貼り合わせた後、機械研磨によって
シリコンを薄膜化する方法や、基板に添加されている不
純物の種類や濃度差を利用してエッチングにより薄膜化
する方法が一般的に良く知られている。
シリコンを薄膜化する方法や、基板に添加されている不
純物の種類や濃度差を利用してエッチングにより薄膜化
する方法が一般的に良く知られている。
【０００４】また、多孔質シリコン上にエピタキシャル
シリコン層を成長させ、多孔質シリコンとエピタキシャ
ルシリコンのエッチング速度の差を利用してエピタキシ
ャル層を残す方法も検討されてきている。特に多孔質シ
リコンのエピタキシャルシリコンのエッチング速度の差
が１０万倍以上もあるため薄膜エピタキシャルシリコン
のＳＯＩ基板を作成するのに最も適した方法とされてい
る。
シリコン層を成長させ、多孔質シリコンとエピタキシャ
ルシリコンのエッチング速度の差を利用してエピタキシ
ャル層を残す方法も検討されてきている。特に多孔質シ
リコンのエピタキシャルシリコンのエッチング速度の差
が１０万倍以上もあるため薄膜エピタキシャルシリコン
のＳＯＩ基板を作成するのに最も適した方法とされてい
る。
【０００５】
【発明が解決しようとしている課題】前述した従来例で
は、多孔質シリコン上にシリコンをエピタキシャル成長
させた後、絶縁層を介して貼り合わせてＳＯＩ基板を作
る方法において、エピタキシャル層と多孔質シリコン層
のエッチング速度差を利用してエッチングを止めるた
め、多孔質シリコン層がウェハ表面全域に渡って形成さ
れなくてはならない。
は、多孔質シリコン上にシリコンをエピタキシャル成長
させた後、絶縁層を介して貼り合わせてＳＯＩ基板を作
る方法において、エピタキシャル層と多孔質シリコン層
のエッチング速度差を利用してエッチングを止めるた
め、多孔質シリコン層がウェハ表面全域に渡って形成さ
れなくてはならない。
【０００６】ところが、シリコンの多孔質化は、フッ化
水素酸溶液中での陽極化成法で形成することが一般に行
われているが、この手法を用いると、ウェハ表面を全て
多孔質化することが難しく、周辺部に多孔質化されない
基板シリコン部が残ってしまう。
水素酸溶液中での陽極化成法で形成することが一般に行
われているが、この手法を用いると、ウェハ表面を全て
多孔質化することが難しく、周辺部に多孔質化されない
基板シリコン部が残ってしまう。
【０００７】陽極化成時に、電極の分離を確実に行う様
にするためには、ウェハ周辺のエッジ部をシールするこ
とにより＋側と−側の極を分離することが必要となるた
め、このシール材により、周辺部の基板シリコンは多孔
質化されず残ってしまう。
にするためには、ウェハ周辺のエッジ部をシールするこ
とにより＋側と−側の極を分離することが必要となるた
め、このシール材により、周辺部の基板シリコンは多孔
質化されず残ってしまう。
【０００８】ウェハの裏面のみ一部シールすることでも
電極の分離は可能であるが、ウェハ表面から裏面の一部
の溶液の電位が等しいとそこの部分の多孔質シリコン膜
厚が大きく異なってしまう。
電極の分離は可能であるが、ウェハ表面から裏面の一部
の溶液の電位が等しいとそこの部分の多孔質シリコン膜
厚が大きく異なってしまう。
【０００９】また、ウェハの加工寸法精度を考えると、
周辺のエッジ部分を効率良くシールすることは難しく、
また作業性も悪い。ウェハ周辺のシールが不完全だとそ
こで電流がリークすることにより、リークした周辺が多
孔質化されず、基板シリコンのまま残る。
周辺のエッジ部分を効率良くシールすることは難しく、
また作業性も悪い。ウェハ周辺のシールが不完全だとそ
こで電流がリークすることにより、リークした周辺が多
孔質化されず、基板シリコンのまま残る。
【００１０】また、ウェハ表面の一部をシール材でシー
ルすることにより、＋側、−側の電解質溶液の分離をよ
り確実に簡単に行うことができるようになる。しかしな
がら、シールした部分は陽極化成反応が行われないた
め、その部分のシリコンが多孔質化されない。
ルすることにより、＋側、−側の電解質溶液の分離をよ
り確実に簡単に行うことができるようになる。しかしな
がら、シールした部分は陽極化成反応が行われないた
め、その部分のシリコンが多孔質化されない。
【００１１】このようにして主に基板周辺部に残ったシ
リコンは、貼り合わせ後の多孔質シリコン除去のための
選択エッチングでは除去しきれないため、エピタキシャ
ル層表面に残ってしまいＳＯＩ基板の周辺部の品質を低
下させるという大きな問題点となる。
リコンは、貼り合わせ後の多孔質シリコン除去のための
選択エッチングでは除去しきれないため、エピタキシャ
ル層表面に残ってしまいＳＯＩ基板の周辺部の品質を低
下させるという大きな問題点となる。
【００１２】［発明の目的］本発明の目的は、陽極化成
により形成した多孔質シリコン上に形成したシリコンエ
ピタキシャル層を有する基板を、絶縁層を介して他の基
板に貼り合わせてＳＯＩ基板を作る方法において、貼り
合わせた基板の周辺部の品質を改善した作成方法を提供
することにある。
により形成した多孔質シリコン上に形成したシリコンエ
ピタキシャル層を有する基板を、絶縁層を介して他の基
板に貼り合わせてＳＯＩ基板を作る方法において、貼り
合わせた基板の周辺部の品質を改善した作成方法を提供
することにある。
【００１３】
【課題を解決するための手段】本発明は、前述した課題
を解決するための手段として、多孔質シリコン層上に単
結晶シリコンをエピタキシャル成長させた第１の基板
を、第２の基板の絶縁体上に貼り合わせた後、前記多孔
質シリコン層を除去して形成されるＳＯＩ基体の作成方
法において、前記第１の基板及び／又は前記第２の基板
の周辺部に段差を形成する工程と、前記第１の基板と前
記第２の基板とを前記段差を形成した側の面を向かい合
わせて貼り合わせる工程と、前記貼り合わせた基板の前
記段差部により生じた前記基板周辺部の非接着領域に沿
って基板周辺部の前記単結晶シリコン層を除去する工程
と、を有することを特徴とする半導体基体の作成方法を
提供するものである。
を解決するための手段として、多孔質シリコン層上に単
結晶シリコンをエピタキシャル成長させた第１の基板
を、第２の基板の絶縁体上に貼り合わせた後、前記多孔
質シリコン層を除去して形成されるＳＯＩ基体の作成方
法において、前記第１の基板及び／又は前記第２の基板
の周辺部に段差を形成する工程と、前記第１の基板と前
記第２の基板とを前記段差を形成した側の面を向かい合
わせて貼り合わせる工程と、前記貼り合わせた基板の前
記段差部により生じた前記基板周辺部の非接着領域に沿
って基板周辺部の前記単結晶シリコン層を除去する工程
と、を有することを特徴とする半導体基体の作成方法を
提供するものである。
【００１４】また、前記段差は、前記第１の基板又は前
記第２の基板の周辺部１ｍｍ以上に段差を０．５μｍ以
上設けることを特徴とする半導体基体の作成方法でもあ
る。
記第２の基板の周辺部１ｍｍ以上に段差を０．５μｍ以
上設けることを特徴とする半導体基体の作成方法でもあ
る。
【００１５】また、前記段差は、前記基板の周辺部１ｍ
ｍ以上に、前記第１の基板及び前記第２の基板の段差の
合計が０．５μｍ以上になるように設けることを特徴と
する半導体基体の作成方法でもある。
ｍ以上に、前記第１の基板及び前記第２の基板の段差の
合計が０．５μｍ以上になるように設けることを特徴と
する半導体基体の作成方法でもある。
【００１６】
【作用】本発明によれば、周辺部に段差部を設けた基板
を貼り合わせることにより、貼り合わせ基板周辺部に非
接着領域を生じさせることができる。そこで、この非接
着領域の単結晶シリコン層を基板周辺部に沿って多孔質
シリコン層とともに除去することにより、陽極化成時に
基板周辺部のシール材等により多孔質化されずに残った
周辺部の基板シリコンを確実に除去することができる。
このため、周辺部の単結晶シリコン層上に基板シリコン
の一部が残ってしまうという従来の問題を解決すること
ができ、周辺部まで均一な単結晶シリコン層を有するＳ
ＯＩ基板を形成することができる。
を貼り合わせることにより、貼り合わせ基板周辺部に非
接着領域を生じさせることができる。そこで、この非接
着領域の単結晶シリコン層を基板周辺部に沿って多孔質
シリコン層とともに除去することにより、陽極化成時に
基板周辺部のシール材等により多孔質化されずに残った
周辺部の基板シリコンを確実に除去することができる。
このため、周辺部の単結晶シリコン層上に基板シリコン
の一部が残ってしまうという従来の問題を解決すること
ができ、周辺部まで均一な単結晶シリコン層を有するＳ
ＯＩ基板を形成することができる。
【００１７】また、前記段差は、基板周辺部１ｍｍ以上
に設け、かつ貼り合わせる基板の一方に段差を形成する
場合は０．５μｍ以上の段差を設け、また、両方の基板
に段差を設ける場合は、両方の段差の合計が０．５μｍ
以上となるように形成することが好ましく、これによ
り、周辺部のみを確実に除去することができる。
に設け、かつ貼り合わせる基板の一方に段差を形成する
場合は０．５μｍ以上の段差を設け、また、両方の基板
に段差を設ける場合は、両方の段差の合計が０．５μｍ
以上となるように形成することが好ましく、これによ
り、周辺部のみを確実に除去することができる。
【００１８】
［実施例１］図１は、本発明によるＳＯＩ基板の作成方
法の実施例１を示す工程断面図である。
法の実施例１を示す工程断面図である。
【００１９】基板１としては、Ｐ型（１００）の比抵抗
０．０１Ωｃｍのシリコンウェハ１を使用し、シリコン
ウェハ１にホトレジスト２を塗布し、ウェハ周辺を５ｍ
ｍホトリソグラフィの技術を用いて除去した。その後プ
ラズマエッチング技術によりシリコンウェハ１の周辺部
を３μｍエッチングして段差部を形成した（図１−
１）。
０．０１Ωｃｍのシリコンウェハ１を使用し、シリコン
ウェハ１にホトレジスト２を塗布し、ウェハ周辺を５ｍ
ｍホトリソグラフィの技術を用いて除去した。その後プ
ラズマエッチング技術によりシリコンウェハ１の周辺部
を３μｍエッチングして段差部を形成した（図１−
１）。
【００２０】次にホトレジスト２を除去し、基板を洗浄
した後、陽極化成を行った。陽極化成液は４９％フッ化
水素酸溶液とエチルアルコール溶液を１：１の割合で混
合した。この陽極化成時には基板の表面側周辺３ｍｍ領
域はシール材が覆っており、多孔質化の反応は進まな
い。このウェハを溶液中で１４分間、電流密度１０ｍＡ
／ｃｍ2 で陽極化成反応を行った。多孔質化されたシリ
コン層３の厚みは１５μｍであった。またシールされた
周辺３ｍｍの領域では、多孔質化の反応は進まなかった
（図１−２）。
した後、陽極化成を行った。陽極化成液は４９％フッ化
水素酸溶液とエチルアルコール溶液を１：１の割合で混
合した。この陽極化成時には基板の表面側周辺３ｍｍ領
域はシール材が覆っており、多孔質化の反応は進まな
い。このウェハを溶液中で１４分間、電流密度１０ｍＡ
／ｃｍ2 で陽極化成反応を行った。多孔質化されたシリ
コン層３の厚みは１５μｍであった。またシールされた
周辺３ｍｍの領域では、多孔質化の反応は進まなかった
（図１−２）。
【００２１】次に、酸素雰囲気で４００℃、６０分間の
熱処理を行い多孔質シリコン層の表面を安定化させた。
その後多孔質シリコン３及び多孔質化されていないシリ
コンウェハ１上にシリコンのエピタキシャル成長を行い
１μｍのエピタキシャル層４を形成した。このエピタキ
シャル層４の結晶の品質を調べるためにＳｅｃｃｏエッ
チング等の結晶欠陥の評価を行ったが、欠陥は観察され
なかった。
熱処理を行い多孔質シリコン層の表面を安定化させた。
その後多孔質シリコン３及び多孔質化されていないシリ
コンウェハ１上にシリコンのエピタキシャル成長を行い
１μｍのエピタキシャル層４を形成した。このエピタキ
シャル層４の結晶の品質を調べるためにＳｅｃｃｏエッ
チング等の結晶欠陥の評価を行ったが、欠陥は観察され
なかった。
【００２２】次に、転写されるエピタキシャル層４を支
持するための他の基板５を熱酸化し、５０００オングス
トロームのシリコン酸化膜６を形成した。そして２枚の
ウェハを貼り合わせた後１１００℃、１時間の熱処理を
行って接着した。７，７’は本発明の特徴となる非接着
領域である（図１−３）。
持するための他の基板５を熱酸化し、５０００オングス
トロームのシリコン酸化膜６を形成した。そして２枚の
ウェハを貼り合わせた後１１００℃、１時間の熱処理を
行って接着した。７，７’は本発明の特徴となる非接着
領域である（図１−３）。
【００２３】貼り合わせた２枚のウェハのシリコン基板
１を多孔質シリコン３の上に５μｍ残るところまでウェ
ハ研削機で削り取った。その際に非接着領域７及び７’
上のシリコンウェハ１は削り取られてしまった。
１を多孔質シリコン３の上に５μｍ残るところまでウェ
ハ研削機で削り取った。その際に非接着領域７及び７’
上のシリコンウェハ１は削り取られてしまった。
【００２４】その後、フッ化水素酸溶液、硝酸溶液、酢
酸溶液（１：１０：１０）の混合液で残ったシリコンウ
ェハ１をエッチング除去した。多孔質シリコン３のエッ
チング速度は、シリコンウェハ１のエッチング速度の約
２倍であったが、多孔質シリコン層３の膜厚が１５μｍ
と厚いため、下地のエピタキシャルシリコン層４にダメ
ージを与えることなくシリコンウェハ１を全て除去する
ことができた。
酸溶液（１：１０：１０）の混合液で残ったシリコンウ
ェハ１をエッチング除去した。多孔質シリコン３のエッ
チング速度は、シリコンウェハ１のエッチング速度の約
２倍であったが、多孔質シリコン層３の膜厚が１５μｍ
と厚いため、下地のエピタキシャルシリコン層４にダメ
ージを与えることなくシリコンウェハ１を全て除去する
ことができた。
【００２５】次に、フッ化水素酸溶液と過酸化水素水溶
液（１：５）の混合液を用い、外部から超音波を与えて
多孔質シリコン３をエッチングした。この溶液での多孔
質シリコン３とエピタキシャルシリコン層４のエッチン
グ速度差は約１０万倍程度あり、エピタキシャルシリコ
ン層４にダメージを与えることなく多孔質シリコン３を
エッチングでき、均一なエピタキシャルシリコン層４を
持つＳＯＩ基板を作ることができた（図１−４）。
液（１：５）の混合液を用い、外部から超音波を与えて
多孔質シリコン３をエッチングした。この溶液での多孔
質シリコン３とエピタキシャルシリコン層４のエッチン
グ速度差は約１０万倍程度あり、エピタキシャルシリコ
ン層４にダメージを与えることなく多孔質シリコン３を
エッチングでき、均一なエピタキシャルシリコン層４を
持つＳＯＩ基板を作ることができた（図１−４）。
【００２６】本実施例では、非接着領域を得るために多
孔質層を形成する方の基板の周囲に３μｍのエッチング
を行って段差部を形成した。ウェハ周辺の段差により非
接着領域の大きさは変わる。３μｍの段差を付けた場合
は１ｃｍ以上離れた所も接着されなかったが、同様の手
法で０．５μｍの段差を設けた場合は、非接着領域は段
差の端から約１ｍｍ領域であり、それ以上隔れた場所で
は２枚のウェハは接着した。
孔質層を形成する方の基板の周囲に３μｍのエッチング
を行って段差部を形成した。ウェハ周辺の段差により非
接着領域の大きさは変わる。３μｍの段差を付けた場合
は１ｃｍ以上離れた所も接着されなかったが、同様の手
法で０．５μｍの段差を設けた場合は、非接着領域は段
差の端から約１ｍｍ領域であり、それ以上隔れた場所で
は２枚のウェハは接着した。
【００２７】また本実施例ではシリコン基板をエッチン
グして段差部を形成してから多孔質化を行ったが、多孔
質化を先に行った後に周辺部をエッチングして段差部を
形成しても良いし、エピタキシャル成長を行った後に周
辺部を除去しても同様の段差部を形成することができ、
同様の効果が得られる。
グして段差部を形成してから多孔質化を行ったが、多孔
質化を先に行った後に周辺部をエッチングして段差部を
形成しても良いし、エピタキシャル成長を行った後に周
辺部を除去しても同様の段差部を形成することができ、
同様の効果が得られる。
【００２８】［実施例２］図２は、本発明の実施例２を
説明するための工程断面図である。
説明するための工程断面図である。
【００２９】図２において、まず、Ｐ（１００）比抵抗
０．０１Ωｃｍのシリコンウェハ１０を洗浄し、フッ化
水素酸溶液とエチルアルコール溶液（体積比１対１）の
混合溶液中で電流密度１０ｍＡ／ｃｍ2 で１４分間陽極
化成反応を行い、多孔質シリコン層１３を１５μｍ形成
した。陽極化成装置において、シリコンウェハ１０の反
応面の周辺部３ｍｍはシール材で覆われているため多孔
質化されなかった（図２−１）。
０．０１Ωｃｍのシリコンウェハ１０を洗浄し、フッ化
水素酸溶液とエチルアルコール溶液（体積比１対１）の
混合溶液中で電流密度１０ｍＡ／ｃｍ2 で１４分間陽極
化成反応を行い、多孔質シリコン層１３を１５μｍ形成
した。陽極化成装置において、シリコンウェハ１０の反
応面の周辺部３ｍｍはシール材で覆われているため多孔
質化されなかった（図２−１）。
【００３０】貼り合わせＳＯＩ基板となる他のウェハ１
５に対して、ホトリソグラフィの技術を用いて基板周辺
部５ｍｍの領域を３μｍの深さで除去することにより段
差部を形成した。
５に対して、ホトリソグラフィの技術を用いて基板周辺
部５ｍｍの領域を３μｍの深さで除去することにより段
差部を形成した。
【００３１】その後、基板１５に対して５０００オング
ストロームの酸化を行い、絶縁層１６を形成した。
ストロームの酸化を行い、絶縁層１６を形成した。
【００３２】前述した一方の基板の多孔質化したＰ型シ
リコンウェハ１３上にエピタキシャル層１４を１μｍ成
長させた後、２枚のウェハを貼り合わせた。図中１７，
１７’は本発明の特徴となる非接着領域である（図２−
２）。
リコンウェハ１３上にエピタキシャル層１４を１μｍ成
長させた後、２枚のウェハを貼り合わせた。図中１７，
１７’は本発明の特徴となる非接着領域である（図２−
２）。
【００３３】その後、Ｐ型ウェハ１０を２０μｍの厚さ
が残るようにウェハ研削機で削り取った。その時に非接
着領域１７及び１７’は剥れてしまった。その後フッ化
水素酸、硝酸、酢酸の混合液（体積比１：１０：１０）
の混合液でシリコンウェハ１０をエッチング除去し、更
にフッ化水素酸と過酸化水素水溶液（体積比１：５）の
混合液で超音波を印加しながらエッチングを行い多孔質
シリコン層１３をエッチング除去した。こうして１μｍ
厚のエピタキシャル層１４を５０００オングストローム
の酸化膜１６上に形成したＳＯＩ基板を形成した（図２
−３）。
が残るようにウェハ研削機で削り取った。その時に非接
着領域１７及び１７’は剥れてしまった。その後フッ化
水素酸、硝酸、酢酸の混合液（体積比１：１０：１０）
の混合液でシリコンウェハ１０をエッチング除去し、更
にフッ化水素酸と過酸化水素水溶液（体積比１：５）の
混合液で超音波を印加しながらエッチングを行い多孔質
シリコン層１３をエッチング除去した。こうして１μｍ
厚のエピタキシャル層１４を５０００オングストローム
の酸化膜１６上に形成したＳＯＩ基板を形成した（図２
−３）。
【００３４】本実施例は、シリコンウェハ同士を酸化膜
を介して貼り合わせたが、絶縁層は絶縁体であれば種類
は問題でなくＳｉＮ膜等でもかまわない。またＳＯＩ基
板の基体となる基板はシリコンウェハでなく石英基板等
でも可能である。
を介して貼り合わせたが、絶縁層は絶縁体であれば種類
は問題でなくＳｉＮ膜等でもかまわない。またＳＯＩ基
板の基体となる基板はシリコンウェハでなく石英基板等
でも可能である。
【００３５】
【発明の効果】以上説明したように、２枚の基板を貼り
合わせ、多孔質シリコンと非多孔質シリコンのエッチン
グ速度差を利用して、均一なエピタキシャルシリコン層
を持つＳＯＩ基板の作成方法において、２枚の基板のど
ちらか又は両方の周辺部に段差部を設けることにより、
貼り合わせた際に周辺部に非接着領域を形成し、品質の
不安定な周辺部を非接着領域ごと除去することにより、
周辺部まで均一で高品質なＳＯＩ基板を形成することが
できるようになるという効果が得られる。
合わせ、多孔質シリコンと非多孔質シリコンのエッチン
グ速度差を利用して、均一なエピタキシャルシリコン層
を持つＳＯＩ基板の作成方法において、２枚の基板のど
ちらか又は両方の周辺部に段差部を設けることにより、
貼り合わせた際に周辺部に非接着領域を形成し、品質の
不安定な周辺部を非接着領域ごと除去することにより、
周辺部まで均一で高品質なＳＯＩ基板を形成することが
できるようになるという効果が得られる。
【００３６】また、前記段差は、基板周辺部１ｍｍ以上
に設け、かつ貼り合わせる基板の一方に段差を形成する
場合は０．５μｍ以上の段差を設け、また、両方の基板
に段差を設ける場合は、両方の段差の合計が０．５μｍ
以上となるように形成することが好ましく、これにより
周辺部の品質の良くない部分のみを除去できる効果が得
られる。
に設け、かつ貼り合わせる基板の一方に段差を形成する
場合は０．５μｍ以上の段差を設け、また、両方の基板
に段差を設ける場合は、両方の段差の合計が０．５μｍ
以上となるように形成することが好ましく、これにより
周辺部の品質の良くない部分のみを除去できる効果が得
られる。
【図１】本発明の実施例１の模式的工程断面図である。
【図２】本発明の実施例２の模式的工程断面図である。
１，１１ Ｐ型シリコン基板 ２ ホトレジスト ３，１３ 多孔質シリコン層 ４，１４ エピタキシャルシリコン層 ５，１５ ＳＯＩ基板 ６，１６ 絶縁膜 ７，７’，１７，１７’ 非接着領域
Claims (3)
- 【請求項１】 多孔質シリコン層上に単結晶シリコンを
エピタキシャル成長させた第１の基板を、第２の基板の
絶縁体上に貼り合わせた後、前記多孔質シリコン層を除
去して形成されるＳＯＩ基体の作成方法において、 前記第１の基板及び／又は前記第２の基板の周辺部に段
差を形成する工程と、 前記第１の基板と前記第２の基板とを前記段差を形成し
た側の面を向かい合わせて貼り合わせる工程と、 前記貼り合わせた基板の周辺部に前記段差により生じた
非接着領域に沿って前記基板周辺部の前記単結晶シリコ
ン層を除去する工程と、を有することを特徴とする半導
体基体の作成方法。 - 【請求項２】 前記段差は、前記第１の基板又は前記第
２の基板の周辺部１ｍｍ以上に段差を０．５μｍ以上設
けることを特徴とする請求項１に記載の半導体基体の作
成方法。 - 【請求項３】 前記段差は、前記基板の周辺部１ｍｍ以
上に、前記第１の基板及び前記第２の基板の段差の合計
が０．５μｍ以上になるように設けることを特徴とする
請求項１に記載の半導体基体の作成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP506094A JPH07211876A (ja) | 1994-01-21 | 1994-01-21 | 半導体基体の作成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP506094A JPH07211876A (ja) | 1994-01-21 | 1994-01-21 | 半導体基体の作成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211876A true JPH07211876A (ja) | 1995-08-11 |
Family
ID=11600862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP506094A Pending JPH07211876A (ja) | 1994-01-21 | 1994-01-21 | 半導体基体の作成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07211876A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5863829A (en) * | 1995-08-24 | 1999-01-26 | Komatsu Electronic Metals Co., Ltd. | Process for fabricating SOI substrate |
| US6391743B1 (en) | 1998-09-22 | 2002-05-21 | Canon Kabushiki Kaisha | Method and apparatus for producing photoelectric conversion device |
| JP2004535664A (ja) * | 2001-04-13 | 2004-11-25 | コミサリヤ・ア・レネルジ・アトミク | 剥離可能な基板または剥離可能な構造、およびそれらの製造方法 |
-
1994
- 1994-01-21 JP JP506094A patent/JPH07211876A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5863829A (en) * | 1995-08-24 | 1999-01-26 | Komatsu Electronic Metals Co., Ltd. | Process for fabricating SOI substrate |
| US6391743B1 (en) | 1998-09-22 | 2002-05-21 | Canon Kabushiki Kaisha | Method and apparatus for producing photoelectric conversion device |
| JP2004535664A (ja) * | 2001-04-13 | 2004-11-25 | コミサリヤ・ア・レネルジ・アトミク | 剥離可能な基板または剥離可能な構造、およびそれらの製造方法 |
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