JPH07153298A - Fail data processing device - Google Patents

Fail data processing device

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JPH07153298A
JPH07153298A JP5325923A JP32592393A JPH07153298A JP H07153298 A JPH07153298 A JP H07153298A JP 5325923 A JP5325923 A JP 5325923A JP 32592393 A JP32592393 A JP 32592393A JP H07153298 A JPH07153298 A JP H07153298A
Authority
JP
Japan
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fail
memory
data
fail data
processors
Prior art date
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Withdrawn
Application number
JP5325923A
Other languages
Japanese (ja)
Inventor
Yuji Sakai
祐二 酒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Publication of JPH07153298A publication Critical patent/JPH07153298A/en
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Abstract

PURPOSE:To shorten a processing time of fail data by connecting a fail memory to a semiconductor memory means and reading memory information of this memory means in a processor and processing. CONSTITUTION:A fail analyzing section 31 comprises semiconductor memory sections 311-314 and processors 411-414 arranged corresponding to the above. The memory sections 311-314 are not especially restricted, but is made a RAM, and arranged corresponding to a fail memory. The memory section 311-314 are connected to a fail memory section through a proper interface cable and the like. Owing to that, a disk and the like are not require to lie between them in transferring a fail data from a fail memory section to the memory section 311-314. The memory section 311-314 are connected to a processor bus of the corresponding processors 411-414, and memory access of the corresponding memory sections 311-314 can be performed by the processors 411-414.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、フェイルビットマップ
解析によるメモリ評価技術、さらには、フェイルビット
マップ解析のための情報処理装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory evaluation technique by fail bit map analysis, and further to an information processing device for fail bit map analysis.

【0002】[0002]

【従来の技術】半導体メモリの評価において、フェイル
ビットマップによる不良解析は非常に重要な手法の一つ
とされる。半導体メモリのセルはマトリックス状に規則
正しく配置され、それぞれのメモリセルは、外部から入
力されるアドレスと1対1で対応しており、通常の評価
では、あるアドレスに書込んだ情報を読出し、その出力
データと期待値とが一致するか否かで判定される。フェ
イルビットマップはそのような判定結果をそれぞれのメ
モリセルに対応する位置に表示したものであり、不良解
析を視覚的に示す有力な解析手段とされる。
2. Description of the Related Art In semiconductor memory evaluation, failure analysis using a fail bit map is one of the most important techniques. The cells of the semiconductor memory are regularly arranged in a matrix, and each memory cell has a one-to-one correspondence with an address input from the outside. In a normal evaluation, the information written at a certain address is read and It is determined whether the output data and the expected value match. The fail bit map displays such a determination result at the position corresponding to each memory cell, and is a powerful analysis means for visually indicating a failure analysis.

【0003】フェイルメモリを用いた従来のメモリ検査
においては、先ずフェイルメモリにフェイルデータを書
込み、しかる後に、ワークステーションなどで、フェイ
ルメモリから半導体メモリの不良判定結果を読出し、欠
陥救済のアルゴリズムの対象となる規模まで重ね合せる
処理をしたり、また、解析手段においては、半導体メモ
リを構成するメモリセルの物理的配置に対応するように
再配置したり、不良ビットの分布状態をマクロ的に観測
可能とするため複数ビットを縮約する等の処理を行って
いる。
In a conventional memory inspection using a fail memory, first write fail data to the fail memory, and then read a defect determination result of the semiconductor memory from the fail memory at a workstation or the like to be a target of a defect relief algorithm. It is possible to perform superimposing processing up to the following scale, rearrange the analysis means so that it corresponds to the physical arrangement of the memory cells that make up the semiconductor memory, and observe the distribution state of defective bits macroscopically. Therefore, processing such as contraction of multiple bits is performed.

【0004】尚、フェイルビットマップによる不良解析
手法について記載された文献の例としては、「Pro
c.IEEE’90 ICMTS Vol3 Marc
h 1990 P175」がある。
As an example of a document describing a failure analysis method using a fail bit map, "Pro.
c. IEEE'90 ICMTS Vol3 Marc
h 1990 P175 ”.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、上記従
来技術においては、大量のフェイルデータを処理する場
合、フェイルデータをハードディスク等に格納し、それ
を読出してプロセッサで処理するようにしていたため、
半導体メモリの大容量化に伴うデータ量の増大により、
解析結果が得られるまでの時間が長くなる傾向にある。
それについて本発明者が検討したところ、データ処理に
要する時間のほとんどが、フェイルデータの転送時間に
よって占められており、そのことが、不良解析処理の結
果を得るまでの時間短縮を疎外する主たる要因とされる
のが見出された。
However, in the above-mentioned prior art, when processing a large amount of fail data, the fail data is stored in a hard disk or the like and is read out and processed by a processor.
Due to the increase in the amount of data accompanying the increase in capacity of semiconductor memory,
It tends to take a long time until the analysis result is obtained.
When the present inventor examined it, most of the time required for the data processing is occupied by the transfer time of the fail data, which is the main factor for reducing the time reduction until the result of the failure analysis processing is obtained. Was found.

【0006】本発明の目的は、フェイルデータの処理時
間の短縮を図ることにある。
An object of the present invention is to shorten the processing time of fail data.

【0007】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【0008】[0008]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
The outline of the representative one of the inventions disclosed in the present application will be briefly described as follows.

【0009】すなわち、フェイルデータを保持するため
のフェイルメモリに結合され、このフェイルメモリに記
憶されたフェイルデータを取込むための半導体記憶手段
と、この半導体記憶手段の記憶情報を読込んでフェイル
データの並列処理可能な複数のプロセッサとを含んでフ
ェイルデータ処理装置を構成する。
That is, semiconductor memory means coupled to a fail memory for holding fail data, for taking in the fail data stored in the fail memory, and storage information of the semiconductor memory means are read to store the fail data. A fail data processing device is configured to include a plurality of processors capable of parallel processing.

【0010】[0010]

【作用】上記した手段によれば、上記フェイルメモリが
上記半導体記憶手段に結合され、この半導体記憶手段の
記憶情報が上記プロセッサに読込まれて処理されること
は、フェイルメモリから上記半導体記憶手段へのフェイ
ルデータの転送、及び上記半導体記憶手段から上記プロ
セッサへのフェイルデータの転送において、ハードディ
スクなどの記憶媒体の介在を不要とし、このことが、フ
ェイルデータ転送時間の短縮化を達成する。そして、上
記複数のプロセッサによって、フェイルデータの並列処
理を行うことは、フェイルデータ処理時間の短縮化を達
成する。
According to the above-mentioned means, the fail memory is coupled to the semiconductor memory means, and the information stored in the semiconductor memory means is read and processed by the processor. In the transfer of the fail data and the transfer of the fail data from the semiconductor storage means to the processor, it is not necessary to interpose a storage medium such as a hard disk, which achieves the reduction of the fail data transfer time. The parallel processing of the fail data by the plurality of processors achieves the reduction of the fail data processing time.

【0011】[0011]

【実施例】図1には本発明にかかる情報処理装置が適用
されたメモリ検査装置が示される。
1 shows a memory inspection device to which an information processing device according to the present invention is applied.

【0012】図1に示されるように、このメモリ検査装
置は、検査対象メモリ(DUT)12のプロービング試
験や直流特性試験(DCテスト)及び交流特性試験(A
Cテスト)などを行うための測定器15、検査対象メモ
リ12への書込み用検査データDiと当該メモリ12か
ら読出されたデータDoとを比較する比較回路13、こ
の比較回路13の出力を格納するためのフェイルメモリ
部40、各部の動作を制御するためのコントローラ1
0、このコントローラ10に対してフェイルデータ収集
等に関する各種条件を設定するための条件設定部20、
上記検査対象メモリ12に対して、それの動作電源Vc
cや書込みのための高電圧Vppを必要に応じて供給す
るための電源部14、上記フェイルメモリ部40に格納
されたフェイルデータを解析するためのフェイル解析部
31、その解析結果を表示するための表示部32を含
む。
As shown in FIG. 1, this memory inspection apparatus has a probing test, a DC characteristic test (DC test), and an AC characteristic test (A) of a memory to be inspected (DUT) 12.
A measuring device 15 for performing (C test), a comparison circuit 13 for comparing the inspection data Di for writing to the inspection target memory 12 with the data Do read from the memory 12, and the output of the comparison circuit 13 is stored. Fail memory unit 40 for controlling the controller 1 for controlling the operation of each unit
0, a condition setting unit 20 for setting various conditions related to fail data collection for this controller 10,
With respect to the memory 12 to be inspected, its operating power supply Vc
c, a power supply unit 14 for supplying a high voltage Vpp for writing as needed, a fail analysis unit 31 for analyzing fail data stored in the fail memory unit 40, and for displaying the analysis result. The display unit 32 of is included.

【0013】上記検査対象メモリ12の種類や記憶容量
等によって検査条件が異なるため、条件設定部20によ
って、上記検査対象メモリ12の種類や記憶容量等に応
じた適切な検査条件の設定が行えるようになっている。
特に制限されないが、そのような条件設定部20には、
キーボード等が適用される。
Since the inspection conditions differ depending on the type and storage capacity of the inspection target memory 12, the condition setting unit 20 can set appropriate inspection conditions according to the type and storage capacity of the inspection target memory 12. It has become.
Although not particularly limited, such condition setting unit 20 includes
Keyboard etc. are applied.

【0014】特に制限されないが、上記コントローラ1
0には、所定のプログラムを実行することによって各部
の動作制御のためのコントロール信号CNTや、アドレ
ス信号Ai(n)、さらには検査データDiを生成する
ためのプロセッサが適用される。そのようなコントロー
ラ10によって生成される動作タイミング信号の一つと
して、リードライト信号R/W*(*はローアクティブ
を示す)が生成されるようになっており、このリードラ
イト信号R/W*がローレベルの場合に検査対象メモリ
12への検査データDiの書込みが行われるようになっ
ている。この検査データDiは、フェイル試験のため比
較回路13へも伝達されるようになっている。また、上
記コントローラ10によってメモリアドレス信号Ai
(n)が生成され、それが、上記検査対象メモリ12、
フェイルメモリ部40へ伝達されるようになっている。
The controller 1 is not particularly limited.
For 0, a control signal CNT for controlling the operation of each unit by executing a predetermined program, an address signal Ai (n), and a processor for generating inspection data Di are applied. A read / write signal R / W * (* indicates low active) is generated as one of the operation timing signals generated by such a controller 10, and the read / write signal R / W * is generated. When is low level, the inspection data Di is written to the inspection target memory 12. The inspection data Di is also transmitted to the comparison circuit 13 for the fail test. In addition, the controller 10 causes the memory address signal Ai
(N) is generated, which is the inspection target memory 12,
The data is transmitted to the fail memory unit 40.

【0015】検査対象メモリ12に書込まれたデータ
は、コントローラ10によってリードライト信号R/W
*がハイレベルにされることによって読出されて比較回
路13に伝達される。するとこの比較回路13におい
て、検査対象メモリ12への書込みデータDiと、当該
メモリ12から実際に読出されたデータDoとのビット
単位の比較が行われ、その比較において、両者が一致し
ていたなら当該比較回路13の論理出力Dfiはローレ
ベルとされ、不一致ならばそれがハイレベルとされる。
そのような比較結果が、リアルタイムでフェイルメモリ
部40に取込まれる。
The data written in the memory 12 to be inspected is read / write signal R / W by the controller 10.
When * is set to high level, it is read and transmitted to the comparison circuit 13. Then, in the comparison circuit 13, the write data Di to be written into the memory 12 to be inspected and the data Do actually read from the memory 12 are compared on a bit-by-bit basis. The logic output Dfi of the comparison circuit 13 is set to low level, and if they do not match, it is set to high level.
The result of such comparison is taken into the fail memory unit 40 in real time.

【0016】フェイルメモリ部40は、特に制限されな
いが、フェイルメモリ42と、このフェイルメモリ42
へのデータ書込み、及び読出しのための制御機能等を有
するメモリ制御部41とを含む。このフェイルメモリ4
2は、特に制限されないが、複数のフェイルメモリFM
1,FM2・・・FMnを含む。この複数のフェイルメ
モリFM1,FM2・・・FMnのアドレス制御は、メ
モリ制御部41から出力されるフェイルメモリアドレス
信号Ajによって行われる。
The fail memory unit 40 is not particularly limited, but the fail memory 42 and this fail memory 42
And a memory control unit 41 having a control function for writing and reading data to and from. This fail memory 4
2 is not particularly limited, but a plurality of fail memories FM
1, FM2 ... FMn are included. Address control of the plurality of fail memories FM1, FM2 ... FMn is performed by a fail memory address signal Aj output from the memory control unit 41.

【0017】ここで、従来方式に従えば、比較回路13
での比較結果が、フェイルメモリ42に書込まれ、後の
不良解析処理において、当該フェイルメモリ42の記憶
内容を、データファイルとしてハードディスク等に取込
んだ後、それをワークステーションなどで処理すること
によって、データの物理的な再配置、及び縮約等により
目的の状態とされる。しかしその場合には、検査対象メ
モリの大容量化に伴うフェイルデータ量増大により、ハ
ードディスクへの情報書込みや読出しに時間がかかるこ
となどから、解析結果が得られるまでに、どうしても時
間がかかってしまう。
Here, according to the conventional method, the comparison circuit 13
The result of the comparison is written in the fail memory 42, and in the subsequent failure analysis processing, the storage content of the fail memory 42 is taken into a hard disk or the like as a data file and then processed by a workstation or the like. The physical state of the data is changed to a target state by reduction or the like. However, in that case, it takes time to write and read the information to and from the hard disk due to the increase in the amount of fail data accompanying the increase in the capacity of the memory to be inspected. .

【0018】そこで、本実施例では、情報転送時間の短
縮化、不良解析時間の短縮化、さらには検査コストの低
減を図るため、上記フェイルメモリに結合された半導体
記憶手段と、この半導体記憶手段の記憶情報を読込んで
フェイルデータの並列処理可能な複数のプロセッサとを
含んで成るフェイル解析部31が設けられている。
Therefore, in this embodiment, in order to shorten the information transfer time, the failure analysis time, and the inspection cost, the semiconductor memory means coupled to the fail memory and the semiconductor memory means. There is provided a fail analysis unit 31 including a plurality of processors capable of reading the stored information of and processing the fail data in parallel.

【0019】図2には上記フェイル解析部31の構成が
模式的に示されている。
FIG. 2 schematically shows the structure of the fail analysis unit 31.

【0020】図2に示されるように、このフェイル解析
部31は、特に制限されないが、半導体記憶手段とされ
る4個の半導体記憶部311〜314と、それに対応し
て配置された4個のプロセッサ411〜414とを含
む。上記半導体記憶部311〜314は、特に制限され
ないが、RAM(ランダム・アクセス・メモリ)とさ
れ、上記フェイルメモリFM1〜FMnに対応して配置
される。尚、この半導体記憶部311〜314は、物理
的に別個のメモリであっても良いし、又は物理的に一つ
のメモリとされるものを、システムのアドレスマッピン
グにより4つの記憶エリアに分割されたものであっても
良いが、処理の高速化を図るには、ダイナミック型RA
Mよりも高速動作が可能なスタティック型RAMを適用
したほうが良い。上記4個の半導体記憶部311〜31
4は、適宜のインタフェースケーブル等を介して、上記
フェイルメモリ部40に結合されている。そのため、上
記フェイルメモリ部40から上記半導体記憶部311〜
314へのフェイルデータ転送において、ディスク等を
介在させることなく、高速に行うことができる。本実施
例においては、特に制限されないが、上記4個の半導体
記憶部311〜314には、検査対象メモリのチップ単
位のフェイルマップ420が書込まれるようになってい
る。つまり、上記4個の半導体記憶部311〜314に
は、同一のフェイルデータが書込まれる。
As shown in FIG. 2, the fail analysis unit 31 is not particularly limited, but four semiconductor storage units 311 to 314 serving as semiconductor storage means and four semiconductor storage units arranged corresponding thereto. Processors 411-414. Although not particularly limited, the semiconductor storage units 311 to 314 are RAMs (random access memories) and are arranged corresponding to the fail memories FM1 to FMn. The semiconductor storage units 311 to 314 may be physically separate memories, or what is physically one memory is divided into four storage areas by system address mapping. However, in order to speed up the processing, dynamic RA
It is better to apply a static RAM that can operate at a higher speed than M. The above four semiconductor memory units 311 to 31
4 is connected to the fail memory unit 40 via an appropriate interface cable or the like. Therefore, from the fail memory unit 40 to the semiconductor storage units 311 to 311
The fail data transfer to 314 can be performed at high speed without interposing a disk or the like. In the present embodiment, although not particularly limited, a fail map 420 of each chip of the memory to be inspected is written in each of the four semiconductor memory units 311 to 314. That is, the same fail data is written in the four semiconductor memory units 311 to 314.

【0021】上記半導体記憶部311〜314は、それ
ぞれ対応するプロセッサ411〜414のプロセッサバ
スに結合されており、当該プロセッサ411〜414に
よって、対応する半導体記憶部311〜314のメモリ
アクセスが可能とされる。従って、半導体記憶部311
〜314から、それぞれ対応するプロセッサ411〜4
14へのデータ転送(データ読込み)は、高速に行われ
る。当然ながらこの半導体記憶部311〜314から、
それぞれ対応するプロセッサ411〜414へのデータ
転送においても、ディスク等の介在は不要とされる。
The semiconductor storage units 311 to 314 are coupled to the processor buses of the corresponding processors 411 to 414, respectively, and the processors 411 to 414 enable the memory access of the corresponding semiconductor storage units 311 to 314. It Therefore, the semiconductor storage unit 311
~ 314 from the corresponding processors 411-4
Data transfer to 14 (data reading) is performed at high speed. Of course, from this semiconductor storage unit 311 to 314,
Also in the data transfer to the corresponding processors 411 to 414, the interposition of a disk or the like is unnecessary.

【0022】図3には本実施例装置による処理の流れが
示される。
FIG. 3 shows the flow of processing by the apparatus of this embodiment.

【0023】図3の流れに従えば、検査対象メモリ12
がウェーハ状態、若しくはチップ状態で、測定器15に
よって、プロービング試験が行われる(ステップS3
1)。この試験は、チップのボンディングパッドに探針
を機械的に接触させて電気的特性を測定することによっ
て可能とされる。この試験で良品とされたものが次工程
へ回される。次に、測定器15によってDCテスト、A
Cテストが行われる(ステップS32)。DCテストで
は、検査対象メモリ12の外部端子や、この外部端子を
通過する電流が直流的に測定される。また、ACテスト
では、検査対象メモリ12の入出力端子間の伝搬遅延時
間、出力波形の遷移時間、セットアップ時間、ホールド
時間、最小クロックパルス幅、最大クロック周波数など
が、測定器15によって測定される。そのようなテスト
が終了された後に、パス/フェイルの判定及びフェイル
アドレスの取得が行われる(ステップS33)。本実施
例では、複数のプロセッサ411〜414が設けられ、
それによって、フェイルデータについての複数種類の処
理の並列実行が可能とされる。特に制限されないが、本
実施例装置でのフェイルデータについての処理は、縮約
等のデータ処理(ステップS34)と、不良モードの分
類(ステップS36)に大別される。
According to the flow of FIG. 3, the inspection target memory 12
Is a wafer state or a chip state, the probing test is performed by the measuring device 15 (step S3).
1). This test is made possible by mechanically contacting the probe with the bonding pad of the chip and measuring the electrical characteristics. What is judged to be non-defective in this test is sent to the next process. Next, a DC test, A
The C test is performed (step S32). In the DC test, the external terminal of the memory 12 to be inspected and the current passing through this external terminal are measured as a direct current. In the AC test, the measuring device 15 measures the propagation delay time between the input and output terminals of the memory 12 to be inspected, the transition time of the output waveform, the setup time, the hold time, the minimum clock pulse width, the maximum clock frequency, and the like. . After such a test is completed, pass / fail determination and fail address acquisition are performed (step S33). In this embodiment, a plurality of processors 411 to 414 are provided,
As a result, a plurality of types of processing for fail data can be executed in parallel. Although not particularly limited, the processing for fail data in the apparatus of this embodiment is roughly classified into data processing such as contraction (step S34) and classification of defective modes (step S36).

【0024】上記縮約処理では、不良ビットの分布状態
をマクロ的に観測可能とするため、隣接する複数ビット
単位で、それらデータの論理和が求められることにより
フェイルデータが縮約される(ステップS34)。例え
ば、隣接する4ビット単位でそれらデータの論理和を得
るようにすれば、4ビット縮約が可能とされ、その結
果、情報量は1/4に縮約される。そしてそのような縮
約結果が、表示、あるいはプリントアウトされる(ステ
ップS35)。
In the above-mentioned reduction processing, since the distribution state of defective bits can be observed macroscopically, the fail data is reduced by calculating the logical sum of the data in units of a plurality of adjacent bits (step S34). For example, if the logical sum of the data is obtained in units of adjacent 4 bits, 4 bits can be reduced, and as a result, the amount of information is reduced to 1/4. Then, such a contraction result is displayed or printed out (step S35).

【0025】特に制限されないが、プロセッサ411に
おいて、上記縮約処理が行われるとき、他のプロセッサ
412〜414において不良モード解析が可能とされ
る。
Although not particularly limited, when the reduction processing is performed in the processor 411, the failure mode analysis can be performed in the other processors 412 to 414.

【0026】また、上記不良モード分類では、不良状態
を特定のパターンに分類され(ステップS36)、それ
は、一つのフェイルマップ420から不良箇所の特定の
パターンを検出することによって可能とされる。検出結
果は、表示、あるいはプリントアウトされる(ステップ
S37)。本実施例では、半導体記憶部やプロセッサの
数を4個としているため、上記のようにプロセッサ41
1において縮約処理を行うようにした場合、他の3個の
プロセッサで不良モードの解析を行うことになる。その
場合には、図4に示されるように、不良箇所が縦線状に
なっている場合にはワード線不良とされ、不良箇所が横
線状になっている場合にはビット線不良とされ、不良箇
所が点状になっている場合にはビット不良とされる。
尚、さらに多くのプロセッサが設けられている場合に
は、不良箇所がある領域にまとまっている場合などにお
いて、マット不良などとして、それの認識が可能とされ
る。そのような不良解析処理は、過去の不良パターン情
報や、検査対象メモリの構成等を勘案して設定された基
準パターンに基づくパターンマッチングによって、比較
的容易に実現される。
In the failure mode classification, the failure state is classified into a specific pattern (step S36), which is possible by detecting the specific pattern of the defective portion from one fail map 420. The detection result is displayed or printed out (step S37). In this embodiment, since the number of semiconductor memory units and processors is four, the processor 41 is used as described above.
When the reduction processing is performed in 1, the failure mode analysis is performed by the other three processors. In that case, as shown in FIG. 4, if the defective portion has a vertical line shape, it is a word line defect, and if the defective portion has a horizontal line shape, a bit line defect, If the defective portion is dot-like, it is determined to be a bit defect.
In addition, when more processors are provided, it is possible to recognize a mat defect or the like in a case where the defective part is gathered in an area having a defect. Such a defect analysis process is relatively easily realized by pattern matching based on a reference pattern set in consideration of past defect pattern information and the configuration of the inspection target memory.

【0027】上記実施例によれば以下の作用効果が得ら
れる。
According to the above embodiment, the following operational effects can be obtained.

【0028】(1)フェイルメモリ42が半導体記憶部
311〜314に結合され、この半導体記憶部311〜
314の記憶情報がプロセッサ411〜414に読込ま
れて処理されることにより、フェイルメモリ42から半
導体記憶部へのフェイルデータの転送、及び半導体記憶
部311〜314からプロセッサ411〜414へのフ
ェイルデータの転送において、ハードディスクなどの記
憶媒体の介在が不要とされるから、フェイルデータの高
速転送が可能とされる。
(1) The fail memory 42 is coupled to the semiconductor storage units 311 to 314, and the semiconductor storage units 311 to 311 are connected.
The storage information of 314 is read and processed by the processors 411 to 414 to transfer the fail data from the fail memory 42 to the semiconductor storage unit, and the fail data from the semiconductor storage units 311 to 314 to the processors 411 to 414. Since the transfer does not require the intervention of a storage medium such as a hard disk, high-speed transfer of fail data is possible.

【0029】(2)一つのプロセッサによって異なるフ
ェイルデータ処理を経時的に実行する場合に比べ、複数
のプロセッサ411〜414によって、フェイルデータ
の並列処理を行うことによって、フェイルデータ処理時
間を短縮することができる。また、データ処理に要する
時間のほとんどが、フェイルデータの転送時間によって
占められていることから、上記(1)の作用効果である
高速転送と、上記複数のプロセッサによる並列処理によ
り、フェイルデータ処理結果が得られるまでの全体的な
処理時間を大幅に短縮することができる。
(2) The fail data processing time can be shortened by performing parallel processing of the fail data by the plurality of processors 411 to 414, as compared with the case where different fail data processing is executed by one processor over time. You can Further, since most of the time required for data processing is occupied by the transfer time of fail data, the fail data processing result is obtained by the high-speed transfer which is the effect of (1) and the parallel processing by the plurality of processors. It is possible to greatly reduce the overall processing time until the above is obtained.

【0030】(3)上記(1),(2)の作用効果によ
り、フェイルデータ処理に要する時間が短縮されること
によって、検査コストの低減を図ることができる。
(3) Due to the effects of the above (1) and (2), the time required for fail data processing is shortened, so that the inspection cost can be reduced.

【0031】図5には他の実施例が示される。FIG. 5 shows another embodiment.

【0032】上記実施例では4個の半導体記憶部311
〜314へ同一データを転送するようにしたが、図5に
示される実施例では、それぞれ異なるデータを転送する
ようにしている。すなわち、フェイルメモリ部42で得
られるフェイルマップ420が、破線L1,L2で示さ
れるように4分割され、分割されたマップがそれぞれ半
導体記憶部311〜314へ転送される。プロセッサ4
11〜414では、上記のように分割されたものが、処
理対象とされる。この処理の具体的内容は、特に制限さ
れないが、上記実施例と同様に、縮約処理、又は不良モ
ード分類などとされる。
In the above embodiment, four semiconductor memory units 311 are used.
Although the same data is transferred to each of ˜314, different data are transferred in the embodiment shown in FIG. That is, the fail map 420 obtained in the fail memory unit 42 is divided into four as shown by broken lines L1 and L2, and the divided maps are transferred to the semiconductor storage units 311 to 314, respectively. Processor 4
In 11 to 414, the pieces divided as described above are to be processed. The specific content of this processing is not particularly limited, but is similar to the reduction processing or the failure mode classification as in the above embodiment.

【0033】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
The invention made by the present inventor has been specifically described based on the embodiments, but the present invention is not limited thereto, and needless to say, various modifications can be made without departing from the scope of the invention. Yes.

【0034】例えば、上記実施例では、半導体記憶部3
11〜314や、プロセッサ411〜414の数を、共
に4個としたが、それに限定されるのもではなく、2又
は3個、又は5個以上とすることができる。また、上記
実施例では、フェイルデータの処理例として、縮約処
理、不良モード分類を挙げたが、それに限定されるもの
ではなく、複数のプロセッサによって他の処理を並列的
に実行させることができる。
For example, in the above embodiment, the semiconductor memory unit 3
The number of 11 to 314 and the number of processors 411 to 414 are both four, but the number is not limited to this, and can be two or three, or five or more. Further, in the above-described embodiment, the contraction process and the failure mode classification are given as examples of the fail data process. However, the process is not limited to this, and a plurality of processors can execute other processes in parallel. .

【0035】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
検査装置に適用した場合について説明したが、それに限
定されるものではなく、LSI試験装置などに広く適用
することができる。
In the above description, the case where the invention made by the present inventor is mainly applied to the memory inspection apparatus which is the field of application which is the background of the invention has been described, but the present invention is not limited to this and is applied to an LSI test apparatus or the like. It can be widely applied.

【0036】本発明は、少なくともフェイルデータを取
扱うことを条件に適用することができる。
The present invention can be applied on condition that at least fail data is handled.

【0037】[0037]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.

【0038】すなわち、フェイルメモリが半導体記憶手
段に結合され、この半導体記憶手段の記憶情報がプロセ
ッサに読込まれて処理されることにより、フェイルメモ
リから半導体記憶手段へのフェイルデータの転送、及び
半導体記憶手段からプロセッサへのフェイルデータの転
送において、ハードディスクなどの記憶媒体の介在が不
要とされるから、フェイルデータの高速転送が可能とさ
れる。そして、複数のプロセッサによって、フェイルデ
ータの並列処理を行うことによって、フェイルデータ処
理時間の短縮化を図ることができる。
That is, the fail memory is coupled to the semiconductor memory means, and the stored information in the semiconductor memory means is read and processed by the processor, whereby the fail data is transferred from the fail memory to the semiconductor memory means and the semiconductor memory is stored. In the transfer of fail data from the means to the processor, it is not necessary to interpose a storage medium such as a hard disk, and therefore high speed transfer of fail data is possible. Then, the fail data processing time can be shortened by performing the parallel processing of the fail data by the plurality of processors.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例であるメモリ検査装置の構成
例ブロック図である。
FIG. 1 is a block diagram of a configuration example of a memory inspection device that is an embodiment of the present invention.

【図2】上記メモリ検査装置に含まれるフェイル解析部
の構成例ブロック図である。
FIG. 2 is a block diagram of a configuration example of a fail analysis unit included in the memory inspection device.

【図3】上記メモリ検査装置における主要処理の流れ図
である。
FIG. 3 is a flowchart of main processing in the memory inspection device.

【図4】上記メモリ検査装置における不良モード分類の
説明図である。
FIG. 4 is an explanatory diagram of defective mode classification in the memory inspection device.

【図5】他の実施例におけるフェイル解析部とそこでの
処理対象の説明図である。
FIG. 5 is an explanatory diagram of a fail analysis unit and a processing target there according to another embodiment.

【符号の説明】[Explanation of symbols]

10 コントローラ 12 検査対象メモリ 13 比較回路 14 電源部 15 測定器 20 条件設定部 31 フェイル解析部 32 表示部 40 フェイルメモリ部 41 メモリ制御部 42 フェイルメモリ 311〜314 半導体記憶部 411〜414 プロセッサ 420 フェイルマップ 10 controller 12 inspection target memory 13 comparison circuit 14 power supply unit 15 measuring instrument 20 condition setting unit 31 fail analysis unit 32 display unit 40 fail memory unit 41 memory control unit 42 fail memory 311 to 314 semiconductor storage unit 411 to 414 processor 420 fail map

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 検査対象メモリへの書込みデータと、上
記検査対象メモリからの読出しデータとを比較すること
によって得られたフェイルデータを保持するためのフェ
イルメモリを含み、上記フェイルデータを処理するため
のフェイルデータ処理装置において、上記フェイルメモ
リに結合され、上記フェイルメモリに記憶されたフェイ
ルデータを取込むための半導体記憶手段と、この半導体
記憶手段の記憶情報を読込んでフェイルデータの並列処
理可能な複数のプロセッサとを含むことを特徴とするフ
ェイルデータ処理装置。
1. A processing method for processing the fail data, comprising: a fail memory for holding fail data obtained by comparing write data to the test object memory and read data from the test object memory. In the fail data processing device, the semiconductor memory means coupled to the fail memory for fetching the fail data stored in the fail memory, and the stored information of the semiconductor memory means can be read to process the fail data in parallel. A fail data processing device comprising a plurality of processors.
【請求項2】 一つのプロセッサによってフェイルデー
タの圧縮処理が行われるとき、他のプロセッサによっ
て、不良モードの分類処理が行われる請求項1記載のフ
ェイルデータ処理装置。
2. The fail data processing device according to claim 1, wherein when one processor compresses the fail data, another processor performs a failure mode classification process.
【請求項3】 上記不良モードの分類処理における不良
モードには、上記検査対象メモリのワード線不良、ビッ
ト線不良が含まれる請求項2記載のフェイルデータ処理
装置。
3. The fail data processing device according to claim 2, wherein the failure modes in the failure mode classification processing include a word line failure and a bit line failure of the inspection target memory.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08273391A (en) * 1995-03-30 1996-10-18 Nec Corp Method for detecting deffective bit in memory lsi
WO2002037504A1 (en) * 2000-11-06 2002-05-10 Advantest Corporation Memory defect remedy analyzing method and memory test instrument
US6518779B1 (en) 1997-10-20 2003-02-11 Matsushita Electrical Industrial Do., Ltd. Probe card
JP2009252315A (en) * 2008-04-09 2009-10-29 Yokogawa Electric Corp Semiconductor memory test apparatus
US8316264B2 (en) 2009-12-18 2012-11-20 Kabushiki Kaisha Toshiba Failure analysis method, failure analysis apparatus, and computer program product

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08273391A (en) * 1995-03-30 1996-10-18 Nec Corp Method for detecting deffective bit in memory lsi
US6518779B1 (en) 1997-10-20 2003-02-11 Matsushita Electrical Industrial Do., Ltd. Probe card
WO2002037504A1 (en) * 2000-11-06 2002-05-10 Advantest Corporation Memory defect remedy analyzing method and memory test instrument
US7054788B2 (en) 2000-11-06 2006-05-30 Advantest Corporation Memory defect remedy analyzing method and memory test instrument
JP2009252315A (en) * 2008-04-09 2009-10-29 Yokogawa Electric Corp Semiconductor memory test apparatus
US8316264B2 (en) 2009-12-18 2012-11-20 Kabushiki Kaisha Toshiba Failure analysis method, failure analysis apparatus, and computer program product

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