JPH07111784A - Power conversion system - Google Patents
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- JPH07111784A JPH07111784A JP5276075A JP27607593A JPH07111784A JP H07111784 A JPH07111784 A JP H07111784A JP 5276075 A JP5276075 A JP 5276075A JP 27607593 A JP27607593 A JP 27607593A JP H07111784 A JPH07111784 A JP H07111784A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、電源電圧を分割するコ
ンデンサーと４組の直列接続された半導体スイッチと中
性点電位をクランプするダイオードから構成され、３レ
ベルの電位を出力する電力変換装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power converter which is composed of a capacitor for dividing a power supply voltage, four sets of semiconductor switches connected in series, and a diode for clamping a neutral point potential, and which outputs a three-level potential. Regarding
【０００２】[0002]
【従来の技術】電気車用の交流電動機を制御するＰＷＭ
インバータのスイッチング素子には、ゲートターンオフ
サイリスタ（以下、ＧＴＯと記す）を使用するのが一般
的である。しかし、近年では、高周波動作が可能な絶縁
ゲートバイポーラトランジスタ（以下、ＩＧＢＴと記
す）が実用可能となってきた。ところで、これらのスイ
ッチング素子からなるインバータ回路方式として、電源
電圧を分割するように直列に接続したコンデンサーと４
組の直列された半導体スイッチと、コンデンサーの中点
と半導体スイッチの１と２の間及び３と４の間をダイオ
ードで接続し、中性点電位にクランプする回路方式が知
られている。この回路方式の特徴として、４組の半導体
スイッチのオン・オフの組合せによって、電源電位、中
点電位、接地電位の３段階の出力をとり得ること、ま
た、電源電位をコンデンサーで分割するため、１組の半
導体スイッチには電源電位の１／２が印加されることが
挙げられる。この方式のインバータを３レベルインバー
タと呼ぶ。３レベルインバータは、上述したように４組
の直列された半導体スイッチから構成されるので、これ
ら半導体スイッチの直列接続には、個々の素子のオン・
オフ特性を合わせる必要がある。しかし、この特性合わ
せは困難を要する。また、この過度動作時の特性合わせ
の外に、定常状態の素子にかかる電圧分担が均等になる
ように配慮する必要がある。すなわち、半導体素子のオ
フ状態における洩れ電流のバラツキによって、単に半導
体素子を直列に接続しただけでは電圧分担が均等な分布
とならない。洩れ電流の大きな素子（等価インピーダン
スが小さい）の電圧が洩れ電流の小さな素子より小さく
なる。そこで、従来は、図４に示すように、半導体の等
価インピーダンスより小さくかつ抵抗値が等しい抵抗を
並列に接続することにより、半導体素子にかかる電圧を
均等にすることが一般的であった。図４において、１５
Ａ、１５Ｂ、１５Ｃ、１５Ｄは半導体素子、１６Ａ、１
６Ｂ、１６Ｃ、１６Ｄは並列抵抗、１５は電源を示す。
この例として、特開平１−１５２９７１号公報がある。
なお、半導体スイッチの直列接続時の均圧化技術につい
ては、刊行物「大学講義 パワーエレクトロニクス」宮
入庄太著、丸善株式会社出版の頁３８、３９等に見られ
る。PWM for controlling an AC motor for an electric vehicle
A gate turn-off thyristor (hereinafter referred to as GTO) is generally used as a switching element of the inverter. However, in recent years, insulated gate bipolar transistors (hereinafter referred to as IGBTs) capable of high frequency operation have become practical. By the way, as an inverter circuit system composed of these switching elements, a capacitor and a capacitor connected in series to divide the power supply voltage
A circuit system is known in which a series-connected semiconductor switch is connected to the middle point of a capacitor and between the semiconductor switches 1 and 2 and between 3 and 4 with a diode to clamp to a neutral potential. As a feature of this circuit system, it is possible to take a three-stage output of a power supply potential, a midpoint potential, and a ground potential by a combination of turning on / off four semiconductor switches, and because the power supply potential is divided by a capacitor, It can be mentioned that 1/2 of the power supply potential is applied to one set of semiconductor switches. This type of inverter is called a three-level inverter. Since the three-level inverter is composed of four sets of semiconductor switches connected in series as described above, the series connection of these semiconductor switches makes it possible to turn on the individual elements.
It is necessary to match off characteristics. However, this characteristic matching is difficult. In addition to this characteristic adjustment during transient operation, it is necessary to consider so that the voltage distribution applied to the elements in the steady state is even. That is, due to the variation in the leakage current in the off state of the semiconductor element, even if the semiconductor elements are simply connected in series, the voltage distribution will not be uniform. The voltage of the element with large leakage current (small equivalent impedance) becomes smaller than that of the element with small leakage current. Therefore, conventionally, as shown in FIG. 4, it has been general that the voltages applied to the semiconductor elements are made uniform by connecting in parallel resistances smaller than the equivalent impedance of the semiconductor and having the same resistance value. In FIG. 4, 15
A, 15B, 15C and 15D are semiconductor elements, 16A and 1A.
6B, 16C and 16D are parallel resistors, and 15 is a power supply.
As an example of this, there is JP-A-1-152971.
A technique for equalizing the pressure when the semiconductor switches are connected in series can be found in the publication "University Lecture Power Electronics" by Shota Miyairi, pages 38 and 39, published by Maruzen Co., Ltd.
【０００３】[0003]
【発明が解決しようとする課題】３レベルインバータ
は、１相に着目すれば、半導体スイッチ４個の直列接続
であり、また、３レベルインバータの動作状態つまり４
個の半導体スイッチのオン、オフ状態（取り得るスイッ
チングのモード）によって、各半導体スイッチにかかる
電圧分布の状態が異なる。従って、洩れ電流を考慮して
分担電圧を均等にするために、各々の素子に並列に従来
技術のように単純に抵抗値が等しい抵抗を接続するのみ
では、３レベルインバータの動作状態には十分対応する
ことができない、という問題がある。また、従来技術で
は、半導体スイッチの直列数に比例して抵抗の数が増
え、高電圧化によって抵抗の容量は電圧の２乗に比例し
て大きくする必要がある、という問題がある。本発明の
目的は、３レベルインバータからなる電力変換装置にお
いて、４組の半導体スイッチに洩れ電流の差異があって
も、スイッチングのモードに対応するインバータ動作の
安定化を図り、かつ、半導体スイッチに接続される並列
抵抗数を低減するのに好適な電力変換装置を提供するこ
とにある。A three-level inverter is a series connection of four semiconductor switches if one phase is focused, and the operating state of the three-level inverter, that is, four levels.
The state of the voltage distribution applied to each semiconductor switch differs depending on the on / off state (possible switching mode) of each semiconductor switch. Therefore, in order to equalize the shared voltage in consideration of the leakage current, simply connecting the resistors having the same resistance value in parallel to each element as in the prior art is sufficient for the operating state of the three-level inverter. There is a problem that we cannot deal with it. Further, the conventional technique has a problem that the number of resistors increases in proportion to the number of semiconductor switches in series, and the capacitance of the resistors needs to increase in proportion to the square of the voltage due to higher voltage. It is an object of the present invention to stabilize the inverter operation corresponding to the switching mode even when there are differences in the leakage current among the four sets of semiconductor switches in the power conversion device including the three-level inverter, and to realize the semiconductor switches. An object of the present invention is to provide a power conversion device suitable for reducing the number of connected parallel resistors.
【０００４】[0004]
【課題を解決するための手段】上記目的は、３レベルイ
ンバータの各相に直列接続された４個の半導体スイッチ
の各々に抵抗を並列接続し、内側の半導体スイッチの抵
抗に比し、外側の半導体スイッチの抵抗の値を高くする
ことにより、また、各相に直列接続された４個の半導体
スイッチの中で、中間の２半導体スイッチの両端に並列
に抵抗を接続することにより、達成される。The above object is to connect a resistor in parallel with each of four semiconductor switches connected in series to each phase of a three-level inverter, and to compare the resistance of the inner semiconductor switch with the resistance of the outer semiconductor switch. This is achieved by increasing the resistance value of the semiconductor switch, and by connecting the resistance in parallel to both ends of the middle two semiconductor switches among the four semiconductor switches connected in series to each phase. .
【０００５】[0005]
【作用】３レベルインバータは、１相に着目すれば、半
導体スイッチ４個の直列接続であり、各半導体スイッチ
が分担する電圧の理想としては、各半導体スイッチの洩
れ電流を考慮して、３レベルインバータの取り得るスイ
ッチングのモードにおいて、常に安定した状態を維持す
ることにある。スイッチングのモードとして、例えば半
導体スイッチが全てオフしている状態のとき、内側の半
導体スイッチは電圧を持たず、外側の半導体スイッチが
電圧を負担することにある。本発明は、内側の半導体ス
イッチに並列接続される抵抗に比べ、外側の半導体スイ
ッチに並列接続される抵抗の抵抗値を十分に高くし、ま
たは、中間の２半導体スイッチの両端に並列に抵抗を接
続するのみで、４組の半導体スイッチに洩れ電流の差異
があっても、３レベルインバータの安定した動作状態を
得ることができる。When the three-level inverter is focused on one phase, four semiconductor switches are connected in series, and the ideal voltage shared by each semiconductor switch is a three-level inverter considering the leakage current of each semiconductor switch. It is to always maintain a stable state in the switching modes that the inverter can take. As a switching mode, for example, when all the semiconductor switches are off, the inner semiconductor switches have no voltage and the outer semiconductor switches bear the voltage. The present invention makes the resistance value of the resistor connected in parallel to the outer semiconductor switch sufficiently higher than that of the resistor connected in parallel to the inner semiconductor switch, or sets the resistor in parallel to both ends of the two intermediate semiconductor switches. Only by connecting, even if there is a difference in leakage current among the four sets of semiconductor switches, a stable operation state of the three-level inverter can be obtained.
【０００６】[0006]
【実施例】以下、本発明の実施例を説明する。図１は、
本発明の第一実施例を示し、３レベルインバータの１相
分の回路である。図１において、電源（図示せず）にコ
ンデンサー１、２を接続し、このコンデンサー１、２に
並列に半導体スイッチ３Ａ〜３Ｄを４個直列に接続し、
各々の半導体スイッチには、逆並列にフリーホイールダ
イオード４Ａ〜４Ｄを接続する。コンデンサー１、２の
中点と半導体スイッチ３Ａと３Ｂの中点にクランプダイ
オード５Ａ、コンデンサー１、２の中点と半導体スイッ
チ３Ｃと３Ｄの中点にクランプダイオード５Ｂを接続
し、半導体スイッチ３Ａ、３Ｄとクランプダイオード５
Ａ、５Ｂにスナバ回路６Ａ〜６Ｄを接続する。そして、
半導体スイッチ３Ｂと３Ｃに並列に本発明が特徴とする
分圧抵抗７、８、９、１０を接続する。なお、スナバ回
路６Ａ〜６Ｄは、ダイオード、コンデンサー、抵抗から
構成される有極性方式で記載しているが、低損失型スナ
バ回路を用いてもよい。又、半導体スイッチのシンボル
は、ＩＧＢＴを用いているが、ＧＴＯでもバイポーラト
ランジスタでもよい。EXAMPLES Examples of the present invention will be described below. Figure 1
1 shows a first embodiment of the present invention and is a circuit for one phase of a three-level inverter. In FIG. 1, capacitors 1 and 2 are connected to a power supply (not shown), and four semiconductor switches 3A to 3D are connected in series to the capacitors 1 and 2 in series,
The freewheel diodes 4A to 4D are connected in antiparallel to the respective semiconductor switches. Connect the clamp diode 5A to the midpoint of the capacitors 1 and 2 and the midpoint of the semiconductor switches 3A and 3B, and connect the clamp diode 5B to the midpoint of the capacitors 1 and 2 and the semiconducting switches 3C and 3D to connect the semiconductor switches 3A and 3D. And clamp diode 5
The snubber circuits 6A to 6D are connected to A and 5B. And
The voltage dividing resistors 7, 8, 9 and 10 which are characteristic of the present invention are connected in parallel to the semiconductor switches 3B and 3C. In addition, although the snubber circuits 6A to 6D are described as a polar system including a diode, a capacitor, and a resistor, a low-loss snubber circuit may be used. Although the IGBT is used as the symbol of the semiconductor switch, it may be a GTO or a bipolar transistor.
【０００７】以下、第一実施例の動作原理について述べ
る。ここで、コンデンサー１、２は各々電源電圧の１／
２に充電されているものとする。先ず、半導体スイッチ
３Ａ〜３Ｄが全てオフしている状態において、各半導体
スイッチ３Ａ〜３Ｄが分担する電圧の理想としては、ク
ランプダイオード５Ａ、５Ｂの作用により、半導体スイ
ッチ３Ｂと３Ｃは電圧を持たず、半導体スイッチ３Ａが
コンデンサー１の電圧、半導体スイッチ３Ｄがコンデン
サー２の電圧を負担していることである。ここで、分圧
抵抗７、８、９、１０が無い場合についてみると、半導
体スイッチ３Ａとフリーホイールダイオード４Ａの漏れ
電流の和が、半導体スイッチ３Ｂとフリーホイールダイ
オード４Ｂおよびクランプダイオード５Ａの漏れ電流の
和より大きい時（半導体の素子のバラツキでは１桁程度
異なることはよくある）、各半導体スイッチ３Ａ〜３Ｄ
の電圧分担は、図５に示すようになる。図５では、説明
を容易にするために、漏れ電流の大きい回路を短絡線
で、漏れ電流の小さい回路を抵抗で示し、破線の円で印
をしている。３Ａ′〜３Ｄ′は半導体スイッチとフリー
ホイールダイオードの合成に、５Ａ′、５Ｂ′はクラン
プダイオードに対応している。図５から明らかなよう
に、３Ａ′の電圧Ｖ3A′は０Ｖとなり、３Ｂ′の電圧Ｖ
3B′がコンデンサー１の電圧Ｖ1となる。負側について
も同様に、３Ｄ′の電圧Ｖ3D′は０Ｖとなり、３Ｃ′の
電圧Ｖ3C′がコンデンサー２の電圧Ｖ2となる。これ
は、前述した電圧分担と逆の形となっており、極めて不
安定な状態である。次に、３レベルインバータの半導体
スイッチが全てオフの状態から点弧を開始する状態にお
いては、最初に中間素子から点弧する。例えば、電源電
位を出力する時は、中間素子の半導体スイッチ３Ｂをオ
ンした後、半導体スイッチ３Ａをオンする。この時、上
記不安定状態となっていれば、瞬間的に半導体スイッチ
３Ｃが全電圧を負担することになり、素子破壊を起す恐
れがある。The operating principle of the first embodiment will be described below. Here, the capacitors 1 and 2 are each 1 / of the power supply voltage.
It shall be charged to 2. First, when the semiconductor switches 3A to 3D are all off, the ideal voltage shared by the semiconductor switches 3A to 3D is that the semiconductor switches 3B and 3C have no voltage due to the action of the clamp diodes 5A and 5B. The semiconductor switch 3A bears the voltage of the capacitor 1 and the semiconductor switch 3D bears the voltage of the capacitor 2. Here, in the case where there is no voltage dividing resistor 7, 8, 9, or 10, the sum of the leakage currents of the semiconductor switch 3A and the freewheel diode 4A is the leakage current of the semiconductor switch 3B, the freewheel diode 4B, and the clamp diode 5A. Of the semiconductor switches 3A to 3D when the semiconductor switch 3A to 3D is greater than
The voltage sharing is as shown in FIG. In FIG. 5, for ease of explanation, a circuit having a large leakage current is shown by a short-circuit line, and a circuit having a small leakage current is shown by a resistor, which is marked by a broken-line circle. 3A 'to 3D' correspond to the combination of the semiconductor switch and the freewheel diode, and 5A 'and 5B' correspond to the clamp diode. As is apparent from FIG. 5, the voltage V 3A ' of 3A' becomes 0V and the voltage V 3A '
3B ' becomes the voltage V 1 of the capacitor 1. Similarly, on the negative side, the voltage V 3D ' of 3D' becomes 0V and the voltage V 3C ' of 3C' becomes the voltage V 2 of the capacitor 2. This is the reverse of the voltage sharing described above, and is extremely unstable. Next, in a state where the semiconductor switches of the three-level inverter all start to be turned off, the intermediate element is first fired. For example, when outputting the power supply potential, the semiconductor switch 3B of the intermediate element is turned on and then the semiconductor switch 3A is turned on. At this time, if it is in the unstable state, the semiconductor switch 3C instantaneously bears the entire voltage, which may cause element breakdown.
【０００８】そこで、本実施例では、分圧抵抗７、８、
９、１０を設け、この分圧抵抗７、８、９、１０の大き
さを上記漏れ電流から換算される等価インピーダンスよ
り十分小さく（２桁から３桁程度）、かつ、分圧抵抗
８、９に比べ、分圧抵抗７、１０の抵抗値を十分に高く
すると、図６のようになる。すなわち、この時、クラン
プダイオード５Ａ、５Ｂはオン状態を維持し、３Ａ′の
電圧Ｖ3A′がコンデンサー１の電圧Ｖ1を分圧した電圧
Ｖ1′を、３Ｂ′の電圧Ｖ3B′がコンデンサー１の電圧
Ｖ1を分圧した電圧Ｖ1′′を、３Ｃ′の電圧Ｖ3C′がコ
ンデンサー１の電圧Ｖ2を分圧した電圧Ｖ2′を、３Ｄ′
の電圧Ｖ3D′がコンデンサー２の電圧Ｖ2を分圧した電
圧Ｖ2′′を負担する形になる。ここで、電圧Ｖ1′≫Ｖ
1′′、電圧Ｖ2′≫Ｖ2′′の関係になるように、分圧
抵抗７、８、９、１０の抵抗値を設定する。これは、半
導体スイッチ３Ａがコンデンサー１の電圧の大部分を、
半導体スイッチ３Ｄがコンデンサー２の電圧の大部分を
負担し、半導体スイッチ３Ｂと３Ｃは殆ど電圧を持たな
いことになり、上述した所期の安定した状態を得る。こ
れに対し、従来技術のように４素子に各々並列に等価イ
ンピーダンスの小さい抵抗を並列に接続する場合は、そ
れぞれの抵抗の抵抗値が等しいので、各素子は１／４の
電圧を負担することになり、結局不安定な状態である。Therefore, in this embodiment, the voltage dividing resistors 7, 8,
9 and 10 are provided, the size of the voltage dividing resistors 7, 8, 9 and 10 is sufficiently smaller than the equivalent impedance converted from the leakage current (about 2 to 3 digits), and the voltage dividing resistors 8 and 9 are provided. When the resistance values of the voltage dividing resistors 7 and 10 are made sufficiently higher than those in FIG. That is, at this time, the clamp diodes 5A and 5B maintain the ON state, the voltage V 3A ' of 3A' divides the voltage V 1 of the capacitor 1 and the voltage V 3B of 3B ' changes the voltage V 1 '. The voltage V 1 ″ obtained by dividing the voltage V 1 of 1 is the voltage V 2 ′ obtained by dividing the voltage V 3C ′ of 3C ′ by the voltage V 2 of the capacitor 1 is 3D ′.
Voltage V 3D will form to bear '' the voltage V 2 obtained by dividing the voltage V 2 of the condenser 2 minute 'of. Here, the voltage V 1 ′ >> V
1 '', the voltage V 2 'so that the relationship >> V 2' ', setting the resistance value of the voltage dividing resistors 7, 8, 9, 10. This is because the semiconductor switch 3A takes most of the voltage of the capacitor 1,
Since the semiconductor switch 3D bears most of the voltage of the capacitor 2, the semiconductor switches 3B and 3C have almost no voltage, and the desired stable state described above is obtained. On the other hand, when the resistors having small equivalent impedances are connected in parallel to the four elements as in the prior art, the resistance values of the resistors are equal, and therefore each element must bear a voltage of ¼. It became an unstable condition after all.
【０００９】次に、半導体スイッチ３Ａ、３Ｂがオフ
し、半導体スイッチ３Ｃ、３Ｄがオンしている状態にお
いては、半導体スイッチ３Ａがコンデンサー１の電圧
を、半導体スイッチ３Ｂがコンデンサー２の電圧を負担
するのが理想である。この場合、図７に示すのようにな
る。分圧抵抗７、８は、電圧を負担するため抵抗のまま
表記している。３Ａ′の漏れ電流Ｉ3A′が３Ｂ′の漏れ
電流Ｉ3B′より大きい場合でも、分圧抵抗７の電流Ｉ7
とともに、分圧抵抗８に電流Ｉ8として分流し、さらに
クランプダイオード５Ａもオン状態を維持する。漏れ電
流の関係は（１）式となる。 Ｉ8＋Ｉ3B′＝Ｉ3A′＋Ｉ5A＋Ｉ7 （１） この作用によって、３Ａ′の電圧Ｖ3A′がコンデンサー
１の電圧Ｖ1を、３Ｂ′の電圧Ｖ3B′がコンデンサー２
の電圧Ｖ2を負担し、所期の安定した状態を得る。逆
に、半導体スイッチ３Ａ、３Ｂがオンし、半導体スイッ
チ３Ｃ、３Ｄがオフしている場合も同様になる。又、半
導体スイッチ３Ａ、３Ｄがオフし、半導体スイッチ３
Ｂ、３Ｃがオンしている場合は、クランプダイオードの
作用により、半導体スイッチ３Ａがコンデンサー１の電
圧を、半導体スイッチ３Ｄがコンデンサー２の電圧を各
々負担することは自明である。以上本実施例によれば、
内側の半導体スイッチに並列接続される分圧抵抗に比
べ、外側の半導体スイッチに並列接続される分圧抵抗の
抵抗値を十分に高くしたので、４個の半導体スイッチ素
子のスイッチングのモードに対応して、上述した所期の
安定した状態を得ることができる。Next, when the semiconductor switches 3A and 3B are off and the semiconductor switches 3C and 3D are on, the semiconductor switch 3A bears the voltage of the capacitor 1 and the semiconductor switch 3B bears the voltage of the capacitor 2. Is ideal. In this case, it becomes as shown in FIG. The voltage dividing resistors 7 and 8 are shown as resistors because they bear the voltage. Even if the leakage current I 3A ' of 3A' is larger than the leakage current I 3B 'of 3B' , the current I 7 of the voltage dividing resistor 7 is increased.
At the same time, the current is shunted to the voltage dividing resistor 8 as a current I 8 , and the clamp diode 5A is also maintained in the ON state. The relationship between the leakage currents is given by equation (1). I 8 + I 3B ' = I 3A' + I 5A + I 7 (1) By this action, the voltage V 3A ' of 3A' is the voltage V 1 of capacitor 1 and the voltage 3B 'of V 3B' is the capacitor 2
To bear the desired voltage V 2 and obtain a desired stable state. Conversely, the same applies when the semiconductor switches 3A and 3B are turned on and the semiconductor switches 3C and 3D are turned off. Further, the semiconductor switches 3A and 3D are turned off, and the semiconductor switch 3
When B and 3C are on, it is obvious that the semiconductor switch 3A bears the voltage of the capacitor 1 and the semiconductor switch 3D bears the voltage of the capacitor 2 by the action of the clamp diode. As described above, according to this embodiment,
The resistance value of the voltage dividing resistor connected in parallel to the outer semiconductor switch is sufficiently higher than that of the voltage dividing resistor connected in parallel to the inner semiconductor switch, so that it corresponds to the switching mode of the four semiconductor switch elements. Thus, the desired stable state described above can be obtained.
【００１０】図２は、本発明の第二実施例を示す。本実
施例は、第一実施例の分圧抵抗７、１０を除去した点で
異なり、その他は同じである。先ず、半導体スイッチ３
Ａ〜３Ｄが全てオフしている状態において、本実施例で
は、分圧抵抗８、の大きさを第一実施例と同様に上記漏
れ電流から換算される等価インピーダンスより十分小さ
く（２桁から３桁程度）すると、図８に示すようにな
る。すなわち、分圧抵抗８、９は短絡線８′、９′のよ
うにみなされる。この時、クランプダイオード５Ａ、５
Ｂはオン状態を維持し、３Ｂ′、３Ｃ′の電圧Ｖ3B′、
Ｖ3C′は０Ｖとなり、３Ａ′の電圧Ｖ3A′がコンデンサ
ー１の電圧Ｖ1を、３Ｄ′の電圧Ｖ3D′がコンデンサー
２の電圧Ｖ2を負担する形になり、所期の安定した状態
を得る。FIG. 2 shows a second embodiment of the present invention. This example is different in that the voltage dividing resistors 7 and 10 of the first example are removed, and the other points are the same. First, semiconductor switch 3
In the present embodiment, in a state in which all of A to 3D are off, the size of the voltage dividing resistor 8 is sufficiently smaller than the equivalent impedance converted from the leakage current (from 2 digits to 3 digits) as in the first embodiment. Then, as shown in FIG. That is, the voltage dividing resistors 8 and 9 are regarded as short-circuit lines 8'and 9 '. At this time, the clamp diodes 5A, 5
B remains in the ON state, and the voltages V 3B ' of 3B' and 3C ' ,
Condition V 3C 'becomes 0V, 3A''the voltage V 1 is the condenser 1, 3D' voltage V 3A of it into a form that the voltage V 3D of 'to bear the voltage V 2 of capacitor 2, the desired stable To get
【００１１】次に、半導体スイッチ３Ａ、３Ｂがオフ
し、半導体スイッチ３Ｃ、３Ｄがオンしている状態にお
いては、上述したと同様、半導体スイッチ３Ａがコンデ
ンサー１の電圧を、半導体スイッチ３Ｂがコンデンサー
２の電圧を負担するのが理想である。この場合、図９に
示すのようになる。分圧抵抗８は、電圧を負担するため
抵抗のまま表記している。３Ａ′の漏れ電流Ｉ3A′が３
Ｂ′の漏れ電流Ｉ3B′より大きい場合でも、分圧抵抗８
に分流し、さらにクランプダイオード５Ａもオン状態を
維持する。漏れ電流の関係は（２）式となる。 Ｉ3＋Ｉ3B′＝Ｉ3A′＋Ｉ5A （２） この作用によって、３Ａ′の電圧Ｖ3A′がコンデンサー
１の電圧Ｖ1を、３Ｂ′の電圧Ｖ3B′がコンデンサー２
の電圧Ｖ2を負担し、所期の安定した状態を得る。逆
に、半導体スイッチ３Ａ、３Ｂがオンし、半導体スイッ
チ３Ｃ、３Ｄがオフしている場合も同様になる。又、半
導体スイッチ３Ａ、３Ｄがオフし、半導体スイッチ３
Ｂ、３Ｃがオンしている場合は、クランプダイオードの
作用により、半導体スイッチ３Ａがコンデンサー１の電
圧を、半導体スイッチ３Ｄがコンデンサー２の電圧を各
々負担することは自明である。以上本実施例によれば、
第一実施例の効果に加え、従来技術に比し、半導体スイ
ッチに接続される並列抵抗数を低減することができ、経
済的である。Next, in the state where the semiconductor switches 3A and 3B are off and the semiconductor switches 3C and 3D are on, the semiconductor switch 3A and the semiconductor switch 3B are the voltage of the capacitor 1 and the capacitor 2, respectively, as described above. It is ideal to bear the voltage of. In this case, it becomes as shown in FIG. Since the voltage dividing resistor 8 bears the voltage, it is shown as it is. The leakage current I 3A ' of 3A' is 3
Even if it is larger than the leakage current I 3B 'of B', the voltage dividing resistor 8
And the clamp diode 5A also maintains the ON state. The relationship between the leakage currents is given by equation (2). I 3 + I 3B ' = I 3A' + I 5A (2) By this action, the voltage V 3A ' of 3A' is the voltage V 1 of the capacitor 1 and the voltage 3B 'of V 3B' is the capacitor 2
To bear the desired voltage V 2 and obtain a desired stable state. Conversely, the same applies when the semiconductor switches 3A and 3B are turned on and the semiconductor switches 3C and 3D are turned off. Further, the semiconductor switches 3A and 3D are turned off, and the semiconductor switch 3
When B and 3C are on, it is obvious that the semiconductor switch 3A bears the voltage of the capacitor 1 and the semiconductor switch 3D bears the voltage of the capacitor 2 by the action of the clamp diode. As described above, according to this embodiment,
In addition to the effects of the first embodiment, the number of parallel resistors connected to the semiconductor switch can be reduced as compared with the prior art, which is economical.
【００１２】図３は、図２の第二実施例を１相分とした
回路を並列接続して３相とし、出力を誘導電動機１６に
接続した電気車制御装置に適用した例である。図３にお
いて、各相１５Ｂ、１５Ｃは１５Ａと同一回路となる。
電源分割のフィルタコンデンサー１、２は一括して記載
し、スナバ回路６Ａ〜６Ｄは省略して記載している。フ
ィルタコンデンサー１、２は、架線１１とパンタグラフ
１２、遮断器１３、フィルタリアクトル１４を介して電
源１７に接続されている。誘導電動機１６は、半導体ス
イッチの容量によって複数並列接続する。インバータの
動作は、各相が電源電位、中間電位、接地電位をとり、
各々の組合せによって３相交流を出力する。個々の状態
の分圧抵抗の作用は、第二実施例の１相について説明し
た作用と同じになる。FIG. 3 shows an example in which the second embodiment of FIG. 2 is applied to an electric vehicle controller in which circuits for one phase are connected in parallel to form three phases and the output is connected to the induction motor 16. In FIG. 3, each phase 15B and 15C has the same circuit as 15A.
The power supply division filter capacitors 1 and 2 are collectively shown, and the snubber circuits 6A to 6D are omitted. The filter capacitors 1 and 2 are connected to a power supply 17 via an overhead wire 11, a pantograph 12, a circuit breaker 13, and a filter reactor 14. A plurality of induction motors 16 are connected in parallel depending on the capacity of the semiconductor switch. In the operation of the inverter, each phase takes power supply potential, intermediate potential, ground potential,
Three-phase alternating current is output according to each combination. The action of the voltage dividing resistor in each state is the same as the action described for the first phase of the second embodiment.
【００１３】図１０は、本発明の第三実施例を示す。本
実施例は、第一および第二実施例において、分圧抵抗
８、９をクランプダイオード５Ａ、５Ｂに並列に接線し
た例である。なお、図１０では第一実施例の分圧抵抗
７、１０の記載およびスナバ回路は省略している。全半
導体スイッチがオフの時の動作の場合、第一実施例で
は、分圧抵抗８、９のインピーダンスは、半導体スイッ
チ３Ａ、３Ｄに比べ、かつ、図示しない分圧抵抗７、１
０の抵抗値に比べ十分小さいので、電圧は低く抑えら
れ、半導体スイッチ３Ｂ、３Ｃの電圧分坦は、第一実施
例と同様に殆どない。また、第二実施例では、分圧抵抗
８、９のインピーダンスは、半導体スイッチ３Ａ、３Ｄ
に比べ十分小さいので、電圧は低く抑えられ、結局、半
導体スイッチ３Ｂ、３Ｃの電圧分坦は、第二実施例と同
様にほぼ０Ｖとなる。半導体スイッチ３Ａ、３Ｂがオフ
し、半導体スイッチ３Ｃ、３Ｄがオンの場合、第一およ
び第二実施例とも、抵抗９が半導体スイッチ３Ｂに並列
に接続された形となり、第一および第二実施例で述べた
動作と同様の動作となる。逆に、半導体スイッチ３Ａ、
３Ｂがオンし、半導体スイッチ３Ｃ、３Ｄがオフしてい
る場合、又、半導体スイッチ３Ａ、３Ｄがオフし、半導
体スイッチ３Ｂ、３Ｃがオンしている場合も、第一およ
び第二実施例で述べた動作と同様の動作となる。FIG. 10 shows a third embodiment of the present invention. This embodiment is an example in which the voltage dividing resistors 8 and 9 are tangentially connected in parallel to the clamp diodes 5A and 5B in the first and second embodiments. In FIG. 10, the voltage dividing resistors 7 and 10 of the first embodiment and the snubber circuit are omitted. In the case of the operation when all the semiconductor switches are off, in the first embodiment, the impedance of the voltage dividing resistors 8 and 9 is higher than that of the semiconductor switches 3A and 3D and the voltage dividing resistors 7 and 1 (not shown) are used.
Since it is sufficiently smaller than the resistance value of 0, the voltage is suppressed to a low level, and the voltage components of the semiconductor switches 3B and 3C are almost the same as in the first embodiment. Further, in the second embodiment, the impedance of the voltage dividing resistors 8 and 9 is set to the semiconductor switches 3A and 3D.
The voltage is suppressed to a low level, and the voltage component of the semiconductor switches 3B and 3C is almost 0V as in the second embodiment. When the semiconductor switches 3A and 3B are off and the semiconductor switches 3C and 3D are on, the resistor 9 is connected in parallel to the semiconductor switch 3B in both the first and second embodiments. The operation is the same as that described in. Conversely, the semiconductor switch 3A,
The case where 3B is turned on and the semiconductor switches 3C and 3D are turned off, and the case where the semiconductor switches 3A and 3D are turned off and the semiconductor switches 3B and 3C are turned on are also described in the first and second embodiments. The same operation as the above operation.
【００１４】図１１は、本発明の第四実施例を示す。本
実施例では、分圧抵抗を素子個別に接続するのでなく、
一括接続とすることにより、回路要素を低減した例であ
る。図１１も第一実施例の分圧抵抗７、１０の記載およ
びスナバ回路を省略して記載している。全半導体スイッ
チがオフの時の動作の場合、図１０で説明した第一およ
び第二実施例と同じ動作となる。半導体スイッチ３Ａ、
３Ｂがオフし、半導体スイッチ３Ｃ、３Ｄがオンの場
合、分圧抵抗８は、コンデンサー中点―クランプダイオ
ード５Ａ―分圧抵抗８の経路で半導体スイッチ３Ｂに並
列に接続されるので、同様の動作が得られる。逆に、半
導体スイッチ３Ａ、３Ｂがオンし、半導体スイッチ３
Ｃ、３Ｄがオフしている場合、又、半導体スイッチ３
Ａ、３Ｄがオフし、半導体スイッチ３Ｂ、３Ｃがオンし
ている場合も、同様の動作が得られる。以上第三および
第四本実施例によれば、第一実施例の効果に加え、従来
技術に比し、さらに半導体スイッチに接続される並列抵
抗数を低減することができ、経済的である。なお、以上
の説明では、３Ｖレベルインバータを構成する１相分に
つき、４個直列の半導体スイッチについて述べたが、こ
の半導体スイッチの組合せとして、さらに並列化・直列
化した３Ｖレベルインバータに適用することができる。FIG. 11 shows a fourth embodiment of the present invention. In this embodiment, instead of connecting the voltage dividing resistors individually to each other,
This is an example in which the circuit elements are reduced by making a collective connection. Also in FIG. 11, the voltage dividing resistors 7 and 10 of the first embodiment and the snubber circuit are omitted. The operation when all the semiconductor switches are off is the same as that of the first and second embodiments described in FIG. Semiconductor switch 3A,
When 3B is turned off and the semiconductor switches 3C and 3D are turned on, the voltage dividing resistor 8 is connected in parallel to the semiconductor switch 3B through the path of the capacitor midpoint-the clamp diode 5A-the voltage dividing resistor 8, so that the same operation is performed. Is obtained. Conversely, the semiconductor switches 3A and 3B are turned on, and the semiconductor switches 3
When C and 3D are off, the semiconductor switch 3
Similar operations can be obtained when A and 3D are off and semiconductor switches 3B and 3C are on. According to the third and fourth embodiments described above, in addition to the effect of the first embodiment, the number of parallel resistors connected to the semiconductor switch can be further reduced as compared with the conventional technique, which is economical. In the above description, four serial semiconductor switches are described for one phase constituting the 3V level inverter, but the combination of the semiconductor switches should be applied to the parallelized and serialized 3V level inverter. You can
【００１５】[0015]
【発明の効果】本発明によれば、内側の半導体スイッチ
に並列接続される分圧抵抗に比べ、外側の半導体スイッ
チに並列接続される分圧抵抗の抵抗値を十分に高くする
こと、また、３Ｖレベルインバータを構成する４組直列
の半導体スイッチの中、分圧抵抗を中間の２半導体スイ
ッチ間に並列接続すること、また、クランプダイオード
に分圧抵抗を一または二組を並列接続することによっ
て、４組の半導体スイッチに洩れ電流の差異があって
も、４組の半導体スイッチオン、オフ状態（取り得るス
イッチングのモード）に対応して、３レベルインバータ
の安定した動作状態を得ることができる。また、本発明
は、３Ｖレベルインバータを構成する４組直列の半導体
スイッチの中、分圧抵抗を中間の２半導体スイッチ間に
並列接続するのみで、また、クランプダイオードに分圧
抵抗を一または二組を並列接続するのみで構成するの
で、従来技術に比し、その数を低減することが可能とな
り、経済的である。According to the present invention, the resistance value of the voltage dividing resistor connected in parallel to the outer semiconductor switch is made sufficiently higher than that of the voltage dividing resistor connected in parallel to the inner semiconductor switch. By connecting a voltage dividing resistor in parallel between the middle two semiconductor switches among the four series semiconductor switches forming the 3V level inverter, and connecting one or two voltage dividing resistors in parallel to the clamp diode. Even if there are differences in leakage current among the four sets of semiconductor switches, a stable operation state of the three-level inverter can be obtained in correspondence with the four sets of semiconductor switch on / off states (possible switching modes). . Further, according to the present invention, among the four sets of semiconductor switches in series forming the 3V level inverter, the voltage dividing resistor is simply connected in parallel between the two intermediate semiconductor switches, and one or two voltage dividing resistors are connected to the clamp diode. Since it is configured by only connecting the sets in parallel, the number can be reduced as compared with the conventional technique, which is economical.
【図１】本発明の第一実施例を示す１相分の回路図。FIG. 1 is a circuit diagram of one phase showing a first embodiment of the present invention.
【図２】本発明の第二実施例を示す１相分の回路図。FIG. 2 is a circuit diagram of one phase showing a second embodiment of the present invention.
【図３】本発明の第二実施例を用いた電気車制御装置の
主回路構成図。FIG. 3 is a main circuit configuration diagram of an electric vehicle control device using a second embodiment of the present invention.
【図４】従来技術による半導体スイッチの直列接続回
路。FIG. 4 is a series connection circuit of semiconductor switches according to the related art.
【図５】分圧抵抗が無い場合の動作を説明する図。FIG. 5 is a diagram illustrating an operation when there is no voltage dividing resistor.
【図６】本発明の第一実施例の全素子オフ時の動作を説
明する図。FIG. 6 is a diagram for explaining the operation of the first embodiment of the present invention when all the elements are off.
【図７】本発明の第一実施例の上側２素子がオフ、下側
２素子がオンの場合の動作を説明する図。FIG. 7 is a diagram for explaining the operation when the upper two elements are off and the lower two elements are on in the first embodiment of the present invention.
【図８】本発明の第ニ実施例の全素子オフ時の動作を説
明する図。FIG. 8 is a view for explaining the operation of the second embodiment of the present invention when all the elements are off.
【図９】本発明の第ニ実施例の上側２素子がオフ、下側
２素子がオンの場合の動作を説明する図。FIG. 9 is a view for explaining the operation when the upper two elements are off and the lower two elements are on in the second embodiment of the present invention.
【図１０】本発明の第三実施例を示す１相分の回路図。FIG. 10 is a circuit diagram of one phase showing a third embodiment of the present invention.
【図１１】本発明の第四実施例を示す１相分の回路図。FIG. 11 is a circuit diagram of one phase showing a fourth embodiment of the present invention.
１、２ コンデンサー ３Ａ〜３Ｄ 半導体スイッチ ４Ａ〜４Ｄ フリーホイールダイオード ５Ａ、５Ｂ クランプダイオード ６Ａ〜６Ｄ スナバ回路 ７、８、９、１０ 分圧抵抗 １１ 架線 １２ パンタグラフ １３ 遮断機 １４ フィルタリアクトル １５Ａ〜１５Ｃ ３レベルインバータの１相分の回路
図。 １６ 誘導電動機 １７ 直流電源1, 2 Condenser 3A-3D Semiconductor switch 4A-4D Freewheel diode 5A, 5B Clamp diode 6A-6D Snubber circuit 7, 8, 9, 10 Voltage dividing resistor 11 Overhead wire 12 Pantograph 13 Circuit breaker 14 Filter reactor 15A-15C 3 level Circuit diagram for one phase of the inverter. 16 induction motor 17 DC power supply
Claims (4)
れたコンデンサーと、直列に接続された４組の半導体ス
イッチを並列に接続し、さらにコンデンサーの中点と第
１と第２の半導体スイッチの間に第１のダイオードを接
続し、同じくコンデンサーの中点と第３と第４の半導体
スイッチの間に第２のダイオードを接続し、電源電位と
中間電位と接地電位の３状態を出力する電力変換装置に
おいて、第２の半導体スイッチと第３の半導体スイッチ
の各々に並列接続する抵抗に比し、第１の半導体スイッ
チと第４の半導体スイッチの各々に並列接続する抵抗の
値を高くしたことを特徴とする電力変換装置。1. A capacitor connected in series so as to divide a power supply voltage, and four sets of semiconductor switches connected in series are connected in parallel, and the middle point of the capacitor and the first and second semiconductor switches. The first diode is connected between the two, and the second diode is connected between the middle point of the capacitor and the third and fourth semiconductor switches, and the three states of the power supply potential, the intermediate potential and the ground potential are output. In the power conversion device, the value of the resistance connected in parallel to each of the first semiconductor switch and the fourth semiconductor switch is made higher than the resistance connected in parallel to each of the second semiconductor switch and the third semiconductor switch. A power converter characterized by the above.
れたコンデンサーと、直列に接続された４組の半導体ス
イッチを並列に接続し、さらにコンデンサーの中点と第
１と第２の半導体スイッチの間に第１のダイオードを接
続し、同じくコンデンサーの中点と第３と第４の半導体
スイッチの間に第２のダイオードを接続し、電源電位と
中間電位と接地電位の３状態を出力する電源電位と中間
電位と接地電位の３状態を実現する電力変換装置におい
て、第２の半導体スイッチと第３の半導体スイッチの各
々に並列に抵抗を接続することを特徴とする電力変換装
置。2. A capacitor connected in series so as to divide a power supply voltage, and four sets of semiconductor switches connected in series are connected in parallel, and the middle point of the capacitor and the first and second semiconductor switches. The first diode is connected between the two, and the second diode is connected between the middle point of the capacitor and the third and fourth semiconductor switches, and the three states of the power supply potential, the intermediate potential and the ground potential are output. A power converter that realizes three states of a power supply potential, an intermediate potential, and a ground potential, wherein a resistor is connected in parallel to each of the second semiconductor switch and the third semiconductor switch.
の半導体スイッチと第３の半導体スイッチの各々に並列
に抵抗を接続することに代えて、当該抵抗をコンデンサ
ー中点と半導体スイッチを接続する第１のダイオードお
よび第２のダイオードの各々に並列接続することを特徴
とする電力変換装置。3. The method according to claim 1 or 2,
Instead of connecting a resistor in parallel with each of the semiconductor switch and the third semiconductor switch, the resistor is connected in parallel with each of the first diode and the second diode connecting the capacitor midpoint and the semiconductor switch. A power converter characterized by the above.
の半導体スイッチと第３の半導体スイッチの各々に並列
に抵抗を接続することに代えて、半導体スイッチ第１と
第２の間と第３と第４の間に抵抗を接続することを特徴
とする電力変換装置。4. The method according to claim 1 or 2,
Instead of connecting a resistor in parallel to each of the semiconductor switch and the third semiconductor switch, a resistor is connected between the first and second semiconductor switches and between the third and fourth semiconductor switches. Power converter.
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| JP27607593A JP3160792B2 (en) | 1993-10-07 | 1993-10-07 | Power converter |
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