JPH0681176B2 - Power circuit for telephone communication circuit - Google Patents

Power circuit for telephone communication circuit

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JPH0681176B2
JPH0681176B2 JP640385A JP640385A JPH0681176B2 JP H0681176 B2 JPH0681176 B2 JP H0681176B2 JP 640385 A JP640385 A JP 640385A JP 640385 A JP640385 A JP 640385A JP H0681176 B2 JPH0681176 B2 JP H0681176B2
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transistors
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は1つの半導体基板表面上に容易に集積化するこ
とのできる電子電話機用通話回路の電源回路に関するも
のである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power supply circuit for an electronic telephone communication circuit that can be easily integrated on the surface of one semiconductor substrate.

従来の技術 電子電話機の簡略化した構成を第4図に示す。端子P1
びP2は線路を通って電話局に接続される電話機の入出力
端子である。電話機の入出力端子P1−P2間には電話局か
ら線路を通して直流電圧と受話信号が送られ、また、電
話機から線路を通して送話信号を送ることにより直流電
圧に音声信号が重畳された電圧が印加される。このた
め、音声信号をv sin wtと仮定すると、端子P1−P2
間には直流電圧V′に交流信号v sin wtが重畳さ
れた電圧が印加され、直流電流Iに交流電流i sin
wtが重畳された電流が流入する。通話回路6の入出力
端子P3−P4間にはダイオードブリッジ3の電圧降下を差
し引いたV+v sin wtが印加される。
2. Description of the Related Art FIG. 4 shows a simplified configuration of an electronic telephone. Terminals P 1 and P 2 are input / output terminals of a telephone connected to the central office through a line. Phone between input and output terminals P 1 -P 2 of a DC voltage and the received signal on lines from the central office is sent, also, the voltage audio signal into a DC voltage by sending a transmission signal on lines from the telephone is superimposed Is applied. Therefore, assuming that the voice signal is v L sin wt, the terminals P 1 -P 2
A voltage in which the AC signal v L sin wt is superimposed on the DC voltage V ′ L is applied between them, and the AC current i L sin is applied to the DC current I L.
The current with wt superimposed flows in. Between input and output terminals P 3 -P 4 of speech circuit 6 V L + v L sin wt minus the voltage drop of the diode bridge 3 is applied.

第5図に電話機に要求される直流特性(V′,V−I
)を示す。通常の場合、線路電流Iは線路の抵抗等
の条件により、20mA〜100mAの範囲で変化する。たとえ
ば日本電信電話公社公示第149号第18条によると、電話
機の直流抵抗は50Ω以上220Ω以下と規定されている。
この範囲を第5図に破線7及び8で示した。ダイオード
ブリッジ3の電圧降下を1.4Vとして通話回路6に許容さ
れる直流特性V−Iの範囲が実線9及び10で囲まれ
ている領域である。この領域に入る通話回路6の直流特
特性V−Iのの1つの従来例を11a,本発明の一例を
11bで示した。
DC characteristics (V 'L required of the phone in FIG. 5, V L -I
L ) is shown. In the usual case, the line current I L by conditions such as resistance of the line varies from 20MA~100mA. For example, according to Nippon Telegraph and Telephone Public Notice No. 149, Article 18, the DC resistance of the telephone is specified to be 50Ω or more and 220Ω or less.
This range is shown by broken lines 7 and 8 in FIG. It is a region in which the range of the DC characteristic V L -I L acceptable voltage drop of the diode bridge 3 to the speech circuit 6 as 1.4V is surrounded by a solid line 9 and 10. One conventional example of the DC JP characteristic V L -I L of speech circuit 6 to enter this area 11a, an example of the present invention
Shown at 11b.

また、日本電信電話公社公示第149号19条によると電話
機の特性インピーダンスは600Ωと規定されている。こ
の特性インピーダンスを実現するために、通話回路6と
並列にその他の回路が接続されることを配慮して通話回
路の特性インピーダンスv/iは2KΩ以上であること
が望ましい。
Also, according to Nippon Telegraph and Telephone Public Notice No. 149, Article 19, the characteristic impedance of the telephone is specified as 600Ω. In order to realize this characteristic impedance, it is desirable that the characteristic impedance v L / i L of the communication circuit is 2 KΩ or more in consideration of connecting other circuits in parallel with the communication circuit 6.

次に、音声送話信号及びDTMF(Dual Tone Multi Freque
ncy)信号の送出レベルを配慮して、v≧3.0VPP,THD
(歪率)≦3%を満たすことが必要である。第5図によ
るとI=20mAのときOV<V≦3Vと規定されている
が、上記のvの送出レベルを確保するためにはV
高いことが望ましく、一般的にI=20mAのときV
2.7V〜3Vに設定される。以下では、I=20mAのときV
=3Vとして説明する。
Next, voice transmission signals and DTMF (Dual Tone Multi Frequency)
ncy) signal transmission level, v L ≧ 3.0V PP , THD
It is necessary to satisfy (distortion rate) ≦ 3%. According to FIG. 5, when I L = 20 mA, OV <V L ≦ 3 V is specified, but it is desirable that V L is high in order to secure the above-mentioned v L transmission level, and in general I L = When 20mA, V L =
Set to 2.7V to 3V. Below, V when I L = 20mA
The description will be made assuming that L = 3V.

一般的に電子化された通話回路6はV=3Vに交流信号
sin wtが重畳されると、ある瞬時電圧で直流電流
が流れなくなるため、交流信号電圧がクリップさ
れ、波形が歪む。この様に、直流電流Iが流れなくな
る電圧を飽和電圧V(sat)と呼ぶことにする。v
≧3VPP、THD≦3%を満たすためには、V(sat)≦1.
5Vでなければならない。
Generally, in the electronic communication circuit 6, when the AC signal v L sin wt is superimposed on V L = 3V, the DC current I L stops flowing at a certain momentary voltage, so that the AC signal voltage is clipped and the waveform is changed. Distorted. The voltage at which the direct current I L does not flow is called the saturation voltage V L (sat). v L
To satisfy ≧ 3 V PP and THD ≦ 3%, V L (sat) ≦ 1.
Must be 5V.

これまで述べてきた特性は通話回路6の中の電源回路で
保証しなければならない特性であり、以下にまとめて述
べる。
The characteristics described so far are characteristics that must be guaranteed by the power supply circuit in the communication circuit 6, and will be summarized below.

条件直流抵抗値:I=20mAのときV≦3V I=100mAのとき3.6V≦V≦20.6V 条件特性インピーダンス:v/i≧2KΩ 条件V(sat)≦1.5V 上記の三条件を満たす従来例の説明を行なう。Conditions DC resistance: When I L = 20mA V L ≦ 3V I L = 3.6V ≦ V L ≦ 20.6V conditions characteristic impedance when 100mA: v L / i L ≧ 2KΩ condition V L (sat) ≦ 1.5V above A conventional example satisfying the three conditions will be described.

日本電信電話公社「研究実用化報告」第33巻第6号P137
〜P151及び昭和55年度電子通信学会総合全国大会NO22.6
5に報告されている従来の通話回路のブロック図を第6
図に、回路例を第7図に示す。第6図において、定電流
回路12は、条件を満たす直流特性(V−I)を持
つように設定され、直流電流Iが放電防止回路14を通
して定電圧回路15に供給され、端子P5−P4間に直流電圧
V0が発生する。この直流電圧V0は、一般的にV0=1.7V〜
2V程度に設定され、通話回路駆動のための電圧源として
使われる。条件を満たすための回路が電子スイッチ13
及び比較制御回路16である。いま、電子スイッチ回路13
を回路から取り除き、端子P3−P4間に直流電圧Vを印
加し、この直流電圧Vを下げていったとき直流電流I
が流れなくなるVの電圧をVsatとする。
Nippon Telegraph and Telephone Public Corporation "Research Practical Use Report" Vol. 33, No. 6, P137
~ P151 and 1st Annual Conference of IEICE General Conference No. 22.6
No. 6 of the block diagram of the conventional speech circuit reported in 5
FIG. 7 shows an example of the circuit. In the sixth figure, the constant current circuit 12 is set to have a satisfying DC characteristics (V L -I L), the DC current I L is supplied to the constant voltage circuit 15 through the discharge prevention circuit 14, the terminal P DC voltage between 5 and P 4
V 0 occurs. This DC voltage V 0 is generally V 0 = 1.7V
It is set to about 2V and used as a voltage source for driving the speech circuit. Electronic circuit to meet the conditions 13
And the comparison control circuit 16. Now, electronic switch circuit 13
Removed from the circuit, by applying a DC voltage V L across the terminals P 3 -P 4, the direct current I when went down the DC voltage V L
L is the voltage of becomes V L does not flow to the V sat.

+v sin wt≧Vsatのとき、電子スイッチ13は開
かれ、直流電流Iは放電防止回路14及び定電圧回路15
を通して、共通端子P4に流される。
When V L + v L sin wt ≧ V sat , the electronic switch 13 is opened, and the direct current I L becomes the discharge prevention circuit 14 and the constant voltage circuit 15.
Through the common terminal P 4 .

+vsinωt<Vsatのとき、電子スイッチ13は閉
じられ、直流電流Iは電子スイッチ13を通して共通端
子P4に流される。この間、定電圧回路15の出力電圧V0
コンデンサC2により、所定の端子電圧V0維持され、通話
回路の動作が維持される。この様にして、直流電流I
は交流信号v sin wtが印加されても一定に保たれ、
条件を実現している。
When V L + v L sinωt <V sat , the electronic switch 13 is closed and the direct current I L is passed through the electronic switch 13 to the common terminal P 4 . During this time, the output voltage V 0 of the constant voltage circuit 15 is maintained at a predetermined terminal voltage V 0 by the capacitor C2, and the operation of the communication circuit is maintained. In this way, the direct current I L
Is kept constant even when the AC signal v L sin wt is applied,
The condition is realized.

発明が解決しようとしている問題点 しかし、従来例によると、第1の問題点として、V
特性の設定に自由度が無い。
Problems to be Solved by the Invention However, according to the conventional example, the first problem is that V L
There is no freedom in setting the IL characteristics.

説明の簡略化のため、各トランジスタの活性領域でのベ
ース・エミッタ間電圧VBE=0.7V、及び直流電流増幅率
fe=∞とする。なお、正確なVBE及びhfeを考慮した
説明も可能であるが、基本動作の説明には影響がないの
で上記のVBE=0.7V,hfe=∞で説明する。第7図で従来
例の直流特性の説明をする。端子P3−P4間に、直流電圧
が印加された場合、V=0.7VのときPNPトランジ
スタQ1に電流が流れ始める。PNPトランジスタQ1と同Q2
とのエミッタ面積の比を1:NとするとPNPトランジスタQ2
のコレクタにはPNPトランジスタQ1のコレクタ電流のN
倍の電流が流れ、Iは次で表わせる。
For simplification of description, it is assumed that the base-emitter voltage V BE in the active region of each transistor is V BE = 0.7 V and the direct current amplification factor h fe = ∞. Although it is possible to explain in consideration of accurate V BE and h fe , it does not affect the explanation of the basic operation, so that it will be explained with the above V BE = 0.7 V, h fe = ∞. The DC characteristics of the conventional example will be described with reference to FIG. Between the terminals P 3 -P 4, when the DC voltage V L is applied, current begins to flow through the PNP transistor Q1 when V L = 0.7 V. Same as PNP transistor Q1 Q2
If the ratio of the emitter area to and is 1: N, PNP transistor Q2
N of collector current of PNP transistor Q1
A double current flows, and I L can be expressed as follows.

要求される直流特性からI=20mAのとき、V=3Vと
し、一般的な値としてN=20を(1)式に代入すると、
R1+R2は次式となる。
When the required DC characteristics of I L = 20 mA, and V L = 3V, when a typical value is substituted for N = 20 in equation (1),
R 1 + R 2 is given by the following equation.

R1+R2=2.3KΩ ……(2) コンデンサC1は交流に対して充分低いインピーダンスに
設定されるため、端子P3から見た特性インピーダンス
は、2.3KΩ以下となる。また、PNPトランジスタQ2のア
ーリ効果により端子P3−P4から見た特性インピーダンス
はさらに低下する。抵抗R2の値による特性インピーダン
スの低下を避けるためにはNを大きく設定する必要が生
じ、PNPトランジスタQ2の素子面積を増大する結果にな
る。また、I=100mAのとき、直流電圧Vは自動的
に決定され、V=11.7Vとなる。この様にI=100mA
のときの直流電圧Vの値を自由に設定できないため、
高い耐圧のプロセスを採用する必要が生じる。この従来
回路の直流特性を第5図の実線11aで示した。
For R 1 + R 2 = 2.3KΩ ...... (2) the capacitor C1 is set to a sufficiently low impedance to AC, the characteristic impedance viewed from the terminal P 3 is equal to or less than 2.3Keiomega. Further, the characteristic impedance seen from the terminals P 3 to P 4 is further lowered by the Early effect of the PNP transistor Q2. In order to avoid a decrease in the characteristic impedance due to the value of the resistor R2, it is necessary to set N large, resulting in an increase in the element area of the PNP transistor Q2. When I L = 100 mA, the DC voltage V L is automatically determined, and V L = 11.7V. Thus I L = 100mA
Since the value of the DC voltage VL at the time of cannot be set freely,
It becomes necessary to adopt a high withstand voltage process. The DC characteristics of this conventional circuit are shown by the solid line 11a in FIG.

次に、第2の問題点として、PNPトランジスタQ2のアー
リー効果による特性インピーダンスの低下を考慮しなけ
ればならない。
Next, as a second problem, it is necessary to consider a decrease in characteristic impedance due to the Early effect of the PNP transistor Q2.

第7図において、電子スイッチ13が開放とき、PNPトラ
ンジスタQ2のエミッタ・コレクタ間は交流電圧v sin
wtで振られているため、アーリー効果により、i1 sin
wtが流れる。
In FIG. 7, when the electronic switch 13 is opened, an AC voltage v L sin is applied between the emitter and collector of the PNP transistor Q2.
Since it is shaken by wt, i 1 sin due to the Early effect
wt flows.

一般的にはPNPトランジスタQ2のコレクタ電流Iは次
式で表わされる。
Generally, the collector current I C of the PNP transistor Q2 is expressed by the following equation.

ただし、VCEはコレクタ・エミッタ間の電圧 Vはアーリー電圧 ICOはI−VCE特性を外そうして求めたVCE=0のと
きのコレクタ電流ICである。
However, V CE is the collector-emitter voltage V A is the early voltage I CO is the collector current I C when V CE = 0 obtained by removing the I C -V CE characteristic.

(3)式よりPNPトランジスタQ2のコレクタ・エミッタ
間の交流インピーダンスv/i1は次式で表わされる。
From the equation (3), the AC impedance v L / i 1 between the collector and the emitter of the PNP transistor Q2 is expressed by the following equation.

端子P3−P4から見た特性インピーダンスを2KΩ以上にす
るためにはv/i1≧2KΩである必要がある。v/i1
2KΩ、及びICO=100mAを(4)式に代入する
と、アーリー電圧Vは次式となる。
In order to make the characteristic impedance seen from the terminals P 3 -P 4 2 KΩ or more, it is necessary that v L / i 1 ≧ 2 KΩ. v L / i 1
Substituting 2 KΩ and I CO I C = 100 mA into the equation (4), the early voltage V A becomes the following equation.

≧200V ……(5) すなわち、第7図の従来回路を用いて、端子P3−P4から
見た特性インピーダンスをI=100mAのとき、2KΩ以
上にしようとするとPNPトランジスタQ2のアーリー電圧
は、V≧200Vである必要がある。しかし、集積回
路PNPトランジスタのアーリー電圧は一般的にV=50
〜100Vであり、従来回路では端子P3−P4から見た特性イ
ンピーダンスv/i≧2KΩを達成できない。
V A ≧ 200V ...... (5) i.e., using the conventional circuit of FIG. 7, when the characteristic impedance seen from the terminal P 3 -P 4 of I L = 100 mA, the PNP transistor Q2 when you try to more 2KΩ The early voltage V A needs to be V A ≧ 200V. However, the Early voltage of an integrated circuit PNP transistor is generally V A = 50
It is ˜100 V, and the conventional circuit cannot achieve the characteristic impedance v L / i L ≧ 2 KΩ seen from the terminals P 3 -P 4 .

第3の問題点として、PNPトランジスタQ4の逆方向トラ
ンジスタによるコンデンサC2の放電を無視できないこと
がある。
A third problem is that the discharge of the capacitor C2 by the reverse transistor of the PNP transistor Q4 cannot be ignored.

第7図の従来回路がI=20mA,V=3V,v=3VPPで動
作しているときの各ノードの電圧波形を第8図に示す。
実線16,17,19及び20はそれぞれV+v sin wt、PNP
トランジスタQ3のベース電圧V 3,PNPトランジスタQ2
のコレクタ電圧V 、出力電圧V0及びPNPトランジス
タQ4のベース電圧V である。なお、第8図の動作例
では、各トランジスタの飽和電圧を0.2V、活性領域での
ベース・エミッタ間電圧を0.7V及びツェナーダイオード
Z1のツェナー電圧を2Vとした。t1の期間はV >B
であり、定電流源12中のPNPトランジスタQ2の電流が
放電防止回路14中のPNPトランジスタQ4を通してツェナ
ーダイオードZ1に供給され定電圧回路14の出力電圧V0
端子P5に出力される。t2の期間V <V であり、
PNPトランジスタQ2のコレクタ電流はPNPトランジスタQ3
を通して端子P4にバイパスされ、端子P3の交流波形のク
リップを防いでいる。第8図で期間t3はPNPトランジス
タQ4のエミッタ電圧がコレクタ電圧よりも低く、PNPト
ランジスタQ4が逆方向トランジスタとして動作する期間
である。このためコンデンサC2に蓄積された電荷が急速
にPNPトランジスタQ4およびQ3を通して端子P4に放電さ
れ、V0にリップルが乗る不都合が生じる。
FIG. 8 shows the voltage waveform of each node when the conventional circuit of FIG. 7 operates at I L = 20 mA, V L = 3 V, v L = 3 V PP .
Solid lines 16, 17, 19 and 20 are V L + v L sin wt, PNP respectively
Base voltage V B 3 of transistor Q3, PNP transistor Q2
Is the collector voltage V C 2 , the output voltage V 0, and the base voltage V B 4 of the PNP transistor Q4. In the operation example of FIG. 8, the saturation voltage of each transistor is 0.2 V, the base-emitter voltage in the active region is 0.7 V, and the Zener diode is
The Zener voltage of Z1 was set to 2V. The period of t 1 is V B 3 > B B
4 , the current of the PNP transistor Q2 in the constant current source 12 is supplied to the Zener diode Z1 through the PNP transistor Q4 in the discharge prevention circuit 14, and the output voltage V 0 of the constant voltage circuit 14 is output to the terminal P 5 . The period of t 2 is V B 3 <V B 4 , and
The collector current of PNP transistor Q2 is PNP transistor Q3
Is bypassed to terminal P 4 through and prevents AC waveform clipping at terminal P 3 . In FIG. 8, a period t 3 is a period in which the emitter voltage of the PNP transistor Q4 is lower than the collector voltage and the PNP transistor Q4 operates as a reverse direction transistor. Therefore the charge accumulated in the capacitor C2 is rapidly discharged through the PNP transistor Q4 and Q3 to terminal P 4, occurs inconvenience that ripple ride V 0.

発明が解決しようとする問題点 本発明は上記の問題点V−I特性の設定に自由度
が無い、問題のアーリー効果による特性インピーダン
スの低下及び問題点PNPトランジスタQ4の逆方向トラ
ンジジスタによるコンデンサC2の放電などを鑑みてなさ
れたものであり、半導体集積化が容易な電子電話機用通
話回路の電源回路を提供するものである。
Problems to be Solved by the Invention The present invention has the above-mentioned problems V L- I L characteristics cannot be set freely, the characteristic impedance is lowered due to the Early effect, and the problem is due to the reverse transistor of the PNP transistor Q4. The present invention has been made in view of discharge of the capacitor C2 and the like, and provides a power supply circuit of a telephone call circuit for an electronic telephone, which is easily integrated into a semiconductor.

問題点を解決するための手段 本発明の概要を示すと電源供給と信号入出力のための入
力端子及び共通端子と回路駆動のための定電圧出力端子
を有し、入力端子と定電圧出力端子との間に定電流回路
と放電防止回路とが直列に接続され、定電流回路の放電
防止回路接続点側と共通端子との間に電子スイッチが接
続されている回路において定電流回路と共通端子の間に
電流バイパス回路が接続され、入力端子と共通端子の間
にバイアス回路及び比較制御回路が直列に接続されてい
る構成をもち、電子スイッチ及び放電防止回路の開閉を
制御するための電流信号を作る比較制御回路及び定電圧
出力端子と共通端子の間に定電流回路に印加される電圧
を直流電圧にするための定電圧回路を有し、比較制御回
路を駆動する信号は定電流回路及び定電圧出力端子から
供給されることを特徴とする電話機用通話回路の電源回
路である。
Means for Solving the Problems An outline of the present invention is shown. It has an input terminal for power supply and signal input / output, a common terminal, and a constant voltage output terminal for driving a circuit, and an input terminal and a constant voltage output terminal. In the circuit in which the constant current circuit and the discharge prevention circuit are connected in series between and the electronic switch is connected between the discharge prevention circuit connection point side of the constant current circuit and the common terminal, the constant current circuit and the common terminal A current bypass circuit is connected between the input terminal and the common terminal, and a bias circuit and a comparison control circuit are connected in series between the input terminal and the common terminal.A current signal for controlling the opening and closing of the electronic switch and the discharge prevention circuit. And a constant voltage circuit for converting the voltage applied to the constant current circuit to a DC voltage between the constant voltage output terminal and the common terminal, and the signal for driving the comparison control circuit is a constant current circuit and Constant voltage output It is a power supply circuit of a telephone call circuit characterized by being supplied from a power terminal.

作用 本発明の作用を説明する。入力端子に直流電圧を印加し
た場合、定電流回路および電流バイパス回路により第5
図のA点およびV−I特性の傾きを自由に設定でき
る。次に、直流電圧に交流電圧を重畳した電圧を、入力
端子と共通端子間に印加した場合、定電流回路および放
電防止回路内のPNPトランジスタが飽和し、定電圧回路
に電流が流れなくなる期間が生じる。その期間、電流は
電子スイッチを通って、共通端子にバイパスされ、交流
波形のクリップを防止している。また、定電流回路に用
いるPNPトランジスタのアーリー効果を利用して、入力
端子からみた特性インピーダンスの低下を防いでいる。
Action The action of the present invention will be described. When a DC voltage is applied to the input terminal, the
It can be freely set the inclination of the point A and V L -I L characteristics of Fig. Next, when a voltage in which an AC voltage is superimposed on a DC voltage is applied between the input terminal and the common terminal, the PNP transistor in the constant current circuit and discharge prevention circuit saturates, and there is a period when current does not flow to the constant voltage circuit. Occurs. During that time, the current passes through the electronic switch and is bypassed to the common terminal, preventing clipping of the AC waveform. Moreover, by utilizing the Early effect of the PNP transistor used in the constant current circuit, the characteristic impedance seen from the input terminal is prevented from decreasing.

実施例 つぎに、本発明を実施例により説明する。EXAMPLES Next, the present invention will be described with reference to Examples.

第1図は本発明実施例回路のブロック構成図であり、第
2図は詳細な回路図である。また、第3図は本発明実施
例回路の特性図である。
FIG. 1 is a block diagram of a circuit of an embodiment of the present invention, and FIG. 2 is a detailed circuit diagram. FIG. 3 is a characteristic diagram of the circuit according to the embodiment of the present invention.

定電流回路17は、第2図の回路中で、PNPトランジスタQ
5及び同Q6のエミッタを入力端子P3に接続し、PNPトラン
ジスタQ5のコレクタとベース及びPNPトランジスタQ6の
ベースを接続し、PNPトランジスタQ5のコレクタと共通
端子P4との間に抵抗R4と同R5を直列に接続し、入力端子
P3と抵抗R4の抵抗R5側の接続点との間に交流信号をバイ
パスするための容量C3と接続した構成をもち、PNPトラ
ンジスタQ6のコレクタから電子スイッチ21と放電防止回
路22の接続点に定電流を供給する。
The constant current circuit 17 is a PNP transistor Q in the circuit of FIG.
5 and an emitter connected to the Q6 to the input terminal P 3, a base connected to the collector and base and PNP transistor Q6 of PNP transistors Q5, the collector of the PNP transistor Q5 and a resistor R4 between the common terminal P 4 equal R5 is connected in series, input terminal
It has a configuration in which a capacitor C 3 for bypassing an AC signal is connected between P 3 and the connection point of the resistance R 4 on the resistance R 5 side, and the connection point of the electronic switch 21 and the discharge prevention circuit 22 from the collector of the PNP transistor Q 6 Supply a constant current to.

電子スイッチ21はPNPトランジスタQ19により構成され、
放電防止回路22はPNPトランジスタQ20により構成されて
おり、PNPトランジスタQ19と同Q20のエミッタは共通に
接続され、定電流回路17のPNPトランジスタQ6のコレク
タに接続される。PNPトランジスタQ19及び同Q20のベー
スはそれぞれ、比較制御回路20とともにバイアス回路19
に接続され、PNPトランジスタQ19及び同Q20のコレクタ
はそれぞれ、共通端子P4及び定電圧出力端子P5に接続さ
れている。
The electronic switch 21 is composed of a PNP transistor Q19,
The discharge prevention circuit 22 is composed of a PNP transistor Q20. The emitters of the PNP transistors Q19 and Q20 are connected in common and connected to the collector of the PNP transistor Q6 of the constant current circuit 17. The bases of the PNP transistors Q19 and Q20 are the bias circuit 19 together with the comparison control circuit 20.
The collectors of the PNP transistors Q19 and Q20 are connected to the common terminal P 4 and the constant voltage output terminal P 5 , respectively.

定電圧出力回路23はツェナーダイオードZ2と容量C4が並
列に接続された構成をもち、ツェナダイオードZ2のアノ
ードは共通端子P4、カソードは定電圧出力端子P5に接続
されている。
The constant voltage output circuit 23 has a configuration in which a Zener diode Z2 and a capacitor C4 are connected in parallel, the anode of the Zener diode Z2 is connected to the common terminal P 4 , and the cathode is connected to the constant voltage output terminal P 5 .

電流バイパス回路18はPNPトランジスタQ7のエミッタに
抵抗R6が接続された構成をもち、抵抗R6の他端は定電流
回路のPNPトランジスタQ7のコレクタに接続され、PNPト
ランジスタQ5のコレクタは共通端子P4に、ベースは抵抗
R4とR5の共通接続点に接続されている。
The current bypass circuit 18 has a configuration in which the resistor R6 is connected to the emitter of the PNP transistor Q7, the other end of the resistor R6 is connected to the collector of the PNP transistor Q7 of the constant current circuit, and the collector of the PNP transistor Q5 is the common terminal P 4 The base is resistance
It is connected to the common connection point of R4 and R5.

比較制御回路20は定電流源のPNPトランジスタQ10と、コ
ンパレータを構成するPNPトランジスタQ11,Q12,Q13,Q14
と、カレンンミラーを構成するNPNトランジスタQ15,Q1
6,Q17,Q18及びバイアス調整のための抵抗R9,R10とで構
成されており、PNPトランジスタQ10のエミッタは入力端
子P3に、ベースは定電流回路17のPNPトランジスタQ5の
ベースに、コレクタはPNPトランジスタQ11と同Q12のエ
ミッタに、それぞれ、接続され、PNPトランジスタQ11及
び同Q12のコレクタはそれぞれNPNトランジスタQ15及び
同Q16のコレクタに接続され、PNPトランジスタQ11及び
同Q12のベースはそれぞれ、PNPトランジスタQ13及び同Q
14のエミッタに接続され、PNPトランジスタQ13及び同Q1
4のコレクタは共に共通端子P4に接続され、PNPトランジ
スタQ13のベースは定電流回路の抵抗R4とR5との共通接
続点に接続され、PNPトランジスタQ14のベースはバイア
ス調整のための抵抗R9とR10との共通接続点に接続さ
れ、バイアス調整のための抵抗R9をR10は、定電圧出力
端子R5と共通端子P4との間に直列に接続され、カレント
ミラーを構成するNPNトランジスタQ15,Q16,Q17,Q18のエ
ミッタは共に共通端子P4に接続され、NPNトランジスタQ
15,Q16はそれぞれベースとコレクタが共通に接続され、
NPNトランジスタQ15,Q16のコレクタはそれぞれPNPトラ
ンジスタQ11,Q12のコレクタに接続され、NPNトランジス
タQ17,Q18のベースはそれぞれNPNトランジスタQ16,Q15
のベースに接続され、NPNトランジスタQ17,Q18のコレク
タはそれぞれ、PNPトランジスタQ20,Q19のベースに接続
される。
The comparison control circuit 20 includes a PNP transistor Q10 which is a constant current source and PNP transistors Q11, Q12, Q13 and Q14 which form a comparator.
And NPN transistors Q15 and Q1 that form a Karen mirror
6, Q17, Q18 and is composed of a resistor R9, R10 for bias adjustment, the emitter input terminal P 3 of the PNP transistor Q10, the base is the base of the PNP transistor Q5 of the constant current circuit 17, the collector The emitters of PNP transistors Q11 and Q12 are respectively connected, the collectors of PNP transistors Q11 and Q12 are respectively connected to the collectors of NPN transistors Q15 and Q16, and the bases of PNP transistors Q11 and Q12 are PNP transistors respectively. Q13 and Q
PNP transistor Q13 and Q1 connected to the emitter of 14
The collectors of 4 are both connected to the common terminal P 4 , the base of the PNP transistor Q13 is connected to the common connection point between the resistors R4 and R5 of the constant current circuit, and the base of the PNP transistor Q14 is connected to the resistor R9 for bias adjustment. is connected to the common connection point of the R10, the resistor R9 for bias adjustment R10 are connected in series between the constant voltage output terminal R 5 and the common terminal P 4, NPN transistor Q15 constituting a current mirror, The emitters of Q16, Q17, and Q18 are all connected to the common terminal P 4 , and the NPN transistor Q
For 15, Q16, the base and collector are connected in common,
The collectors of NPN transistors Q15 and Q16 are connected to the collectors of PNP transistors Q11 and Q12, respectively, and the bases of NPN transistors Q17 and Q18 are NPN transistors Q16 and Q15, respectively.
Of the NPN transistors Q17 and Q18 are connected to the bases of PNP transistors Q20 and Q19, respectively.

バイアス回路19はNPNトランジスタQ8と同Q9のそれぞれ
のコレクタを共通接続し、この接続点と入力端子P3の間
に直列接続した抵抗R7とR8及び入力端子R3側をアノード
とするダイオードD1を接続し、NPNトランジスタQ8とQ9
のベースを共に抵抗R7とR8との共通接続点に接続し、NP
NトランジスタQ8及びQ9のエミッタをそれぞれPNPトラン
ジスタQ19及びQ20のベースに接続している。
The bias circuit 19 is commonly connected to respective collectors of the Q9 and the NPN transistor Q8, the diode D1 to a resistor R7 connected in series R8 and the input terminal R 3 side and the anode between an input terminal P 3 and the connection point Connect and NPN transistors Q8 and Q9
Connect the bases of both to the common connection point of resistors R7 and R8, and
The emitters of N transistors Q8 and Q9 are connected to the bases of PNP transistors Q19 and Q20, respectively.

第2図を用いて、本発明の作用を説明する。The operation of the present invention will be described with reference to FIG.

端子P3に直流電圧Vを印加した場合、V−I特性
は以下のようになる。
When applying a DC voltage V L to the terminal P 3, V L -I L characteristic is as follows.

(5),(6),(7)式で表わされるV−I特性
の一例を第5図の実線11bで示す。実線11bのA点は の点であり、V−I特性が折れ線となる点である。
A点はR5/R4により、また のときのV−I特性の傾きはR4/R6で自由に設定で
きる。
An example of the V L -I L characteristic represented by the equations (5), (6) and (7) is shown by the solid line 11b in FIG. The point A on the solid line 11b is Is the point where the V L -I L characteristic is a polygonal line.
Point A is R 5 / R 4 , At this time, the slope of the V L -I L characteristic can be freely set by R 4 / R 6 .

これにより従来回路の第1の問題点が容易に解決でき、
また、抵抗R5を2KΩより充分大きく設定できるため、端
子P3−P4から見た特性インピーダンス(v/i)を低
下させないことと、トランジスタQ5と同Q6のエミッタ面
積比Nを小さく設定でき、素子面積を小さくできるとい
う利点が生じる。
As a result, the first problem of the conventional circuit can be easily solved,
In addition, the resistance R5 can be set sufficiently higher than 2KΩ so that the characteristic impedance (v L / i L ) seen from the terminals P 3 -P 4 is not reduced, and the emitter area ratio N of the transistors Q5 and Q6 is set small. Therefore, there is an advantage that the element area can be reduced.

次に、交流特性について説明する。Next, the AC characteristics will be described.

直流電圧Vに交流電圧v sin wtに重畳された電圧
が端子P3−P4間に印加された場合、定電流回路のPNPト
ランジスタQ6及び放電防止回路のPNPトランジスタQ20が
飽和し定電圧回路23に電流が流れなくなる期間が生じ
る。第3図に各トランジスタの飽和電圧を0.2Vと仮定
し、V=3V,v=3VPPとしたときの第2図の回路の各
ノードの電位を示した。。図中でt2の期間が定電圧回路
23に電流が流れなくなる期間である。t2の期間は電子ス
イッチのPNPトランジスタQ19を通して電流が端子P4にバ
イパスされる。この様にして交流波形のクリップを防止
している。この際、PNPトランジスタQ20のベース電流を
切ることによって、PNPトランジスタQ20が逆方向トラン
ジスタとして働くことを防止している。期間t1はPNPト
ランジスタQ20が閉じ期間t2はPNPトランジスタQ19が閉
じるように、第3図の実線26及び27に示したごとく、比
較制御回路20の入力を調整する。上記の様にして従来回
路の第3の問題点を解決している。
When the DC voltage V L to the voltage superimposed on an AC voltage v L sin wt is applied to the terminals P 3 -P 4, the PNP transistor Q20 is saturated constant voltage of PNP transistor Q6 and the discharge preventing circuit of the constant current circuit There is a period in which no current flows in the circuit 23. FIG. 3 shows the potential of each node in the circuit of FIG. 2 when the saturation voltage of each transistor is assumed to be 0.2V and V L = 3V and v L = 3V PP . . In the figure, the period of t 2 is a constant voltage circuit
This is the period when no current flows to 23. During the period of t 2, the current is bypassed to the terminal P 4 through the PNP transistor Q19 of the electronic switch. In this way, AC waveform clipping is prevented. At this time, by cutting off the base current of the PNP transistor Q20, the PNP transistor Q20 is prevented from acting as a reverse direction transistor. Period t 1 during the period t 2 PNP transistor Q20 is closed so PNP transistor Q19 is closed, as shown in solid lines 26 and 27 of FIG. 3, to adjust the input of the comparator control circuit 20. As described above, the third problem of the conventional circuit is solved.

また、バイアス回路により第2の問題点を解決してい
る。バイアス回路のダイオードD1により定電圧を発生さ
せ、その電圧を抵抗R7及びR8で分割し、エミッタホロア
Q8及びQ9で電圧を出力し、おのおの、電子スイッチ21及
び放電防止回路22に入力している。このことにより、第
3図の実線25で示した様に定電流回路のPNPトランジス
タQ6のコレクタ・エミッタ間の電位を一定に保ち、等価
的にアーリー電圧を大きくしている。このことにより、
PNPトランジスタQ6のアーリー効果による、端子P3−P4
からみた特性インピーダンスの低下を防いでいる。
The bias circuit solves the second problem. A constant voltage is generated by the diode D1 of the bias circuit, the voltage is divided by the resistors R7 and R8, and the emitter follower
The voltage is output at Q8 and Q9 and is input to the electronic switch 21 and the discharge prevention circuit 22, respectively. As a result, as shown by the solid line 25 in FIG. 3, the potential between the collector and the emitter of the PNP transistor Q6 of the constant current circuit is kept constant and the Early voltage is equivalently increased. By this,
Terminals P 3 -P 4 due to the Early effect of PNP transistor Q6
This prevents the characteristic impedance from being impaired.

第2図の回路において、R4=8.2KΩ,R5=10KΩ,R6=620
Ω,R7=4.3KΩ,R8=3KΩR9=15.4KΩ,R10=10KΩ,C3=2
2μF,C4=47μF,Z2のツェナー電圧=2V、Q5とQ6のエミ
ッタ面積比を1:24に設定して実施した結果、V−I
特性は第5図の実線11bが得られ、端子P3から見た特性
インピーダンスI=100mAで5KΩであり、V(sat)
=1Vであり、また放電防止回路によるV0の低下無しとい
う良好な結果を得た。
In the circuit of FIG. 2, R4 = 8.2KΩ, R5 = 10KΩ, R6 = 620
Ω, R7 = 4.3KΩ, R8 = 3KΩ R9 = 15.4KΩ, R10 = 10KΩ, C3 = 2
2μF, C4 = 47μF, Z2 zener voltage = 2V, Q5 and Q6 emitter area ratio was set to 1:24. As a result, V L −I L
Characteristics obtained solid 11b of FIG. 5, a 5KΩ characteristic impedance I L = 100 mA viewed from the terminal P3, V L (sat)
= 1V, and good results were obtained in which V 0 was not reduced by the discharge prevention circuit.

発明の効果 本発明によると、次のような効果が顕著にみられる。Effects of the Invention According to the present invention, the following effects are noticeable.

−I特性を自由に設定でき、低い耐圧のプロセ
スを採用できる。
V L -I L characteristic can freely set, it may be employed low-voltage process of.

容易に高い特性インピーダンスを実現できる。A high characteristic impedance can be easily realized.

定電力出力端子の交流信号によるリップルを減小で
き、安定した電源が得られる。
The ripple due to the AC signal at the constant power output terminal can be reduced, and a stable power supply can be obtained.

従来回路と比較して、半導体集積化した場合、小チッ
プ化できる。
When integrated with a semiconductor, it can be made into a smaller chip than a conventional circuit.

3つの問題点を総合的に対策することにより、合理的
な回路を構成できる。
A rational circuit can be constructed by taking comprehensive measures against the three problems.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明の電話回路の電源回路のブロック図、第
2図は本発明の一実施例を示す回路図、第3図は本発明
の一実施例の主要なノードの電圧波形を示す図、第4図
は電話機の概略の構成図、第5図は電話機及び通話回路
が要求される直流特性を示す図、第6図は通話回路の電
源回路の従来例のブロック図、第7図は第6に示したブ
ロック図の回路図、第8図は第7図の回路の主要ノード
の電圧波形を示す図である。 P1,P2……電話機の入力端子、P3……通話回路の入力端
子、P4……通話回路の共通端子、P5……定電圧出力端
子、1,2……線路、3……ダイオードブリッジ、6……
通話回路、7,8,9,10,11a,11b……V(V′)−I
特性の直線、13,21……電子スイッチ、14,22……放電防
止回路、15,23……定電圧回路、16,20……比較制御回
路、12,17……定電流回路、18……電流バイパス回路、1
9……バイアス回路、24,25,26,27……電圧波形、C1,C2,
C3,C4……コンデンサ、R1〜R10……抵抗、Z1,Z2……ツ
ェナーダイオード、D1……ダイオード、Q1,Q2,Q3,Q4,Q
5,Q6,Q7,Q10,Q11,Q12,Q13,Q14,Q19,Q20……PNPトランジ
スタ、Q8,Q9,Q16,Q17,Q18……NPNトランジスタ。
FIG. 1 is a block diagram of a power supply circuit of a telephone circuit of the present invention, FIG. 2 is a circuit diagram showing an embodiment of the present invention, and FIG. 3 shows voltage waveforms of main nodes of the embodiment of the present invention. 4 and 5 are schematic configuration diagrams of a telephone, FIG. 5 is a diagram showing direct current characteristics required for a telephone and a call circuit, and FIG. 6 is a block diagram of a conventional example of a power supply circuit of the call circuit, and FIG. 6 is a circuit diagram of the block diagram shown in FIG. 6, and FIG. 8 is a diagram showing voltage waveforms of main nodes of the circuit of FIG. P 1 , P 2 …… Telephone input terminal, P 3 …… Call circuit input terminal, P 4 …… Call circuit common terminal, P 5 …… Constant voltage output terminal, 1, 2 …… Line, 3… … Diode bridge, 6 ……
Call circuit, 7,8,9,10,11a, 11b ...... V L ( V 'L) -I L
Characteristic straight line, 13,21 …… Electronic switch, 14,22 …… Discharge prevention circuit, 15,23 …… Constant voltage circuit, 16,20 …… Comparison control circuit, 12,17 …… Constant current circuit, 18… … Current bypass circuit, 1
9 …… Bias circuit, 24,25,26,27 …… Voltage waveform, C1, C2,
C3, C4 …… Capacitor, R1 to R10 …… Resistance, Z1, Z2 …… Zener diode, D1 …… Diode, Q1, Q2, Q3, Q4, Q
5, Q6, Q7, Q10, Q11, Q12, Q13, Q14, Q19, Q20 …… PNP transistor, Q8, Q9, Q16, Q17, Q18 …… NPN transistor.

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】入力端子,共通端子及び定電圧出力端子を
有し、前記入力端子と前記定電圧出力端子との間に定電
流回路と放電防止回路とを直列に接続し、前記定電圧出
力端子と前記共通端子の間に定電圧回路を接続し、前記
定電流回路の前記放電防止回路側接続点と前記共通端子
との間に電子スイッチを接続した構成を具備し、且つ、
前記定電流回路と前記共通端子との間に電流バイパス回
路を接続し、前記入力端子と前記共通端子との間に、前
記電子スイッチ及び前記放電防止回路の開閉を制御する
ための電流信号を作る比較制御回路及び前記定電流回路
に印加される電圧を直流電圧にするためのバイアス回路
を有し、前記定電流回路及び前記定電圧出力端子を前記
比較制御回路に接続したことを特徴とする電話機通話回
路の電源回路。
1. A constant current circuit and a discharge prevention circuit are connected in series between the input terminal and the constant voltage output terminal, and the constant voltage output is provided. A constant voltage circuit is connected between the terminal and the common terminal, and an electronic switch is connected between the discharge prevention circuit side connection point of the constant current circuit and the common terminal, and
A current bypass circuit is connected between the constant current circuit and the common terminal, and a current signal for controlling opening and closing of the electronic switch and the discharge prevention circuit is generated between the input terminal and the common terminal. A telephone having a comparison control circuit and a bias circuit for changing the voltage applied to the constant current circuit to a DC voltage, and the constant current circuit and the constant voltage output terminal being connected to the comparison control circuit. Power supply circuit for the call circuit.
【請求項2】第1,第2のPNPトランジスタの各エミッタ
を入力端子に接続し、且つ第1のPNPトランジスタのコ
レクタとベースおよび第2のPNPトランジスタのベース
を接続し、第1のPNPトランジスタのコレクタと共通端
子間に第1,第2の抵抗を直列接続し、上記入力端子と第
1,第2の抵抗間の接続点との間に交流バイパスするため
の第1の容量を接続し、且つ第2のPNPトランジスタの
コレクタから電子スイッチおよび放電防止回路の共通接
続点に接続した構成の定電流回路を具備した特許請求の
範囲第1項記載の電話機通話回路の電源回路。
2. A first PNP transistor, wherein each emitter of the first and second PNP transistors is connected to an input terminal, and the collector and base of the first PNP transistor and the base of the second PNP transistor are connected. The first and second resistors are connected in series between the collector and the common terminal of the
A configuration in which a first capacitor for AC bypass is connected between the connection point between the first and second resistors, and the collector of the second PNP transistor is connected to a common connection point of the electronic switch and the discharge prevention circuit. The power supply circuit of the telephone communication circuit according to claim 1, comprising the constant current circuit of claim 1.
【請求項3】電子スイッチおよび放電防止回路をエミッ
タを共通した第3,第4のPNPトランジスタにより構成
し、且つ該エミッタを定電流回路の第2のPNPトランジ
スタのコレクタに接続し、且つ第3,第4のPNPトランジ
スタのベースを、それぞれ比較制御回路およびバイアス
回路に接続し、且つ第3,第4のPNPトランジスタの各コ
レクタを、それぞれ共通端子および定電圧出力端子に接
続したことを特徴とする特許請求の範囲第1項記載の電
話機通話回路の電源回路。
3. An electronic switch and a discharge prevention circuit are constituted by third and fourth PNP transistors having a common emitter, and the emitter is connected to the collector of the second PNP transistor of the constant current circuit, and the third The bases of the fourth PNP transistor are connected to a comparison control circuit and a bias circuit, respectively, and the collectors of the third and fourth PNP transistors are connected to a common terminal and a constant voltage output terminal, respectively. A power supply circuit for a telephone communication circuit according to claim 1.
【請求項4】定電圧回路をツェナーダイオードと容量の
並列回路で構成し、且つ前記ツェナーダイオードのアノ
ードを共通端子に、カソードを定電圧端子に接続したこ
とを特徴とする特許請求の範囲第1項記載の電話機通話
回路の電源回路。
4. A constant voltage circuit comprising a parallel circuit of a zener diode and a capacitor, wherein the zener diode has an anode connected to a common terminal and a cathode connected to a constant voltage terminal. The power supply circuit of the telephone communication circuit described in the item.
【請求項5】第5のPNPトランジスタのエミッタに、第
3の抵抗を接続した構成を有し、第3の抵抗の他端を定
電流回路内の第1のPNPトランジスタのコレクタに接続
し、またベースを第1,第2の抵抗の接続点に接続した構
成の電流バイパス回路を具備した特許請求の範囲第1項
記載の電話機通話回路の電源回路。
5. An emitter of a fifth PNP transistor is connected to a third resistor, and the other end of the third resistor is connected to the collector of the first PNP transistor in the constant current circuit. The power supply circuit of the telephone call circuit according to claim 1, further comprising a current bypass circuit having a structure in which the base is connected to the connection point of the first and second resistors.
【請求項6】第6のPNPトランジスタといわゆるコンパ
レータを構成する第7,第8,第9,第10のPNPトランジスタ
と、いわゆるカレントミラーを構成する第1,第2,第3,第
4のNPNトランジスタおよびバイアス調整のための第4,
第5の抵抗で構成されており、前記第6のPNPトランジ
スタのエミッタを入力端子に、ベースを定電流回路の第
1のPNPトランジスタのベースに、コレクタを前記第7,
第8のPNPトランジスタのエミッタに接続し、前記第7,
第8のPNPトランジスタのコレクタを、それぞれ前記第
1,第2のNPNトランジスタのコレクタに接続し、前記第
7,第8のPNPトランジスタのベースをそれぞれ前記第9,
第10のPNPトランジスタのエミッタに接続し、前記第9,
第10のPNPトランジスタのコレクタを共に共通端子に接
続し、前記第9のPNPトランジスタのベースを定電流回
路の第1と第2の抵抗の接続点に接続し、前記第10のPN
Pトランジスタのベースをバイアス調整のための第4,第
5の抵抗の共通接続点に接続し、前記第4,第5の抵抗を
定電圧出力端子と共通端子との間に直列接続し、且つカ
レントミラーを構成する前記第1,第2,第3,第4のNPNト
ランジスタのエミッタを共通端子に接続し、前記第1,第
2のNPNトランジスタのベースとコレクタを共通接続
し、前記第1,第2のNPNトランジスタのコレクタを前記
第7,第8の各PNPトランジスタのコレクタに接続し、前
記第3,第4のNPNトランジスタのベースをそれぞれ前記
第1,第2のNPNトランジスタのベースに接続し、且つ、
コレクタをそれぞれ前記第3,第4のPNPトランジスタの
ベースに接続した構成の比較制御回路を具備した特許請
求の範囲第1項記載の電話機通話回路の電源回路。
6. A seventh, an eighth, a ninth and a tenth PNP transistors forming a so-called comparator together with a sixth PNP transistor and first, second, third and fourth forming a so-called current mirror. 4th for NPN transistor and bias adjustment,
A fifth resistor, the emitter of the sixth PNP transistor is used as an input terminal, the base is used as the base of the first PNP transistor of the constant current circuit, and the collector is used as the seventh,
Connected to the emitter of the eighth PNP transistor,
The collectors of the eighth PNP transistors are respectively
Connected to the collectors of the first and second NPN transistors,
7, the base of the 8th PNP transistor is respectively the 9th,
Connected to the emitter of a tenth PNP transistor,
The collectors of the tenth PNP transistor are both connected to a common terminal, the base of the ninth PNP transistor is connected to the connection point of the first and second resistors of the constant current circuit, and the tenth PN transistor is connected.
The base of the P-transistor is connected to the common connection point of the fourth and fifth resistors for bias adjustment, the fourth and fifth resistors are connected in series between the constant voltage output terminal and the common terminal, and The emitters of the first, second, third and fourth NPN transistors forming a current mirror are connected to a common terminal, the bases and collectors of the first and second NPN transistors are commonly connected, and the first The collector of the second NPN transistor is connected to the collectors of the seventh and eighth PNP transistors, and the bases of the third and fourth NPN transistors are respectively connected to the bases of the first and second NPN transistors. Connect and
The power supply circuit for a telephone communication circuit according to claim 1, further comprising a comparison control circuit having collectors respectively connected to the bases of the third and fourth PNP transistors.
【請求項7】第5,第6のNPNトランジスタのコレクタを
共通接続し、この接続点と入力端子間に、直列接続した
第6,第7の抵抗と、入力端子側をアノードとするダイオ
ードを接続し、前記第5,第6のNPNトランジスタのベー
スを共に前記第6,第7の抵抗の共通接続点に接続し、第
5,第6のNPNトランジスタのエミッタをそれぞれ第3,第
4のPNPトランジスタのベースに接続した構成のバイア
ス回路を具備した特許請求の範囲第1項記載の電話機通
話回路の電源回路。
7. The sixth and seventh resistors connected in series between the collectors of the fifth and sixth NPN transistors, and the connection point and the input terminal, and a diode having the input terminal side as an anode. And connecting the bases of the fifth and sixth NPN transistors together to a common connection point of the sixth and seventh resistors,
5. The power supply circuit for a telephone communication circuit according to claim 1, further comprising a bias circuit in which the emitters of the fifth and sixth NPN transistors are connected to the bases of the third and fourth PNP transistors, respectively.
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