JPH0677400B2 - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPH0677400B2 JPH0677400B2 JP62286705A JP28670587A JPH0677400B2 JP H0677400 B2 JPH0677400 B2 JP H0677400B2 JP 62286705 A JP62286705 A JP 62286705A JP 28670587 A JP28670587 A JP 28670587A JP H0677400 B2 JPH0677400 B2 JP H0677400B2
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- circuit
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、複数の被選択回路と、該複数の被選択回路に
順次選択信号を出力する、縦続接続された複数のセレク
タから成るシリアル・セレクタ回路であって、各段セレ
クタは、前段セレクタよりの能動化信号を受け、該能動
化信号により能動化されて上記選択信号を出力すると共
に後段セレクタに能動化信号を出力する構成であるシリ
アル・セレクタ回路とを有する半導体集積回路装置に関
するものであり、特に不良被選択回路を正常な被選択回
路に置き換えるための手段を設けた半導体集積回路装置
を提供するものである。DETAILED DESCRIPTION OF THE INVENTION <Industrial field of application> The present invention relates to a serial circuit including a plurality of selected circuits and a plurality of cascade-connected selectors that sequentially output selection signals to the plurality of selected circuits. A selector circuit, in which each stage selector receives the activation signal from the preceding stage selector, is activated by the activation signal, outputs the selection signal, and outputs the activation signal to the latter stage selector. The present invention relates to a semiconductor integrated circuit device having a selector circuit, and particularly to a semiconductor integrated circuit device provided with means for replacing a defective selected circuit with a normal selected circuit.
＜従来の技術＞ まず、従来の半導体集積回路装置の構成をDRAMの場合を
例にとり詳細に説明する。<Prior Art> First, a configuration of a conventional semiconductor integrated circuit device will be described in detail by taking a case of a DRAM as an example.
第８図は従来のDRAMの構成図である。FIG. 8 is a block diagram of a conventional DRAM.
図に於いて、MA′はメモリセル・アレイ、RD′は行デコ
ーダ、SA′はセンスアンプ、DH′はデータ保持回路、
Ｔ′1,…,T′ｎはＮチャネルMOSトランジスタ、IO′はI
/Oポート、SS′は、ｓ′０信号入力に基づき上記MOSト
ランジスタＴ′1,…,T′ｎを順次オンさせる選択信号
ｓ′1,…,s′ｎを出力する、縦続接続されたｎ個のセレ
クタＳ′1,…,S′ｎから成るシリアル・セレクタ回路
（列セレクタ）である。上記各セレクタの構成を第９図
に示す。同図に於いて、CK′はクロック信号、RST′は
リセット信号である。In the figure, MA 'is a memory cell array, RD' is a row decoder, SA 'is a sense amplifier, DH' is a data holding circuit,
T '1, ..., T'n the N-channel MOS transistor, IO' is I
/ O ports, SS 'is, s' the MOS transistor T based on a 0 signal input '1, ..., a selection signal s are sequentially turned on T'n' 1, ..., and outputs the S'n, cascaded n number of selectors S '1, ..., a serial selector circuit consisting S'n (column selector). The configuration of each of the above selectors is shown in FIG. In the figure, CK 'is a clock signal and RST' is a reset signal.
メモリセル・アレイMA′からデータ保持回路DH′に読み
出されたデータは、シリアル・セレクタ回路SS′より出
力される選択信号ｓ′1,…,s′ｎによって、順次I/Oポ
ートIO′に出力される。また、I/OポートIO′より順次
入力されるデータは、シリアル・セレクタ回路SS′より
出力される選択信号ｓ′1,…,s′ｎによって、順次デー
タ保持回路DH′に入力、保持され、その後、メモリセル
・アレイMA′に書き込まれる。Data read in 'data holding circuit DH from' a memory cell array MA, 'selection signal s outputted from' 1 serial selector circuit SS, ..., by S'n, sequential I / O ports IO ' Is output to. Further, I / O ports IO 'data sequentially input from the serial selector circuit SS' selection signals s '1, ..., by S'n, sequential data holding circuit DH' output from the input to, are retained , And then written to the memory cell array MA '.
＜発明が解決しようとする問題点＞ 従来の半導体集積回路装置をDRAMの場合を例にとり説明
したが、上記従来の半導体集積回路装置に於いては、複
数の被選択回路中に一つでも不良被選択回路が存在すれ
ば、当該装置は不良品となってしまうという問題点があ
った。上記従来のDRAMの場合であれば、メモリセル・ア
レイMA′中に１ビットでも不良メモリセルＭ′Ｉが存在
すれば、当該DRAMは不良品となる。<Problems to be Solved by the Invention> The conventional semiconductor integrated circuit device has been described by taking a DRAM as an example. However, in the conventional semiconductor integrated circuit device, even one of the plurality of selected circuits is defective. If the selected circuit exists, the device becomes a defective product. In the case of the conventional DRAM, if there is I 'defective memory cell M in 1 bit in the' memory cell array MA, the DRAM becomes defective.
本発明は上記従来の問題点に鑑みてなされたものであ
り、複数の被選択回路中に不良被選択回路が存在して
も、該不良被選択回路を正常な被選択回路に置き換える
ことができる構成とすることによって、不良発生率を低
下させ、歩留り向上、コストダウンを図ることを目的と
しているものである。The present invention has been made in view of the above conventional problems, and even if a defective selected circuit exists among a plurality of selected circuits, the defective selected circuit can be replaced with a normal selected circuit. The purpose of this structure is to reduce the defect occurrence rate, improve yield, and reduce costs.
＜問題点を解決するための手段＞ 複数の被選択回路と、該複数の被選択回路に順次選択信
号を出力する、縦続接続された複数のセレクタから成る
シリアル・セレクタ回路であって、各段セレクタは、前
段セレクタよりの能動化信号を受け、該能動化信号によ
り能動化されて上記選択信号を出力すると共に後段セレ
クタに能動化信号を出力する構成であるシリアル・セレ
クタ回路とを有する半導体集積回路装置に於いて、予備
被選択回路及び、上記シリアル・セレクタ回路の最終段
セレクタに縦続接続され、該最終段セレクタよりの能動
化信号によって能動化されることにより上記予備被選択
回路に選択信号を出力する、上記シリアル・セレクタ回
路の各段セレクタと同一構成の予備セレクタを設け、ヒ
ューズリンク及び、該ヒューズリンクの切断によって、
前段セレクタよりの能動化信号による当該セレクタの能
動化を禁止すると共に、上記前段セレクタよりの能動化
信号を後段セレクタに短絡する切換制御回路を、上記シ
リアル・セレクタ回路を構成する各段セレクタに設ける
と共に、ヒューズリンク及び、該ヒューズリンクの切断
によって、上記シリアル・セレクタ回路の最終段セレク
タより入力される能動化信号による能動化を可能ならし
める切換制御回路を、上記予備セレクタに設ける。<Means for Solving Problems> A serial selector circuit including a plurality of selected circuits and a plurality of cascade-connected selectors that sequentially output selection signals to the plurality of selected circuits, each stage comprising: The selector is a semiconductor integrated circuit having a serial selector circuit configured to receive an activation signal from the preceding stage selector, activate the activation signal to output the selection signal, and output the activation signal to the succeeding stage selector. In the circuit device, the preselected circuit and the final stage selector of the serial selector circuit are cascade-connected, and the preselected circuit is activated by an activation signal from the final stage selector to select the preselected circuit. Is provided with a spare selector having the same configuration as that of each stage selector of the serial selector circuit for outputting the fuse link and the fuse link. By cutting
A switching control circuit that inhibits the activation of the selector by the activation signal from the preceding stage selector and short-circuits the activation signal from the preceding stage selector to the latter stage selector is provided in each stage selector that constitutes the serial selector circuit. At the same time, the spare link is provided with a fuse link and a switching control circuit for enabling activation by an activation signal input from the final stage selector of the serial selector circuit by cutting the fuse link.
＜作用＞ 不良被選択回路に対応するセレクタのヒューズリンクを
切断することによって、当該セレクタが飛び越される。
これによって、上記不良被選択回路への選択信号出力が
禁止され、該回路は非選択となる。一方、予備セレクタ
のヒューズリンクを切断することによって、不活性であ
った当該予備セレクタが活性化される。これによって、
選択を禁止されていた予備被選択回路が選択されるよう
になり、上記不良被選択回路の非選択を補填する。<Operation> By disconnecting the fuse link of the selector corresponding to the defective selected circuit, the selector is skipped.
As a result, the selection signal output to the defective selected circuit is prohibited and the circuit is deselected. On the other hand, by cutting the fuse link of the spare selector, the inactive spare selector is activated. by this,
The preselected circuit which has been prohibited from being selected is selected, and the non-selection of the defective selected circuit is compensated.
＜実施例＞ 以下、実施例に基づいて本発明を詳細に説明する。<Examples> Hereinafter, the present invention will be described in detail based on Examples.
第２図は本発明の一実施例であるDRAMの構成図である。
また、第１図は同DRAMに於けるシリアル・セレクタ回路
SSの構成図である。第１図に於いて、CKはクロック信
号、RSTはリセット信号である。FIG. 2 is a block diagram of a DRAM which is an embodiment of the present invention.
Figure 1 shows the serial selector circuit in the same DRAM.
It is a block diagram of SS. In FIG. 1, CK is a clock signal and RST is a reset signal.
図に於いて、MAはメモリセル・アレイ、MCRはメモリセ
ル・アレイMAに含まれる予備メモリセル列、RDは行デコ
ーダ、SAはセンスアンプ、DHはデータ保持回路、T1,…,
Tn,TRはＮチャネルMOSトランジスタ、IOはI/Oポートで
ある。SSは縦続接続されたｎ個のセレクタS1,…,Sn及び
予備セレクタSRから成るシシリアル・セレクタ回路（列
セレクタ）である。上記各セレクタS1,…,Sn及びSR中の
ヒューズリンクF1,…,Fn及びFRがすべて非切断であると
きは、シリアル・セレクタ回路SSは、s0信号入力に基づ
き、上記MOSトランジスタT1,…,Tnを順次オンさせる選
択信号s1,…,snを出力する。この場合、予備セレクタSR
よりの選択信号出力は無い。上記各セレクタS1,…,Sn中
のヒューズリンクF1,…,Fnの内の１つFk及び予備セレク
タSR中のヒューズリンクFRが切断されており、他のヒュ
ーズリンクがすべて非切断であるときは、シリアル・セ
レクタ回路SSは、s0信号入力に基づき、上記MOSトラン
ジスタT1,…,Tk-1,Tk+1,…,Tn,TRを順次オンさせる選択
信号s1,…,sk-1,sk+1,…,sn,sRを出力する。この場合、
セレクタSkよりの選択信号出力は無い。In FIG, MA is a memory cell array, MC R is spare memory cell columns included in the memory cell array MA, RD row decoder, SA a sense amplifier, DH is the data holding circuit, T 1, ...,
Tn, T R is N-channel MOS transistor, IO is the I / O port. N number of selectors S 1 SS is connected in cascade, ..., a Shishiriaru selector circuit consisting of Sn and preliminary selector S R (column selector). When the fuse links F 1 , ..., Fn and F R in each of the selectors S 1 , ..., Sn and S R are not cut, the serial selector circuit SS receives the s 0 signal based on the s 0 signal input. transistor T 1, ..., a selection signal s 1 for sequentially turning on the Tn, ..., and outputs the sn. In this case, the spare selector S R
There is no selection signal output from. One of the fuse links F 1 , ..., Fn in each of the selectors S 1 , ..., Sn and the fuse link F R in the spare selector S R is disconnected, and all other fuse links are not disconnected. , The serial selector circuit SS selects the selection signal s 1 for sequentially turning on the MOS transistors T 1 , ..., Tk −1 , Tk +1 , ..., Tn, T R based on the s 0 signal input. ,, sk -1 ,, sk +1 , ..., sn, s R are output. in this case,
There is no selection signal output from the selector Sk.
不良メモリセルMIが第２図に示す位置に存在するとき
は、該不良メモリセルが属するメモリセル列MCIに対応
しているセレクタS3のヒューズリンクF3を切断する。ま
た、予備セレクタSRのヒューズリンクFRを切断する。こ
れにより、選択信号出力は、s1→s2→s4→…→sn→sRと
なり、不良メモリセルMIの属するメモリセル列MCIは飛
び越され、代わりに、予備メモリセル列MCRが選択され
ることになる。When the defective memory cell M I exists at the position shown in FIG. 2, the fuse link F 3 of the selector S 3 corresponding to the memory cell column MC I to which the defective memory cell belongs is cut off. Also, the fuse link F R of the pre-selector S R. As a result, the selection signal output becomes s 1 → s 2 → s 4 → ... → sn → s R , the memory cell column MC I to which the defective memory cell M I belongs is skipped, and instead, the spare memory cell column MC R will be selected.
行方向にもシリアル・アクセスされるDRAMの場合は、予
備メモリセル行を設けると共に、行デコーダとして、上
記シリアル・セレクタ回路SSと同様の構成の回路を設け
る様にしてもよい。In the case of a DRAM that is also serially accessed in the row direction, a spare memory cell row may be provided, and a circuit having the same configuration as the serial selector circuit SS may be provided as a row decoder.
次に第２の実施例を説明する。Next, a second embodiment will be described.
第３図は第２の実施例に於けるシリアル・セレクタ回路
SSのブロック構成図である。また、第４図及び第５図
は、それぞれシリアル・セレクタ回路SSを構成するセレ
クタSi（ｉ＝1,…,n）及び予備セレクタsRj（ｊ＝1,2）
の構成図である。図に於いて、CL,▲▼はクロック
信号である。また、第４図及び第５図に於けるMOSトラ
ンジスタは総てＮチャネルMOSトランジスタである。FIG. 3 is a serial selector circuit according to the second embodiment.
It is a block configuration diagram of SS. Further, FIGS. 4 and 5 show selectors Si (i = 1, ..., N) and spare selectors s R j (j = 1, 2) that form the serial selector circuit SS, respectively.
It is a block diagram of. In the figure, CL and ▲ ▼ are clock signals. The MOS transistors shown in FIGS. 4 and 5 are all N-channel MOS transistors.
上記各セレクタS1,…,Sn及び予備セレクタSR1,SR2中の
ヒューズリンクF1,…,Fn及びFR1,FR2がすべて非切断で
あるときは、シリアル・セレクタ回路SSは、s0信号入力
に基づき、順次位相のずれた選択信号s11,…,sn2を出力
する。この場合、予備セレクタSR1,SR2よりの選択信号
出力はない。Said each selector S 1, ..., fuse links F 1 of Sn and during the pre-selector S R1, S R2, ..., when all the Fn and F R1, F R2 is a non-disconnected, the serial selector circuit SS is, s Based on the 0 signal input, selection signals s 11 , ..., Sn 2 whose phases are sequentially shifted are output. In this case, there is no selection signal output from the spare selectors S R1 and S R2 .
このときのタイムチャートを第６図に示す。The time chart at this time is shown in FIG.
上記各セレクタS1,…,Sn中のヒューズリンクF1,…,Fnの
内の一つFk及び予備セレクタSR1又はSR2中のヒューズリ
ンクFR1又はFR2が切断されており、他のヒューズリンク
がすべて非切断であるときは、シリアル・セレクタ回路
SSは、s0信号入力に基づき、順次位相のずれた選択信号
s11,s12,…,s(k-1)1,s(k-1)2,s(k+1)1,s(k+1)2,…,sn1,
sn2,sR11（又はsR21）,sR12（又はsR22）を出力する。
この場合、セレクタSk及び予備セレクタSR2（又はSR1）
よりの選択信号出力は無い。Said each selector S 1, ..., fuse links F 1 in Sn, ..., one Fk and fuse link during the preliminary selector S R1 or S R2 F R1 or F R2 are disconnected among the Fn, other Serial selector circuit when all fuse links are unbroken
SS is a selection signal whose phase is sequentially shifted based on the s 0 signal input
s 11 , s 12 , ..., s ( k -1) 1 , s ( k -1) 2 , s ( k +1) 1 , s ( k +1) 2 , ・ ・ ・, sn 1 ,
Output sn 2 , s R11 (or s R21 ), s R12 (or s R22 ).
In this case, the selector Sk and the spare selector S R2 (or S R1 )
There is no selection signal output from.
セレクタS2中のヒューズリンクF2及び予備セレクタSR1
中のヒューズリンクFR1が切断されている場合のタイム
チャートを第７図に示す。Fuse links in the selector S 2 F 2 and the preliminary selector S R1
FIG. 7 shows a time chart when the fuse link F R1 in the inside is blown.
＜発明の効果＞ 以下詳細に説明したように本発明によれば、複数の被選
択回路中に不良被選択回路が存在しても、該不良被選択
回路を正常な被選択回路に置き換えることが可能とな
り、不良発生率の低下、歩留り向上、コストダウンを図
ることができるものである。<Effect of the Invention> As described in detail below, according to the present invention, even if a defective selected circuit exists in a plurality of selected circuits, the defective selected circuit can be replaced with a normal selected circuit. This makes it possible to reduce the defect occurrence rate, improve the yield, and reduce the cost.
第１図は回路構成図、第２図はブロック図、第３図はブ
ロック図、第４図は回路構成図、第５図は回路構成図、
第６図はタイムチャート、第７図はタイムチャート、第
８図はブロック図、第９図は回路構成図である。 符号の説明 MA:メモリセル・アレイ、MCR:予備メモリセル列、MI:不
良メモリセル、RD:行デコーダ、SA:センスアンプ、DH:
データ保持回路、T1,…,Tn,TR:NチャネルMOSトランジス
タ、IO:I/Oポート、SS:シリアル・セレクタ回路、S1,
…,Sn:セレクタ、SR,SR1,SR2:予備セレクタ、F1,…,Fn,
FR,FR1,FR2:ヒューズリンク、s1,…,sn,sR:選択信号、s
11,…,sn2,sR11,…,sR22:選択信号。1 is a circuit configuration diagram, FIG. 2 is a block diagram, FIG. 3 is a block diagram, FIG. 4 is a circuit configuration diagram, and FIG. 5 is a circuit configuration diagram.
FIG. 6 is a time chart, FIG. 7 is a time chart, FIG. 8 is a block diagram, and FIG. 9 is a circuit configuration diagram. REFERENCE NUMERALS MA: a memory cell array, MC R: spare memory cell columns, M I: defective memory cell, RD: row decoder, SA: a sense amplifier, DH:
Data holding circuit, T 1 , ..., Tn, T R : N-channel MOS transistor, IO: I / O port, SS: Serial selector circuit, S 1 ,
…, Sn: Selector, S R , S R1,, S R2 : Spare selector, F 1 ,…, Fn,
F R , F R1 , F R2 : Fuse link, s 1 , ..., sn, s R : Selection signal, s
11 , ..., sn 2 , s R11 , ..., s R22 : Selection signal.
Claims (1)
続された複数のセレクタから成るシリアル・セレクタ回
路であって、各段セレクタは、前段セレクタよりの能動
化信号を受け、該能動化信号により能動化されて上記選
択信号を出力すると共に後段セレクタに能動化信号を出
力する構成であるシリアル・セレクタ回路とを有する半
導体集積回路装置に於いて、 予備被選択回路及び、上記シリアル・セレクタ回路の最
終段セレクタに縦続接続され、該最終段セレクタよりの
能動化信号によって能動化されることにより上記予備被
選択回路に選択信号を出力する、上記シリアル・セレク
タ回路の各段セレクタと同一構成の予備セレクタを設
け、 ヒューズリンク及び、該ヒューズリンクの切断によっ
て、前段セレクタよりの能動化信号による当該セレクタ
の能動化を禁止すると共に、上記前段セレクタよりの能
動化信号を後段セレクタに短絡する切換制御回路を、上
記シリアル・セレクタ回路を構成する各段セレクタに設
けると共に、 ヒューズリンク及び、該ヒューズリンクの切断によっ
て、上記シリアル・セレクタ回路の最終段セレクタより
入力される能動化信号による能動化を可能ならしめる切
換制御回路を、上記予備セレクタに設けたことを特徴と
する半導体集積回路装置。1. A serial selector circuit comprising a plurality of selected circuits and a plurality of cascade-connected selectors for sequentially outputting selection signals to the plurality of selected circuits, each stage selector being a preceding stage selector. A serial selector circuit configured to receive an activation signal from the second selector, output the selection signal by being activated by the activation signal, and output the activation signal to the subsequent stage selector. A preliminary selected circuit and a final stage selector of the serial selector circuit, which are cascade-connected and output a selection signal to the preliminary selected circuit by being activated by an activation signal from the final stage selector. A spare selector having the same configuration as that of each stage selector of the serial selector circuit is provided. A switching control circuit that inhibits activation of the selector by an activation signal from the selector and short-circuits the activation signal from the preceding stage selector to the latter stage selector is provided in each stage selector that constitutes the serial selector circuit. A fuse link and a switching control circuit for enabling activation by an activation signal input from a final stage selector of the serial selector circuit by disconnecting the fuse link, are provided in the spare selector. Integrated circuit device.
Priority Applications (1)
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| JP62286705A JPH0677400B2 (en) | 1987-11-12 | 1987-11-12 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
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| JP62286705A JPH0677400B2 (en) | 1987-11-12 | 1987-11-12 | Semiconductor integrated circuit device |
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| JPH01128297A JPH01128297A (en) | 1989-05-19 |
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Family
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Family Applications (1)
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| JP62286705A Expired - Fee Related JPH0677400B2 (en) | 1987-11-12 | 1987-11-12 | Semiconductor integrated circuit device |
Country Status (1)
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1987
- 1987-11-12 JP JP62286705A patent/JPH0677400B2/en not_active Expired - Fee Related
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