JPH0653434A - Semiconductor working method for manufacture of insulating polysilicon land cavity and for manufacture of capacitor - Google Patents
Semiconductor working method for manufacture of insulating polysilicon land cavity and for manufacture of capacitorInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、絶縁されたポリシリコ
ン・ラインド・キャビィティ（isolated polysilicon l
ined cavities）を製造する半導体加工法、及びキャパ
シタ（容量）を作る方法に関するものである。BACKGROUND OF THE INVENTION The present invention relates to isolated polysilicon lined cavities.
The present invention relates to a semiconductor processing method for manufacturing ined cavities) and a method for making a capacitor.
【０００２】[0002]
【従来の技術】ＤＲＡＭ のメモリ・セル密度の増加に
伴い、セル面積を減少させても十分に高い記憶キャパシ
タンスを保持できるようにしようとする試みが絶え間な
く行われて来ている。セル・キャパシタンスを増加させ
る主な方法は、セル構造法によるものである。前記方法
は、例えばトレンチ・キャパシタ（trenched capacitor
s）又はスタック・キャパシタ（stacked capacitors）
のような三次元セルを含む。2. Description of the Related Art With the increase in the memory cell density of DRAMs, there have been continuous attempts to maintain a sufficiently high storage capacitance even when the cell area is reduced. The main method of increasing cell capacitance is by the cell structure method. The method is, for example, a trenched capacitor.
s) or stacked capacitors
Including a three-dimensional cell such as.
【０００３】以下に、添付図面を参照しながら従来の技
術を詳述する。The prior art will be described in detail below with reference to the accompanying drawings.
【０００４】図１は、バルク基板（bulk substrate）１
２及びワード線１４、１６を含む半導体ウェーハ断片１
０を説明している。SiO2 又は窒化物のような絶縁誘電
体層１８を、基板１２及びワード線１４、１６の上に蒸
着させてパターンを作り、接触開口部（contact openin
g）２０を提供する。ポリシリコン層２２を提供して、
絶縁ポリシリコン・キャパシタ・蓄積ノードを形成する
ために用いられることを好ましく意図された絶縁ポリシ
リコン・ラインド・キャビィティを作る。例えば、ポリ
シリコン層２２は、外側へ開口しているポリシリコン・
ラインド・キャビィティ２４を画定する。FIG. 1 shows a bulk substrate 1.
Semiconductor wafer fragment 1 including 2 and word lines 14, 16
0 is explained. An insulating dielectric layer 18, such as SiO 2 or a nitride, is deposited over the substrate 12 and word lines 14, 16 to create a pattern and contact openin.
g) Providing 20. Providing a polysilicon layer 22,
Creating an isolated polysilicon lined cavity that is preferably intended to be used to form an isolated polysilicon capacitor storage node. For example, the polysilicon layer 22 may be a polysilicon layer that is open to the outside.
A lined cavity 24 is defined.
【０００５】図２参照。ウェーハ１０に、層１８の上面
の停止点まで化学的機械的研磨法を実施する。そのとき
用いられるスラリーの例としては、デラウェア州ニュー
アークにある Rodel Products Corporation から市販さ
れている ＳＣＩ スラリーが考えられる。前記スラリー
は、KOH、SiO2 粒子、及び水を含む。一般的なＣＭＰ研
磨時間は、約１ − ２分間であると考えられる。前記方
法によって、絶縁ポリシリコン・ラインド・キャビィテ
ィ２４ａが作られる。しかしながら、前記方法による
と、一般的に、絶縁ポリシリコン・ラインド・キャビィ
ティの中に、粗粒子の形態で、スラリー残留物が残って
しまう。該残留物は、その後に行われる洗浄工程で除去
するのが極めて困難な場合がある。See FIG. The wafer 10 is subjected to a chemical mechanical polishing method to the stopping point on the upper surface of the layer 18. An example of a slurry used at that time is the SCI slurry available from Rodel Products Corporation of Newark, Delaware. The slurry contains KOH, SiO 2 particles, and water. A typical CMP polishing time is considered to be about 1-2 minutes. Insulating polysilicon lined cavities 24a are made by the method described above. However, the above method generally leaves behind slurry residues in the form of coarse particles in the insulating polysilicon lined cavities. The residue may be extremely difficult to remove in subsequent washing steps.
【０００６】[0006]
【発明が解決しようとする課題】それ故、本発明は、上
記欠点を解消した、蓄積ノード（storage nodes）のう
ちの１つとして導電性ドープト・ポリシリコン（conduc
tively doped polysilicon）を用いるスタック・キャパ
シタ・セル構造に関するものである。又、本発明は、絶
縁ポリシリコン・ラインド・キャビィティを製造する半
導体加工法に関するものである。SUMMARY OF THE INVENTION Therefore, the present invention overcomes the above-mentioned drawbacks by using conductive doped polysilicon (conducting doped polysilicon) as one of the storage nodes.
The present invention relates to a stack capacitor cell structure using tively doped polysilicon). The present invention also relates to a semiconductor processing method for manufacturing an insulating polysilicon lined cavity.
【０００７】[0007]
【課題を解決するための手段】本発明の１つ態様による
半導体加工法は：半導体ウェーハ上に、構成部分を含む
ポリシリコンに対して電気接続される面積を提供する工
程；半導体ウェーハ上に、上面を有し且つポリシリコン
に比べて選択的にエッチングすることができる第一材料
層を提供する工程；第一材料層中において、選択された
開口横寸法（open cross dimension）を有する接触開口
部を上記面積に対して提供する工程；第一材料層上に且
つ接触開口部の中に、選択された厚さまでポリシリコン
の層を蒸着させて、上記面積と接触させる工程、該選択
された厚さは開口寸法の１／２未満であり、ポリシリコ
ンによって接触開口部が完全に充填されない、その結
果、外側に開口しているポリシリコン・ラインド・キャ
ビィティが画定される；該ウェーハを、ポリシリコンに
比べて選択的にエッチングすることができる第二材料で
液体スピンコーティング（liquid spin coating）し
て、ポリシリコン・ラインド・キャビィティを該第二材
料で完全に充填する工程；第二材料とポリシリコンを、
第一材料層の上面まで、化学的機械的に研磨する工程；
及びポリシリコン・ラインド・キャビィティから、ポリ
シリコンに比べて、第二材料を選択的にエッチングする
工程；を含む。SUMMARY OF THE INVENTION A semiconductor processing method according to one aspect of the present invention includes: providing an area on a semiconductor wafer that is electrically connected to polysilicon containing components; Providing a first material layer having a top surface and capable of being selectively etched as compared to polysilicon; a contact opening having a selected open cross dimension in the first material layer. To said area; depositing a layer of polysilicon on the first material layer and in the contact opening to a selected thickness and contacting said area, said selected thickness Is less than one-half of the opening dimension and the polysilicon does not completely fill the contact opening, thus defining an outwardly opening polysilicon lined cavity; Liquid spin coating the wafer with a second material that can be selectively etched relative to polysilicon to completely fill the polysilicon lined cavity with the second material; Two materials and polysilicon,
Chemical mechanical polishing to the top surface of the first material layer;
And selectively etching the second material from polysilicon lined cavities relative to polysilicon.
【０００８】[0008]
【実施例】以下に、図３ − 図６を参照しながら説明す
る。図３は、図１及び図２に記載したウェーハ断片に類
似している半導体ウェーハ断片１０ａを説明している。
図１及び図２の態様で用いた参照番号を、図３ − ６の
態様でも用いている。該図において、ウェーハ断片１０
ａは、バルク基板１２及びパターン化されたワード線１
４、１６を含む。バルク基板１２は、活性領域面積（ac
tive area）１５ａ、１５ｂ、及び１５ｃを備えてお
り、前記活性領域面積１５ｂは、ポリシリコン含有構成
要素に対して電気接続される面積を構成している。上面
２６を有する絶縁誘導体層１８を、バルク基板１２及び
ワード線１４、１６上に提供する。層１８の材料は、ポ
リシリコンに比べて選択的にエッチングすることがで
き、好ましくは SiO2 材料を含む。絶縁誘導体層１８中
において、選択された開口横寸法「Ａ」を有する接触開
口部２０を、選択された活性領域面積１５ｂに対して提
供する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A description will be given below with reference to FIGS. FIG. 3 illustrates a semiconductor wafer piece 10a that is similar to the wafer pieces described in FIGS.
The reference numbers used in the embodiments of FIGS. 1 and 2 are also used in the embodiments of FIGS. 3-6. In the figure, a wafer fragment 10
a is a bulk substrate 12 and a patterned word line 1
4 and 16 are included. The bulk substrate 12 has an active area (ac
15a, 15b, and 15c, and the active region area 15b constitutes an area electrically connected to the polysilicon-containing component. An insulating dielectric layer 18 having an upper surface 26 is provided on the bulk substrate 12 and word lines 14, 16. The material of layer 18 is selectively etchable over polysilicon and preferably comprises SiO 2 material. A contact opening 20 having a selected opening lateral dimension "A" is provided in the insulating dielectric layer 18 for a selected active area area 15b.
【０００９】ポリシリコン層２２を、第一材料層１８上
と、接触開口部２０の中に、選択された厚さまで蒸着さ
せて、面積１５ｂと接触させる。ポリシリコン層２２の
選択された厚さは、開口寸法「Ａ」の１／２未満であ
り、ポリシリコンによって接触開口部が完全に充填され
ない、その結果、外側に開口しているポリシリコン・ラ
インド・キャビィティ２４が画定される。ポリシリコン
層２２は、最終的には、導電性ポリシリコン含有構成要
素を作るのに用いられる。従って、ポリシリコン層２２
を、その場でドーピングして導電性にするか、又は次の
導電ドーピング工程（conductive doping step）に暴露
することができる。A polysilicon layer 22 is deposited on the first material layer 18 and in the contact openings 20 to a selected thickness to contact the area 15b. The selected thickness of the polysilicon layer 22 is less than 1/2 of the opening dimension "A" and the polysilicon does not completely fill the contact opening, resulting in an open polysilicon line. -Cavity 24 is defined. The polysilicon layer 22 is ultimately used to make conductive polysilicon-containing components. Therefore, the polysilicon layer 22
Can be doped in-situ to render it conductive or exposed to a subsequent conductive doping step.
【００１０】ウェーハ断片１０ａを、第二材料で液体ス
ピンコーティングして、該第二材料によって、ポリシリ
コン・ラインド・キャビィティ２４が完全に充填されて
いる層２８を画定する。該第二材料は、ポリシリコンに
比べて選択的にエッチングすることができ、ウェーハか
ら除去することができる。該材料の例としては、ポリイ
ミドとフォトレジストがあり、好ましくはフォトレジス
トである。最も好ましくは、ネガ型フォトレジスト（ne
gative photoresist）である。The wafer piece 10a is liquid spin-coated with a second material to define a layer 28 completely filled with polysilicon lined cavities 24. The second material can be etched selectively relative to polysilicon and removed from the wafer. Examples of such materials are polyimide and photoresist, preferably photoresist. Most preferably, a negative photoresist (ne
gative photograph).
【００１１】図４参照。第二材料層２８及びポリシリコ
ン層２２を、第一材料層表面２６まで、化学的機械的に
研磨する。前記研磨中において、外側に開口しているポ
リシリコン・ラインド・キャビィティ２４は、第二材料
２８によって完全に充填されているので、研磨からのス
ラリー又は粗粒子がキャビィティ２４の中に入らない、
ことが注目される。スピン・オン（spin on）された材
料及びポリシリコンは、一段工程で平面にした。該工程
は、酸化物又は窒化物の基底層（underlying layer）１
８上で中止する。化学的機械的研磨に用いるスラリーの
好ましい ｐＨは、少なくとも１０．０であり、最も好
ましくは１１．８又はそれ以上である。好ましいスラリ
ーの例としては、KOH 又は NH4OH が考えられる。第二
材料として、好ましいネガ型フォトレジストを用いる場
合、ＣＭＰスラリーは、水酸化テトラメチルアンモニウ
ム（ＴＭＡＨ）のようなネガ型フォトレジスト現像液を
含む。フォトレジストは、ポリシリコン及び SiO2 を攻
撃せずに、ＣＭＰ後に、キャビィティから最も容易に除
去することができるので、層２８にとって好ましい材料
である。更に、フォトレジストは、ＴＭＡＨを添加する
ことによって溶解するので、ＣＭＰの間に、パッド（pa
d）を傷めない。なお、このＣＭＰ法においては、ポリ
シリコン上のフォトレジストの除去は、化学的作用では
なく、ほとんど機械的作用によって行われる。パッド上
に巻きついている機械的に除去されたレジストは、スラ
リー中ＴＭＡＨで溶かす。See FIG. The second material layer 28 and the polysilicon layer 22 are chemically mechanically polished down to the first material layer surface 26. During said polishing, the polysilicon lined cavities 24 that are open to the outside are completely filled with the second material 28 so that no slurry or coarse particles from the polishing enter into the cavities 24,
It is noticeable. The spin on material and polysilicon were planarized in a single step. The process comprises an oxide or nitride underlying layer 1
Stop on 8. The preferred pH of the slurry used for chemical mechanical polishing is at least 10.0, most preferably 11.8 or higher. Examples of preferred slurry is conceivable KOH or NH 4 OH. If the preferred negative photoresist is used as the second material, the CMP slurry comprises a negative photoresist developer such as tetramethylammonium hydroxide (TMAH). Photoresist is the preferred material for layer 28 because it can be most easily removed from cavities after CMP without attacking polysilicon and SiO 2 . Furthermore, the photoresist is dissolved by adding TMAH, so during CMP the pad (pa
d) does not hurt. Incidentally, in this CMP method, the removal of the photoresist on the polysilicon is mostly carried out by a mechanical action rather than a chemical action. The mechanically removed resist that wraps around the pad is dissolved with TMAH in the slurry.
【００１２】図５参照。キャビィティ２４の中に残って
いる第二材料層２８を、ポリシリコンに比べて選択的に
ウェーハからエッチングして、絶縁ポリシリコン・ライ
ンド・キャビィティ２４ｃを残す。第二材料層２８がフ
ォトレジストを含んでいる場合、エッチング液として
は、例えば、ｐＨ １１．８ の KOH 及び ＴＭＡＨ
と、濃度１重量％のシリカから成る固体成分との混合物
が考えられる。第二材料層２８がポリイミドを含んでい
る場合、化学的機械的研磨スラリーは、例えば、KOH、 S
iO2、 及び Ｎ−メチル−２−ピロリドンを含むと思われ
る。See FIG. The second material layer 28 remaining in the cavities 24 is etched from the wafer selectively over polysilicon, leaving the insulating polysilicon lined cavities 24c. When the second material layer 28 contains a photoresist, the etching solution may be, for example, KOH and TMAH having a pH of 11.8.
And a solid component consisting of silica in a concentration of 1% by weight. If the second material layer 28 comprises polyimide, the chemical mechanical polishing slurry may be, for example, KOH, S
It is believed to contain iO 2 , and N-methyl-2-pyrrolidone.
【００１３】図６参照。酸化物層１８をウェーハからエ
ッチングして、活性領域面積１５ｂから上方に向かって
突き出ていてかつ活性領域面積１５ｂと電気接続してい
る絶縁ポリシリコン・ラインド・キャビィティ２４ｃを
残す。前記構造は、キャパシタを作るのに用いられる。
酸化物材料１８と材料２８のキャビィティ２４からのエ
ッチング順序は逆にすることもできることに注意された
い。層１８が SiO2 を含んでいる場合のエッチングとし
ては、フッ化水素酸（HF）希釈溶液 又は HF緩衝溶液を
用いる湿式エッチングが挙げられる。See FIG. The oxide layer 18 is etched from the wafer, leaving an insulating polysilicon lined cavity 24c protruding upward from the active area area 15b and in electrical contact with the active area area 15b. The structure is used to make a capacitor.
Note that the order of etching oxide material 18 and material 28 from cavity 24 can be reversed. The etching when the layer 18 contains SiO 2 includes wet etching using a dilute solution of hydrofluoric acid (HF) or an HF buffer solution.
【００１４】図７及び図８は、半導体ウェーハ上にキャ
パシタを作るための、本発明に従う改良方法を説明して
いる。図７は、上記図３ − 図６の態様に関して、図６
に記載した工程の代わりに行われるプロセス工程を記載
している。ここでは、形成されているポリシリコン構成
要素は、活性領域面積１５ｂと接続しているキャパシタ
の蓄積ノードとして用いられ、前記構成要素の外面は、
キャパシタンスを最大にするために用いられる。更に、
絶縁ポリシリコン・ラインド・キャビィティ２４ａは、
外側壁３０を有する絶縁された蓄積ノードを含む。層１
８は、蓄積ノード外側壁３０の少なくとも一部を暴露さ
せるのに十分な程度に、ポリシリコンに比べて選択的に
エッチングする。7 and 8 illustrate an improved method according to the present invention for making a capacitor on a semiconductor wafer. FIG. 7 shows a modification of the embodiment of FIGS.
Process steps performed in place of the steps described in. Here, the formed polysilicon component is used as a storage node of a capacitor connected to the active area 15b, the outer surface of said component being
Used to maximize capacitance. Furthermore,
The insulating polysilicon lined cavity 24a is
It includes an isolated storage node having an outer wall 30. Layer 1
8 etches selectively relative to polysilicon enough to expose at least a portion of the storage node outer wall 30.
【００１５】図８参照。相似キャパシタ誘電体層３２
を、キャビィティ２４中にある絶縁ポリシリコン蓄積ノ
ード上に、及び暴露された蓄積ノード外側壁３０の上
に、その形に沿って提供する。次に、相似導電性キャパ
シタプレート層３４を、キャパシタ誘電体層３２上に提
供する。層３４にとって好ましい材料は、導電性ドープ
ド・ポリシリコンであり、図に示したキャパシタ構造を
残す。もちろん、層３４及び層３２を所望の形にかたど
って、完成キャパシタ形状を画定することもできる。See FIG. Similar capacitor dielectric layer 32
Along its shape on the insulating polysilicon storage node in the cavity 24 and on the exposed storage node outer wall 30. Next, a conformal conductive capacitor plate layer 34 is provided on the capacitor dielectric layer 32. The preferred material for layer 34 is conductively doped polysilicon, leaving the capacitor structure shown. Of course, layers 34 and 32 may be shaped as desired to define the finished capacitor shape.
【００１６】[0016]
【発明の効果】本発明によれば、スラリー残留物を実質
的に除去することができる。According to the present invention, the slurry residue can be substantially removed.
【図１】半導体ウェーハ断片に関する断面図である。FIG. 1 is a cross-sectional view of a semiconductor wafer fragment.
【図２】図１に示した加工工程に続く次の加工工程にお
ける図１のウェーハに関する断面図である。2 is a cross-sectional view of the wafer of FIG. 1 in a subsequent processing step subsequent to the processing step shown in FIG.
【図３】代替半導体ウェーハに関する断面図である。FIG. 3 is a cross-sectional view of an alternative semiconductor wafer.
【図４】図３に示した加工工程に続く次の加工工程にお
ける図３のウェーハに関する断面図である。FIG. 4 is a cross-sectional view of the wafer of FIG. 3 in the next processing step subsequent to the processing step shown in FIG.
【図５】図４に示した加工工程に続く次の加工工程にお
ける図３のウェーハに関する断面図である。5 is a cross-sectional view of the wafer of FIG. 3 in a next processing step subsequent to the processing step shown in FIG.
【図６】図５に示した加工工程に続く次の加工工程にお
ける図３のウェーハに関する断面図である。6 is a cross-sectional view of the wafer of FIG. 3 in a next processing step subsequent to the processing step shown in FIG.
【図７】図５に示した加工工程に続く代替加工工程にお
ける図３のウェーハに関する断面図である。7 is a cross-sectional view of the wafer of FIG. 3 in an alternative processing step that follows the processing step shown in FIG.
【図８】図７で示した加工工程に続く次の加工工程にお
ける図７のウェーハに関する断面図である。8 is a cross-sectional view of the wafer of FIG. 7 in the next processing step following the processing step shown in FIG.
１０，１０ａ：ウェーハ断片 １２：基板 １４，１６：ワード線 １５ａ，１５ｂ，１５
ｃ：活性領域面積 １８：絶縁誘電体層 ２０：接触開口部 ２２：ポリシリコン層 ２４：ポリシリコン・ライ
ンド・キャビィティ ２８：第二材料層 ３２：相似キャパシタ誘電
体層 ３４：相似導電性キャパシタプレート層10, 10a: Wafer fragment 12: Substrate 14, 16: Word line 15a, 15b, 15
c: active region area 18: insulating dielectric layer 20: contact opening 22: polysilicon layer 24: polysilicon lined cavity 28: second material layer 32: similar capacitor dielectric layer 34: similar conductive capacitor plate layer
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アラン・イー・ロルーザ アメリカ合衆国アイダホ州83705，ボイス, ターギー・ストリート 1903 (72)発明者 チャールズ・エイチ・デニソン アメリカ合衆国アイダホ州83709，ボイス, サンダー・マウンテン・ドライブ 7735 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Alan E. Rolosa, Boyd, Targie Street, 83705, Idaho, USA 1903 (72) Inventor Charles H. Denison, 83709, Idaho, USA, Boyce, Thunder Mountain Drive 7735
Claims (18)
て電気接続される面積を提供する工程；半導体ウェーハ
上に、上面を有し且つポリシリコンに比べて選択的にエ
ッチングすることができる第一材料層を提供する工程；
第一材料層中において、選択された開口横寸法を有する
接触開口部を上記面積に対して提供する工程；第一材料
層上に且つ接触開口部の中に、選択された厚さまでポリ
シリコンの層を蒸着させて、上記面積と接触させる工
程、このとき該選択された厚さは開口寸法の１／２未満
であり、ポリシリコンによって接触開口部が完全に充填
されなくその結果として外側に開口しているポリシリコ
ン・ラインド・キャビィティが画定される；該ウェーハ
を、ポリシリコンに比べて選択的にエッチングすること
ができる第二材料で液体スピンコーティングして、ポリ
シリコン・ラインド・キャビィティを該第二材料で完全
に充填する工程；第二材料とポリシリコンを、第一材料
層の上面まで、化学的機械的に研磨する工程；及びポリ
シリコン・ラインド・キャビィティから、ポリシリコン
に比べて、第二材料を選択的にエッチングする工程；を
含む半導体加工法。1. The steps of: providing an area on a semiconductor wafer that is electrically connected to a polysilicon-containing component; having a top surface on a semiconductor wafer and selecting as compared to polysilicon. Providing a first material layer that can be selectively etched;
Providing a contact opening in the first material layer having a selected opening lateral dimension for the area; polysilicon on the first material layer and in the contact opening to a selected thickness of polysilicon. Depositing a layer and contacting the area, wherein the selected thickness is less than 1/2 of the opening dimension and the contact opening is not completely filled with polysilicon, resulting in an opening outside. A polysilicon lined cavity is defined; the wafer is liquid spin-coated with a second material that can be selectively etched as compared to polysilicon to form a polysilicon lined cavity. Complete filling with two materials; chemical and mechanical polishing of the second material and polysilicon to the top surface of the first material layer; and polysilicon line From Kyabyiti, as compared with polysilicon, selectively etching the second material; semiconductor processing techniques including.
項１記載の半導体加工法。2. The semiconductor processing method according to claim 1, wherein the second material includes a photoresist.
む請求項１記載の半導体加工法。3. The semiconductor processing method according to claim 1, wherein the second material includes a negative photoresist.
記載の半導体加工法。4. The second material comprises polyimide.
The semiconductor processing method described.
Ｈ１０．０を有する化学的機械的研磨用スラリーを用い
ることを含む請求項１記載の半導体加工法。5. The chemical mechanical polishing step comprises at least p.
The semiconductor processing method according to claim 1, comprising using a chemical mechanical polishing slurry having H10.0.
の半導体加工法。6. The semiconductor processing method according to claim 1, wherein the first material contains an oxide.
電気接続される面積を提供する工程；半導体ウェーハ上
に、上面を有し且つポリシリコンに比べて選択的にエッ
チングすることができる第一材料層を提供する工程；第
一材料層中において、選択された開口横寸法を有する接
触開口部を上記面積に対して提供する工程；第一材料層
上に且つ接触開口部の中に、選択された厚さまでポリシ
リコンの層を蒸着させて、上記面積と接触させる工程、
このとき該選択された厚さは開口寸法の１／２未満であ
り、ポリシリコンによって接触開口部が完全に充填され
なくその結果として外側に開口しているポリシリコン・
ラインド・キャビィティが画定される；該ウェーハを、
ポリシリコンに比べて選択的にエッチングすることがで
きる第二材料で液体回転コーティングして、ポリシリコ
ン・ラインド・キャビィティを該第二材料で完全に充填
する工程；第二材料とポリシリコンを、第一材料層の上
面まで、化学的機械的に研磨して、外側壁を有する絶縁
キャパシタ蓄積ノードを画定する工程；ポリシリコン・
ラインド・キャビィティから、ポリシリコンに比べて、
第二材料を選択的にエッチングする工程；蓄積ノード外
側壁の少なくとも一部を暴露させるのに十分な程度に、
ポリシリコンに比べて選択的に第一材料層をエッチング
する工程；相似キャパシタ誘電体層を、キャビィティ中
にある絶縁ポリシリコン蓄積ノード上に及び暴露された
蓄積ノード外側壁の上に提供する工程；及び相似導電性
キャパシタプレート層を、キャパシタ誘電体層上に提供
する工程；を含む、半導体ウェーハ上にキャパシタを作
る方法。7. The following steps are provided: providing an area on the semiconductor wafer that is electrically connected to the storage node of the capacitor; having an upper surface on the semiconductor wafer and selective over polysilicon. A first material layer that can be etched into the first material layer; a contact opening having a selected opening lateral dimension in the first material layer to the area; Depositing a layer of polysilicon to a selected thickness in the contact opening and contacting the area,
At this time, the selected thickness is less than one-half of the opening size, and the contact opening is not completely filled by the polysilicon, resulting in polysilicon that is open to the outside.
Lined cavities are defined; the wafer is
Liquid spin coating with a second material that can be selectively etched relative to polysilicon to completely fill the polysilicon lined cavity with the second material; Chemical mechanical polishing to a top surface of one material layer to define an isolated capacitor storage node having an outer wall;
From lined cavities, compared to polysilicon,
Selectively etching the second material; sufficient to expose at least a portion of the outer wall of the storage node,
Etching the first material layer selectively relative to polysilicon; providing a conformal capacitor dielectric layer on the insulating polysilicon storage node in the cavity and on the exposed storage node outer wall; And providing a conformal conductive capacitor plate layer on the capacitor dielectric layer, a method of making a capacitor on a semiconductor wafer.
項７記載の半導体加工法。8. The semiconductor processing method according to claim 7, wherein the second material includes a photoresist.
む請求項７記載の半導体加工法。9. The semiconductor processing method according to claim 7, wherein the second material includes a negative photoresist.
７記載の半導体加工法。10. The semiconductor processing method according to claim 7, wherein the second material includes polyimide.
ｐＨ１０．０を有する化学的機械的研磨用スラリーを用
いることを含む請求項７記載の半導体加工法。11. The semiconductor processing method according to claim 7, wherein the chemical mechanical polishing step includes using a chemical mechanical polishing slurry having a pH of at least 10.0.
て電気接続される面積を提供する工程；半導体ウェーハ
上に、上面を有し且つポリシリコンに比べて選択的にエ
ッチングすることができる第一材料層を提供する工程；
第一材料層中において、選択された開口横寸法を有する
接触開口部を上記面積に対して提供する工程；第一材料
層上に且つ接触開口部の中に、選択された厚さまでポリ
シリコンの層を蒸着させて、上記面積と接触させる工
程、このとき該選択された厚さは開口寸法の１／２未満
であり、ポリシリコンによって接触開口部が完全に充填
されなくその結果として外側に開口しているポリシリコ
ン・ラインド・キャビィティが画定される；該ウェーハ
を、ポリシリコンに比べて選択的にエッチングすること
ができるネガ型フォトレジスト材料で液体スピンコーテ
ィングして、ポリシリコン・ラインド・キャビィティを
該ネガ型フォトレジストで完全に充填する工程；該フォ
トレジストが溶解することができ且つｐＨが少なくとも
１０．０である、現像液成分を含むスラリーを用いて、
ネガ型フォトレジストとポリシリコンを、第一材料層の
上面まで化学的機械的に研磨する工程；及びポリシリコ
ン・ラインド・キャビィティから、ポリシリコンに比べ
て、ネガ型フォトレジストを選択的にエッチングする工
程；を含む半導体加工法。12. The following steps: providing an area on a semiconductor wafer that is electrically connected to a polysilicon-containing component; having a top surface on a semiconductor wafer and selecting as compared to polysilicon. Providing a first material layer that can be selectively etched;
Providing a contact opening in the first material layer having a selected opening lateral dimension for the area; polysilicon on the first material layer and in the contact opening to a selected thickness of polysilicon. Depositing a layer and contacting the area, wherein the selected thickness is less than 1/2 of the opening dimension and the contact opening is not completely filled by the polysilicon, resulting in an opening outside. A polysilicon lined cavity is defined; the wafer is liquid spin-coated with a negative photoresist material that can be selectively etched as compared to polysilicon to form a polysilicon lined cavity. Completely filling with the negative photoresist; the photoresist is soluble and has a pH of at least 10.0, Using a slurry containing a liquid component,
Chemically mechanically polishing the negative photoresist and polysilicon to the top surface of the first material layer; and selectively etching the negative photoresist over polysilicon from polysilicon lined cavities. A semiconductor processing method including;
くともｐＨ１０．０を有する請求項１２記載の半導体加
工法。13. The method of processing a semiconductor according to claim 12, wherein the chemical mechanical polishing slurry has a pH of at least 10.0.
リーを用いて、フォトレジスト層を化学的機械的に研磨
する工程を含む、半導体ウェーハからフォトレジストを
除去する方法。14. A method of removing photoresist from a semiconductor wafer comprising the step of chemically and mechanically polishing a photoresist layer with a slurry having a pH of at least 10.0.
ム、及び水酸化テトラメチルアンモニウムから成る群よ
り選択される塩基を含むスラリーを用いて、フォトレジ
スト層を化学的機械的に研磨する工程を含む、半導体ウ
ェーハからフォトレジストを除去する方法。15. A semiconductor comprising the step of chemically and mechanically polishing a photoresist layer with a slurry containing a base selected from the group consisting of potassium hydroxide, ammonium hydroxide, and tetramethylammonium hydroxide. Method for removing photoresist from a wafer.
ラリーを用いて、ネガ型フォトレジスト層を化学的機械
的に研磨する工程を含む、半導体ウェーハからネガ型フ
ォトレジストを除去する方法。16. A method of removing a negative photoresist from a semiconductor wafer, comprising the step of chemically and mechanically polishing a negative photoresist layer using a slurry containing a negative photoresist developer.
を有する請求項１６記載の半導体ウェーハからフォトレ
ジストを除去する方法。17. The slurry has a pH of at least 10.0.
The method of removing photoresist from a semiconductor wafer according to claim 16, comprising:
化テトラメチルアンモニウムを含む請求項１６記載の半
導体ウェーハからフォトレジストを除去する方法。18. The method for removing photoresist from a semiconductor wafer according to claim 16, wherein the negative photoresist developer contains tetramethylammonium hydroxide.
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|---|---|---|---|
| US86961592A | 1992-04-16 | 1992-04-16 | |
| US869615 | 1992-04-16 |
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| Publication Number | Publication Date |
|---|---|
| JPH0653434A true JPH0653434A (en) | 1994-02-25 |
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|---|---|
| JP (1) | JPH0653434A (en) |
| DE (1) | DE4312324C2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH08153858A (en) * | 1994-11-29 | 1996-06-11 | Nec Corp | Manufacture of semiconductor device |
| KR100450679B1 (en) * | 2002-07-25 | 2004-10-01 | 삼성전자주식회사 | Manufacturing method for storage node of semiconductor memory device using two step etching process |
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1993
- 1993-04-15 DE DE4312324A patent/DE4312324C2/en not_active Expired - Fee Related
- 1993-04-16 JP JP5090114A patent/JPH0653434A/en active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| DE4312324A1 (en) | 1993-10-21 |
| DE4312324C2 (en) | 1995-06-01 |
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