JPH0652002A - Method and circuit for checking data - Google Patents
Method and circuit for checking dataInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、データチェック方法及
び回路に関し、特にデータを伝送し又はメモリする際の
送信側と受信側又はメモリの入出力側にパリティ生成回
路と排他的論理和回路とを付加することにより、データ
チェック用のビットを付加せずにデータチェックを可能
としたデータチェック方法及び回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data check method and circuit, and more particularly to a parity generation circuit and an exclusive OR circuit on the transmitting side and the receiving side or the input / output side of a memory when transmitting or storing data. The present invention relates to a data check method and a circuit that enable data check without adding a bit for data check.
【０００２】[0002]
【従来技術】最近の通信システムにおいてはパリティチ
ェック機能を付加することによって、データの伝送エラ
ーを検出するのが一般的である。またメモリを具えた装
置には、データメモリが具えられ、一旦メモリしたデー
タの読み出しエラーを検出するようになっている。しか
しながらチェック用ビットを設ければ伝送量が少なくな
ると云う基本的な欠点がある。又一方、メモリにチェッ
ク用のビットが付いていない場合はデータチェックが出
来ないことも当然である。データメモリにおいて強いて
チェックを行う場合にはデータメモリとは別個にメモリ
チェック用ビットを付加する必要があった。2. Description of the Related Art In recent communication systems, it is common to detect a data transmission error by adding a parity check function. In addition, the device having a memory is provided with a data memory so as to detect a read error of data once memorized. However, there is a fundamental drawback in that the transmission amount is reduced by providing the check bit. On the other hand, it goes without saying that data cannot be checked if the memory has no check bit. If the data memory is used for checking, it is necessary to add a memory check bit separately from the data memory.
【０００３】例えば、大型計算機用のメモリは、一般に
記憶容量や書込み、読出しの幅が大きいため、装置当た
りの構成部品点数が著しく多くなる。この結果、これら
部品の固定的、間欠的な障害によって装置の信頼度低下
をきたす虞れがあるため誤り訂正機能を付加することに
よって装置の高信頼化をはかる必要がある。For example, a memory for a large-scale computer generally has a large storage capacity and a wide range of writing and reading, so that the number of constituent parts per device is significantly increased. As a result, there is a risk that the reliability of the device will be reduced due to the fixed and intermittent failures of these parts, so it is necessary to improve the reliability of the device by adding an error correction function.
【０００４】メモリチェックについて説明すれば従来、
チェックビット用メモリが具えられていない場合にメモ
リチェックを実現する方法としては、例えば図６に示す
ように、同じデータメモリＤＰＲＡＭ１及びＤＰＲＡＭ
２を２個並列接続してビットの拡張を行うことによりメ
モリチェック用のビットを付加したり、図７に示すよう
に、データメモリＤＰＲＡＭとしてカスタムメモリＬＳ
Ｉを設計することによりメモリチェック用のビットを付
加していた。しかしながら、従来の方法では余分な実装
スペースが必要となり、また装置費用が高額になってし
まうという問題があった。The memory check will be explained as follows.
As a method for realizing the memory check when the check bit memory is not provided, for example, as shown in FIG. 6, the same data memories DPRAM1 and DPRAM are used.
Bits for memory check are added by connecting two 2 in parallel to expand the bit, or as shown in FIG. 7, a custom memory LS is used as a data memory DPRAM.
A bit for memory check was added by designing I. However, the conventional method has a problem that an extra mounting space is required and the device cost becomes high.
【０００５】[0005]
【発明の目的】本発明は、上記従来の課題に鑑みなされ
たものであり、その目的は、伝送し得る又は記憶し得る
データ量を減ずることなくデータのチェックを行い、又
は簡単で小型かつ安価な構成で容易にメモリチェックを
行うことの可能なデータチェック方法及び回路を提供す
ることにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above conventional problems, and an object of the present invention is to check data without reducing the amount of data that can be transmitted or stored, or be simple, small and inexpensive. Another object of the present invention is to provide a data check method and a circuit capable of easily performing a memory check with various configurations.
【０００６】[0006]
【発明の概要】上記目的を達成するため本願第１の発明
は、伝送すべき又はメモリすべきｎビットデータのうち
所定ビットのパリティ値を求め、該パリティ値とパリテ
ィ対象外のビット値とに基づいて該パリティ対象外のビ
ット値を決定すると共に受信側又は前記メモリから読み
出した側においては前記所定ビットのパリティ値を求
め、該パリティ値とパリティ対象外のビット値とから受
信し、又はメモリから読み出したデータの誤りを検出す
ることを特徴とする。本願第２の発明は、伝送すべき又
はメモリすべきｎビットデータのうちｎ−１ビットのパ
リティ値を生成する手段と、該パリティ値とパリティ対
象外のビット値との排他的論理和を求める手段と、該排
他的論理和を当該データのパリティ対象外のビット値と
して伝送し、又はメモリする手段を具えたことを特徴と
する。本願第３の発明は、受信し又はメモリから読み出
したｎビットのデータのうちｎ−１ビットのパリティ値
を生成する手段と、該パリティ値とパリティ対象外のビ
ット値との排他的論理和を得ると共に、該論理和を前記
パリティ対象外のデータビットの復元値として前記ｎ−
１ビットの第ｎ番目のビットデータとして加え出力する
手段と、前記論理和と前記パリティ対象外のビット値と
の排他的論理和を得る第２の手段と、該第２の論理和出
力と前記パリティ値との排他的論理和を求める第３の論
理和手段を具えたことを特徴とするデータチェック回
路。SUMMARY OF THE INVENTION In order to achieve the above object, the first invention of the present application obtains a parity value of a predetermined bit of n-bit data to be transmitted or to be memorized, and sets the parity value and a bit value not subject to parity. On the basis of determining the bit value outside the parity target on the basis of the parity value of the predetermined bit on the receiving side or the side read from the memory based on the parity value and the bit value outside the parity target, or the memory It is characterized by detecting an error in the data read from the. A second invention of the present application obtains an exclusive OR of a means for generating a parity value of n-1 bits of n-bit data to be transmitted or to be memorized and a parity value and a bit value not subject to parity. Means and means for transmitting or storing the exclusive OR as a bit value not subject to parity of the data. According to a third aspect of the present invention, a means for generating an n-1 bit parity value of n-bit data received or read from a memory, and an exclusive OR of the parity value and a bit value not subject to parity. At the same time, the logical sum is used as the restoration value of the data bits not subject to the parity,
Means for additionally outputting as 1-bit n-th bit data; second means for obtaining an exclusive OR of the OR and the bit value not subject to parity; and the second OR output and the A data check circuit comprising a third logical sum means for obtaining an exclusive logical sum with a parity value.
【０００７】本願第４の発明は、ｎビットの入力データ
が記憶されるデータメモリと、前記入力データ中の所定
ビットのパリティを生成する第１パリティ生成回路と、
前記データメモリの出力データの所定ビットのパリティ
を生成する第２パリティ生成回路と、前記第１パリティ
生成回路の出力と前記入力データ中のパリティ対象外の
ビットの排他的論理和を得該論理和をデータの１ビット
として前記メモリに入力する第１の排他的論理和回路
と、前記第２パリティ生成回路の出力と前記出力データ
中のパリティ対象外のビットとの排他的論理和を得ると
共にその出力を前記パリティ対象外の復元データとして
出力する第２排他的論理和回路と、前記出力データ中の
パリティ対象外のビットと前記第２排他的論理和回路の
出力との排他的論理和を得る第３排他的論理和回路と、
この第３排他的論理和回路の出力と前記第２パリティ生
成回路の出力とが入力されメモリチェック値を出力する
第４の排他的論理和回路と、を備えたことを特徴とす
る。A fourth invention of the present application is a data memory for storing n-bit input data, and a first parity generating circuit for generating a parity of a predetermined bit in the input data.
A second parity generation circuit that generates a parity of a predetermined bit of the output data of the data memory, and an exclusive OR of the output of the first parity generation circuit and the bits of the input data that are not subject to parity And an exclusive OR of the output of the second parity generation circuit and the bits of the output data that are not subject to parity, and A second exclusive OR circuit that outputs the output as the restored data that is not the parity target, and an exclusive OR of the bit that is not the parity target in the output data and the output of the second exclusive OR circuit A third exclusive OR circuit,
A fourth exclusive OR circuit, which receives the output of the third exclusive OR circuit and the output of the second parity generation circuit and outputs a memory check value, is provided.
【０００８】また、この出力側パリティ値と、パリティ
チェック対象としなかった第８番目のデータ出力ＤＡＴ
Ａo ７′とを第２の排他的論理和回路１８に入力し、両
者の排他的論理和を求め、この出力を入力側にて置換し
た第８番目の復元データＤＡＴＡ0 ７として出力する。
更に、該ＤＡＴＡ0 ７と復元前の第８ビット目のデータ
ＤＡＴＡO ７′の排他的論理和を第３の排他的論理和回
路２０によって求め、該出力と前記第２のパリティ発生
回路１６の出力値との排他的論理和を第４の排他的論理
和回路２２によって求める。この第４の排他的論理和回
路はメモリチェック値となる。Further, the output side parity value and the eighth data output DAT which is not the parity check target.
A o 7 ′ is input to the second exclusive OR circuit 18, the exclusive OR of the two is obtained, and this output is output as the eighth restored data DATA 0 7 replaced on the input side.
Further, the exclusive OR of the DATA 0 7 and the data DATA O 7 ′ of the eighth bit before restoration is obtained by the third exclusive OR circuit 20, and the output and the second parity generation circuit 16 The exclusive OR with the output value is obtained by the fourth exclusive OR circuit 22. This fourth exclusive OR circuit serves as a memory check value.
【０００９】[0009]
【実施例】以下、図面を参照しながら本発明のデータチ
ェック方法及び回路について説明する。図１はチェック
機能を具えたデータメモリ回路の一実施例を示し、この
例は８ビットのデータを扱うものである。図１に示す回
路は８ビットのデータＤＡＴＡi ０〜ＤＡＴＡi ７をＷ
ＲＡＤＲにて示すアドレスに記憶し、又出力側ではＲＤ
ＡＤＲにて示すアドレスの内容を出力する場合を例示し
ている。まず、８ビットのデータのうちＤＡＴＡi ０〜
ＤＡＴＡi ５の７ビット分は直接データメモリＤＰＲＡ
Ｍ１０に入力され、且、第１のパリティ生成回路ＰＧＥ
Ｎ１２によって例えば奇数パリティチェックが行われ
る。この結果第１のバリティ生成回路にはデータ６ビッ
ト分のビット値に応じ“１”又は“０”が生成される。DESCRIPTION OF THE PREFERRED EMBODIMENTS The data check method and circuit of the present invention will be described below with reference to the drawings. FIG. 1 shows an embodiment of a data memory circuit having a check function, which deals with 8-bit data. The circuit shown in FIG. 1 outputs 8-bit data DATA i 0 to DATA i 7 as W
Stored at the address indicated by RADR, and RD on the output side
The case where the content of the address indicated by ADR is output is illustrated. First, DATA i 0 to 0 out of 8-bit data
7 bits of DATA i 5 are direct data memory DPRA
The first parity generation circuit PGE is input to M10
An odd parity check is performed by N12, for example. As a result, "1" or "0" is generated in the first validity generation circuit according to the bit value of 6 bits of data.
【００１０】又一方、前記データのうちパリティチェッ
ク対象とならなかったビット、即ち第８番目のデータビ
ットＤＡＴＡi ７は第１の排他的論理和回路１４の一方
の入力に、又他方入力には前記第１パリティ生成回路Ｐ
ＧＥＮ１２の出力が夫々入力され、両者の排他的論理和
が求められる。この値を生のデータの第８ビット値に置
換してＤＡＴＡi ７′として他のデータビットと共にデ
ータメモリの所要メモリアドレスに記憶する。On the other hand, the bit of the data that has not been subjected to the parity check, that is, the eighth data bit DATA i 7 is input to one input of the first exclusive OR circuit 14 and to the other input. The first parity generation circuit P
The outputs of GEN12 are input respectively, and the exclusive OR of both is obtained. This value is replaced with the 8th bit value of the raw data and stored as DATA i 7'at the required memory address of the data memory together with other data bits.
【００１１】一方データメモリの出力側では、図に示し
たように７ビットのデータＤＡＴＡ0 ０〜ＤＡＴＡ0 ６
については直接に出力されるが、第２のパリティ生成回
路ＰＧＥＮ１６によって、これら７ビットの奇数パリテ
ィチェックが行なわれ、ビット値の“１”の数に応じて
“１”又は“０”が出力される。Meanwhile the output of the data memory, 0～DATA data DATA 0 of the 7-bit as shown in FIG. 0 6
Is directly output, the second parity generation circuit PGEN16 performs an odd parity check of these 7 bits and outputs "1" or "0" depending on the number of "1" of the bit value. It
【００１２】データＤＡＴＡ0 ０〜ＤＡＴＡ0 ６につい
て第２のパリティ生成回路１６によってパリティチェッ
クを行ない、更に該パリティ値と第８番目の出力データ
ＤＡＴＡ0 ７′との排他的論理和を求めることによっ
て、入力側第８番目の生のデータを復元する。又、同時
に上述した更に２つの排他的論理和回路２０，２２によ
り、出力データに誤りがないかをチェックすることによ
って、メモリチェック用のビットを付加せずにメモリに
記憶したデータのチェックを可能とするものである。[0012] The data DATA 0 0~DATA 0 6 performs a parity check by the second parity generating circuit 16, by further obtaining the exclusive OR of the said parity value and the eighth output data DATA 0 7 ' , Restore the 8th raw data on the input side. Further, at the same time, by checking the output data by using the two additional exclusive OR circuits 20 and 22 described above, it is possible to check the data stored in the memory without adding the memory check bit. It is what
【００１３】次に、本発明の理解を容易にするため、具
体例を挙げて詳細に説明する。この例では、データの一
部７ビットについて奇数パリティの場合を考える。今例
えば図２に示すように入力側の原データＤＡＴＡi を
「１０００１１１０」とすると、入力データのうち右か
らみて第１ビット〜第７ビットのデータビットＤＡＴＡ
i ０〜ＤＡＴＡi ６中の「１」の総数は奇数であるか
ら、第１のパリティ生成回路１２の出力は「０」とな
り、かつ第８ビット目ＤＡＴＡi ７は「１」であるから
入力側の第１の排他的論理和かいろ１４の出力ＤＡＴＡ
i ７′は「１」となる。従って、元データの第８ビット
データ値を「１」に置換してＤＡＴＡi７′としてメモ
リする。Next, in order to facilitate understanding of the present invention, detailed description will be given with reference to specific examples. In this example, consider the case of odd parity for some 7 bits of data. Now, assuming that the original data DATA i on the input side is "10001110" as shown in FIG. 2, for example, the first to seventh data bits DATA of the input data when viewed from the right.
Since the total number of "1" in the i 0~DATA i 6 is odd, since the output becomes "0" of the first parity generating circuit 12, and the eighth bit DATA i 7 is "1" input The output DATA of the first exclusive-OR whiteboard 14 on the side
i 7 ′ becomes “1”. Therefore, the 8th bit data value of the original data is replaced with "1" and stored as DATA i 7 '.
【００１４】一方、データメモリＤＰＲＡＭ１０の出力
側では、ＤＰＲＡＭ１０のメモリ内容が正しく記憶さ
れ、その通りに読み出されたとすりば図２（ｂ）に示す
如く出力側の第２のパリティ生成回路１６の出力は
「０」となり、ＤＡＴＡ0 ７′が「１」であるから、第
２の排他的論理和回路１８の出力ＤＡＴＡ0 ７は「１」
となり、この値が第８ビット目のデータ値として出力さ
れる。On the other hand, on the output side of the data memory DPRAM 10, if the memory content of the DPRAM 10 is correctly stored and read out as it is, then as shown in FIG. Since the output becomes "0" and DATA 0 7'is "1", the output DATA 0 7 of the second exclusive OR circuit 18 is "1".
And this value is output as the data value of the 8th bit.
【００１５】次に、このＤＡＴＡ0 ７「１」とＤＡＴＡ
0 ７′「１」とが第３の排他的論理和回路２０へ入力さ
れると、それぞれ「１」と「１」であるから、その出力
は「０」となり、更に、パリティ生成回路１６の出力
「０」と排他的論理和回路２０の出力「０」が第４の排
他的論理和回路２２へ供給され、それぞれ「０」と
「０」であるから、その出力は「０」となり、これがメ
モリから読み出したデータのチェック結果であり、入力
データＤＡＴＡi ０〜ＤＡＴＡi ６のパリティ値「０」
と出力データＤＡＴＡ0 ０〜ＤＡＴＡ0 ６のパリティ値
「０」とが等しくなり、この一致によりエラーは存在し
ないことが確認される。エラーがない場合はこのチェッ
ク結果が必ず「０」となる。[0015] Next, the DATA 0 7 "1" DATA
0 7 ′ When “1” is input to the third exclusive OR circuit 20, it is “1” and “1” respectively, so that its output becomes “0”, and further, the parity generation circuit 16 outputs. The output "0" and the output "0" of the exclusive OR circuit 20 are supplied to the fourth exclusive OR circuit 22 and are "0" and "0", respectively, so that the output becomes "0", This is the check result of the data read from the memory, the parity value of the input data dATA i 0~DATA i 6 "0"
An output data DATA 0 0～DATA parity value "0" of 0 6 and are equal, an error is the absence is confirmed by the coincidence. If there is no error, the check result is always "0".
【００１６】次に、図３（ａ）（ｂ）に元のデータが
「００００１１１０」のときを示す。即ち、入力データ
ＤＡＴＡi ０〜ＤＡＴＡi ６中の「１」の総和が奇数で
あり、かつ第８ビット値ＤＡＴＡi ７が「０」である場
合を示す。この場合、入力側の第１のパリティ生成回路
１２の出力は「０」となり、排他的論理和回路１４の出
力は、入力が「０」と「０」であるから、第８ビット目
はＤＡＴＡi ７′「０」となる。これがＤＰＲＡＭ１０
へ供給される。Next, FIGS. 3A and 3B show the case where the original data is “000011110”. That is, the case where the total sum of "1" in the input data DATA i 0~DATA i 6 is odd, and the eighth bit value DATA i 7 is "0". In this case, the output of the first parity generation circuit 12 on the input side is "0", and the output of the exclusive OR circuit 14 is "0" and "0" at the inputs, so the eighth bit is DATA. i 7 ′ becomes “0”. This is DPRAM10
Is supplied to.
【００１７】一方メモリ出力側では同図（ｂ）に示す如
くデータメモリＤＰＲＡＭ１０内の記憶データが正しい
とすると、出力側の第２のパリティ生成回路１６の出力
「０」、ＤＡＴＡ0 ７′は「０」であるから、排他的論
理和回路１８の出力は「０」になり、この値がメモリに
入力された元データ値である。更に、排他的論理和回路
２０の出力も「０」、同じく排他的論理和回路２２の出
力すなわちメモリチェック値も「０」となり、同様にエ
ラーの不存在を確認できる。[0017] On the other hand, the memory output when the stored data in the data memory DPRAM10 as shown in FIG. 3 (b) is correct, the output of the second parity generating circuit 16 of the output side "0", DATA 0 7 'is " Since it is "0", the output of the exclusive OR circuit 18 is "0", and this value is the original data value input to the memory. Further, the output of the exclusive OR circuit 20 is also "0", and the output of the exclusive OR circuit 22, that is, the memory check value is also "0", and similarly the absence of an error can be confirmed.
【００１８】図４（ａ）（ｂ）に元のデータが「１００
０１０１０」のとき、すなわち入力データＤＡＴＡi ０
〜ＤＡＴＡi ６中の「１」の総和が偶数であり、かつ第
８ビット目のＤＡＴＡi ７が「１」である場合を示す。
この場合、パリティ生成回路１２の出力は「１」とな
り、排他的論理和回路１４の出力は「１」と「１」であ
るから「０」となる。In FIGS. 4A and 4B, the original data is "100".
01010 ”, that is, input data DATA i 0
The case where the total sum of "1" in DATA i 6 is an even number and DATA i 7 of the 8th bit is "1" is shown.
In this case, the output of the parity generation circuit 12 is "1", and the outputs of the exclusive OR circuit 14 are "1" and "1", so they are "0".
【００１９】従って、元のデータの第８ビット目が
「１」であるにもかかわらず、これを「０」に置換して
メモリする。Therefore, although the 8th bit of the original data is "1", it is replaced with "0" and stored.
【００２０】このデータがＤＰＲＡＭ１０内に正しく記
憶され、そのとおりに出力された場合には、同図（ｂ）
に示す如くパリティ生成回路１６の出力は「１」、ＤＡ
ＴＡ0 ７′は「０」となり、排他的論理和回路１８の出
力は「１」となる。従って、この値「１」をデータの第
８ビット目の値として出力する。When this data is correctly stored in the DPRAM 10 and is output as it is, the data shown in FIG.
The output of the parity generation circuit 16 is "1", DA
TA 0 7 'becomes "0", the output of the exclusive OR circuit 18 becomes "1". Therefore, this value "1" is output as the value of the eighth bit of the data.
【００２１】更に、排他的論理和回路２０の出力は
「１」、又前記出力側パリティ値は「１」であるから両
者が入力される。排他的論理和回路２２の出力は「０」
となって、エラーなく入出力されたことが判定できる。
すなわち、入力側のパリティビットと出力側のパリティ
ビットとが一致したときは、必ずメモリチェック値は
「０」となる。Further, since the output of the exclusive OR circuit 20 is "1" and the output side parity value is "1", both are input. The output of the exclusive OR circuit 22 is "0".
Therefore, it can be determined that the input / output is performed without any error.
That is, when the parity bit on the input side and the parity bit on the output side match, the memory check value is always “0”.
【００２２】図５（ａ）（ｂ）には元のデータが「００
００１０１０」のとき、すなわち入力データＤＡＴＡi
０〜ＤＡＴＡi ６中の「１」の総和が偶数であり、かつ
チェックコードＤＡＴＡi ７が「０」である場合を示
す。この場合、パリティ生成回路１２の出力は「１」で
あり、チェックコードＤＡＴＡi ７は「０」であるか
ら、排他的論理和回路１４の出力は「１」となる。そこ
で、上記と同様に第８ビット目のデータ値を「１」に置
換してメモリに記憶する。In FIGS. 5A and 5B, the original data is "00".
001010 ”, that is, input data DATA i
The case where the sum of “1” in 0 to DATA i 6 is an even number and the check code DATA i 7 is “0” is shown. In this case, the output of the parity generation circuit 12 is “1” and the check code DATA i 7 is “0”, so the output of the exclusive OR circuit 14 is “1”. Therefore, similarly to the above, the data value of the eighth bit is replaced with "1" and stored in the memory.
【００２３】正しくデータメモリＤＰＲＡＭ１０内にデ
ータが記憶され且つ、その通りに出力されたとすると、
出力側パリティ生成回路１６の出力は「１」、ＤＡＴＡ
0 ７′は「１」となって排他的論理和回路１８の出力は
「０」となり、入力された第８ビット目が正しく復元さ
れることが分かる。又、排他的論理和回路２０の出力は
「１」と「０」とで「１」、排他的論理和回路２２の出
力は「１」と「１」とでチェック値「０」となり、エラ
ーのないことを確認できる。以上の説明では全くエラー
が存在しない場合を示したが、データのいづれかの値が
変化するとチェック値が「１」になることは説明を要し
ないであろう。If data is correctly stored in the data memory DPRAM 10 and is output as it is,
The output of the output side parity generation circuit 16 is "1", DATA
It is understood that 07 'becomes "1" and the output of the exclusive OR circuit 18 becomes "0", and the input eighth bit is correctly restored. Further, the output of the exclusive OR circuit 20 is "1" between "1" and "0", and the output of the exclusive OR circuit 22 is "1" and "1", which is a check value "0", and an error occurs. It can be confirmed that there is no. Although the above description shows the case where no error exists at all, it is unnecessary to explain that the check value becomes "1" when any value of the data changes.
【００２４】このような構成とすればメモリチェック用
のビットを付加することによるデータ容量の減少や、デ
ータメモリＤＰＲＡＭとして特別なカスタムメモリＬＳ
Ｉを設計することによる装置のコストアップ、或は大型
化を伴うことなく、データメモリのチェックを小規模か
つ低廉な費用で実現することができる。又、この方法及
び装置はメモリ装置に限らず一般的なデータ伝送におけ
るパリティチェックにも広範囲に利用できることは明か
である。尚、実施例では第８ビット目、即ち最大桁目を
パリティチェック用に変化させるようにしたが、本発明
の実施にあたってはこの例に限らず任意のビットを用い
てもよい。更には変化させるビットは一つに限らず複数
とし、夫々に対応する如く論理回路を配置すればよい。With such a configuration, the data capacity is reduced by adding the memory check bit, and the special custom memory LS as the data memory DPRAM is used.
The data memory check can be realized at a small scale and at a low cost without increasing the cost of the device by designing I or increasing the size thereof. Further, it is obvious that the method and apparatus can be widely used not only for the memory device but also for parity check in general data transmission. In the embodiment, the eighth bit, that is, the maximum digit is changed for the parity check. However, the present invention is not limited to this example, and any bit may be used. Further, the number of bits to be changed is not limited to one, and a plurality of bits may be set, and the logic circuits may be arranged so as to correspond to each.
【００２５】[0025]
【発明の効果】以上説明したように、本発明によれば、
データメモリの入出力側にパリティ生成回路と排他的論
理和回路を付加することにより、メモリチェック用のビ
ットを付加せずにデータメモリをはじめデータ伝送時の
チェックをできるように構成したので、同一ビット数に
よってより多くのデータを表わし又同時に装置の小規模
化と共に低価格化を図るうえで著しい効果が得られる。As described above, according to the present invention,
By adding a parity generation circuit and an exclusive OR circuit to the input / output side of the data memory, the data memory and other data transmission can be checked without adding a memory check bit. A significant effect can be obtained in that more data can be represented by the number of bits, and at the same time, the apparatus can be downsized and the cost can be reduced.
【図１】本発明回路の構成図である。FIG. 1 is a configuration diagram of a circuit of the present invention.
【図２】（ａ）及び（ｂ）は本発明の具体例を示す図で
ある。2A and 2B are diagrams showing a specific example of the present invention.
【図３】（ａ）及び（ｂ）は本発明の具体例を示す図で
ある。3A and 3B are diagrams showing a specific example of the present invention.
【図４】（ａ）及び（ｂ）は本発明の具体例を示す図で
ある。4A and 4B are diagrams showing a specific example of the present invention.
【図５】（ａ）及び（ｂ）は本発明の具体例を示す図で
ある。5A and 5B are diagrams showing a specific example of the present invention.
【図６】従来の回路構成図である。FIG. 6 is a conventional circuit configuration diagram.
【図７】従来の他の回路構成図である。FIG. 7 is another conventional circuit configuration diagram.
１０ データメモリＤＰＲＡＭ １２ 第１パリティ生成回路 １４ 第１排他的論理和回路 １６ 第２パリティ生成回路 １８ 第２排他的論理和回路 ２０ 第３排他的論理和回路 ２２ 第４排他的論理和回路 10 data memory DPRAM 12 1st parity generation circuit 14 1st exclusive OR circuit 16 2nd parity generation circuit 18 2nd exclusive OR circuit 20 3rd exclusive OR circuit 22 4th exclusive OR circuit
Claims (4)
ータのうち所定ビットのパリティ値を求め、該パリティ
値とパリティ対象外のビット値とに基づいて該パリティ
対象外のビット値を決定すると共に受信側又は前記メモ
リから読み出した側においては前記所定ビットのパリテ
ィ値を求め、該パリティ値とパリティ対象外のビット値
とから受信し、又はメモリから読み出したデータの誤り
を検出することを特徴とするデータチェック方法。1. A parity value of a predetermined bit of n-bit data to be transmitted or to be memorized is obtained, and the bit value not subject to parity is determined based on the parity value and the bit value not subject to parity. The receiving side or the side read from the memory obtains the parity value of the predetermined bit, receives from the parity value and a bit value not subject to parity, or detects an error in the data read from the memory. How to check data.
ータのうちｎ−１ビットのパリティ値を生成する手段
と、該パリティ値とパリティ対象外のビット値との排他
的論理和を求める手段と、該排他的論理和を当該データ
のパリティ対象外のビット値として伝送し、又はメモリ
する手段を具えたことを特徴とするデータチェック回
路。2. A means for generating a parity value of n-1 bits of n-bit data to be transmitted or to be stored, and a means for obtaining an exclusive OR of the parity value and a bit value not subject to parity. A data check circuit comprising means for transmitting or storing the exclusive OR as a bit value of the data that is not subject to parity.
トのデータのうちｎ−１ビットのパリティ値を生成する
手段と、該パリティ値とパリティ対象外のビット値との
排他的論理和を得ると共に、該論理和を前記パリティ対
象外のデータビットの復元値として前記ｎ−１ビットの
第ｎ番目のビットデータとして加え出力する手段と、前
記論理和と前記パリティ対象外のビット値との排他的論
理和を得る第２の手段と、該第２の論理和出力と前記パ
リティ値との排他的論理和を求める第３の論理和手段を
具えたことを特徴とするデータチェック回路。3. A means for generating an n-1 bit parity value of n-bit data received or read from a memory, and obtaining an exclusive OR of the parity value and a bit value not subject to parity. , A means for adding and outputting the logical sum as the restored value of the data bit not subject to parity as the n-th bit data of the n-1 bit, and an exclusive of the logical sum and the bit value not subject to parity A data check circuit comprising: a second means for obtaining a logical sum and a third logical sum means for obtaining an exclusive logical sum of the second logical sum output and the parity value.
タメモリと、前記入力データ中の所定ビットのパリティ
を生成する第１パリティ生成回路と、前記データメモリ
の出力データの所定ビットのパリティを生成する第２パ
リティ生成回路と、前記第１パリティ生成回路の出力と
前記入力データ中のパリティ対象外のビットの排他的論
理和を得該論理和をデータの１ビットとして前記メモリ
に入力する第１の排他的論理和回路と、前記第２パリテ
ィ生成回路の出力と前記出力データ中のパリティ対象外
のビットとの排他的論理和を得ると共にその出力を前記
パリティ対象外の復元データとして出力する第２排他的
論理和回路と、前記出力データ中のパリティ対象外のビ
ットと前記第２排他的論理和回路の出力との排他的論理
和を得る第３排他的論理和回路と、この第３排他的論理
和回路の出力と前記第２パリティ生成回路の出力とが入
力されメモリチェック値を出力する第４の排他的論理和
回路と、を備えたことを特徴とするデータチェック回
路。4. A data memory for storing n-bit input data, a first parity generation circuit for generating a parity of a predetermined bit in the input data, and a parity of a predetermined bit of output data of the data memory. A second parity generation circuit for generating an exclusive logical sum of the output of the first parity generation circuit and a bit of the input data that is not a parity target, and the logical sum is input to the memory as one bit of data. And an exclusive OR of the output of the second parity generation circuit and the bits of the output data that are not subject to parity, and the output is output as the restored data that is not subject to parity. A second exclusive OR circuit, and a third exclusive OR circuit that obtains an exclusive OR of the bits of the output data not subject to parity and the output of the second exclusive OR circuit. An OR circuit, and a fourth exclusive OR circuit to which the output of the third exclusive OR circuit and the output of the second parity generation circuit are input and which outputs a memory check value. And data check circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4219822A JPH0652002A (en) | 1992-07-27 | 1992-07-27 | Method and circuit for checking data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4219822A JPH0652002A (en) | 1992-07-27 | 1992-07-27 | Method and circuit for checking data |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652002A true JPH0652002A (en) | 1994-02-25 |
Family
ID=16741586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4219822A Pending JPH0652002A (en) | 1992-07-27 | 1992-07-27 | Method and circuit for checking data |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652002A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114756404A (en) * | 2022-06-15 | 2022-07-15 | 上海江波龙数字技术有限公司 | Data processing method and device, electronic equipment and storage medium |
-
1992
- 1992-07-27 JP JP4219822A patent/JPH0652002A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114756404A (en) * | 2022-06-15 | 2022-07-15 | 上海江波龙数字技术有限公司 | Data processing method and device, electronic equipment and storage medium |
| CN114756404B (en) * | 2022-06-15 | 2024-04-05 | 上海江波龙数字技术有限公司 | Data processing method, device, electronic equipment and storage medium |
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