JPH0634306B2 - インタ−リ−ブ回路 - Google Patents
インタ−リ−ブ回路Info
- Publication number
- JPH0634306B2 JPH0634306B2 JP58066437A JP6643783A JPH0634306B2 JP H0634306 B2 JPH0634306 B2 JP H0634306B2 JP 58066437 A JP58066437 A JP 58066437A JP 6643783 A JP6643783 A JP 6643783A JP H0634306 B2 JPH0634306 B2 JP H0634306B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- length
- interleave
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/02—Editing, e.g. varying the order of information signals recorded on, or reproduced from, record carriers
- G11B27/031—Electronic editing of digitised analogue information signals, e.g. audio or video signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、デイジタル情報信号を記録，再生する場合
に適用されるインターリーブ回路に関する。
に適用されるインターリーブ回路に関する。
「背景技術とその問題点」 デイジタルビデオ信号，デイジタルオーデイオ信号を記
録再生する場合、記録及び再生のプロセスで生じるバー
ストエラーを分散させるために、ワード単位のインター
リーブが行なわれる。これは、元のアナログ情報信号と
対応するデータ系列のワードの順序の並び換えを記録時
に行なうもので、再生されたデータ系列のワードの順序
は、インターリーブと逆のデインターリーブによつて元
のものに戻される。このインターリーブ及びデインター
リーブの処理によつて、連続するワードがエラーワード
となることを防止でき、エラーワードの補間が容易とな
り、また、エラー訂正符号化の処理を併用している時に
は、エラー訂正が不可能となることを防止できる。
録再生する場合、記録及び再生のプロセスで生じるバー
ストエラーを分散させるために、ワード単位のインター
リーブが行なわれる。これは、元のアナログ情報信号と
対応するデータ系列のワードの順序の並び換えを記録時
に行なうもので、再生されたデータ系列のワードの順序
は、インターリーブと逆のデインターリーブによつて元
のものに戻される。このインターリーブ及びデインター
リーブの処理によつて、連続するワードがエラーワード
となることを防止でき、エラーワードの補間が容易とな
り、また、エラー訂正符号化の処理を併用している時に
は、エラー訂正が不可能となることを防止できる。
第１図は、従来のインターリーブ回路を示し、１及び２
がメモリである。メモリ１及び２の一方には、マルチプ
レクサ３を介して入力データが供給され、メモリ１及び
２の他方から読出されたデータがデータセレクタ４によ
り選択されて出力データとなされる。つまり、メモリ１
及び２は、その一方がライト（書込み）動作を行なつて
いる区間では、その他方がリード（読出し）動作を行な
うように制御される。また、５がカウンタ，６及び７が
データセレクタ，８がインターリーブテーブルの格納さ
れたROMである。カウンタ５によつて、順次変化するラ
イトアドレスが形成され、ROM８のインターリーブテー
ブルによつてリードアドレスが形成される。データセレ
クタ６及び７がこのライトアドレス及びリードアドレス
の夫々を選択してメモリ１，２に供給する。
がメモリである。メモリ１及び２の一方には、マルチプ
レクサ３を介して入力データが供給され、メモリ１及び
２の他方から読出されたデータがデータセレクタ４によ
り選択されて出力データとなされる。つまり、メモリ１
及び２は、その一方がライト（書込み）動作を行なつて
いる区間では、その他方がリード（読出し）動作を行な
うように制御される。また、５がカウンタ，６及び７が
データセレクタ，８がインターリーブテーブルの格納さ
れたROMである。カウンタ５によつて、順次変化するラ
イトアドレスが形成され、ROM８のインターリーブテー
ブルによつてリードアドレスが形成される。データセレ
クタ６及び７がこのライトアドレス及びリードアドレス
の夫々を選択してメモリ１，２に供給する。
この従来のインターリーブ回路に第２図Ａに示すよう
に、D1，D2，D3……と連続する入力データが供給された
時の動作について説明する。Diは、例えばデイジタルビ
デオデータの１サンプルと対応する１ワード（８ビツ
ト）のデータである。また、以下の説明は、完結長（イ
ンターリーブの完結する全ワード数）を９ワードとし、
インターリーブ長を３ワードとし、メモリ１，２の夫々
の容量を９ワードとしたときのものである。
に、D1，D2，D3……と連続する入力データが供給された
時の動作について説明する。Diは、例えばデイジタルビ
デオデータの１サンプルと対応する１ワード（８ビツ
ト）のデータである。また、以下の説明は、完結長（イ
ンターリーブの完結する全ワード数）を９ワードとし、
インターリーブ長を３ワードとし、メモリ１，２の夫々
の容量を９ワードとしたときのものである。
入力データのD1〜D9の９ワードの期間T1では、第２図Ｂ
に示すように、メモリ１がライト動作を行ない、歩進す
るライトアドレス（１，２，３，４……９）がカウンタ
５からデータセレクタ６を介してメモリ１に供給され
る。これと共に、第２図Ｃに示すように、メモリ２がリ
ード動作を行なうようにされ、（１，４，７，２，５，
８，３，６，９）と変化するリードアドレスがROM８か
ら発生し、データセレクタ７を介してメモリ２に供給さ
れる。
に示すように、メモリ１がライト動作を行ない、歩進す
るライトアドレス（１，２，３，４……９）がカウンタ
５からデータセレクタ６を介してメモリ１に供給され
る。これと共に、第２図Ｃに示すように、メモリ２がリ
ード動作を行なうようにされ、（１，４，７，２，５，
８，３，６，９）と変化するリードアドレスがROM８か
ら発生し、データセレクタ７を介してメモリ２に供給さ
れる。
メモリ１及び２のワードアドレスを第２図Ｇに示すもの
とすると、期間T1の経過後には、メモリ１に第２図Ｅに
示すように、D1〜D9の９ワードが書込まれる。また、第
２図Ｆに示すように、メモリ２には、データが貯えられ
ていないので、出力データが発生しない。
とすると、期間T1の経過後には、メモリ１に第２図Ｅに
示すように、D1〜D9の９ワードが書込まれる。また、第
２図Ｆに示すように、メモリ２には、データが貯えられ
ていないので、出力データが発生しない。
入力データがD10〜D18の９ワードの期間T2では、メモリ
１がリード動作を行なうと共に、メモリ２がライト動作
を行なう。したがって、メモリ１に書込まれているワー
ドが第２図Ｂに示すリードアドレスに従つて読出され、
第２図Ｄに示すように、インターリーブされた出力デー
タが得られる。これと共に、入力データのD10〜D18の各
ワードが第２図Ｃに示すライトアドレスによつてメモリ
２に書込まれる。この期間T2では、メモリ１の内容は、
第２図Ｅに示すように、期間T1におけるものと同一で、
メモリ２には、第２図Ｆに示すように、D10〜D18のデー
タが期間T2において書込まれる。
１がリード動作を行なうと共に、メモリ２がライト動作
を行なう。したがって、メモリ１に書込まれているワー
ドが第２図Ｂに示すリードアドレスに従つて読出され、
第２図Ｄに示すように、インターリーブされた出力デー
タが得られる。これと共に、入力データのD10〜D18の各
ワードが第２図Ｃに示すライトアドレスによつてメモリ
２に書込まれる。この期間T2では、メモリ１の内容は、
第２図Ｅに示すように、期間T1におけるものと同一で、
メモリ２には、第２図Ｆに示すように、D10〜D18のデー
タが期間T2において書込まれる。
更に、次の期間T3では、メモリ１ライト動作を行なうと
共に、メモリ２がリード動作を行なう。以下、完結長の
期間毎にメモリ１及び２がリード動作とライト動作とを
交互に行なうようになされる。第２図Ｄに示す出力デー
タがインターリーブされたもので、完結長の９ワード内
で連続する２ワードが３ワード（インターリーブ長）の
間隔をおいた位置に配されている。
共に、メモリ２がリード動作を行なう。以下、完結長の
期間毎にメモリ１及び２がリード動作とライト動作とを
交互に行なうようになされる。第２図Ｄに示す出力デー
タがインターリーブされたもので、完結長の９ワード内
で連続する２ワードが３ワード（インターリーブ長）の
間隔をおいた位置に配されている。
従来のインターリーブ回路では、１クロツク内でリード
アドレスとライトアドレスとを切り換える時間的余裕が
あつても、２個のメモリ１及び２を必要とした。これ
は、入力データのD1〜D9を１個のメモリにライトアドレ
スによつて書込み、D1〜D9をリードアドレスによつて読
出そうとした場合、D1〜D9のデータを全て読み出す前
に、新しいデータが書込まれてしまうためである。
アドレスとライトアドレスとを切り換える時間的余裕が
あつても、２個のメモリ１及び２を必要とした。これ
は、入力データのD1〜D9を１個のメモリにライトアドレ
スによつて書込み、D1〜D9をリードアドレスによつて読
出そうとした場合、D1〜D9のデータを全て読み出す前
に、新しいデータが書込まれてしまうためである。
「発明の目的」 この発明は、メモリの容量が従来の1/2ですむ完結形の
インターリーブ回路の提供を目的とするものである。
インターリーブ回路の提供を目的とするものである。
「発明の概要」 この発明は、アドレスが歩進する１のアドレスシーケン
スとアドレスが所定のインターリーブ長を生じさせるよ
うに、変化する第２のアドレスシーケンスとを形成し、
この第１のアドレスシーケンス及び第２のアドレスシー
ケンスを完結長毎に選択してメモリーに供給し、この第
１又は第２のアドレスシーケンスのアドレスの同一のも
のに対してリード動作を行ない、その直後にライト動作
を行なうようにしたものである。
スとアドレスが所定のインターリーブ長を生じさせるよ
うに、変化する第２のアドレスシーケンスとを形成し、
この第１のアドレスシーケンス及び第２のアドレスシー
ケンスを完結長毎に選択してメモリーに供給し、この第
１又は第２のアドレスシーケンスのアドレスの同一のも
のに対してリード動作を行ない、その直後にライト動作
を行なうようにしたものである。
「実施例」 この発明の一実施例では、完結長をＬ，インターリーブ
長をｎとした時に、次の条件を満足するようになされ
る。
長をｎとした時に、次の条件を満足するようになされ
る。
ｍとは、１つの完結長内のインターリーブ長の数であ
る。例えば（ｊ＝１）時は、（ｎ＝ｍ）で、インターリ
ーブ長と同じ数だけのインターリーブブロツクが完結長
に含まれている必要がある。
る。例えば（ｊ＝１）時は、（ｎ＝ｍ）で、インターリ
ーブ長と同じ数だけのインターリーブブロツクが完結長
に含まれている必要がある。
第３図は、この発明の一実施例の構成を示し、１１がメ
モリである。１２がワードクロツクが供給され、歩進す
る第１のアドレスシーケンスを発生するカウンタであ
り、このカウンタ１２の出力がデータセレクタ１３及び
ROM１４に供給される。ROM１４は、インターリーブテー
ブルが予め書込まれたもので、その出力に所定のインタ
ーリーブ長ｎを生じさせる第２のアドレスシーケンスが
発生する。この第２のアドレスシーケンスがデータセレ
クタ１３に供給される。
モリである。１２がワードクロツクが供給され、歩進す
る第１のアドレスシーケンスを発生するカウンタであ
り、このカウンタ１２の出力がデータセレクタ１３及び
ROM１４に供給される。ROM１４は、インターリーブテー
ブルが予め書込まれたもので、その出力に所定のインタ
ーリーブ長ｎを生じさせる第２のアドレスシーケンスが
発生する。この第２のアドレスシーケンスがデータセレ
クタ１３に供給される。
このデータセレクタ１３は、完結長Ｌ毎に交互に第１及
び第２のアドレスシーケンスの何れか一方を選択するよ
うに動作し、このデータセレクタ１３からのアドレスシ
ーケンスがメモリ１１に供給される。メモリ１１は、１
ワードクロツク内において、同一アドレスに対し、リー
ド動作を行ない、その直後にライト動作を行なうように
制御される。
び第２のアドレスシーケンスの何れか一方を選択するよ
うに動作し、このデータセレクタ１３からのアドレスシ
ーケンスがメモリ１１に供給される。メモリ１１は、１
ワードクロツク内において、同一アドレスに対し、リー
ド動作を行ない、その直後にライト動作を行なうように
制御される。
一例として、完結長Ｌが９ワード，インターリーブ長ｎ
が３ワード、したがって（ｊ＝１）（ｍ＝１）のときの
動作を第４図を参照して説明する。第４図Ａは、入力デ
ータ系列（D1，D2，D3……）を示し、この入力データが
メモリ１１に供給される。最初の完結長Ｌの期間T1で
は、第４図Ｂに示すように、歩進する第１のアドレスシ
ーケンスがデータセレクタ１３で選択される。メモリ１
１には、何もデータが書込まれていないので、各アドレ
スに対してリード動作を行ないその直後にライト動作を
行なつた場合、出力データが第４図Ｃに示すように発生
せず、期間T1の経過後で、メモリ１１の内容は、第４図
Ｄに示すものとなる。
が３ワード、したがって（ｊ＝１）（ｍ＝１）のときの
動作を第４図を参照して説明する。第４図Ａは、入力デ
ータ系列（D1，D2，D3……）を示し、この入力データが
メモリ１１に供給される。最初の完結長Ｌの期間T1で
は、第４図Ｂに示すように、歩進する第１のアドレスシ
ーケンスがデータセレクタ１３で選択される。メモリ１
１には、何もデータが書込まれていないので、各アドレ
スに対してリード動作を行ないその直後にライト動作を
行なつた場合、出力データが第４図Ｃに示すように発生
せず、期間T1の経過後で、メモリ１１の内容は、第４図
Ｄに示すものとなる。
次に完結長Ｌの期間T2では、第４図Ｂに示すように、
（１，４，７，２，５，８，３，６，９）とメモリ１１
の縦方向に変化する第２のアドレスシーケンスがデータ
セレクタ１３から発生する。したがつて、メモリ１１か
ら第４図Ｃに示すように、（D1，D4，D7……D9）とイン
ターリーブされた出力データが現れる。これと共に、期
間T2の経過後には、メモリ１１の内容は、第４図Ｄに示
すように、第２のアドレスシーケンスに従つたものとな
る。
（１，４，７，２，５，８，３，６，９）とメモリ１１
の縦方向に変化する第２のアドレスシーケンスがデータ
セレクタ１３から発生する。したがつて、メモリ１１か
ら第４図Ｃに示すように、（D1，D4，D7……D9）とイン
ターリーブされた出力データが現れる。これと共に、期
間T2の経過後には、メモリ１１の内容は、第４図Ｄに示
すように、第２のアドレスシーケンスに従つたものとな
る。
更に、次の完結長Ｌの期間T3では、再び第１のアドレス
シーケンスが選択される。以下、完結長Ｌの期間毎に第
１及び第２のアドレスシーケンスが交互に選択されて、
上述と同様の動作が繰り返される。
シーケンスが選択される。以下、完結長Ｌの期間毎に第
１及び第２のアドレスシーケンスが交互に選択されて、
上述と同様の動作が繰り返される。
なお、ｊが１以上の時、つまり、インターリーブ長ｎが
ｍよりも大きい時でも、ｎがｍの倍数であれば、上述と
同様にしてインターリーブ回路を構成することができ
る。
ｍよりも大きい時でも、ｎがｍの倍数であれば、上述と
同様にしてインターリーブ回路を構成することができ
る。
第５図を参照してこの発明の他の実施例について説明す
る。この例は、第５図Ａに示すように、１番地から２４
番地のワードアドレスを有する１個のメモリを用い、２
４ワードをインターリーブの完結長Ｌとし、インターリ
ーブ長ｎを７ワードとしたものである。最初の完結長の
期間では、（１，２，３，……２２，２３，２４）と歩
進する第１のアドレスシーケンスが用いられ、この期間
の経過後には、第５図Ｂに示すようなメモリの内容とな
る。
る。この例は、第５図Ａに示すように、１番地から２４
番地のワードアドレスを有する１個のメモリを用い、２
４ワードをインターリーブの完結長Ｌとし、インターリ
ーブ長ｎを７ワードとしたものである。最初の完結長の
期間では、（１，２，３，……２２，２３，２４）と歩
進する第１のアドレスシーケンスが用いられ、この期間
の経過後には、第５図Ｂに示すようなメモリの内容とな
る。
次に、（１，８，１５，２２，５，１２，１９，２，
９，１６，２３，６，１３，２０，３，１０，１７，２
４，７，１４，２１，４，１１，８）と変化する第２の
アドレスシーケンスが用いられる。この第２のアドレス
シーケンスの各アドレスに対してリード動作がなされ、
その直後にライト動作がなされるので、インターリーブ
された出力データが得られる。この完結長の期間の経過
後のメモリの内容は、第５図Ｃに示すものとなる。以
下、第１のアドレスシーケンスと第２のアドレスシーケ
ンスとが交互に用いられ、インターリーブされた出力デ
ータを得ることができる。
９，１６，２３，６，１３，２０，３，１０，１７，２
４，７，１４，２１，４，１１，８）と変化する第２の
アドレスシーケンスが用いられる。この第２のアドレス
シーケンスの各アドレスに対してリード動作がなされ、
その直後にライト動作がなされるので、インターリーブ
された出力データが得られる。この完結長の期間の経過
後のメモリの内容は、第５図Ｃに示すものとなる。以
下、第１のアドレスシーケンスと第２のアドレスシーケ
ンスとが交互に用いられ、インターリーブされた出力デ
ータを得ることができる。
「発明の効果」 この発明に依れば、従来のインターリーブ回路と比べて
メモリの容量を1/2とすることができる。また、データ
系列の所定長毎にインターリーブが完結するので、デイ
ジタルビデオ信号やデイジタルオーデイオ信号を磁気テ
ープに記録する時に、編集が容易となる利点がある。
メモリの容量を1/2とすることができる。また、データ
系列の所定長毎にインターリーブが完結するので、デイ
ジタルビデオ信号やデイジタルオーデイオ信号を磁気テ
ープに記録する時に、編集が容易となる利点がある。
第１図及び第２図は従来のインターリーブ回路の構成を
示すブロツク図及びその動作説明に用いるタイムチヤー
ト，第３図及び第４図はこの発明の一実施例のブロツク
図及びその動作説明に用いるタイムチヤート，第５図は
この発明の他の実施例の動作説明に用いる略線図であ
る。 １，２，１１……メモリ、５，１２……カウンタ、８，
１４……インターリーブテーブルが書込まれたROM。
示すブロツク図及びその動作説明に用いるタイムチヤー
ト，第３図及び第４図はこの発明の一実施例のブロツク
図及びその動作説明に用いるタイムチヤート，第５図は
この発明の他の実施例の動作説明に用いる略線図であ
る。 １，２，１１……メモリ、５，１２……カウンタ、８，
１４……インターリーブテーブルが書込まれたROM。
Claims (1)
- 【請求項１】デイジタルデータの系列の所定長を完結長
として上記デイジタルデータの時間軸上の順序の並び換
えを行なうインターリーブ回路において、 アドレスが歩進する第１のアドレスシーケンスを形成す
る回路と、アドレスが所定のインターリーブ長を生じさ
せるように、変化する第２のアドレスシーケンスを形成
する回路と、上記第１のアドレスシーケンス及び上記第
２のアドレスシーケンスが上記完結長毎に交互に供給さ
れ、上記第１又は第２のアドレスシーケンスのアドレス
の同一のものに対してリード動作がなされ、その直後に
ライト動作がなされるメモリとを備えることを特徴とす
るインターリーブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066437A JPH0634306B2 (ja) | 1983-04-15 | 1983-04-15 | インタ−リ−ブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066437A JPH0634306B2 (ja) | 1983-04-15 | 1983-04-15 | インタ−リ−ブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59193513A JPS59193513A (ja) | 1984-11-02 |
| JPH0634306B2 true JPH0634306B2 (ja) | 1994-05-02 |
Family
ID=13315749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58066437A Expired - Lifetime JPH0634306B2 (ja) | 1983-04-15 | 1983-04-15 | インタ−リ−ブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0634306B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697542B2 (ja) * | 1985-05-14 | 1994-11-30 | 松下電器産業株式会社 | インタ−リ−ブ回路 |
| JPH01149265A (ja) * | 1987-12-03 | 1989-06-12 | Matsushita Electric Ind Co Ltd | インタリーブ装置 |
| US6278715B1 (en) * | 1998-11-05 | 2001-08-21 | Qualcom Incorporated | System and method for reducing deinterleaver memory requirements through chunk allocation |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120512A (en) * | 1977-03-30 | 1978-10-21 | Sony Corp | Digital signal processing unit |
| JPS54162527A (en) * | 1978-06-13 | 1979-12-24 | Teac Corp | Method of recording pcm signal |
| JPS5538617A (en) * | 1978-09-04 | 1980-03-18 | Matsushita Electric Ind Co Ltd | Pcm recording and reproducing device |
-
1983
- 1983-04-15 JP JP58066437A patent/JPH0634306B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59193513A (ja) | 1984-11-02 |
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