JPH06318826A - Amplifier circuit - Google Patents

Amplifier circuit

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JPH06318826A
JPH06318826A JP5105230A JP10523093A JPH06318826A JP H06318826 A JPH06318826 A JP H06318826A JP 5105230 A JP5105230 A JP 5105230A JP 10523093 A JP10523093 A JP 10523093A JP H06318826 A JPH06318826 A JP H06318826A
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JP
Japan
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drain
field effect
power supply
gate bias
gate
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Withdrawn
Application number
JP5105230A
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Japanese (ja)
Inventor
Tomio Ueda
富雄 上田
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

PURPOSE:To protect a field effect transistor(TR) as an amplifier element economically with respect to the amplifier circuit employing two power supplies. CONSTITUTION:The amplifier circuit employs two power supplies, that is, a gate bias power supply 2 used to impress a gate bias voltage to a gate of a field effect TR 1 via a 2nd resistor T and a drain power supply 3 to impress a drain voltage to its drain via a 1st resistor 6. A protection TR 4 whose base receives a voltage difference between the gate bias power supply 2 and the drain power supply 3 and which is closed when the gate bias voltage is impressed to the gate of the field effect TR 1 is connected between the drain power supply 3 and the drain of the field effect TR 1 via the 1st resistor 6. Then a bias adjustment TR 5 is connected between the gate and the drain of the field effect TR 1.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、ゲートバイアス電源と
ドレイン電源との2電源を用いる増幅回路に関する。マ
イクロ波帯の増幅回路は、例えば、GaAs電界効果ト
ランジスタが増幅素子として使用される場合が多いもの
である。このような電界効果トランジスタを用いた場合
は、ゲートバイアス電源とドレイン電源との2電源を必
要とするものである。2電源を用いた増幅回路に於いて
は、電界効果トランジスタのドレインにドレイン電圧が
印加された時に、そのゲートにゲートバイアス電圧が印
加されないと、大きなドレイン電流が流れて、電界効果
トランジスタが劣化或いは焼損することになる。従っ
て、ゲートバイアス電圧が印加されない時に、ドレイン
電流を抑制することが必要となる。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an amplifier circuit using two power supplies, a gate bias power supply and a drain power supply. In the microwave band amplification circuit, for example, a GaAs field effect transistor is often used as an amplification element. When such a field effect transistor is used, two power supplies, a gate bias power supply and a drain power supply, are required. In an amplifier circuit using two power sources, when a drain voltage is applied to the drain of a field effect transistor and a gate bias voltage is not applied to its gate, a large drain current flows, causing deterioration of the field effect transistor. It will burn out. Therefore, it is necessary to suppress the drain current when the gate bias voltage is not applied.

【0002】[0002]

【従来の技術】図3は従来例の説明図であり、31は電
界効果トランジスタ、32はゲートバイアス電源、33
はドレイン電源、34はnpn型の保護用トランジス
タ、35はpnp型のバイアス調整用トランジスタ、3
6,37は整合回路、38,39はインダクタンス、4
0は入力端子、41は出力端子、R11〜R15は抵抗
である。
2. Description of the Related Art FIG. 3 is an explanatory view of a conventional example, in which 31 is a field effect transistor, 32 is a gate bias power supply, and 33.
Is a drain power supply, 34 is an npn-type protection transistor, 35 is a pnp-type bias adjustment transistor, 3
6, 37 are matching circuits, 38 and 39 are inductances, 4
0 is an input terminal, 41 is an output terminal, and R11 to R15 are resistors.

【0003】電界効果トランジスタ31は、例えば、マ
イクロ波帯用のGaAs電界効果トランジスタで、nチ
ャネルのデプレッション型の場合を示す。この電界効果
トランジスタ31のドレインに、例えば、VDD=+5V
のドレイン電源33から抵抗R11とインダクタンス3
9とを介してドレイン電圧を印加し、又電界効果トラン
ジスタ31のゲートに、例えば、VGG=−5Vのゲート
バイアス電源32から抵抗R12とインダクタンス38
とを介してゲートバイアス電圧を印加し、電界効果トラ
ンジスタ31のソースをアースに接続する。
The field effect transistor 31 is, for example, a GaAs field effect transistor for the microwave band, and shows the case of an n-channel depletion type. At the drain of the field effect transistor 31, for example, V DD = + 5V
From the drain power supply 33 of the resistor R11 and the inductance 3
9 and a drain voltage is applied to the gate of the field effect transistor 31, and a resistor R12 and an inductance 38 are applied to the gate of the field effect transistor 31 from the gate bias power source 32 of V GG = -5V, for example.
A gate bias voltage is applied via and the source of the field effect transistor 31 is connected to the ground.

【0004】又ゲートバイアス電源32とドレイン電源
33との間に、抵抗R13,R14,R15を接続し、
pnp型のバイアス調整用トランジスタ35のベースを
抵抗R13,R14の接続点に接続し、そのエミッタを
抵抗R11とインダクタンス39との接続点に接続し、
そのコレクタを抵抗R12とインダクタンス38との接
続点に接続し、ドレイン電流に対応してエミッタ電位が
変化することを利用し、電界効果トランジスタ31のゲ
ートバイアス電圧を自動的に最適な値に調整する。
Resistors R13, R14 and R15 are connected between the gate bias power source 32 and the drain power source 33,
The base of the pnp type bias adjusting transistor 35 is connected to the connection point of the resistors R13 and R14, and the emitter thereof is connected to the connection point of the resistor R11 and the inductance 39.
The collector is connected to the connection point between the resistor R12 and the inductance 38, and the fact that the emitter potential changes according to the drain current is used to automatically adjust the gate bias voltage of the field effect transistor 31 to an optimum value. .

【0005】又npn型の保護用トランジスタ34のベ
ースを抵抗R14,R15の接続点に接続し、そのエミ
ッタをアースに接続し、コレクタをバイアス調整用トラ
ンジスタ35のエミッタに接続する。又抵抗R11〜R
15の値は、例えば、R11=180Ω、R12=10
kΩ、R13=2.4kΩ、R14=2.2kΩ、R1
5=5.1kΩの抵抗値に選定し、VGG=−5V、VDD
=+5Vとした時、保護用トランジスタ34がオフ状態
で、電界効果トランジスタ31のドレイン電流が10.
3mA流れるとすると、抵抗R11による電圧降下によ
り、電界効果トランジスタ31のドレインには、3.1
Vのドレイン電圧が印加される。
The base of the npn type protection transistor 34 is connected to the connection point of the resistors R14 and R15, the emitter thereof is connected to the ground, and the collector thereof is connected to the emitter of the bias adjusting transistor 35. Also resistors R11-R
The value of 15 is, for example, R11 = 180Ω, R12 = 10.
kΩ, R13 = 2.4 kΩ, R14 = 2.2 kΩ, R1
5 = 5.1kΩ resistance value, V GG = -5V, V DD
= + 5V, the drain current of the field effect transistor 31 is 10.
Assuming that 3 mA flows, the voltage drop across the resistor R11 causes 3.1 in the drain of the field effect transistor 31.
A drain voltage of V is applied.

【0006】このようにゲートバイアス電源32及びド
レイン電源33が正常の場合、抵抗R14,R15の接
続点の電圧VB は約0.3Vとなり、ベース電流が流れ
ないことにより、保護用トランジスタ34はオフ状態と
なる。そして、入力端子40から整合回路36を介して
ゲートに加えられたマイクロ波信号は電界効果トランジ
スタ31によって増幅され、ドレインから整合回路37
を介して出力端子41に出力され、図示を省略した後段
のマイクロ波回路に加えられる。なお、インダクタンス
38,39はマイクロ波信号阻止用であり、又整合回路
36,38側に直流電流遮断用のコンデンサ(図示を省
略)等を設ける構成が一般的である。
As described above, when the gate bias power source 32 and the drain power source 33 are normal, the voltage V B at the connection point of the resistors R14 and R15 is about 0.3 V, and the base current does not flow, so that the protection transistor 34 is turned on. It is turned off. Then, the microwave signal applied to the gate from the input terminal 40 via the matching circuit 36 is amplified by the field effect transistor 31, and the matching signal from the drain to the matching circuit 37.
Is output to the output terminal 41 via the, and added to the microwave circuit in the subsequent stage (not shown). The inductances 38 and 39 are for blocking microwave signals, and a capacitor (not shown) for blocking DC current is generally provided on the matching circuits 36 and 38 side.

【0007】又電界効果トランジスタ31のドレインに
ドレイン電源33から電圧が印加され、ゲートバイアス
電源32の電圧の立上りの遅れ或いは障害によって、ゲ
ートにゲートバイアス電圧が印加されない時、即ち、V
GG=0Vの時、電界効果トランジスタ31のドレイン電
流が増大し、劣化が促進されるか又は焼損することにな
る。
When a voltage is applied from the drain power supply 33 to the drain of the field effect transistor 31 and the gate bias voltage is not applied to the gate due to a delay in the rising of the voltage of the gate bias power supply 32 or an obstacle, that is, V
When GG = 0V, the drain current of the field effect transistor 31 increases, and deterioration is promoted or burned out.

【0008】そこで、保護用トランジスタ34を設けて
いるものであり、電界効果トランジスタ31のゲートに
ゲートバイアス電圧が印加されない状態の時(VGG=0
V)に、保護用トランジスタ34をオン状態とするもの
である。即ち、前述のように、抵抗R13〜R15の値
が選定されていると、ゲートバイアス電源32とドレイ
ン電源33とが正常の場合には、抵抗R14,R15の
接続点の電圧VB が約0.3Vとなるから、ベース電流
が流れないので保護用トランジスタ34はオフ状態とな
る。しかし、ゲートバイアス電源32の電圧の立上りの
遅れ或いは障害により、ゲートバイアス電圧が印加され
ない時(VGG=0V)、抵抗R14,R15の接続点の
電圧VB が上昇してベース電流が流れるから、保護用ト
ランジスタ34はオン状態となる。
Therefore, the protection transistor 34 is provided, and when the gate bias voltage is not applied to the gate of the field effect transistor 31 (V GG = 0).
V), the protection transistor 34 is turned on. That is, as described above, if the values of the resistors R13 to R15 are selected, the voltage V B at the connection point of the resistors R14 and R15 is about 0 when the gate bias power source 32 and the drain power source 33 are normal. Since it becomes 0.3 V, the base current does not flow, and the protection transistor 34 is turned off. However, when the gate bias voltage is not applied (V GG = 0V) due to a delay in the rise of the voltage of the gate bias power source 32 or an obstacle, the voltage V B at the connection point of the resistors R14 and R15 rises and the base current flows. , The protection transistor 34 is turned on.

【0009】このように、保護用トランジスタ34がオ
ン状態となると、電界効果トランジスタ31のドレイン
がアースされた状態となり、ドレイン電流の増大を防止
することができる。それによって、電界効果トランジス
タ31の劣化又は焼損を防止することができる。
As described above, when the protection transistor 34 is turned on, the drain of the field effect transistor 31 is grounded, and an increase in drain current can be prevented. Thereby, the deterioration or burning of the field effect transistor 31 can be prevented.

【0010】[0010]

【発明が解決しようとする課題】前述のように、ゲート
バイアス電圧が印加されない時の電界効果トランジスタ
31のドレイン電流の増大を、保護用トランジスタ34
をオン状態とすることにより抑制できる。しかし、抵抗
R11は、正常時に流れる電流が10.3mAであるか
ら、消費電力は約20mWであり、(1/10)W型の
チップ抵抗を使用できることになるが、ゲートバイアス
電圧が0Vの時は、オン状態となった保護用トランジス
タ34のコレクタ・エミッタ間電圧を、例えば、0.2
Vとすると、抵抗R11の消費電力は約130mWとな
る。従って、(1/10)W型のチップ抵抗を所望の抵
抗値となるように複数個並列接続するか、又は(1/
4)W型のチップ抵抗を使用する必要がある。即ち、ゲ
ートバイアス電圧が印加されない時の電界効果トランジ
スタ31の保護の為に、抵抗R11のコスト並びに設置
スペースの増大の問題があり、又保護用トランジスタ3
4とバイアス調整用トランジスタ35との導電型が異な
り、2種類のトランジスタを用意する必要があった。本
発明は、電界効果トランジスタを経済的に保護すること
を目的とする。
As described above, the increase of the drain current of the field effect transistor 31 when the gate bias voltage is not applied is prevented by the protection transistor 34.
Can be suppressed by turning on. However, since the current flowing through the resistor R11 in a normal state is 10.3 mA, the power consumption is about 20 mW, which means that a (1/10) W type chip resistor can be used, but when the gate bias voltage is 0 V. Is the collector-emitter voltage of the protection transistor 34 in the ON state, for example, 0.2
Assuming V, the power consumption of the resistor R11 is about 130 mW. Therefore, a plurality of (1/10) W type chip resistors are connected in parallel so as to have a desired resistance value, or (1 /
4) It is necessary to use a W type chip resistor. That is, there is a problem in that the cost of the resistor R11 and the installation space increase because of the protection of the field effect transistor 31 when the gate bias voltage is not applied, and the protection transistor 3 is used.
4 and the bias adjusting transistor 35 have different conductivity types, and it is necessary to prepare two types of transistors. The present invention aims to economically protect field effect transistors.

【0011】[0011]

【課題を解決するための手段】本発明の増幅回路は、図
1を参照して説明すると、電界効果トランジスタ1のゲ
ートにゲートバイアス電圧を印加する為のゲートバイア
ス電源2と、この電界効果トランジスタ1のドレインに
ドレイン電圧を印加する為のドレイン電源3との2電源
を用いる増幅回路に於いて、ゲートバイアス電源2とド
レイン電源3との電圧の差によってオン状態となり、ゲ
ートバイアス電源2から電界効果トランジスタ1のゲー
トにゲートバイアス電圧が印加されない時にオフ状態と
なる保護用トランジスタ4を、ドレイン電源3と電界効
果トランジスタ1のドレインとの間に接続した構成とす
る。なお、入出力端子側の整合回路や直流のみを通過さ
せるインダクタンス等は図示を省略している。
The amplifier circuit of the present invention will be described with reference to FIG. 1. A gate bias power supply 2 for applying a gate bias voltage to the gate of the field effect transistor 1 and the field effect transistor. In an amplifier circuit that uses two power supplies, a drain power supply 3 and a drain power supply 3 for applying a drain voltage to the drain of 1, the gate bias power supply 2 turns on due to the voltage difference between the gate bias power supply 2 and the drain power supply 3, A protection transistor 4 which is turned off when a gate bias voltage is not applied to the gate of the effect transistor 1 is connected between the drain power supply 3 and the drain of the field effect transistor 1. The illustration of the matching circuit on the input / output terminal side, the inductance for passing only direct current, and the like is omitted.

【0012】又電界効果トランジスタ1のゲートに第2
の抵抗7を介してゲートバイアス電圧を印加する為のゲ
ートバイアス電源2と、電界効果トランジスタ1のドレ
インに第1の抵抗6を介してドレイン電圧を印加する為
のドレイン電源3との2電源を用いる増幅回路に於い
て、ゲートバイアス電源2とドレイン電源3との間に直
列に複数の抵抗8,9,10を接続し、抵抗8,9の接
続点によって得られるゲートバイアス電源2とドレイン
電源3との電圧の差によってオン状態となり、電界効果
トランジスタ1のゲートにゲートバイアス電源2からゲ
ートバイアス電圧が印加されない時にオフ状態となる保
護用トランジスタ4を、第1の抵抗6を介してドレイン
電源3と電界効果トランジスタ1のドレインとの間に接
続し、且つ、電界効果トランジスタ1のゲートとドレイ
ンとの間に、電界効果トランジスタ1のゲートバイアス
電圧をドレイン電流に対応して自動調整するバイアス調
整用トランジスタ5を接続した構成とする。
A second gate is provided on the field effect transistor 1.
A gate bias power supply 2 for applying a gate bias voltage via the resistor 7 and a drain power supply 3 for applying a drain voltage to the drain of the field effect transistor 1 via the first resistor 6. In the amplifier circuit used, a plurality of resistors 8, 9, 10 are connected in series between the gate bias power source 2 and the drain power source 3, and the gate bias power source 2 and the drain power source obtained by the connection point of the resistors 8, 9 are connected. The protection transistor 4 which is turned on due to the voltage difference between the gate voltage of the field effect transistor 1 and the gate of the field effect transistor 1 is turned off when the gate bias voltage is not applied from the gate bias power supply 2 to the drain power supply via the first resistor 6. 3 and the drain of the field effect transistor 1, and between the gate and the drain of the field effect transistor 1. A structure connecting a bias adjustment transistor 5 that automatically adjusted according to the gate bias voltage of the transistor 1 to the drain current.

【0013】[0013]

【作用】ゲートバイアス電源2とドレイン電源3とが正
常で、電界効果トランジスタ1のゲートにゲートバイア
ス電圧が印加され、又ドレインにドレイン電圧が印加さ
れた状態の時は、保護用トランジスタ4のベース電流が
流れるように、抵抗8,9の接続点の電圧が設定され、
保護用トランジスタ4はオン状態となる。従って、ドレ
イン電源3からオン状態のトランジスタ4と第1の抵抗
6とを介して電界効果トランジスタ1のドレインに電圧
が印加される。又ゲートバイアス電圧が印加されない時
は、保護用トランジスタ4のベース電位がエミッタ電位
とほぼ等しくなり、保護用トランジスタ4はオフ状態と
なる。従って、電界効果トランジスタ1のドレイン電流
を遮断することができる。
When the gate bias power supply 2 and the drain power supply 3 are normal and the gate bias voltage is applied to the gate of the field effect transistor 1 and the drain voltage is applied to the drain, the base of the protection transistor 4 is used. The voltage at the connection point of resistors 8 and 9 is set so that the current flows,
The protection transistor 4 is turned on. Therefore, a voltage is applied from the drain power source 3 to the drain of the field effect transistor 1 via the transistor 4 in the ON state and the first resistor 6. When the gate bias voltage is not applied, the base potential of the protection transistor 4 becomes almost equal to the emitter potential, and the protection transistor 4 is turned off. Therefore, the drain current of the field effect transistor 1 can be cut off.

【0014】又バイアス調整用トランジスタ5は、第1
の抵抗6と第2の抵抗7と、ゲートバイアス電源2とド
レイン電源3との間に接続した抵抗8,9,10との選
定により、ドレイン電流に対応して電界効果トランジス
タ1のゲートバイアス電圧を自動調整することができ
る。又その抵抗8,9,10の選定により、ゲートバイ
アス電圧が電界効果トランジスタ1のゲートに印加され
る時は、保護用トランジスタ4のベース電流が流れるよ
うにし、ゲートバイアス電圧が印加されない時は、保護
用トランジスタ4にベース電流が流れないようにするこ
とができ、それによって、ゲートバイアス電圧が印加さ
れない時は、保護用トランジスタ4をオフ状態として、
電界効果トランジスタ1を保護することができる。
Further, the bias adjusting transistor 5 has a first
Of the gate bias voltage of the field effect transistor 1 corresponding to the drain current by selecting the resistor 6 and the second resistor 7 of FIG. 1 and the resistors 8, 9, and 10 connected between the gate bias power source 2 and the drain power source 3. Can be automatically adjusted. Further, by selecting the resistors 8, 9 and 10, when the gate bias voltage is applied to the gate of the field effect transistor 1, the base current of the protection transistor 4 is made to flow, and when the gate bias voltage is not applied, It is possible to prevent the base current from flowing to the protection transistor 4, whereby the protection transistor 4 is turned off when the gate bias voltage is not applied.
The field effect transistor 1 can be protected.

【0015】[0015]

【実施例】図2は本発明の実施例の説明図であり、11
は電界効果トランジスタ、12はゲートバイアス電源、
13はドレイン電源、14はpnp型の保護用トランジ
スタ、15はpnp型のバイアス調整用トランジスタ、
16,17は整合回路、18,19はインダクタンス、
20は入力端子、21は出力端子、R1〜R5は抵抗で
ある。
EXAMPLE FIG. 2 is an explanatory view of an example of the present invention.
Is a field effect transistor, 12 is a gate bias power supply,
13 is a drain power supply, 14 is a pnp type protection transistor, 15 is a pnp type bias adjustment transistor,
16 and 17 are matching circuits, 18 and 19 are inductances,
20 is an input terminal, 21 is an output terminal, and R1 to R5 are resistors.

【0016】電界効果トランジスタ11は、前述の従来
例と同様に、GaAs電界効果トランジスタで、nチャ
ネルのデプレッション型の場合を示す。そして、ゲート
バイアス電源12から第2の抵抗R2とインダクタンス
18とを介して、電界効果トランジスタ11のゲートに
ゲートバイアス電圧を印加し、ドレイン電源13から保
護用トランジスタ14と第1の抵抗R1とを介して、電
界効果トランジスタ11のドレインにドイレン電圧を印
加するように接続する。
The field-effect transistor 11 is a GaAs field-effect transistor similar to the above-mentioned conventional example, and shows an n-channel depletion type case. Then, a gate bias voltage is applied from the gate bias power supply 12 to the gate of the field effect transistor 11 via the second resistance R2 and the inductance 18, and the drain power supply 13 connects the protection transistor 14 and the first resistance R1. The drain of the field-effect transistor 11 is connected to the drain via the drain-voltage.

【0017】又ゲートバイアス電源12とドレイン電源
13との間に抵抗R3,R4,R5を接続し、抵抗R
3,R4の接続点にpnp型の保護用トランジスタ14
のベースを接続し、抵抗R4,R5の接続点にpnp型
のバイアス調整用トランジスタ15のベースを接続し、
このバイアス調整用トランジスタ15のコレクタを電界
効果トランジスタ11のゲート側に、又エミッタを電界
効果トランジスタ11のドレイン側にそれぞれ接続す
る。又抵抗R1〜R5は、例えば、R1=180Ω、R
2=10kΩ、R3=680Ω、R4=2kΩ、R5=
7.5kΩに選定することができる。又ゲートバイアス
電源12の電圧VGGを−5V、ドレイン電源13の電圧
DDを+5V、その時の電界効果トランジスタ11のド
レイン電流を10mAとし、保護用トランジスタ14の
コレクタ・エミッタ間電圧を0.2Vとすると、電界効
果トランジスタ11のドレインには3Vの電圧が印加さ
れることになる。
Further, resistors R3, R4 and R5 are connected between the gate bias power source 12 and the drain power source 13 to connect the resistor R
A pnp-type protection transistor 14 is provided at a connection point between R3 and R4.
Of the pnp type bias adjusting transistor 15 is connected to the connection point of the resistors R4 and R5.
The collector of the bias adjusting transistor 15 is connected to the gate side of the field effect transistor 11, and the emitter is connected to the drain side of the field effect transistor 11. The resistors R1 to R5 are, for example, R1 = 180Ω, R
2 = 10 kΩ, R3 = 680Ω, R4 = 2 kΩ, R5 =
It can be selected to be 7.5 kΩ. Further, the voltage V GG of the gate bias power supply 12 is -5 V, the voltage V DD of the drain power supply 13 is +5 V, the drain current of the field effect transistor 11 at that time is 10 mA, and the collector-emitter voltage of the protection transistor 14 is 0.2 V. Then, a voltage of 3V is applied to the drain of the field effect transistor 11.

【0018】ゲートバイアス電源12とドレイン電源1
3とが正常であれば、入力端子20から整合回路16を
介してゲートに加えられたマイクロ波信号は、電界効果
トランジスタ11によって増幅され、整合回路17を介
して出力端子21から図示を省略した後段のマイクロ波
回路に加えられる。このような電界効果トランジスタ1
1の増幅動作中に於いて、バイアス調整用トランジスタ
15のベース電位、即ち、抵抗R4,R5の接続点の電
位は、約2.4V一定であるが、エミッタ電位は、第1
の抵抗R1による電圧降下の為に、電界効果トランジス
タ11のドレイン電流に反比例して変化し、そのドレイ
ン電流を一定化するように、ゲートバイアス電圧を自動
調整することになる。
Gate bias power supply 12 and drain power supply 1
3 is normal, the microwave signal applied to the gate from the input terminal 20 via the matching circuit 16 is amplified by the field effect transistor 11, and is omitted from the output terminal 21 via the matching circuit 17. It is added to the microwave circuit in the latter stage. Such a field effect transistor 1
During the amplifying operation of No. 1, the base potential of the bias adjusting transistor 15, that is, the potential at the connection point of the resistors R4 and R5 is constant at about 2.4 V, but the emitter potential is the first.
Because of the voltage drop due to the resistance R1 of the gate bias voltage, it changes in inverse proportion to the drain current of the field effect transistor 11, and the gate bias voltage is automatically adjusted so as to make the drain current constant.

【0019】又保護用トランジスタ14のベース電位、
即ち、抵抗R3,R4の接続点の電位は、ゲートバイア
ス電源12とドレイン電源13とが正常であれば、4.
4V一定であり、保護用トランジスタ14のエミッタ電
位は+5Vであるから、ベース電流が流れてオン状態を
維持することになる。又ゲートバイアス電源12の電圧
の立上りの遅れや異常等により、ゲートバイアス電圧が
印加されない時(VGG=0V)、抵抗R3,R4の接続
点の電位は、約4.67Vとなり、エミッタ・ベース間
電圧が約0.33Vとなって、保護用トランジスタ14
はオフ状態となる。
Also, the base potential of the protection transistor 14,
That is, the potential at the connection point of the resistors R3 and R4 is 4. If the gate bias power supply 12 and the drain power supply 13 are normal.
Since it is constant at 4V and the emitter potential of the protection transistor 14 is + 5V, the base current flows and the ON state is maintained. When the gate bias voltage is not applied (V GG = 0V) due to a delay in rising of the voltage of the gate bias power supply 12 or an abnormality, the potential at the connection point of the resistors R3 and R4 becomes about 4.67V, and the emitter-base The voltage between them becomes about 0.33V, and the protection transistor 14
Is turned off.

【0020】保護用トランジスタ14がオフとなると、
電界効果トランジスタ11のドレイン電流が流れなくな
るから、抵抗R1を介して流れる電流も零となる。即
ち、正常時の抵抗R1の消費電力は約20mWであり、
ゲートバイアス電圧が印加されない異常時の消費電力は
零であるから、(1/10)W型のチップ抵抗1個で済
むことになる。
When the protection transistor 14 is turned off,
Since the drain current of the field effect transistor 11 stops flowing, the current flowing through the resistor R1 also becomes zero. That is, the power consumption of the resistor R1 under normal conditions is about 20 mW,
Since the power consumption at the time of an abnormality in which the gate bias voltage is not applied is zero, one (1/10) W type chip resistor is sufficient.

【0021】前述の実施例は、増幅素子としての電界効
果トランジスタ11をnチャネルとした場合であるが、
pチャネルの場合にも適用できるものであり、その場
合、保護用トランジスタ14とバイアス調整用トランジ
スタ15との導電型をnpn型に変更し、且つゲートバ
イアス電圧とドレイン電圧の極性を反転する等の構成の
変更を行えば良いことになる。
In the above-mentioned embodiment, the field effect transistor 11 as an amplifying element is an n-channel,
It is also applicable to the case of p-channel, and in that case, the conductivity type of the protection transistor 14 and the bias adjustment transistor 15 is changed to the npn type, and the polarities of the gate bias voltage and the drain voltage are inverted. You just have to change the configuration.

【0022】[0022]

【発明の効果】以上説明したように、本発明は、電界効
果トランジスタ1を増幅素子とし、且つゲートバイアス
電源2とドレイン電源3との2電源を用いる増幅回路に
於いて、ゲートバイアス電源2の電圧の立上りの遅れ
や、ゲートバイアス電源2の異常によって、ドレイン電
圧が印加されても、ゲートバイアス電圧が印加されない
状態の時に、保護用トランジスタ4をオフとして、電界
効果トランジスタ1のドレイン電流を遮断するものであ
り、従って、ドレイン電源3と電界効果トランジスタ1
のドレインとの間に接続した第1の抵抗6は、消費電力
を正常時のみ考慮して、異常時は考慮する必要がないの
で、小型化できる利点がある。又バイアス調整用トラン
ジスタ5と保護用トランジスタ4とは同一導電型のトラ
ンジスタとすることができるから、同一品種のトランジ
スタを用いることにより、コストダウンを図ることがで
きる利点がある。
As described above, according to the present invention, in the amplifier circuit in which the field effect transistor 1 is used as an amplifying element and two power sources of the gate bias power source 2 and the drain power source 3 are used, Even if the drain voltage is applied due to the delay of the rise of the voltage or the abnormality of the gate bias power supply 2, the protection transistor 4 is turned off to shut off the drain current of the field effect transistor 1 when the gate bias voltage is not applied. Therefore, the drain power source 3 and the field effect transistor 1 are
The first resistor 6 connected between the drain and the drain has an advantage that it can be miniaturized because it is not necessary to consider the power consumption only in the normal state and in the abnormal state. Further, since the bias adjusting transistor 5 and the protection transistor 4 can be transistors of the same conductivity type, there is an advantage that the cost can be reduced by using the transistors of the same type.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.

【図2】本発明の実施例の説明図である。FIG. 2 is an explanatory diagram of an example of the present invention.

【図3】従来例の説明図である。FIG. 3 is an explanatory diagram of a conventional example.

【符号の説明】[Explanation of symbols]

1 電界効果トランジスタ 2 ゲートバイアス電源 3 ドレイン電源 4 保護用トランジスタ 5 バイアス調整用トランジスタ 6 第1の抵抗 7 第2の抵抗 8,9,10 抵抗 1 Field Effect Transistor 2 Gate Bias Power Supply 3 Drain Power Supply 4 Protective Transistor 5 Bias Adjusting Transistor 6 First Resistor 7 Second Resistor 8, 9, 10 Resistor

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 電界効果トランジスタ(1)のゲートに
ゲートバイアス電圧を印加する為のゲートバイアス電源
(2)と、該電界効果トランジスタ(1)のドレインに
ドレイン電圧を印加する為のドレイン電源(3)との2
電源を用いる増幅回路に於いて、 前記ゲートバイアス電源(2)と前記ドレイン電源
(3)との電圧の差によってオン状態となり、前記ゲー
トバイアス電源(2)から前記電界効果トランジスタ
(1)のゲートにゲートバイアス電圧が印加されない時
にオフ状態となる保護用トランジスタ(4)を、前記ド
レイン電源(3)と前記電界効果トランジスタ(1)の
ドレインとの間に接続したことを特徴とする増幅回路。
1. A gate bias power source (2) for applying a gate bias voltage to the gate of a field effect transistor (1), and a drain power source (2) for applying a drain voltage to the drain of the field effect transistor (1). 2 with 3)
In an amplifier circuit using a power supply, the gate bias power supply (2) and the drain power supply (3) are turned on by a voltage difference between the gate bias power supply (2) and the gate of the field effect transistor (1). An amplifier circuit comprising a protection transistor (4) which is turned off when a gate bias voltage is not applied to the drain power supply (3) and the drain of the field effect transistor (1).
【請求項2】 電界効果トランジスタ(1)のゲートに
第2の抵抗(7)を介してゲートバイアス電圧を印加す
る為のゲートバイアス電源(2)と、該電界効果トラン
ジスタ(1)のドレインに第1の抵抗(6)を介してド
レイン電圧を印加する為のドレイン電源(3)との2電
源を用いる増幅回路に於いて、 前記ゲートバイアス電源(2)と前記ドレイン電源
(3)との間に直列に複数の抵抗(8,9,10)を接
続し、該複数の抵抗の接続点によって得られる前記ゲー
トバイアス電源(2)と前記ドレイン電源(3)との電
圧の差によってオン状態となり、前記電界効果トランジ
スタ(1)のゲートに前記ゲートバイアス電源(2)か
らゲートバイアス電圧が印加されない時にオフ状態とな
る保護用トランジスタ(4)を、前記第1の抵抗(6)
を介して前記ドレイン電源(3)と前記電界効果トラン
ジスタ(1)のドレインとの間に接続し、 且つ前記電界効果トランジスタ(1)のゲートとドレイ
ンとの間に、該電界効果トランジスタ(1)のゲートバ
イアス電圧をドレイン電流に対応して自動調整するバイ
アス調整用トランジスタ(5)を接続したことを特徴と
する増幅回路。
2. A gate bias power supply (2) for applying a gate bias voltage to the gate of the field effect transistor (1) through a second resistor (7), and a drain of the field effect transistor (1). In an amplifier circuit using two power supplies, a drain power supply (3) for applying a drain voltage via a first resistor (6), the gate bias power supply (2) and the drain power supply (3) A plurality of resistors (8, 9, 10) are connected in series between them, and an ON state is caused by a voltage difference between the gate bias power source (2) and the drain power source (3) obtained by a connection point of the plurality of resistors. Therefore, the protection transistor (4) which is turned off when the gate bias voltage is not applied to the gate of the field effect transistor (1) from the gate bias power supply (2) is used as the protection transistor (4). (6)
Is connected between the drain power source (3) and the drain of the field effect transistor (1) via the drain power source (3) and between the gate and the drain of the field effect transistor (1). An amplifier circuit, to which a bias adjusting transistor (5) for automatically adjusting the gate bias voltage of (1) according to the drain current is connected.
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* Cited by examiner, † Cited by third party
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EP0441359A2 (en) * 1990-02-06 1991-08-14 Dainippon Screen Mfg. Co., Ltd. Method of and apparatus for extracting image contour data

Cited By (2)

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