JPH06260645A - Thin-film semiconductor device and its manufacture - Google Patents
Thin-film semiconductor device and its manufactureInfo
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- 239000010409 thin film Substances 0.000 title claims description 108
- 239000004065 semiconductor Substances 0.000 title claims description 55
- 238000004519 manufacturing process Methods 0.000 title claims description 36
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 102
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 50
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 50
- 239000012535 impurity Substances 0.000 claims abstract description 36
- 239000010408 film Substances 0.000 claims description 232
- 238000000034 method Methods 0.000 claims description 88
- 239000010410 layer Substances 0.000 claims description 85
- 239000000758 substrate Substances 0.000 claims description 31
- 239000011229 interlayer Substances 0.000 claims description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- 238000005468 ion implantation Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 16
- 230000008569 process Effects 0.000 claims description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 8
- 229910052796 boron Inorganic materials 0.000 claims description 8
- 238000004544 sputter deposition Methods 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 6
- 238000012545 processing Methods 0.000 claims description 5
- 238000007740 vapor deposition Methods 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 229910019001 CoSi Inorganic materials 0.000 claims description 2
- 229910008484 TiSi Inorganic materials 0.000 claims description 2
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 claims description 2
- 239000010941 cobalt Substances 0.000 claims description 2
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical group [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims 1
- 229910021342 tungsten silicide Inorganic materials 0.000 claims 1
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 11
- 150000002500 ions Chemical class 0.000 abstract description 5
- 238000004299 exfoliation Methods 0.000 abstract 1
- 238000004321 preservation Methods 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 19
- 239000010453 quartz Substances 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 238000000137 annealing Methods 0.000 description 15
- 239000007790 solid phase Substances 0.000 description 15
- 230000002829 reductive effect Effects 0.000 description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 description 10
- 239000013078 crystal Substances 0.000 description 9
- 238000000151 deposition Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 239000001257 hydrogen Substances 0.000 description 9
- 229910052739 hydrogen Inorganic materials 0.000 description 9
- 230000007547 defect Effects 0.000 description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 6
- 230000004913 activation Effects 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 238000011160 research Methods 0.000 description 4
- 229910000077 silane Inorganic materials 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 229910016006 MoSi Inorganic materials 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910001873 dinitrogen Inorganic materials 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000005984 hydrogenation reaction Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- -1 hydrogen ions Chemical class 0.000 description 2
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000002040 relaxant effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- 229910004261 CaF 2 Inorganic materials 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000003795 desorption Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000002360 explosive Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910001512 metal fluoride Inorganic materials 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78627—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with a significant overlap between the lightly doped drain and the gate electrode, e.g. GOLDD
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ゲート電極の配線抵抗
が非常に小さく、しかもオフリーク電極の極めて少ない
薄膜半導体装置およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film semiconductor device having extremely low wiring resistance of a gate electrode and extremely small off-leakage electrode, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】薄膜トランジスタは、アクティブマトリ
クスパネルにおいて画素のスイッチング素子やドライバ
回路、あるいは密着型イメージセンサ、さらにはＳＲＡ
Ｍ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｉｅｓ）等に応用されている。2. Description of the Related Art A thin film transistor is a switching element of a pixel in an active matrix panel, a driver circuit, a contact image sensor, or an SRA.
M (Static Random Access Me)
It has been applied to morale).
【０００３】しかしながら、従来の薄膜トランジスタに
おいては、ゲート電極は不純物添加された多結晶シリコ
ン膜１層のみで形成されていた。この不純物添加多結晶
シリコン膜をたとえば３５００Åの厚さに堆積させたと
しても、そのシート抵抗は２０Ω／□程度にしか下がら
ないことが報告されている｛電子情報通信学会技術研究
報告、ＳＤＭ９１−１６４、電子情報通信学会、１９９
１年｝。However, in the conventional thin film transistor, the gate electrode is formed of only one layer of the doped polycrystalline silicon film. It is reported that even if this impurity-doped polycrystalline silicon film is deposited to a thickness of, for example, 3500Å, the sheet resistance thereof is reduced only to about 20Ω / □ (Technical Research Report of the Institute of Electronics, Information and Communication Engineers, SDM 91-164. , IEICE, 199
1 year}.
【０００４】この従来のゲート電極を液晶ディスプレイ
に応用した場合の問題点を以下に述べる。The problems when this conventional gate electrode is applied to a liquid crystal display will be described below.
【０００５】第１の問題点は、ゲート線断線が線欠陥と
なり、この線欠陥が液晶ディスプレイの品質を低下さ
せ、歩留りを低下させることである。すなわち、液晶デ
ィスプレイの駆動方法としては、通常、ゲート線に左右
両側からゲート信号を入れる。例えばゲート線がある１
点で断線していても、ゲート線には両側からゲート信号
がくる。ところが、ゲート線の抵抗が高い場合にはゲー
ト信号の遅延が無視できなくなり、断線付近の画素の応
答の遅れが目立つようになる。また、ゲート線とソース
線の短絡が発生した場合にはこの短絡点の両側のゲート
線を切断して短絡の影響をなくしたいところだが、ゲー
ト線抵抗が高いために逆に線欠陥になってしまう。ゲー
ト線が低抵抗化できれば、この両側からくるゲート信号
の遅延は問題にならない程度に小さくなり、液晶ディス
プレイの表示画面にはなんら影響がでなくなる。The first problem is that the gate line disconnection becomes a line defect, which deteriorates the quality of the liquid crystal display and reduces the yield. That is, as a driving method of a liquid crystal display, a gate signal is normally applied to the gate line from both left and right sides. For example there is a gate line 1
Even if there is a break at the point, the gate signal will come from both sides to the gate line. However, when the resistance of the gate line is high, the delay of the gate signal cannot be ignored, and the delay of the response of the pixels near the disconnection becomes noticeable. Also, if a short circuit occurs between the gate line and the source line, we would like to cut off the gate lines on both sides of this short-circuit point to eliminate the effect of the short circuit, but due to the high resistance of the gate line, it becomes a line defect on the contrary. I will end up. If the resistance of the gate line can be reduced, the delay of the gate signal coming from both sides will be small enough not to be a problem, and the display screen of the liquid crystal display will not be affected at all.
【０００６】第２の問題点は、フリッカすなわち画面の
ちらつき、あるいは表示ムラを抑えることができないこ
とがある。すなわち、ゲート線に矩形パルスを入力した
際に、ゲート線の時定数τ＝Ｒ×Ｃ（Ｒはゲート線抵
抗、Ｃはゲート線容量）が大きいと画面の中央部では、
前記矩形パルスの波形がなまってしまい画素トランジス
タの立ち上がり特性がばらつき、その結果、フリッカと
なって現れる。ゲート線抵抗が高いと時定数τが大きく
なるのでフリッカを抑えることはできない。The second problem is that flicker, that is, screen flicker or display unevenness cannot be suppressed. That is, when a rectangular pulse is input to the gate line, if the time constant τ = R × C (R is the gate line resistance and C is the gate line capacitance) of the gate line is large, the central part of the screen is
The waveform of the rectangular pulse becomes blunt, and the rising characteristics of the pixel transistor vary, resulting in flicker. If the gate line resistance is high, the time constant τ becomes large, so flicker cannot be suppressed.
【０００７】そして、従来のゲート電極を、大画面ある
いはハイビジョン液晶ディスプレイに応用していく場合
には上記の問題点は、さらに顕著になる。When the conventional gate electrode is applied to a large-screen or high-definition liquid crystal display, the above problems become more remarkable.
【０００８】第３の問題点は、従来通りゲート電極を不
純物添加多結晶シリコン膜のみで構成した場合には、そ
の膜厚を５０００Åとしてもそのシート抵抗は１５Ω／
□程度にしか下がらない。さらに低抵抗化するには、膜
厚を５０００Å以上にすることが必要となる。しかし、
これでは素子の表面の凹凸が大きくなり、その上に形成
される膜あるいは配線の段差被覆性に問題を生じ、歩留
り低下の大きな要因となる。A third problem is that when the gate electrode is composed of only an impurity-doped polycrystalline silicon film as in the conventional case, the sheet resistance is 15Ω / even if the film thickness is 5000Å.
□ It drops only to the extent. To further reduce the resistance, it is necessary to make the film thickness 5000 Å or more. But,
In this case, the unevenness of the surface of the element becomes large, and the step coverage of the film or wiring formed on the element becomes problematic, which is a major cause of a decrease in yield.
【０００９】第４の問題点は、低抵抗化を目的としてシ
リサイドを用いた場合に、石英基板に対するシリサイド
の応力が大きいことである。線膨張率の値を比べてみる
と石英基板が５．５×１０-7／ｄｅｇ．であるのに対し
て、ＭｏＳｉ2 が８．２５×１０-6／ｄｅｇ．、ＷＳｉ
2 が６．２５×１０-6／ｄｅｇ．程度と石英基板に対し
て１桁以上も大きい｛半導体研究２４、工業調査会、１
９８６年｝。従って、石英基板上のシリサイド膜は応力
を受けて、膜にクラック等が入りやすくなるものと考え
られる。これも歩留り低減の原因になる。A fourth problem is that the stress of the silicide on the quartz substrate is large when the silicide is used for the purpose of lowering the resistance. Comparing the values of linear expansion coefficient, the quartz substrate shows 5.5 × 10 −7 / deg. On the other hand, MoSi 2 is 8.25 × 10 −6 / deg. , WSi
2 is 6.25 × 10 −6 / deg. The size is larger than the quartz substrate by an order of magnitude or more. {Semiconductor Research 24, Industrial Research Committee, 1
986}. Therefore, it is considered that the silicide film on the quartz substrate is likely to be cracked or the like due to the stress. This also causes a reduction in yield.
【００１０】一方、薄膜トランジスタのオフ領域におけ
るリーク電流（以下、オフリーク電流という）が大きい
と、画素の保持特性が劣化する。このため、優れた液晶
ディスプレイを実現するには、オフリーク電流を低減さ
せることが必要となる。通常の薄膜トランジスタのオフ
リーク電流は、ドレイン領域近傍の電界強度に強く依存
しており、ゲート電圧をオフ側に大きくしてゆくとオフ
リーク電流は大きくはね上がる。オフリーク電流を低減
させるためには、ＬＤＤ（（Ｌｉｇｈｔｌｙｄｏｐｅｄ
ｄｒａｉｎ）構造あるいはオフセットゲート構造を形
成することが有効であることが従来より知られている。On the other hand, if the leak current in the off region of the thin film transistor (hereinafter referred to as off leak current) is large, the retention characteristic of the pixel is deteriorated. Therefore, in order to realize an excellent liquid crystal display, it is necessary to reduce the off leak current. The off-leakage current of a normal thin-film transistor strongly depends on the electric field strength near the drain region, and the off-leakage current remarkably increases as the gate voltage is increased to the off side. In order to reduce off-leakage current, LDD ((Lightlydoped
It is conventionally known that it is effective to form a drain structure or an offset gate structure.
【００１１】しかし、従来のＬＤＤ構造あるいはオフセ
ットゲート構造を作製する場合には、異方性エッチング
を利用してゲート電極の側壁を設けるなどの複雑な工程
を必要としていた。However, in the case of manufacturing the conventional LDD structure or offset gate structure, a complicated process such as providing sidewalls of the gate electrode by utilizing anisotropic etching is required.
【００１２】すなわち、上記のような従来の方法の問題
点を解決するためには、ゲート電極のシート抵抗の値を
従来の３分の１の５〜８Ω／□程度に下げる必要があ
る。その方法のひとつとして、最下層に多結晶シリコン
膜、中間層にシリサイド膜、最上層に多結晶シリコン膜
を積層した３層構造を１回のフォトエッチングでパター
ニングし、その３層構造をゲート電極とする方法が提案
されている｛Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ
１２ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉｓｐｌａ
ｙ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ（Ｊａｐ
ａｎ Ｄｉｓｐｌａｙ １９９２）４５１｝。That is, in order to solve the problems of the conventional method as described above, it is necessary to reduce the sheet resistance value of the gate electrode to about 5 to 8 Ω / □, which is one-third that of the conventional method. As one of the methods, a three-layer structure in which a polycrystalline silicon film is laminated as the lowermost layer, a silicide film is laminated as the intermediate layer, and a polycrystalline silicon film is laminated as the uppermost layer is patterned by one-time photoetching, and the three-layered structure is gate electrode. Has been proposed {Proceedings of The
12th International Display
y Research Conference (Jap
an Display 1992) 451}.
【００１３】図１８は多結晶シリコン／シリサイド／多
結晶シリコンの３層膜を１回のフォトエッチングするこ
とによって形成されたゲート電極を含む薄膜トランジス
タの構造を示す断面図である。１８１は絶縁基板、１８
２は半導体薄膜、１８３はソース領域、１８４はドレイ
ン領域、１８５はゲート絶縁膜である。１８６は最下層
の多結晶シリコン膜、１８７は中間層のシリサイド膜、
１８８は最上層の多結晶シリコン膜を示しており、これ
らは３層ゲート電極を構成している。１８９は層間絶縁
膜、１９０はソース電極、１９１はドレイン電極であ
る。FIG. 18 is a sectional view showing the structure of a thin film transistor including a gate electrode formed by photoetching a three-layer film of polycrystalline silicon / silicide / polycrystalline silicon once. 181 is an insulating substrate, 18
2 is a semiconductor thin film, 183 is a source region, 184 is a drain region, and 185 is a gate insulating film. 186 is a lowermost polycrystalline silicon film, 187 is an intermediate silicide film,
Reference numeral 188 denotes the uppermost polycrystalline silicon film, which constitutes a three-layer gate electrode. 189 is an interlayer insulating film, 190 is a source electrode, and 191 is a drain electrode.
【００１４】しかしながら、通常のゲート電極構造では
問題はないが、オフセットゲート構造を形成するために
さらに過剰にエッチングすると、シリサイド膜のエッチ
ングレートが最も大きいために、図１８に示すように、
中間層のシリサイド膜が速くエッチングされてオーバー
ハング形状になってしまう。このため、層間絶縁膜１８
９の段差上での被膜性が悪くなり、その上に形成される
配線の断線率が大きくなってしまう。このように、従来
の半導体装置の製造方法では、ゲート線を低抵抗化し、
かつオフセットゲート構造を実現することは難しかっ
た。However, although there is no problem in the normal gate electrode structure, when etching is further excessively performed to form the offset gate structure, the etching rate of the silicide film becomes the largest, so that as shown in FIG.
The silicide film of the intermediate layer is etched quickly and becomes an overhang shape. Therefore, the interlayer insulating film 18
The coating property on the step of No. 9 deteriorates, and the disconnection rate of the wiring formed thereon increases. As described above, in the conventional semiconductor device manufacturing method, the resistance of the gate line is lowered,
Moreover, it was difficult to realize the offset gate structure.
【００１５】[0015]
【発明が解決しようとする課題】本発明の目的は、この
ような低抵抗なゲート電極を用いてオフセットゲート構
造の薄膜半導体装置を従来のプロセスと比べても難しく
ない方法で実現させ、オフリーク電流が小さく、しかも
ゲート線抵抗の低い優れた薄膜半導体装置を提供するこ
とにある。An object of the present invention is to realize a thin film semiconductor device having an offset gate structure by using such a low resistance gate electrode in a method that is not difficult compared with the conventional process, and to realize an off leak current. Another object of the present invention is to provide an excellent thin film semiconductor device having a small gate line resistance and a low gate line resistance.
【００１６】[0016]
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、ソース領域、ドレイン領
域、ゲート絶縁膜およびゲート電極を有するプレーナー
型薄膜半導体装置において、前記ゲート絶縁膜の上に形
成されるゲート電極は、最下層の不純物添加された多結
晶シリコン薄膜と、中間層のシリサイド膜と、これら２
層構造の上に積層された最上層の高抵抗の多結晶シリコ
ン膜とから構成される３層ゲート電極であることを特徴
とする。In order to achieve the above object, the invention according to claim 1 provides a planar type thin film semiconductor device having a source region, a drain region, a gate insulating film and a gate electrode. The gate electrode formed on the upper surface of the gate electrode is a polycrystalline silicon thin film doped with impurities at the lowermost layer, a silicide film of the intermediate layer, and
It is characterized in that it is a three-layer gate electrode composed of an uppermost high-resistance polycrystalline silicon film laminated on the layer structure.
【００１７】請求項２記載の発明は、ソース領域、ドレ
イン領域、ゲート絶縁膜およびゲート電極を有するプレ
ーナー型薄膜半導体装置において、前記ゲート絶縁膜の
上に形成されるゲート電極は、最下層の不純物添加され
た多結晶シリコン薄膜と、中間層のシリサイド膜と、こ
れら２層構造の上に積層された最上層の多結晶シリコン
膜とから構成される３層ゲート電極であり、かつ前記最
上層の多結晶シリコン膜のパターンをマスクとした不純
物のイオン注入により形成されたＬＤＤ構造を有するこ
とを特徴とする。According to a second aspect of the present invention, in a planar type thin film semiconductor device having a source region, a drain region, a gate insulating film and a gate electrode, the gate electrode formed on the gate insulating film is an impurity in the lowermost layer. A three-layer gate electrode composed of an added polycrystalline silicon thin film, an intermediate silicide film, and an uppermost polycrystalline silicon film laminated on these two-layer structures, and It is characterized by having an LDD structure formed by ion implantation of impurities using the pattern of the polycrystalline silicon film as a mask.
【００１８】ここで、請求項１または２に記載の薄膜半
導体装置において、前記２層構造のパターン寸法は、前
記最上層の高抵抗の多結晶シリコン膜のパターン寸法よ
りも小さく、かつ、前記２層構造のパターンは、前記最
上層の高抵抗の多結晶シリコン膜のパターンにより完全
に覆われていてもよい。Here, in the thin film semiconductor device according to claim 1 or 2, the pattern size of the two-layer structure is smaller than the pattern size of the high resistance polycrystalline silicon film of the uppermost layer, and The layer structure pattern may be completely covered by the pattern of the uppermost high-resistance polycrystalline silicon film.
【００１９】請求項１または２に記載の薄膜半導体装置
において、前記ソース領域およびドレイン領域は、前記
最上層の高抵抗の多結晶シリコン膜のパターンに対して
自己整合的に形成されたものであってもよい。In the thin film semiconductor device according to claim 1 or 2, the source region and the drain region are formed in a self-aligned manner with respect to the pattern of the uppermost high resistance polycrystalline silicon film. May be.
【００２０】請求項１または２に記載の薄膜半導体装置
において、前記シリサイド膜は、コバルトシリサイド
（ＣｏＳｉ2 ）、ニッケルシリサイド（ＮｉＳｉ）、チ
タンシリサイド（ＴｉＳｉ2 ）、モリブデンシリサイド
（ＭｏＳｉ2 ）、およびタングステンシリサイド（ＷＳ
ｉ2 ）からなる群より選ばれた材料を含むものでもよ
い。The thin film semiconductor device according to claim 1 or 2, wherein the silicide film is cobalt silicide (CoSi 2 ), nickel silicide (NiSi), titanium silicide (TiSi 2 ), molybdenum silicide (MoSi 2 ), and tungsten. Silicide (WS
It may contain a material selected from the group consisting of i 2 ).
【００２１】請求項１または２に記載の薄膜半導体装置
において、前記３層ゲート電極における最下層の不純物
添加された多結晶シリコン薄膜は、リン、砒素、および
ボロンからなる群より選ばれた不純物元素が添加された
ものであってもよい。In the thin film semiconductor device according to claim 1 or 2, the impurity-doped polycrystalline silicon thin film of the lowermost layer of the three-layer gate electrode is an impurity element selected from the group consisting of phosphorus, arsenic, and boron. May be added.
【００２２】請求項７記載の発明は、（ａ）絶縁性非晶
質材料からなる基板上に第１の半導体層を形成し、該半
導体層上にゲート絶縁膜を形成する工程と、（ｂ）該ゲ
ート絶縁膜上に不純物添加された多結晶シリコン膜を成
膜する工程と、（ｃ）該不純物添加された多結晶シリコ
ン膜上にシリサイド膜を成膜する工程と、（ｄ）１回の
フォト工程により、前記不純物添加された多結晶シリコ
ン膜とシリサイド膜の２層膜を同時にパターニングする
工程と、（ｅ）前記パターニングされた２層膜の上に最
上層の高抵抗の多結晶シリコン膜を成膜する工程と、
（ｆ）レジストパターンを形成し、該レジストパターン
をマスクとしてエッチングを行い、前記最上層の高抵抗
の多結晶シリコン膜をレジストパターンと同じパターン
に加工する工程と、（ｇ）前記レジストパターンをマス
クとして不純物をイオン注入することにより、前記高抵
抗の多結晶シリコン膜のパターンに対して自己整合的に
前記第１の半導体層にソース領域およびドレイン領域を
形成する工程と、（ｈ）前記レジストパターンを剥離し
た後に、層間絶縁膜を成膜する工程と、（ｉ）フォト工
程により、前記層間絶縁膜にコンタクトホールを形成し
て前記ソース領域およびドレイン領域の上に電極を形成
する工程を少なくとも有することを特徴とする。According to a seventh aspect of the invention, (a) a step of forming a first semiconductor layer on a substrate made of an insulating amorphous material and forming a gate insulating film on the semiconductor layer; ) A step of forming a doped polycrystalline silicon film on the gate insulating film, (c) a step of forming a silicide film on the doped polycrystalline silicon film, and (d) once. By the photo step of simultaneously patterning the two-layer film of the doped polycrystalline silicon film and the silicide film, and (e) the uppermost layer of high-resistance polycrystalline silicon on the patterned two-layer film. A step of forming a film,
(F) a step of forming a resist pattern, etching using the resist pattern as a mask, and processing the uppermost high-resistance polycrystalline silicon film into the same pattern as the resist pattern; and (g) masking the resist pattern. Forming a source region and a drain region in the first semiconductor layer in a self-aligning manner with the pattern of the high-resistance polycrystalline silicon film by ion-implanting impurities as a resist pattern (h) After peeling off the film, at least a step of forming an interlayer insulating film and a step of (i) forming a contact hole in the interlayer insulating film and forming an electrode on the source region and the drain region by a photo step are included. It is characterized by
【００２３】ここで、請求項７記載の薄膜半導体装置の
製造方法において、前記（ｆ）工程〜（ｉ）工程に代え
て、（ｆ′）レジストパターンを形成し、該レジストパ
ターンをマスクとしてエッチングを行い、前記最上層の
多結晶シリコン膜をレジストパターンと同じパターンに
加工する工程と、（ｇ′）前記レジストパターンを剥離
する工程と、（ｈ′）層間絶縁膜を成膜した後に、前記
最上層の多結晶シリコン膜のパターンをマスクとして不
純物をイオン注入することにより、前記最上層の多結晶
シリコン膜のパターンに対して自己整合的に前記第１の
半導体層にソース領域およびドレイン領域を形成すると
同時に、前記シリコン膜とシリサイド膜の２層膜のパタ
ーンに対して自己整合的にＬＤＤ領域を形成する工程
と、（ｉ′）フォト工程により、前記層間絶縁膜にコン
タクトホール形成して前記ソース領域およびドレイン領
域の上に電極を形成する工程を含むものでもよい。Here, in the method of manufacturing a thin film semiconductor device according to claim 7, instead of the steps (f) to (i), a resist pattern (f ′) is formed, and the resist pattern is used as a mask for etching. And processing the uppermost polycrystalline silicon film into the same pattern as the resist pattern, (g ') removing the resist pattern, and (h') forming an interlayer insulating film, By implanting impurities with the pattern of the uppermost polycrystalline silicon film as a mask, the source region and the drain region are formed in the first semiconductor layer in a self-aligned manner with respect to the pattern of the uppermost polycrystalline silicon film. Simultaneously with the formation, a step of forming an LDD region in a self-aligned manner with the pattern of the two-layer film of the silicon film and the silicide film; Extent by, may be one comprising a step of forming an electrode on the interlayer insulating film in the contact hole formed to the source and drain regions.
【００２４】請求項８記載の薄膜半導体装置の製造方法
において、前記（ｈ′）工程および（ｉ′）工程に代え
て、（ｈ″）前記最上層の多結晶シリコン膜のパターン
をマスクとして不純物をイオン注入することにより、前
記最上層の多結晶シリコン膜のパターンに対して自己整
合的に前記第１の半導体層にソース領域およびドレイン
領域を形成すると同時に、前記シリコン膜とシリサイド
膜の２層膜のパターンに対して自己整合的にＬＤＤ領域
を形成する工程と、（ｉ″）層間絶縁膜を成膜する工程
と、（ｊ）フォト工程により、前記層間絶縁膜にコンタ
クトホールを形成して前記ソース領域およびドレイン領
域の上に電極を形成する工程を含むものでもよい。In the method of manufacturing a thin film semiconductor device according to claim 8, in place of the steps (h ') and (i'), (h ") impurities are used by using the pattern of the uppermost polycrystalline silicon film as a mask. Is ion-implanted to form a source region and a drain region in the first semiconductor layer in a self-aligned manner with respect to the pattern of the uppermost polycrystalline silicon film, and at the same time, the two layers of the silicon film and the silicide film are formed. A contact hole is formed in the interlayer insulating film by a step of forming an LDD region in a self-aligned manner with respect to the pattern of the film, a step of (i ″) forming an interlayer insulating film, and a step of (j) a photo step. It may include a step of forming electrodes on the source region and the drain region.
【００２５】さらに、請求項７，８または９のいずれか
に記載の薄膜半導体装置の製造方法において、前記
（ｂ）工程における最下層不純物添加された多結晶シリ
コン薄膜の成膜は、多結晶シリコン薄膜へのイオン注入
法、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、Ｐ
ＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）
法、スパッタ法、または拡散法の方法によりなされても
よい。Furthermore, in the method of manufacturing a thin film semiconductor device according to any one of claims 7, 8 and 9, the film formation of the polycrystalline silicon thin film doped with the lowermost layer in the step (b) is performed by using polycrystalline silicon. Ion implantation into thin film, LPCVD (Low Pressure Chem)
Icial Vapor Deposition) method, P
ECVD (Plasma Enhanced CVD)
Method, sputtering method, or diffusion method.
【００２６】[0026]
【実施例】以下、図面を参照して本発明の実施例を説明
する。Embodiments of the present invention will be described below with reference to the drawings.
【００２７】［実施例１］まずはじめに、本発明の薄膜
半導体装置の第１の実施例であるオフセットゲート構造
を有する薄膜トランジスタの断面構造を図１に示す。図
１において符号１は絶縁性透明基板、３は多結晶シリコ
ン膜、４はゲート絶縁膜である。５は最下層の不純物添
加された多結晶シリコン膜、６は中間層のシリサイド
膜、７は最上層の高抵抗の多結晶シリコン膜をそれぞれ
示し、これらは、３層ゲート電極を構成している。さら
に、８はソース領域、９はドレイン領域、１１は層間絶
縁膜、１２はソース電極、１３はドレイン電極をそれぞ
れ示す。最下層の不純物添加された多結晶シリコン膜５
と中間層のシリサイド膜６との２層構造のパターン端と
最上層の高抵抗の多結晶シリコン膜７のパターン端との
距離Ｌ1 をオフセット長と呼ぶ。[Embodiment 1] First, FIG. 1 shows a sectional structure of a thin film transistor having an offset gate structure which is a first embodiment of a thin film semiconductor device of the present invention. In FIG. 1, reference numeral 1 is an insulating transparent substrate, 3 is a polycrystalline silicon film, and 4 is a gate insulating film. Reference numeral 5 denotes a lowermost impurity-doped polycrystalline silicon film, 6 denotes an intermediate silicide film, and 7 denotes an uppermost high-resistance polycrystalline silicon film, which constitute a three-layer gate electrode. . Further, 8 is a source region, 9 is a drain region, 11 is an interlayer insulating film, 12 is a source electrode, and 13 is a drain electrode. Impurity-added polycrystalline silicon film 5 at the bottom layer
The distance L 1 between the pattern end of the two-layer structure of the intermediate layer and the silicide film 6 of the intermediate layer and the pattern end of the uppermost high-resistance polycrystalline silicon film 7 is called the offset length.
【００２８】次に、図１に示したようなオフセットゲー
ト構造薄膜トランジスタの製造方法を図２〜図１３を参
照して説明する。Next, a method of manufacturing the offset gate structure thin film transistor as shown in FIG. 1 will be described with reference to FIGS.
【００２９】図２に示すように、絶縁性非晶質材料から
なる絶縁性透明基板１上に、非単結晶半導体薄膜２を成
膜する。ここで、上記絶縁性非晶質材料としては、石
英、ガラス、窒化膜あるいはＳｉＯ2 膜等が用いられ
る。絶縁性透明基板２１として石英基板を用いる場合は
プロセス温度は１２００℃程度まで許容されるが、ガラ
ス基板では、６００℃以下の低温プロセスに制限され
る。以下では、石英基板を用い、前記非単結晶半導体薄
膜２として固相成長Ｓｉ薄膜を用いた場合を実施例とし
て説明する。もちろん、固相成長Ｓｉ薄膜ばかりでな
く、減圧ＣＶＤ法やプラズマＣＶＤ法あるいはスパッタ
法等で成膜された多結晶Ｓｉ薄膜やＳＯＩ（Ｓｉｌｉｃ
ｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）を用いても本発明を
実施することができる。As shown in FIG. 2, a non-single crystal semiconductor thin film 2 is formed on an insulating transparent substrate 1 made of an insulating amorphous material. Here, as the insulating amorphous material, quartz, glass, a nitride film, a SiO 2 film, or the like is used. When a quartz substrate is used as the insulating transparent substrate 21, the process temperature is allowed up to about 1200 ° C., but the glass substrate is limited to a low temperature process of 600 ° C. or lower. Hereinafter, a case where a quartz substrate is used and a solid phase growth Si thin film is used as the non-single crystal semiconductor thin film 2 will be described as an example. Of course, not only solid-phase-grown Si thin films, but also polycrystalline Si thin films and SOI (Silic) formed by low pressure CVD method, plasma CVD method, sputtering method, or the like.
The present invention can also be implemented using an on on insulator.
【００３０】図２に示すように石英基板１上に、プラズ
マＣＶＤ装置を用い、ＳｉＨ4 とＨ2 の混合ガスを、１
３．５ＭＨｚの高周波グロー放電により分解させて非晶
質Ｓｉ膜２２を堆積させる。ここで用いられる混合ガス
のＳｉＨ4 分圧は１０〜２０％、デポジット中の内圧は
０．５〜１．５ｔｏｒｒ程度である。基板温度は２５０
℃以下、特に１８０℃程度が適している。赤外吸収測定
より結合水素量を求めたところ約８原子％であった。非
晶質Ｓｉ膜２の堆積前のチャンバがフレオン洗浄されて
いる場合に、そのフレオン洗浄後に堆積した非晶質Ｓｉ
膜は２×１０18ｃｍ-3程度の弗素を含むことがある。こ
れを避けるため、本発明においては、フレオン洗浄後、
ダミーの堆積を行ってから、実際の堆積を行う。あるい
は、フレオン洗浄をせずに、ビーズ処理等の別の方法で
チャンバの洗浄を行う場合には、ダミーの堆積は不要と
なる。As shown in FIG. 2, a mixed gas of SiH 4 and H 2 was placed on a quartz substrate 1 by using a plasma CVD apparatus.
The amorphous Si film 22 is deposited by decomposing it by high frequency glow discharge of 3.5 MHz. The SiH 4 partial pressure of the mixed gas used here is 10 to 20%, and the internal pressure during deposit is about 0.5 to 1.5 torr. Substrate temperature is 250
C. or lower, particularly about 180.degree. C. is suitable. When the amount of bound hydrogen was determined by infrared absorption measurement, it was about 8 atom%. When the chamber before the deposition of the amorphous Si film 2 is subjected to Freon cleaning, the amorphous Si deposited after the Freon cleaning is performed.
The film may contain about 2 × 10 18 cm −3 fluorine. In order to avoid this, in the present invention, after Freon cleaning,
After the dummy deposition, the actual deposition is performed. Alternatively, when the chamber is cleaned by another method such as bead processing without performing the Freon cleaning, the dummy deposition becomes unnecessary.
【００３１】続いて、非晶質Ｓｉ膜２を、４００℃〜５
００℃で熱処理して水素を放出させる。この工程は、水
素の爆発的な脱離を防ぐことを目的としている。Then, the amorphous Si film 2 is formed at 400 ° C. to 5 ° C.
Heat treatment is performed at 00 ° C. to release hydrogen. This process is intended to prevent the explosive desorption of hydrogen.
【００３２】次に、図３に示すように、非晶質Ｓｉ薄膜
２を固相成長させて固相成長シリコン薄膜２３を形成す
る。固相成長には、石英管により炉アニールを用いるの
が便利である。アニール雰囲気としては、窒素ガス、水
素ガス、アルゴンガス、ヘリウムガスなどを用いること
ができる。また、１×１０-6から１×１０-10 ｔｏｒｒ
の高真空雰囲気でアニールを行ってもよい。固相成長ア
ニール温度は５００℃〜７００℃とする。このような低
温アニールでは、結晶成長の活性化エネルギーの小さな
結晶方位を持つ結晶粒のみが選択的に成長し、しかもゆ
っくりと大きく成長する。本発明者の実験において、ア
ニール温度６００℃、アニール時間１６時間で固相成長
させることにより２μｍ以上の大粒径シリコン薄膜が得
られている。Next, as shown in FIG. 3, the amorphous Si thin film 2 is solid phase grown to form a solid phase grown silicon thin film 23. For solid phase growth, it is convenient to use furnace annealing with a quartz tube. Nitrogen gas, hydrogen gas, argon gas, helium gas or the like can be used as the annealing atmosphere. Also, 1 × 10 −6 to 1 × 10 −10 torr
The annealing may be performed in a high vacuum atmosphere. The solid phase growth annealing temperature is set to 500 ° C to 700 ° C. In such low temperature annealing, only the crystal grains having a crystal orientation with a small activation energy for crystal growth selectively grow, and slowly grow large. In an experiment conducted by the present inventor, a large grain size silicon thin film of 2 μm or more was obtained by solid phase growth at an annealing temperature of 600 ° C. and an annealing time of 16 hours.
【００３３】以上は、固相成長法によるシリコン薄膜の
作製方法について説明したが、そのほかに、ＬＰＣＶＤ
法あるいはスパッタ法や蒸着法等の方法で作製したシリ
コン薄膜を本発明に用いることができる。The method for producing a silicon thin film by the solid phase growth method has been described above.
Method, or a silicon thin film formed by a method such as a sputtering method or a vapor deposition method can be used in the present invention.
【００３４】次に、固相成長シリコン薄膜３を例えばフ
ォトリソグラフィ法によって図４に示すように島状にパ
ターニングする。Next, the solid phase growth silicon thin film 3 is patterned into an island shape as shown in FIG. 4 by, for example, a photolithography method.
【００３５】次に、図５に示すように、パターニングさ
れた固相成長シリコン薄膜３上にゲート酸化膜４を形成
する。ゲート酸化膜の形成方法としてはＬＰＣＶＤ法、
あるいは光励起ＣＶＤ法、あるいはプラズマＣＶＤ法、
ＥＣＲプラズマＣＶＤ法、あるいは高真空蒸着法、ある
いはプラズマ酸化法、あるいは高圧酸化法などのような
５００℃以下の低温方法を挙げることができる。このよ
うな低温方法により成膜されたゲート酸化膜は、熱処理
することによってより緻密で界面準位の少ない優れた膜
となる。非晶質絶縁基板１として石英基板を用いる場合
は、熱酸化法によることができる。この熱酸化法にはド
ライ酸化法とウェット酸化法とがある。約８００℃以上
で酸化膜が生成されるが、石英基板を用いるには例えば
１０００℃以上のなるべく高い温度でドライ酸化させる
のが適している。上記ゲート酸化膜４の膜厚は、５００
Åから１５００Å程度が適している。Next, as shown in FIG. 5, a gate oxide film 4 is formed on the patterned solid-phase-grown silicon thin film 3. The gate oxide film is formed by the LPCVD method,
Or photo-excited CVD method, or plasma CVD method,
A low temperature method of 500 ° C. or lower such as an ECR plasma CVD method, a high vacuum vapor deposition method, a plasma oxidation method, or a high pressure oxidation method can be used. The gate oxide film formed by such a low temperature method becomes a more dense and excellent film with less interface states by heat treatment. When a quartz substrate is used as the amorphous insulating substrate 1, a thermal oxidation method can be used. This thermal oxidation method includes a dry oxidation method and a wet oxidation method. Although an oxide film is formed at about 800 ° C. or higher, dry oxidation at a temperature as high as 1000 ° C. or higher is suitable for using a quartz substrate. The thickness of the gate oxide film 4 is 500
Å to 1500Å is suitable.
【００３６】ゲート酸化膜４の形成後、必要に応じてボ
ロンをチャネルイオン注入し、チャネルドープしてもよ
い。これは、Ｎｃｈ薄膜トランジスタのスレッシュホル
ド電圧がマイナス側にシフトすることを防ぐことを目的
としている。前記非晶質シリコン膜のデポ膜厚が５００
〜１５００Å程度の場合は、ボロンのドーズ量は１×１
０12〜５×１０12ｃｍ-2程度が適している。非晶質シリ
コン膜２３の膜厚を５００Å以下に薄くした場合にはボ
ロンドーズ量を少なくし、目安としては１×１０12ｃｍ
-2以下にする。また、上記非晶質シリコン膜２３の膜厚
を１５００Å以上に厚くした場合にはボロンのドーズ量
を多くし、目安としては５×１０12ｃｍ-2以上にする。After forming the gate oxide film 4, boron may be channel-implanted and channel-doped if necessary. This is intended to prevent the threshold voltage of the Nch thin film transistor from shifting to the negative side. The deposit thickness of the amorphous silicon film is 500.
In the case of about 1500Å, the dose of boron is 1 × 1
A value of about 0 12 to 5 × 10 12 cm -2 is suitable. When the thickness of the amorphous silicon film 23 is reduced to 500 Å or less, the boron dose amount is reduced, and as a guide, 1 × 10 12 cm
-2 or less. Further, when the thickness of the amorphous silicon film 23 is set to 1500 Å or more, the dose amount of boron is increased, and the guideline is set to 5 × 10 12 cm -2 or more.
【００３７】上記チャネルイオン注入に代えて、シリコ
ン膜２の堆積時にボロンを添加してもよい。これは、シ
リコン膜堆積時にチャンバ中にシランガスと共にジボラ
ンガス（Ｂ2 Ｈ6 ）を流して反応させることによって得
られる。Instead of the above channel ion implantation, boron may be added when the silicon film 2 is deposited. This is obtained by flowing diborane gas (B 2 H 6 ) together with silane gas into the chamber during the deposition of the silicon film to cause a reaction.
【００３８】次に、３層ゲート電極の作製プロセスを説
明する。図６に示すようにゲート酸化膜４および絶縁性
透明基板１の上に、最下層の不純物添加された多結晶シ
リコン膜５を成膜する。まず、拡散法を用いた成膜方法
について説明する。ＬＰＣＶＤ法等の方法で多結晶シリ
コン膜を堆積させて、その後９００〜１０００℃のＰＯ
Ｃｌ3 拡散法によりＰを前記多結晶シリコン膜に添加す
る。このとき、多結晶シリコン膜上には薄い酸化膜が形
成されているので、フッ酸を含む水溶液で上記酸化膜を
除去する。イオン注入法によりＰを添加することもでき
る。その他にドープされた多結晶シリコン膜を堆積させ
ることにより最下層膜２５とする方法もある。これは、
ＳｉＯ2 ガスとＰＨ3 ガスの混合ガスを分解させること
により成膜する方法である。ＬＰＣＶＤ法では５００〜
７００℃での熱分解、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎ
ｈａｎｃｅｄ ＣＶＤ）法ではグロー放電分解によって
不純物添加多結晶シリコン膜が成膜される。ＰＥＣＶＤ
法では３００℃程度で非晶質シリコン膜を成膜すること
ができる。前述したような固相成長法により、このドー
プされた非晶質シリコン膜を高品質な多結晶シリコン膜
に成長させることも有効な方法である。Next, the manufacturing process of the three-layer gate electrode will be described. As shown in FIG. 6, a lowermost impurity-doped polycrystalline silicon film 5 is formed on the gate oxide film 4 and the insulating transparent substrate 1. First, a film forming method using the diffusion method will be described. A polycrystalline silicon film is deposited by a method such as LPCVD, and then PO at 900 to 1000 ° C.
P is added to the polycrystalline silicon film by the Cl 3 diffusion method. At this time, since a thin oxide film is formed on the polycrystalline silicon film, the oxide film is removed with an aqueous solution containing hydrofluoric acid. P can also be added by an ion implantation method. There is also a method of forming the lowermost layer film 25 by depositing a doped polycrystalline silicon film. this is,
This is a method of forming a film by decomposing a mixed gas of SiO 2 gas and PH 3 gas. 500 to 500 in the LPCVD method
Pyrolysis at 700 ° C, PECVD (Plasma En
In the enhanced CVD method, an impurity-added polycrystalline silicon film is formed by glow discharge decomposition. PECVD
According to the method, an amorphous silicon film can be formed at about 300 ° C. It is also an effective method to grow this doped amorphous silicon film into a high quality polycrystalline silicon film by the solid phase growth method as described above.
【００３９】上記のような方法のいずれかにより１×１
０19ｃｍ-3以上のＰが添加された多結晶シリコン膜を５
００〜２０００Å程度堆積させる。1 × 1 by any of the above methods
A polycrystalline silicon film containing 0 19 cm −3 or more of P is added to 5
Deposit about 2000 to 2000Å.
【００４０】続いて図７に示すように、最下層膜２５の
上に中間層のシリサイド膜６を成膜し、多結晶シリコン
／シリサイド２層膜を形成する。成膜方法としては、別
々のルツボから金属とシリコンを同時に蒸着するコエバ
ポレイション法、あるいはスパッタリング法、あるいは
シラン（ＳｉＨ4 ）ガスと金属弗化物ガス（例えば、Ｍ
ｏＦ6 ，ＷＦ6 等）の熱分解によるＣＶＤ法等の方法を
選択することができる。シリサイド膜の組成比の制御性
が優れている点から、上記の方法のなかで金属とシリコ
ンの混晶ターゲットを用いたスパッタ法が好適である。Subsequently, as shown in FIG. 7, an intermediate silicide film 6 is formed on the lowermost layer film 25 to form a polycrystalline silicon / silicide two-layer film. As a film forming method, a coevaporation method for simultaneously depositing metal and silicon from different crucibles, a sputtering method, or a silane (SiH 4 ) gas and a metal fluoride gas (for example, M
A method such as a CVD method by thermal decomposition of oF 6 , WF 6 etc.) can be selected. Among the above methods, the sputtering method using a mixed crystal target of metal and silicon is preferable because the controllability of the composition ratio of the silicide film is excellent.
【００４１】例えば、シリサイド膜としてＭｏＳｉ2 膜
を用いる場合には、ＭｏＳｉ3.5 等のようなストイキオ
メトリィよりもシリコンリッチな組成比を持つ混晶ター
ゲットを用いてスパッタリングする。これは成膜された
膜をストイキオメトリィな組成に近づけることと、応力
を緩和させることを目的としている。膜厚については、
先にも述べたように、シリサイド膜と石英基板とを比べ
るとその線膨張率は１桁以上も異なるので、シリサイド
膜の膜厚は厚くても２５００Å程度が限界である。これ
以上の膜厚にすると、膜自身にクラックがはいってしま
う可能性があるからである。For example, when a MoSi 2 film is used as the silicide film, sputtering is performed using a mixed crystal target such as MoSi 3.5 having a composition ratio richer in silicon than stoichiometry. This aims at bringing the formed film close to a stoichiometric composition and relaxing the stress. For film thickness,
As described above, when the silicide film and the quartz substrate are compared with each other, their linear expansion coefficients differ by more than one digit, so that the thickness of the silicide film is limited to about 2500 Å even if it is thick. This is because if the film thickness is made larger than this, the film itself may be cracked.
【００４２】次に、フォトリソグラフィ法により図８に
示すように前記多結晶シリコン／シリサイド２層膜をパ
ターニングする。このとき、多結晶シリコン／シリサイ
ド２層膜のパターンの幅は、薄膜トランジスタのチャネ
ル長よりも少なくとも２μｍ以上細くする。上層のシリ
サイド膜６のエッチングレートの方が下層の多結晶シリ
コン膜５のエッチングレートよりも大きいので、オーバ
ーハングや逆テーパー形状とはならない。Next, the polycrystalline silicon / silicide two-layer film is patterned by photolithography as shown in FIG. At this time, the width of the pattern of the polycrystalline silicon / silicide double-layer film is made smaller than the channel length of the thin film transistor by at least 2 μm or more. Since the etching rate of the upper silicide film 6 is higher than that of the lower polycrystalline silicon film 5, no overhang or reverse taper shape is formed.
【００４３】続いて図９に示すように、３層ゲート電極
の最上層となる高抵抗の多結晶シリコン膜７を成膜す
る。成膜方法については、これまでに述べてきた方法と
同様の方法を用いることができるので、その説明を省略
する。ただし、できるだけ４００℃以下の低温成膜方法
を用いればシリサイド膜６の表面酸化を防ぐことができ
る。ＬＰＣＶＤ法でも、４００℃以下のチャンバに基板
を載置した後に、チャンバを真空または減圧状態とし、
これを保持したままで所定の温度に昇温させて成膜すれ
ば問題はない。３層全体の厚さから考えると、最上層の
多結晶シリコン膜の膜厚はなるべく薄い方がよい。１０
００Å以下、できれば５００Å以下の膜厚が適してい
る。また、この膜には高抵抗とするため不純物を添加し
ない方がよい。Subsequently, as shown in FIG. 9, a high resistance polycrystalline silicon film 7 which is the uppermost layer of the three-layer gate electrode is formed. As the film forming method, the same method as the method described so far can be used, and thus the description thereof will be omitted. However, surface oxidation of the silicide film 6 can be prevented by using a low temperature film forming method at 400 ° C. or less as much as possible. Also in the LPCVD method, after placing a substrate in a chamber at 400 ° C. or lower, the chamber is evacuated or depressurized,
There is no problem if the film is formed by raising the temperature to a predetermined temperature while holding it. Considering the total thickness of the three layers, the thickness of the uppermost polycrystalline silicon film is preferably as thin as possible. 10
A film thickness of 00 Å or less, preferably 500 Å or less is suitable. In addition, it is better not to add impurities to this film because it has high resistance.
【００４４】次に、図１０に示すように、多結晶シリコ
ン／シリサイド２層膜のパターンを完全に覆うようにレ
ジストマスク１０を形成し、最上層の高抵抗の多結晶シ
リコン膜７をエッチングする。多結晶シリコン／シリサ
イド２層膜のパターン端とレジストマスク１０のパター
ン端との距離をＬ1 とする。図中、Ｌ1 は、少なくとも
１μｍ以上に設定し、１〜１．５μｍ程度が適してい
る。最上層の高抵抗の多結晶シリコン膜７のパターンと
レジストマスク１０のパターンが同じになったところで
エッチングを終了する。エッチングはドライエッチング
装置を用いて行う。通常は、フレオンガス（ＣＦ4 ）を
プラズマ放電させることによって多結晶シリコンあるい
はシリサイド膜あるいはポリサイド膜等をプラズマエッ
チングする。このとき、酸素ガス（Ｏ2 ）を混合させる
とマスクとなっているレジストもエッチング除去しなが
らゲート電極を加工していくことができる。従って、テ
ーパー形状のゲート電極が形成される。Ｏ2 ガスのガス
分圧を大きくすると、よりなだらかなテーパー形状にな
る。このように、分圧比によりテーパー形状を制御する
ことができる。シリサイド膜６のエッチングレートは、
不純物添加され多結晶シリコン膜５のエッチングレート
よりも大きいので、多結晶シリコン／シリサイド２層膜
は逆テーパー形状にはならない。Next, as shown in FIG. 10, a resist mask 10 is formed so as to completely cover the pattern of the polycrystalline silicon / silicide two-layer film, and the uppermost high-resistance polycrystalline silicon film 7 is etched. . The distance between the pattern edge of the polycrystalline silicon / silicide double-layer film and the pattern edge of the resist mask 10 is L 1 . In the figure, L 1 is set to at least 1 μm or more, and about 1 to 1.5 μm is suitable. The etching is terminated when the pattern of the uppermost high-resistance polycrystalline silicon film 7 and the pattern of the resist mask 10 become the same. Etching is performed using a dry etching device. Usually, the polycrystalline silicon, the silicide film, the polycide film, or the like is plasma-etched by plasma-discharging Freon gas (CF 4 ). At this time, when the oxygen gas (O 2 ) is mixed, the gate electrode can be processed while removing the resist serving as the mask by etching. Therefore, a tapered gate electrode is formed. When the gas partial pressure of O 2 gas is increased, the taper shape becomes gentler. In this way, the taper shape can be controlled by the voltage division ratio. The etching rate of the silicide film 6 is
Since the etching rate of the doped polycrystalline silicon film 5 is larger than that of the polycrystalline silicon film 5, the polycrystalline silicon / silicide two-layer film does not have an inverse taper shape.
【００４５】次に図１１に示すように、イオン注入方に
より、第１の半導体層としての固相成長シリコン薄膜３
に対しアクセプター型またはドナー型の不純物をイオン
注入し、最上層の高抵抗の多結晶シリコン膜７のパター
ンに対して上記シリコン薄膜２３に自己整合的にソース
領域およびドレイン領域を形成する。図１１において、
８は高濃度にイオン注入されたソース領域を示し、９は
ドレイン領域を示している。Next, as shown in FIG. 11, the solid phase grown silicon thin film 3 as the first semiconductor layer is formed by the ion implantation method.
On the other hand, an acceptor type or donor type impurity is ion-implanted to form a source region and a drain region in the silicon thin film 23 in a self-aligned manner with respect to the pattern of the uppermost high resistance polycrystalline silicon film 7. In FIG.
Reference numeral 8 indicates a source region which is ion-implanted at a high concentration, and 9 indicates a drain region.
【００４６】上記イオン注入のアクセプター型の不純物
としては、ボロン（Ｂ）等を用いることができる。ま
た、ドナー型の不純物としては、リン（Ｐ）あるいは砒
素（Ａｓ）等を用いることができる。不純物添加方法と
しては、イオン注入法の他に、イオンシャワードーピン
グ法あるいはレーザードーピング法あるはプラズマドー
ピング法などの方法を選択することができる。ただし、
イオン注入法あるいはイオンシャワードーピング法はゲ
ート酸化膜を通して不純物を添加することができるが、
レーザードーピング法あるいはプラズマドーピング法を
用いる場合には、不純物を添加する部分のシリコン表面
を露出させなけれなならない。ＩＢで示される矢印は不
純物のイオンビームを表している。前記絶縁性非晶質基
板１として石英基板を用いていれば熱拡散法を使うこと
ができる。不純物ドーズ量は、１×１０14から１×１０
17ｃｍ-2程度とする。不純物濃度に換算すると、ソース
領域８およびドレイン領域９は約１×１０19から１×１
０22ｃｍ-2程度である。Boron (B) or the like can be used as the acceptor type impurity of the ion implantation. Further, phosphorus (P), arsenic (As), or the like can be used as the donor type impurity. As the impurity addition method, in addition to the ion implantation method, a method such as an ion shower doping method, a laser doping method or a plasma doping method can be selected. However,
Ion implantation or ion shower doping can add impurities through the gate oxide film.
When using the laser doping method or the plasma doping method, the silicon surface of the portion to which impurities are added must be exposed. The arrow indicated by IB represents the ion beam of impurities. If a quartz substrate is used as the insulating amorphous substrate 1, a thermal diffusion method can be used. The impurity dose amount is from 1 × 10 14 to 1 × 10
It is about 17 cm -2 . In terms of impurity concentration, the source region 8 and the drain region 9 are about 1 × 10 19 to 1 × 1.
It is about 0 22 cm -2 .
【００４７】続いて図１２に示すようにレジストマスク
１０を剥離した後、層間絶縁膜１１を積層する。この層
間絶縁膜１１としては、酸化膜あるいは窒化膜などを用
いる。絶縁性が良好ならば膜厚は特定されないが、数千
Åから数μｍ程度が通常である。窒化膜の形成方法とし
ては、ＬＰＣＶＤ法あるいはプラズマＣＶＤ法などが簡
単である。反応には、アンモニアガス（ＮＨ3 ）とシラ
ンガスと窒素ガスとの混合ガス、あるいはシランガスと
窒素ガスとの混合ガスなどを用いる。続いて、前記層間
絶縁膜の緻密化と前記ソース領域およびドレイン領域の
活性化と結晶性の回復を目的として活性化アニールを行
う。この活性化アニールの条件としては、Ｎ2 ガス雰囲
気中で８００〜１０００℃程度に低温化し、アニール時
間を２０分〜１時間程度とする。９００〜１０００℃で
は２０分程度のアニールで不純物はかなり活性化され
る。８００〜９００℃では２０分から１時間のアニール
をする。一方、はじめに５００〜８００℃で１〜２０時
間程度のアニールにより結晶性を充分に回復させた後、
９００〜１０００℃の高温で活性化させるという２段階
活性化アニール法も効果がある。また、赤外線ランプや
ハロゲンランプを用いたＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌｉｎｇ）法も効果がある。さらに
は、レーザービーム等を用いたレーザー活性化法を利用
することも効果がある。Subsequently, as shown in FIG. 12, after removing the resist mask 10, an interlayer insulating film 11 is laminated. As the interlayer insulating film 11, an oxide film or a nitride film is used. If the insulation is good, the film thickness is not specified, but it is usually several thousand Å to several μm. LPCVD or plasma CVD is a simple method for forming the nitride film. For the reaction, a mixed gas of ammonia gas (NH 3 ) and silane gas and nitrogen gas, a mixed gas of silane gas and nitrogen gas, or the like is used. Then, activation annealing is performed for the purpose of densification of the interlayer insulating film, activation of the source region and drain region, and recovery of crystallinity. As conditions for this activation annealing, the temperature is lowered to about 800 to 1000 ° C. in an N 2 gas atmosphere, and the annealing time is set to about 20 minutes to 1 hour. At 900 to 1000 ° C., the impurities are considerably activated by annealing for about 20 minutes. Annealing is performed at 800 to 900 ° C. for 20 minutes to 1 hour. On the other hand, first, after sufficiently recovering the crystallinity by annealing at 500 to 800 ° C. for about 1 to 20 hours,
A two-step activation annealing method of activating at a high temperature of 900 to 1000 ° C. is also effective. In addition, RTA (Rapid Ther) using infrared lamp or halogen lamp
The mal annealing method is also effective. Furthermore, it is also effective to use a laser activation method using a laser beam or the like.
【００４８】次に、水素プラズマ法、あるいは水素イオ
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると、結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。このような水素
化工程は、層間絶縁膜２１１を積層する前に行ってもよ
く、あるいは、後述するソース電極とドレイン電極の形
成工程後に行ってもよい。Next, when hydrogen ions are introduced by a method such as a hydrogen plasma method, a hydrogen ion implantation method, or a hydrogen diffusion method from a plasma nitride film, a dangling bond existing at a grain boundary or a gate oxide film. Defects existing at the interface and the like, and defects existing at the junction between the source / drain portion and the channel portion are inactivated. Such a hydrogenation step may be performed before stacking the interlayer insulating film 211, or may be performed after a source electrode and drain electrode formation step described later.
【００４９】次に図１３に示すように、層間絶縁膜１１
にコンタクトホールをフォトエッチングにより形成し、
これらコンタクトホール内にソース電極１２およびドレ
イン電極１３をそれぞれ形成する。ソース電極１２およ
びドレイン電極１３は、アルミニウム、クロムまたはモ
リブデンなどの金属材料で形成する。このようにして図
１に示したような構造のオフセットゲート構造薄膜トラ
ンジスタを形成することができる。Next, as shown in FIG. 13, the interlayer insulating film 11 is formed.
A contact hole is formed by photo etching on the
The source electrode 12 and the drain electrode 13 are formed in these contact holes, respectively. The source electrode 12 and the drain electrode 13 are formed of a metal material such as aluminum, chromium or molybdenum. Thus, the offset gate structure thin film transistor having the structure shown in FIG. 1 can be formed.
【００５０】本発明におけるシリサイド膜を用いた３層
ゲート電極によって、ゲート線のシート抵抗を、従来の
多結晶の場合の２５Ω／□から３分の１の８Ω／□程度
に低減することができる。従って、先にも述べたよう
に、液晶ディスプレイが抱える様々な問題点を解決する
ことができる。With the three-layer gate electrode using the silicide film in the present invention, the sheet resistance of the gate line can be reduced from 25Ω / □ in the case of the conventional polycrystal to about 1/3 to 8Ω / □. . Therefore, as described above, various problems of the liquid crystal display can be solved.
【００５１】ゲート線には左右両側からゲート信号が送
られているので、ゲート線に断線が生じても、ゲート線
抵抗が十分に小さいので信号遅延が小さく、ディスプレ
イの画面表示にはなんら影響がない。従って、ソース線
とゲート線の短絡が生じていても、その短絡点の両側の
ゲート線を切断することによって短絡欠陥を救済するこ
とができる。このように、歩留り向上に対して大きな効
果がある。Since the gate signals are sent to the gate line from both the left and right sides, even if the gate line is broken, the resistance of the gate line is sufficiently small so that the signal delay is small and the screen display of the display is not affected at all. Absent. Therefore, even if a short circuit occurs between the source line and the gate line, the short circuit defect can be relieved by cutting the gate lines on both sides of the short circuit point. Thus, there is a great effect on the improvement of yield.
【００５２】ゲート線抵抗が小さくなるので、ゲート線
の時定数τが低減する。従って、画面の中央と端での画
素トランジスタの立ち上がり特性が均一になる。その結
果、フリッカあるいは表示ムラを低減することができ
る。しかも、ゲート線のライン容量を低減させなくても
よいので、画素の保持特性が低下することはない。この
ように、本発明により、画素保持特性を低下させること
なく、フリッカあるいは表示ムラの極めて少ない液晶デ
ィスプレイを実現することができる。Since the resistance of the gate line is reduced, the time constant τ of the gate line is reduced. Therefore, the rising characteristics of the pixel transistor are uniform at the center and the edges of the screen. As a result, flicker or display unevenness can be reduced. Moreover, since the line capacitance of the gate line does not have to be reduced, the pixel retention characteristics do not deteriorate. As described above, according to the present invention, it is possible to realize a liquid crystal display with extremely little flicker or display unevenness without deteriorating the pixel holding characteristic.
【００５３】ハイビジョン用ＴＦＴに関しては、投影型
のディスプレイとして構成するために、ライトバルブ等
が要求されることから４インチ程度の大きなＴＦＴパネ
ルを作製しなければならない。このように長いゲート線
を有するパネルを作製する場合に、本発明の効果は一段
と大きくなる。With respect to the high-definition TFT, since a light valve or the like is required to form a projection type display, a large TFT panel of about 4 inches must be manufactured. The effect of the present invention is further enhanced when a panel having such a long gate line is manufactured.
【００５４】ゲート線が低抵抗化されるので、付加的な
画素保持容量線を廃止することが可能になる。従って、
開口率が向上し、その結果、非常に明るい液晶ディスプ
レイを実現することが可能となる。Since the resistance of the gate line is lowered, it is possible to eliminate the additional pixel holding capacitance line. Therefore,
The aperture ratio is improved, and as a result, a very bright liquid crystal display can be realized.
【００５５】３層ゲート電極のうち、最下層を多結晶シ
リコン膜で形成したことにより、石英基板とシリサイド
膜との応力を緩和する効果が得られる。従って、膜のク
ラック等の熱膨張率の違いに起因する欠陥をなくすこと
ができる。シリサイド膜の石英基板への密着も改善され
るので、フォトエッチングの時に、密着力不足から生じ
る異常エッチを防ぐことができる。By forming the lowermost layer of the three-layer gate electrode with the polycrystalline silicon film, the effect of relaxing the stress between the quartz substrate and the silicide film can be obtained. Therefore, it is possible to eliminate defects such as cracks in the film due to the difference in coefficient of thermal expansion. Since the adhesion of the silicide film to the quartz substrate is also improved, it is possible to prevent abnormal etching caused by insufficient adhesion during photoetching.
【００５６】また、オフセットゲート構造薄膜トランジ
スタにおいては最上層の多結晶シリコン膜が高抵抗のた
めに、ゲート電極として機能しない。実効的にゲート電
極として働くのは多結晶シリコン／シリサイド２層膜の
みである。したがって、ソース、ドレイン領域は前記最
上層の高抵抗の多結晶シリコン膜のパターンに対して自
己整合的に形成されているために、前記多結晶シリコン
／シリサイド２層膜のパターン端と最上層の高抵抗の多
結晶シリコン膜のパターン端との距離がオフセット長Ｌ
1 となる。このように側壁の形成、あるいはゲート電極
の過剰エッチングのような工程を通さなくても簡単にオ
フセットゲート構造を有する薄膜トランジスタを作製す
ることができる。工程の簡略化ができるのでコストの低
減、および歩留り向上に対して大きな効果がある。In the offset gate structure thin film transistor, the uppermost polycrystalline silicon film does not function as a gate electrode because of its high resistance. Only the polycrystalline silicon / silicide bilayer film effectively functions as the gate electrode. Therefore, since the source and drain regions are formed in a self-aligned manner with respect to the pattern of the uppermost high-resistance polycrystalline silicon film, the pattern edge of the polycrystalline silicon / silicide two-layer film and the uppermost layer are formed. The distance from the pattern edge of the high resistance polycrystalline silicon film is the offset length L
Becomes 1 . In this way, a thin film transistor having an offset gate structure can be easily manufactured without passing through a process such as forming a side wall or excessively etching a gate electrode. Since the process can be simplified, there are great effects on cost reduction and yield improvement.
【００５７】［実施例２］図１４は本発明の薄膜半導体
装置の第２の実施例であるＬＤＤ構造薄膜トランジスタ
を説明するための構造断面図である。図１４において、
ソース領域８およびドレイン領域９は不純物が高濃度に
添加されており、ＬＤＤ領域１５の不純物濃度は低い。
最上層の多結晶シリコン膜１６をパターンを形成した後
に行うイオン注入により最上層の多結晶シリコン膜１６
のパターンを通過して不純物が添加された部分１５はＬ
ＤＤ領域になり、ゲート酸化膜のみを通過して不純物が
添加された部分は高濃度になり、ソース領域８およびド
レイン領域９となる。[Embodiment 2] FIG. 14 is a structural sectional view for explaining an LDD structure thin film transistor which is a second embodiment of the thin film semiconductor device of the present invention. In FIG.
The source region 8 and the drain region 9 are heavily doped with impurities, and the LDD region 15 has a low impurity concentration.
The uppermost polycrystalline silicon film 16 is formed by ion implantation after forming a pattern on the uppermost polycrystalline silicon film 16.
The portion 15 where impurities are added after passing through the pattern
The portion that becomes the DD region and is doped with impurities through only the gate oxide film has a high concentration and becomes the source region 8 and the drain region 9.
【００５８】次に、図１４に示したＬＤＤ構造薄膜トラ
ンジスタの製造方法を図１５〜図１７を参照して説明す
る。Next, a method of manufacturing the LDD structure thin film transistor shown in FIG. 14 will be described with reference to FIGS.
【００５９】本実施例の製造工程は先の実施例の製造工
程のうち図２から図９までに説明した工程と同じである
ので図１０以降の工程から説明する。先に述べたオフセ
ットゲート薄膜トランジスタの製造方法とは、最上層の
多結晶シリコン膜が低抵抗であることと、ソース領域お
よびドレイン領域を工程中のどこで形成するかという点
だけに相違がある。最上層の多結晶シリコンは、低抵抗
とするために不純物を添加した方がよい。図１０におい
てレジストマスク１０を剥離して図１５に示すような構
造を形成し、次に、図１６に示すように、層間絶縁膜１
１を成膜した後、イオン注入法により、固相成長シリコ
ン薄膜３に対しアクセプター型またはドナー型の不純物
をイオン注入し、前記最上層の多結晶シリコン膜１６の
パターンに対して自己整合的にソース領域８およびドレ
イン領域９を形成する。このとき、ソース領域８および
ドレイン領域９とゲート絶縁膜４との界面付近に不純物
の濃度ピークがくるようにイオン注入の加速エネルギー
を設定する。図中１５で示した部分は、最上層の多結晶
シリコン膜１６を通して不純物イオンが打ち込まれて前
記ソース領域８およびドレイン領域９に比べ不純物濃度
の低いＬＤＤ領域である。図１５および図１６において
３で示される部分はシリコン／シリサイド２層膜によっ
て不純物が完全に阻止されたチャネル領域である。この
ように１回のイオン注入により、自動的にＬＤＤ構造薄
膜トランジスタが形成される。Since the manufacturing process of this embodiment is the same as the process described in FIGS. 2 to 9 among the manufacturing processes of the previous embodiment, the process from FIG. 10 onward will be described. It differs from the above-described method of manufacturing an offset gate thin film transistor only in that the uppermost polycrystalline silicon film has low resistance and where the source region and the drain region are formed in the process. It is preferable to add impurities to the uppermost layer of polycrystalline silicon in order to reduce the resistance. In FIG. 10, the resist mask 10 is peeled off to form a structure as shown in FIG. 15, and then, as shown in FIG.
1 is deposited, an acceptor type or donor type impurity is ion-implanted into the solid phase grown silicon thin film 3 by an ion implantation method to self-align with the pattern of the uppermost polycrystalline silicon film 16. The source region 8 and the drain region 9 are formed. At this time, the acceleration energy of the ion implantation is set so that the impurity concentration peak is near the interface between the source region 8 and the drain region 9 and the gate insulating film 4. A portion indicated by 15 in the drawing is an LDD region in which impurity ions are implanted through the uppermost polycrystalline silicon film 16 and have a lower impurity concentration than the source region 8 and the drain region 9. The portion indicated by 3 in FIGS. 15 and 16 is a channel region in which impurities are completely blocked by the silicon / silicide two-layer film. In this way, the LDD structure thin film transistor is automatically formed by one-time ion implantation.
【００６０】また、層間絶縁膜１１を堆積する前にイオ
ン注入を行えば、層間絶縁膜堆積後にイオン注入する場
合よりも低い加速エネルギーで不純物を打ち込むことが
できる。その後に、層間絶縁膜を成膜すればよい。If the ion implantation is performed before depositing the interlayer insulating film 11, the impurities can be implanted with a lower acceleration energy than in the case where the ion implantation is performed after depositing the interlayer insulating film. After that, an interlayer insulating film may be formed.
【００６１】次に、水素プラズマ法、あるいは水素イオ
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると、結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。このような水素
化工程は、層間絶縁膜１１を積層する前に行ってもよ
い。あるいは、後述するソース電極８とドレイン電極９
を形成してから前記水素化工程を行ってもよい。Next, when hydrogen ions are introduced by a method such as a hydrogen plasma method, a hydrogen ion implantation method, or a hydrogen diffusion method from a plasma nitride film, a dangling bond existing at a crystal grain boundary or a gate oxide film. Defects existing at the interface and the like, and defects existing at the junction between the source / drain portion and the channel portion are inactivated. Such a hydrogenation process may be performed before the interlayer insulating film 11 is laminated. Alternatively, a source electrode 8 and a drain electrode 9 described later
You may perform the said hydrogenation process after forming.
【００６２】次に図１７に示すように、層間絶縁膜１１
およびゲート絶縁膜４にコンタクトホールをフォトエッ
チングにより形成する。そして同図に示すようにソース
電極１２およびドレイン電極１３を形成する。これらソ
ース電極１２およびドレイン電極１３は、アルミニウ
ム、クロムまたはモリブデンなどの金属材料で形成す
る。このようにしてＬＤＤ構造薄膜トランジスタを形成
することができる。Next, as shown in FIG. 17, the interlayer insulating film 11 is formed.
Then, a contact hole is formed in the gate insulating film 4 by photoetching. Then, as shown in the figure, the source electrode 12 and the drain electrode 13 are formed. The source electrode 12 and the drain electrode 13 are formed of a metal material such as aluminum, chromium or molybdenum. In this way, an LDD structure thin film transistor can be formed.
【００６３】このようなＬＤＤ構造薄膜トランジスタに
関しては、１回のイオン注入によって自動的にソース領
域およびドレイン領域とＬＤＤ領域が形成される。この
ように簡単な工程でＬＤＤ構造薄膜トランジスタが作製
できるので、薄膜トランジスタのオフリーク電流低減に
対して非常に大きな効果がある。また、先に述べたオフ
セットゲート構造薄膜トランジスタではどうしてもオン
電流の低下が避けられないが、このＬＤＤ構造ではオン
電流の低下はほとんどない。Regarding such an LDD structure thin film transistor, the source region and the drain region and the LDD region are automatically formed by one ion implantation. Since the LDD structure thin film transistor can be manufactured by such a simple process, it is very effective in reducing the off leak current of the thin film transistor. Further, the on-state current is unavoidably reduced in the above-mentioned offset gate structure thin film transistor, but the on-current is hardly reduced in this LDD structure.
【００６４】一方、シリサイド膜は非常に大きな凹凸の
表面を持っているが、最上層に多結晶シリコン膜を積層
させることにより、この凹凸はならされて平坦な表面を
得ることができる。その結果、このゲート電力上に積層
される酸化膜の密着が改善され、これにコンタクトホー
ルを空ける場合の異常エッチが解消される。On the other hand, the silicide film has a very large uneven surface, but by stacking a polycrystalline silicon film on the uppermost layer, this uneven surface can be smoothed and a flat surface can be obtained. As a result, the adhesion of the oxide film stacked on the gate power is improved, and the abnormal etching when a contact hole is formed in the oxide film is eliminated.
【００６５】オフセットゲート構造あるいはＬＤＤ構造
を有しているので、オフリーク電流が低減される。従っ
て、画素の保持特性が改善される。さらに、消費電流の
低減に対しても大きな効果が期待される。Since it has the offset gate structure or the LDD structure, the off leak current is reduced. Therefore, the retention characteristic of the pixel is improved. Furthermore, a great effect is expected in reducing the current consumption.
【００６６】固相成長法を用いることによって、非晶質
絶対基板上に結晶性の優れたシリコン薄膜を作製するこ
とが可能になったのでＳＯＩ技術の発展に大きく寄与す
るものである。ゲート線の低抵抗化は、固相成長等の方
法で改善された薄膜トランジスタの特性を最大限に引き
出し、非常に優れた液晶ディスプレイを実現する上で大
きな効果がある。By using the solid phase growth method, it becomes possible to form a silicon thin film having excellent crystallinity on an amorphous absolute substrate, which greatly contributes to the development of SOI technology. Lowering the resistance of the gate line has a great effect in maximizing the characteristics of the thin film transistor improved by a method such as solid phase growth and realizing a very excellent liquid crystal display.
【００６７】本発明を、光電変換素子とその走査回路を
同一チップ内に集積した密着型イメージセンサーに応用
した場合には、読み取り速度の高速化、高解像度化、さ
らに階調をとる場合に非常に大きな効果をうみだす。高
解像度化が達成されるとカラー読み取り用密着型イメー
ジセンサーへの応用も容易となる。もちろん電源電圧の
低減、消費電流の低減、信頼性の向上に対してもその効
果が大きい。また低温プロセスによって作製することが
できるので、密着型イメージセンサーチップの長尺化が
可能となり、一本のチップでＡ４サイズあるいはＡ３サ
イズのような大型ファクシミリ用の読み取り装置を実現
できる。従って、センサーチップの二本継ぎのような手
数がかかり信頼性の悪い技術を回避することができ、実
装歩留りも向上される。When the present invention is applied to a contact-type image sensor in which a photoelectric conversion element and its scanning circuit are integrated in the same chip, it is extremely useful in increasing the reading speed, increasing the resolution, and obtaining gradation. Produce a great effect on. When higher resolution is achieved, it can be easily applied to a contact image sensor for color reading. As a matter of course, the effect is great in reducing the power supply voltage, reducing the current consumption, and improving the reliability. Further, since it can be manufactured by a low temperature process, the contact type image sensor chip can be made long, and a single chip can realize a reading device for a large facsimile such as A4 size or A3 size. Therefore, it is possible to avoid a technique such as double joining of the sensor chips and which is unreliable, and the mounting yield is improved.
【００６８】石英基板やガラス基板だけではなく、サフ
ァイヤ基板あるいはＭｇＯ・Ａｌ2Ｏ3 ，ＢＰ，ＣａＦ2
等の結晶性絶縁基板も用いることができる。Not only quartz substrates and glass substrates but also sapphire substrates or MgO.Al 2 O 3 , BP, CaF 2
A crystalline insulating substrate such as the above can also be used.
【００６９】以上薄膜トランジスタを例として説明した
が、バイポーラトランジスタあるいはヘテロ接合バイポ
ーラトランジスタなど薄膜を利用した素子に対しても、
本発明を応用することができる。また、三次元デバイス
のようなＳＯＩ技術を利用した素子に対しても、本発明
を応用することができる。Although the thin film transistor has been described above as an example, an element using a thin film such as a bipolar transistor or a heterojunction bipolar transistor can be used as well.
The present invention can be applied. Further, the present invention can be applied to an element using SOI technology such as a three-dimensional device.
【００７０】固相成長法を例にとって本発明について説
明したが、本発明は固相成長法ばかりではなく、ＬＰＣ
ＶＤ法やその他の方法、例えばＥＢ蒸着法やスパッタ法
やＭＢＥ法で成膜したｐｏｌｙ−Ｓｉ薄膜を利用して薄
膜半導体装置を作製する場合にも応用することができ
る。また、一般的なＭＯＳ型半導体装置にも応用するこ
とができる。Although the present invention has been described by taking the solid-phase growth method as an example, the present invention is not limited to the solid-phase growth method.
The present invention can also be applied to the case where a thin film semiconductor device is manufactured using a poly-Si thin film formed by the VD method or other methods such as the EB vapor deposition method, the sputtering method, and the MBE method. It can also be applied to a general MOS type semiconductor device.
【００７１】[0071]
【発明の効果】以上説明したように、本発明によれば、
ゲート線の低抵抗化とともに、オフセットゲート電極構
造またはＬＤＤ構造を容易に形成することができるの
で、オフリーク電流も低減でき、薄膜トランジスタの特
性向上に対して非常に大きな効果が期待される。As described above, according to the present invention,
Since it is possible to easily form the offset gate electrode structure or the LDD structure together with the reduction of the resistance of the gate line, it is possible to reduce the off-leakage current, and it is expected that the characteristics of the thin film transistor will be greatly improved.
【図１】本発明の薄膜半導体装置の第１の実施例である
オフセットゲート構造の薄膜トランジスタを説明するた
めの構造断面図である。FIG. 1 is a structural sectional view for explaining a thin film transistor having an offset gate structure which is a first embodiment of a thin film semiconductor device of the present invention.
【図２】図１に示した構造の薄膜トランジスタの製造工
程の一工程を説明するための断面図である。FIG. 2 is a cross-sectional view for explaining one step in the manufacturing process of the thin film transistor having the structure shown in FIG.
【図３】図１に示した構造の薄膜トランジスタの製造工
程の一工程を説明するための断面図である。FIG. 3 is a cross-sectional view for explaining one step in the manufacturing process of the thin film transistor having the structure shown in FIG.
【図４】図１に示した構造の薄膜トランジスタの製造工
程の一工程を説明するための断面図である。FIG. 4 is a cross-sectional view for explaining one step in the manufacturing process of the thin film transistor having the structure shown in FIG.
【図５】図１に示した構造の薄膜トランジスタの製造工
程の一工程を説明するための断面図である。FIG. 5 is a cross-sectional view for explaining one step in the manufacturing process of the thin film transistor having the structure shown in FIG.
【図６】図１に示した構造の薄膜トランジスタの製造工
程の一工程を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining one step in the manufacturing process of the thin film transistor having the structure shown in FIG.
【図７】図１に示した構造の薄膜トランジスタの製造工
程の一工程を説明するための断面図である。FIG. 7 is a cross-sectional view for explaining one step in the manufacturing process of the thin film transistor having the structure shown in FIG.
【図８】図１に示した構造の薄膜トランジスタの製造工
程の一工程を説明するための断面図である。FIG. 8 is a cross-sectional view for explaining one step in the manufacturing process of the thin film transistor having the structure shown in FIG.
【図９】図１に示した構造の薄膜トランジスタの製造工
程の一工程を説明するための断面図である。FIG. 9 is a cross-sectional view for explaining one step in the manufacturing process of the thin film transistor having the structure shown in FIG.
【図１０】図１に示した構造の薄膜トランジスタの製造
工程の一工程を説明するための断面図である。FIG. 10 is a cross-sectional view for explaining one step in the manufacturing process of the thin film transistor having the structure shown in FIG.
【図１１】図１に示した構造の薄膜トランジスタの製造
工程の一工程を説明するための断面図である。FIG. 11 is a cross-sectional view for explaining one step in the manufacturing process of the thin film transistor having the structure shown in FIG.
【図１２】図１に示した構造の薄膜トランジスタの製造
工程の一工程を説明するための断面図である。12 is a cross-sectional view for explaining one step in the manufacturing process of the thin film transistor having the structure shown in FIG.
【図１３】図１に示した構造の薄膜トランジスタの製造
工程の一工程を説明するための断面図である。13 is a cross-sectional view for explaining one step in the manufacturing process of the thin film transistor having the structure shown in FIG.
【図１４】本発明の薄膜半導体装置の第２の実施例であ
るＬＤＤ構造の薄膜トランジスタを説明するための構造
断面図である。FIG. 14 is a structural cross-sectional view for explaining a thin film transistor having an LDD structure which is a second embodiment of the thin film semiconductor device of the present invention.
【図１５】図１４に示した構造の薄膜トランジスタの製
造工程の一工程を説明するための断面図である。15 is a cross-sectional view for explaining one step in the manufacturing process of the thin film transistor having the structure shown in FIG.
【図１６】図１４に示した構造の薄膜トランジスタの製
造工程の一工程を説明するための断面図である。16 is a cross-sectional view for explaining one step in the manufacturing process of the thin film transistor having the structure shown in FIG.
【図１７】図１４に示した構造の薄膜トランジスタの製
造工程の一工程を説明するための断面図である。FIG. 17 is a cross-sectional view for explaining one step in the manufacturing process of the thin film transistor having the structure shown in FIG.
【図１８】従来の技術の薄膜トランジスタの構造断面図
である。FIG. 18 is a structural cross-sectional view of a conventional thin film transistor.
１ 絶縁性透明基板 ２ 非単結晶半導体薄膜 ３ 多結晶シリコン膜 ４ ゲート絶縁膜（ゲート酸化膜） ５ 最下層の不純物添加された多結晶シリコン膜 ６ 中間層のシリサイド膜 ７ 最上層の高抵抗の多結晶シリコン膜 ８ ソース領域 ９ ドレイン領域 １０ レジストマスク １１ 層間絶縁膜 １２ ソース電極 １３ ドレイン電極 １５ ＬＤＤ領域 １６ 最上層の多結晶シリコン膜 Ｌ1 オフセット長 Ｌ2 オフセット長1 Insulating Transparent Substrate 2 Non-single Crystal Semiconductor Thin Film 3 Polycrystalline Silicon Film 4 Gate Insulating Film (Gate Oxide Film) 5 Polycrystalline Silicon Film with Impurity at the Bottom Layer 6 Silicide Film of Intermediate Layer 7 High Resistance of the Top Layer Polycrystalline silicon film 8 Source region 9 Drain region 10 Resist mask 11 Interlayer insulating film 12 Source electrode 13 Drain electrode 15 LDD region 16 Uppermost polycrystalline silicon film L 1 Offset length L 2 Offset length
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/40 Ａ 7376−4Ｍ 21/336 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｐ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification number Office reference number FI technical display location H01L 29/40 A 7376-4M 21/336 9056-4M H01L 29/78 311 P
Claims (10)
膜およびゲート電極を有するプレーナー型薄膜半導体装
置において、 前記ゲート絶縁膜の上に形成されるゲート電極は、最下
層の不純物添加された多結晶シリコン薄膜と、中間層の
シリサイド膜と、これら２層構造の上に積層された最上
層の高抵抗の多結晶シリコン膜とから構成される３層ゲ
ート電極であることを特徴とする薄膜半導体装置。1. A planar type thin film semiconductor device having a source region, a drain region, a gate insulating film and a gate electrode, wherein the gate electrode formed on the gate insulating film is a lowermost layer of doped polycrystalline silicon. A thin film semiconductor device comprising a thin film, a silicide film of an intermediate layer, and an uppermost high-resistance polycrystalline silicon film laminated on these two-layer structure, which is a three-layer gate electrode.
膜およびゲート電極を有するプレーナー型薄膜半導体装
置において、 前記ゲート絶縁膜の上に形成されるゲート電極は、最下
層の不純物添加された多結晶シリコン薄膜と、中間層の
シリサイド膜と、これら２層構造の上に積層された最上
層の多結晶シリコン膜とから構成される３層ゲート電極
であり、かつ前記最上層の多結晶シリコン膜のパターン
をマスクとした不純物のイオン注入により形成されたＬ
ＤＤ構造を有することを特徴とする薄膜半導体装置。2. A planar thin film semiconductor device having a source region, a drain region, a gate insulating film and a gate electrode, wherein the gate electrode formed on the gate insulating film is a lowermost layer of doped polycrystalline silicon. A three-layer gate electrode composed of a thin film, a silicide film of an intermediate layer, and a polycrystalline silicon film of the uppermost layer laminated on these two-layer structure, and a pattern of the polycrystalline silicon film of the uppermost layer. L formed by ion implantation of impurities with the mask
A thin film semiconductor device having a DD structure.
置において、前記２層構造のパターン寸法は、前記最上
層の高抵抗の多結晶シリコン膜のパターン寸法よりも小
さく、かつ、前記２層構造のパターンは、前記最上層の
高抵抗の多結晶シリコン膜のパターンにより完全に覆わ
れていることを特徴とする薄膜半導体装置。3. The thin film semiconductor device according to claim 1, wherein the pattern size of the two-layer structure is smaller than the pattern size of the high-resistance polycrystalline silicon film of the uppermost layer, and the two-layer structure. A thin film semiconductor device, wherein the pattern of the structure is completely covered by the pattern of the uppermost high-resistance polycrystalline silicon film.
置において、前記ソース領域およびドレイン領域は、前
記最上層の高抵抗の多結晶シリコン膜のパターンに対し
て自己整合的に形成されたものであることを特徴とする
薄膜半導体装置。4. The thin film semiconductor device according to claim 1, wherein the source region and the drain region are formed in a self-aligned manner with respect to the pattern of the uppermost high-resistance polycrystalline silicon film. Is a thin film semiconductor device.
置において、前記シリサイド膜は、コバルトシリサイド
（ＣｏＳｉ2 ）、ニッケルシリサイド（ＮｉＳｉ）、チ
タンシリサイド（ＴｉＳｉ2 ）、モリブデンシリサイド
（ＭｏＳｉ2）、およびタングステンシリサイド（ＷＳ
ｉ2 ）からなる群より選ばれた材料を含むことを特徴と
する薄膜半導体装置。5. The thin film semiconductor device according to claim 1, wherein the silicide film is cobalt silicide (CoSi 2 ), nickel silicide (NiSi), titanium silicide (TiSi 2 ), molybdenum silicide (MoSi 2 ), And tungsten silicide (WS
i 2 ) A thin-film semiconductor device comprising a material selected from the group consisting of i 2 ).
置において、前記３層ゲート電極における最下層の不純
物添加された多結晶シリコン薄膜は、リン、砒素、およ
びボロンからなる群より選ばれた不純物元素が添加され
たものであることを特徴とする薄膜半導体装置。6. The thin film semiconductor device according to claim 1, wherein the doped polycrystalline silicon thin film at the lowermost layer of the three-layer gate electrode is selected from the group consisting of phosphorus, arsenic, and boron. A thin film semiconductor device characterized by being doped with an impurity element.
に第１の半導体層を形成し、該半導体層上にゲート絶縁
膜を形成する工程と、 （ｂ）該ゲート絶縁膜上に不純物添加された多結晶シリ
コン膜を成膜する工程と、 （ｃ）該不純物添加された多結晶シリコン膜上にシリサ
イド膜を成膜する工程と、 （ｄ）１回のフォト工程により、前記不純物添加された
多結晶シリコン膜とシリサイド膜の２層膜を同時にパタ
ーニングする工程と、 （ｅ）前記パターニングされた２層膜の上に最上層の高
抵抗の多結晶シリコン膜を成膜する工程と、 （ｆ）レジストパターンを形成し、該レジストパターン
をマスクとしてエッチングを行い、前記最上層の高抵抗
の多結晶シリコン膜をレジストパターンと同じパターン
に加工する工程と、 （ｇ）前記レジストパターンをマスクとして不純物をイ
オン注入することにより、前記高抵抗の多結晶シリコン
膜のパターンに対して自己整合的に前記第１の半導体層
にソース領域およびドレイン領域を形成する工程と、 （ｈ）前記レジストパターンを剥離した後に、層間絶縁
膜を成膜する工程と、 （ｉ）フォト工程により、前記層間絶縁膜にコンタクト
ホールを形成して前記ソース領域およびドレイン領域の
上に電極を形成する工程を少なくとも有することを特徴
とする薄膜半導体装置の製造方法。7. A step of (a) forming a first semiconductor layer on a substrate made of an insulating amorphous material, and forming a gate insulating film on the semiconductor layer, and (b) on the gate insulating film. A step of forming an impurity-doped polycrystalline silicon film, (c) a step of forming a silicide film on the impurity-doped polycrystalline silicon film, and (d) a photo step. A step of simultaneously patterning a two-layer film of an impurity-doped polycrystalline silicon film and a silicide film; and (e) a step of forming an uppermost high-resistance polycrystalline silicon film on the patterned two-layer film. (F) forming a resist pattern, performing etching using the resist pattern as a mask, and processing the uppermost high-resistance polycrystalline silicon film into the same pattern as the resist pattern; (g) the resist Forming a source region and a drain region in the first semiconductor layer in a self-aligned manner with the pattern of the high resistance polycrystalline silicon film by implanting impurities with the pattern as a mask; and (h) A step of forming an interlayer insulating film after removing the resist pattern; and (i) forming a contact hole in the interlayer insulating film and forming an electrode on the source region and the drain region by a photo process. A method of manufacturing a thin film semiconductor device, comprising:
法において、 前記（ｆ）工程〜（ｉ）工程に代えて、 （ｆ′）レジストパターンを形成し、該レジストパター
ンをマスクとしてエッチングを行い、前記最上層の多結
晶シリコン膜をレジストパターンと同じパターンに加工
する工程と、 （ｇ′）前記レジストパターンを剥離する工程と、 （ｈ′）層間絶縁膜を成膜した後に、前記最上層の多結
晶シリコン膜のパターンをマスクとして不純物をイオン
注入することにより、前記最上層の多結晶シリコン膜の
パターンに対して自己整合的に前記第１の半導体層にソ
ース領域およびドレイン領域を形成すると同時に、前記
シリコン膜とシリサイド膜の２層膜のパターンに対して
自己整合的にＬＤＤ領域を形成する工程と、 （ｉ′）フォト工程により、前記層間絶縁膜にコンタク
トホール形成して前記ソース領域およびドレイン領域の
上に電極を形成する工程を含むことを特徴とする薄膜半
導体装置の製造方法。8. The method of manufacturing a thin film semiconductor device according to claim 7, wherein instead of the steps (f) to (i), (f ′) a resist pattern is formed and etching is performed using the resist pattern as a mask. The step of processing the uppermost polycrystalline silicon film into the same pattern as the resist pattern, (g ') removing the resist pattern, and (h') forming the interlayer insulating film, Impurities are ion-implanted using the pattern of the upper polycrystalline silicon film as a mask to form a source region and a drain region in the first semiconductor layer in a self-aligned manner with the pattern of the uppermost polycrystalline silicon film. At the same time, a step of forming an LDD region in self-alignment with the pattern of the two-layer film of the silicon film and the silicide film, and (i ') photo step More, the method of manufacturing a thin film semiconductor device characterized by comprising the step of forming contact holes in the interlayer insulating film to form an electrode on the source region and the drain region.
法において、 前記（ｈ′）工程および（ｉ′）工程に代えて、 （ｈ″）前記最上層の多結晶シリコン膜のパターンをマ
スクとして不純物をイオン注入することにより、前記最
上層の多結晶シリコン膜のパターンに対して自己整合的
に前記第１の半導体層にソース領域およびドレイン領域
を形成すると同時に、前記シリコン膜とシリサイド膜の
２層膜のパターンに対して自己整合的にＬＤＤ領域を形
成する工程と、 （ｉ″）層間絶縁膜を成膜する工程と、 （ｊ）フォト工程により、前記層間絶縁膜にコンタクト
ホールを形成して前記ソース領域およびドレイン領域の
上に電極を形成する工程を含むことを特徴とする薄膜半
導体装置の製造方法。9. The method of manufacturing a thin film semiconductor device according to claim 8, wherein, in place of the steps (h ′) and (i ′), (h ″) the pattern of the uppermost polycrystalline silicon film is masked. As a source region and a drain region are formed in the first semiconductor layer in a self-aligning manner with respect to the pattern of the uppermost polycrystalline silicon film by using ion implantation of impurities as A contact hole is formed in the interlayer insulating film by a step of forming an LDD region in a self-aligned manner with respect to the pattern of the two-layer film, (i ″) forming an interlayer insulating film, and (j) a photo step. And a step of forming electrodes on the source region and the drain region, the method for manufacturing a thin film semiconductor device.
載の薄膜半導体装置の製造方法において、前記（ｂ）工
程における最下層の不純物添加された多結晶シリコン薄
膜の成膜は、多結晶シリコン薄膜へのイオン注入法、Ｌ
ＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶ
Ｄ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、ス
パッタ法、または拡散法の方法によりなされることを特
徴とする薄膜半導体装置の製造方法。10. The method of manufacturing a thin film semiconductor device according to claim 7, wherein the film formation of the impurity-doped polycrystalline silicon thin film in the lowermost layer in the step (b) is polycrystalline. Ion implantation method for silicon thin film, L
PCVD (Low Pressure Chemical)
l Vapor Deposition) method, PECV
A method for manufacturing a thin film semiconductor device, which is performed by a D (Plasma Enhanced CVD) method, a sputtering method, or a diffusion method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4367293A JP2551724B2 (en) | 1993-03-04 | 1993-03-04 | Thin film semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4367293A JP2551724B2 (en) | 1993-03-04 | 1993-03-04 | Thin film semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06260645A true JPH06260645A (en) | 1994-09-16 |
| JP2551724B2 JP2551724B2 (en) | 1996-11-06 |
Family
ID=12670338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4367293A Expired - Lifetime JP2551724B2 (en) | 1993-03-04 | 1993-03-04 | Thin film semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551724B2 (en) |
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|---|---|
| JP2551724B2 (en) | 1996-11-06 |
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