JPH06232906A - パケット網インタフェースおよびインタフェース方法 - Google Patents

パケット網インタフェースおよびインタフェース方法

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JPH06232906A
JPH06232906A JP33906493A JP33906493A JPH06232906A JP H06232906 A JPH06232906 A JP H06232906A JP 33906493 A JP33906493 A JP 33906493A JP 33906493 A JP33906493 A JP 33906493A JP H06232906 A JPH06232906 A JP H06232906A
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Abstract

(57)【要約】 【目的】 分散交換機制御に適したインタフェース回路
を実現する。 【構成】 非同期転送モード（ＡＴＭ）レイヤインタフ
ェースチップよりなるパケット交換機インタフェースが
パケット交換機の入力および出力に接続される。このイ
ンタフェースチップは、交換機との間でやり取りされる
パケット内の仮想経路識別子および仮想チャネル識別子
を修正し、交換機内部でルーティング目的に用いられる
パケットルーティングタグを操作し、インタフェースの
メイン入力間を流れるパケットストリームからパケット
を抽出または追加するローカルインタフェースを含み、
処理中の相異なる通信チャネルを、これらのチャネルに
おけるトラフィックが網利用パラメータを超過している
か否かを検出することによって管理する。このインタフ
ェースは、網性能の評価を行うために、通信チャネルに
おけるトラフィックに係る統計情報を収集することがで
きる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はパケット通信網に関し、
特にパケット通信網において用いられるインタフェース
回路に関する。
【０００２】
【従来の技術】広帯域サービス総合ディジタル網（Ｂ−
ＩＳＤＮ）は、ＣＣＩＴＴによって標準化されている非
同期転送モード（ＡＴＭ）プロトコルに基づいたディジ
タルパケット網である。ＡＴＭにおいては、データは１
５５Ｍｂ／秒あるいは１５５Ｍｂ／秒の整数倍のレート
で５３バイトからなる固定されたサイズを有するセルと
して転送される。各ＡＴＭセルは４８バイトのデータか
らなり、それに５バイトのヘッダが付加されている。Ａ
ＴＭセルのヘッダは、そのセルが属している通話あるい
は接続（仮想回線）を規定している仮想経路識別子（Ｖ
ＰＩ）および仮想チャネル識別子（ＶＣＩ）を含む一群
の識別子を有する。ＡＴＭセルがＡＴＭ網内の交換機の
入力に到達すると、交換機への入力回線上でそのセルが
属している仮想経路および仮想チャネルを表すＶＰＩお
よびＶＣＩを含むヘッダが、そのセルが転送されるべき
宛先を決定するために調べられる。このヘッダは、交換
機からの出力回線上でのそのセルの属する仮想経路およ
び仮想チャネルを表す新たなＶＰＩおよびＶＣＩを含む
ように変更される。
【０００３】
【発明が解決しようとする課題】この処理を行う既存の
集積回路チップは通常ヘッダ翻訳ユニットと呼称され、
ヘッダ修正およびローカルルーティングタグの操作とい
う２つの機能を実行する。ヘッダ翻訳ユニットは、ＡＴ
Ｍヘッダ中の仮想経路識別子および仮想チャネル識別子
（ＶＰＩ／ＶＣＩ）のいずれかあるいは双方を修正す
る。従来技術に係るヘッダ翻訳ユニットは、このことを
実現するために、通常テーブルルックアップを行ってい
る。より詳細に述べれば、これらのユニットは各ＡＴＭ
セルに対して付加されるべき新たなヘッダを含むランダ
ムアクセスメモリを有している。ＡＴＭセルの古いヘッ
ダのうちの所定の部分は、そのＡＴＭセルの新たなヘッ
ダの位置に対応するランダムアクセスメモリを指し示す
ように用いられている。各ＡＴＭセルに対して新たなヘ
ッダを供給することに加えて、ヘッダ翻訳ユニットは、
ＡＴＭ交換機がセルを適切な交換機出力および出力回線
へ導くように、各ＡＴＭセルに対してルーティングタグ
を付加する。この第一の操作は、ＡＴＭセルを相異なる
回線上の相異なる仮想回線を介して導くためにＢ−ＩＳ
ＤＮ標準によって要求されるものである。第二の操作は
ＡＴＭ交換機の内部でなされるものであり、用いられる
交換機の型に依存している。これら２つの操作は、網を
介してＡＴＭセルを伝達するために必要とされる最小の
操作である。しかしながら、その他の操作もＡＴＭイン
タフェースにおいては有用である。その他の操作には、
ＡＴＭ交換機間のＡＴＭ回線に対してセルを挿入したり
そこからセルを抽出したりする操作、ＡＴＭ交換機間の
通信チャネルおよびユーザ／網間の通信チャネルの帯域
利用を管理する操作、および網の性能を評価するための
統計資料を収集する操作等が含まれる。従来は、これら
の機能は、それが完全に実行されるためには、ヘッダ翻
訳ユニット以外の個別のチップによって実行されなけれ
ばならなかった。すなわち、ヘッダ翻訳ユニットのラン
ダムアクセスメモリにおけるテーブルルックアップ以外
に複数個のランダムアクセスメモリテーブルルックアッ
プが要求される。これら複数個のチップとテーブルルッ
クアップにより、前述された機能を実現するためには、
大きな容積を占有する複雑な回路が必要となりかつ大き
な時間遅延がもたらされた。さらに、従来技術に係る回
路は、必ずしもすべてのＡＴＭヘッダがテーブルルック
アップ操作を実行するために用いられる必要が無いとい
う点でフレキシビリティに欠けていた。また、従来技術
に係る回路は、ＡＴＭ交換機を介して流れているセルス
トリームからＡＴＭセルを選択的に除去したりセルスト
リームに対してＡＴＭセルを選択的に付加する便利な機
能を有していなかった。よって、従来技術に係る回路
は、本質的に分散交換機制御に向いてはいなかった。セ
ル処理速度をリミットするような集中コントローラが求
められていた。
【０００４】
【課題を解決するための手段】前記従来技術に係る問題
点は、本発明に係る方法およびそれを実現する装置によ
り解決される。本発明に係る方法においては、非同期転
送モードインタフェース（ＡＴＭレイヤインタフェー
ス）が用いられるが、これはインタフェースによって受
信されたＡＴＭセルの選択可能な所定の部分に対応する
内容アドレシング可能なメモリを有している。この内容
アドレシング可能メモリは、ＡＴＭセルに関連する少な
くとも一つのパラメータブロックを生成する、ランダム
アクセスメモリに対するアドレス信号を生成する。本発
明の一実施例においては、このパラメータブロックはそ
のセルに対する新たなＡＴＭヘッダを構成している。本
発明の他の実施例においては、パラメータブロックはＡ
ＴＭセルに付加されたローカルヘッダを構成している。
本発明の別の実施例においては、パラメータブロックは
ＡＴＭ網を介したトラフィックフローを管理するために
用いられうる網利用パラメータを構成している。代表的
な利用パラメータは、帯域利用パラメータあるいはバー
スト度パラメータを含んでいる。網における通信トラフ
ィックによってこれらのパラメータの障害を検出して管
理するための適切な処置がなされる。例えば、網利用障
害を検出するために漏れバケツアルゴリズムが用いられ
る。本発明のいくつかの実施例においては、ＡＴＭイン
タフェース回路は、ＡＴＭインタフェース回路の主要な
入力から主要な出力に対して流れるＡＴＭセルストリー
ムに対するＡＴＭセルの選択的な付加を可能にするロー
カル入出力インタフェースが備えられている。このロー
カル入出力インタフェースにより、ＡＴＭセルストリー
ムからのＡＴＭセルの選択的抽出も可能になる。よっ
て、ＡＴＭセル処理のうちのある量がＡＴＭインタフェ
ース集積回路チップ内でハードウエア的に実行され、Ａ
ＴＭセル処理のうちのまたある量がローカルコントロー
ルプロセッサ内でソフトウエア的に実行されることにな
る。ヘッダ翻訳、エラーチェック、および管理などは、
最も頻繁に用いられるような仮想回線においてはハード
ウエア的に実行され、その他の仮想回線においてはロー
カルコントロールプロセッサによってソフトウエア的に
実行される。このことにより、ＡＴＭインタフェースが
仮想回線のすべてに係る情報を保持／処理する能力を有
していない場合にあっても、ＡＴＭ網が仮想経路および
仮想回線空間のすべて（ＡＴＭヘッダにおいて２８ビッ
トがＶＣＩ／ＶＰＩに対して割り当てられている場合に
は２28個の仮想回線が対応する）を利用することが可能
になる。加えて、シグナリングおよび帯域管理およびル
ーティング機能はローカル制御プロセッサによって実行
される。このようにしてＡＴＭ交換機の分散制御が実現
される。
【０００５】
【実施例】図１は、ＡＴＭ通信網において用いられるＡ
ＴＭパケット交換機１０の入力および出力に接続された
複数個のＡＴＭレイヤインタフェース回路（ＡＬＩ）を
示した図である。パケット交換機１０は、例えば相互に
接続された複数個のパケット交換機であり、パケット通
信網を構成している。これらの交換機は各々対応する入
力および出力を有しており、それら入出力の一部あるい
はすべてにＡＬＩが接続されている。本明細書における
記述は本発明がＡＴＭ通信網に関連して用いられた場合
を扱っているが、本発明はあらゆるパケット網さらには
他の同様の通信網に対しても適用可能であることに留意
されたい。ＡＴＭパケット交換機１０は、その入力にお
いて受信したパケットを選択された出力に導く。このＡ
ＴＭパケット交換機１０は、ＡＴＭプロトコルを用いる
通信網において用いられる、例えばヴィ．クマー(V. Ku
mar)らによる「フェニックス(Phoenix)：フォールトト
レラントな広帯域パケット交換機向けの構成ブロックチ
ップ」（グローブコム(Globecom)、フェニックス、１９
９１年１２月）という参照文献に記述されたＡＴＭパケ
ット交換機などのあらゆる種類の交換システムである。
【０００６】ＡＴＭセルは、入力回線１１、１２、およ
び１３上でＡＬＩ１４、１５、および１６への入力とし
て供給される。これらのＡＴＭセルはＡＬＩ１４、１
５、および１６によって処理され、それぞれ交換機１０
の入力１７、１８、および１９へ供給される。交換機１
０は入力１７、１８、および１９において受信したＡＴ
Ｍセルを適切な交換機出力２０、２１、および２２へと
導く。交換機出力２０、２１、および２２上のセルはそ
れぞれＡＬＩ２３、２４、および２５の入力へ供給され
る。ＡＬＩ２３、２４、および２５は受信したセルを処
理し、それらを出力回線２６、２７、および２８へそれ
ぞれ導く。図１に示されている交換機１０の入力および
出力の数、およびＡＬＩの数は単に説明用のものであ
る。本発明は、交換機がどのような数の入出力を有し、
どのような数のＡＬＩを用いようとも適用可能である。
【０００７】図１に示されているＡＬＩは、ユーザ網イ
ンタフェース（ＵＮＩ）および網ノードインタフェース
（ＮＮＩ）の双方をインプリメントするために用いられ
ている。一般的なＡＴＭプロトコルあるいは既に参照し
たフェニックス交換システム用のＡＴＭプロトコルのい
ずれかがＡＬＩによってサポートされる。具体的には、
ＡＬＩは５０ＭＨｚ、８ビットの入力ポートおよび出力
ポートを有している。以下に詳細に記述されるように、
ＡＬＩは、共有アドレス／データプロトコルを用いるこ
とによって、３５ＭＨｚの３２ビットローカルポートを
有することも可能である。
【０００８】以下に詳細に記述されているように、図１
のＡＬＩは、各々、ＡＴＭヘッダ修正、ローカルルーテ
ィングタグの付加および削除、帯域利用管理、ＡＴＭ回
線との間のＡＴＭセル挿入／削除を行なうローカルプロ
セッサインターフェーシング、およびＡＬＩによって取
り扱われる各々の仮想チャネル（ＶＣ／ＶＰ）に関する
統計の取得等を実行する。
【０００９】図２は、図１に示されているＡＬＩのうち
の一つＡＬＩ１４の詳細なブロック図である。他のＡＬ
Ｉ１５、１６、２３、２４、および２５も同様に構成さ
れている。図２に示されているＡＬＩ１４は、ＡＬＩ１
４へのＡＴＭセルが受信されるメイン入力１１と処理さ
れたＡＴＭセルがＡＬＩ１４を離れるメイン出力１７を
有している。ＡＴＭセルは、メイン入力１１とメイン出
力１７との間で、ローカルインタフェース宛にメインセ
ルストリームから抽出されたりコピーされたりすること
も可能である。ＡＴＭセルは、前記ローカルインタフェ
ースによってメインセルストリーム中に挿入されること
も可能である。メイン入力およびメイン出力には、２つ
の相異なったレートのクロック信号が供給される。前述
されているフェニックス交換機などのＡＴＭ交換機は、
交換機内でのブロッキングを低減するため、入力回線の
スピードの２倍あるいは３倍で駆動されうる。よって交
換機１０のエントリに位置するＡＬＩはその出力がその
入力よりも高速でなければならず、同様に交換機の出力
に位置するＡＬＩはその入力がその出力よりも高速でな
ければならない。ＡＬＩは、受信された場合よりもより
遅くＡＬＩを離れるセルのバースト状態を平滑化するた
めに、所定の個数、例えば１０個、のＡＴＭセルを保持
することが可能な出力バッファを有している。それ以外
の付加的なバッファリングはＡＬＩの外部に提供され得
る。バッファリングは、入力セルをローカルインタフェ
ースを介してローカルプロセッサに係るランダムアクセ
スメモリに迂回させ、後にこれらのセルを出力ＡＴＭセ
ルストリーム中に適切なレートで挿入することによって
も実現されうる。
【００１０】ＡＬＩのメイン入力において受信されてＡ
ＬＩのメイン出力から送出されるＡＴＭセルには２つの
タイプがある。これらのセルは、ＡＬＩがＡＴＭ交換機
の入力に位置している場合には５３バイトよりなるプレ
ーンＡＴＭセルであり、ＡＬＩがＡＴＭ交換機の出力に
位置している場合にはＡＴＭ交換機によって内部ルーテ
ィングタグとして用いられるローカルヘッダ（エルヘッ
ダ）を含むＡＴＭセルである。メイン入力に到達するす
べてのＡＴＭセルは同一の長さのエルヘッダを有してい
なければならない；同様に、メイン出力から出力される
すべてのＡＴＭセルは同一の長さのエルヘッダを有して
いなければならないが、これはメイン入力におけるエル
ヘッダの長さとは相異なっていても良い。ＡＬＩの内部
においては、ＡＴＭセルはヘッダエラーチェックビット
（ＨＥＣ）を含むＡＴＭヘッダのうちの１バイトを除い
て処理される。このＨＥＣコードはセルが受信されると
直ちにチェックされて取り除かれ、メイン出力において
ＡＬＩから出力される前に再計算されてセルに付加され
る。このＨＥＣバイトを除くと、ＡＴＭセルは５２バイ
トよりなる。前記ローカルインタフェースは３２ビット
幅のバスを有しており、ＡＬＩにおいてＡＴＭセルをロ
ーカルインタフェースに転送するために１３回のアクセ
スが必要となる。
【００１１】ＡＴＭセルがＡＬＩ１４の入力に到達した
場合を考える。このセルはＡＬＩ１４の入力に１５５Ｍ
ｂ／ｓのレートで到達し、そのＨＥＣがチェックされて
セルから除去され、５２バイトのＡＴＭセルとしてスト
アされる。以下により詳細に記述されているように、こ
のセルに属する漏洩バケット情報が更新され、バケット
オーバーフローの場合にはこのセルは振り落とされる
か、振り落としうるものとしてマーキングされるか、あ
るいはローカルインタフェースに迂回させられる。セル
がＡＬＩのメイン出力に進む場合には、適切なローカル
ヘッダが付加され、セルは適切な交換機出力に導かれ
る。さらに、ヘッダ内のＶＣＩ／ＶＰＩフィールドが修
正されてＡＬＩの出力ＦＩＦＯにストアされる。セルが
ＡＬＩを出て交換機に入ると、新たなＨＥＣが計算され
てＡＴＭヘッダの最後部に挿入される。
【００１２】例えば交換機１０の出力に位置する出力Ａ
ＬＩ２３などの出力ＡＬＩにおいては、ＨＥＣバイトが
ＡＴＭヘッダから再び除去され、ＡＴＭヘッダが修正さ
れ（例えばＡＴＭヘッダに新たなＶＰＩ／ＶＣＩフィー
ルドが付加される）、ローカルヘッダ部の残りの１バイ
トが除去されて０バイトローカルヘッダによって置換さ
れる。その後、セルは新たなＨＥＣと共に出力回線、例
えば出力回線２６、に送出される。この実施例において
は、ＡＴＭヘッダは、交換機１０に入る直前に一度、交
換機１０を出る直前に一度、総計二度修正されている。
セルは、交換機１０の内部において用いられるＶＣＩ／
ＶＰＩを有することが可能である。この機能により、交
換機内のすべての接続に対してそれぞれ独自のＡＴＭヘ
ッダを割り当てることが可能になる。各々の接続に対す
る独自の識別子は、交換機内での欠陥のために誤って転
送されたセルの再転送を可能にするための、入力ポート
あるいは出力ポートのアドレスを含むことが可能であ
る。
【００１３】以下、図２に示されている回路の詳細が記
述される。図２に示されている本発明の実施例における
主たるコンポーネントには、ストアされている２８ビッ
ト仮想チャネル／仮想経路タグとＡＬＩ１４に流入して
くるＡＴＭセルに係るＡＴＭヘッダの対応する部分との
間の一致を検索するルックアップ操作において用いられ
る３３ビット幅１０２４ワードの内容アドレス可能メモ
リ（ＣＡＭ）３２が含まれている。図２に示されている
ＡＬＩ１４のもう一つの主要なコンポーネントは、置換
されるＡＴＭヘッダおよびローカルルーティングヘッダ
をストアする１２８ビット幅１０２４ワードのランダム
アクセスメモリ（ＲＡＭ）である。ＲＡＭは、管理パラ
メータや管理状態、およびＡＬＩ１４を通過するトラフ
ィックフローに関連する統計情報をも記憶している。図
２のＡＬＩ１４は、さらに、複数個の先入れ先出し（Ｆ
ＩＦＯ）バッファを実現するための２６８８バイトのラ
ンダムアクセスメモリを有している。より詳細に述べれ
ば、これらのＦＩＦＯは、バッファバースト用に４プラ
イオリティ８セルＦＩＦＯ、ローカルに生成されたＡＴ
Ｍセル用の４プライオリティ２セルＦＩＦＯ、およびロ
ーカルポートに対して割り当てられたバッファセル用の
２セルＦＩＦＯを含んでいる。入力ＡＴＭヘッダはＡＴ
Ｍ標準に従ってエラー修正され、エラー修正が出力ＡＴ
Ｍセルに付加される。図２に示されているプログラムレ
ジスタ２９がスタートアップにセットされ、ＡＬＩ１４
の動作が制御される。
【００１４】図２に示された回路には、最大５０ＭＨｚ
までのレートを有する８ビットデータストリームを受信
しそれをＦＩＦＯにストアされる３２ビットデータに変
換するメイン入力ブロック３０が含まれている。メイン
入力ブロック３０は、ＡＴＭヘッダと多ビットエラーフ
ラグとに含まれるすべての単ビットエラーを修正する。
それはさらにＣＡＭ３２、ＲＡＭ３４、および管理ユニ
ット３６の動作のシーケンスを制御する。また、メイン
出力ＦＩＦＯ３８およびローカル出力ＦＩＦＯ４０に対
する情報の書き込みも制御する。
【００１５】ローカル出力ＦＩＦＯ４０は２つの５６バ
イトセルを保持しているバッファであり、メイン入力ブ
ロック３０によって書き込まれ、ローカルインタフェー
ス４２によって読み出される。メイン出力ＦＩＦＯ３８
は、４つのプライオリティの各々に対して８個のセルを
保持しており、メイン入力ブロック３０によって書き込
まれ、メイン出力ブロック４４によって読み出される。
ローカル入力ＦＩＦＯ４６は、４つのプライオリティの
各々に対して３つのセルを保持しており、ローカルイン
タフェース４２によって書き込まれ、メイン出力ブロッ
ク４４によって読み出される。
【００１６】本発明に係るこの実施例におけるＣＡＭ３
２は、各々ＡＬＩ１４において処理される仮想回線の一
つ一つに対応する１０２４個のエントリを有している。
各々のエントリは３２ビットのヘッダパターンおよび１
ビットのアクティブチャネルフラグを有している。３２
ビットヘッダはマスクレジスタ（図３）と比較され、ア
クティブなＣＡＭエントリ内での一致を検索するために
用いられる入力ヘッダビットが選択される。マスクされ
たヘッダパターンは、ＣＡＭ３２内の一つのエントリ以
外に一致してはならない。有効なマッチングにより、Ｃ
ＡＭ３２内での一致検索に用いられたＡＴＭヘッダに関
連するパラメータブロックを含むＲＡＭ３４内のロケー
ションを指し示す１０ビットアドレス信号が回線４８上
に生成される。一致が見られない場合には、デフォール
トのＲＡＭアドレスが生成される。ローカル入出力ブロ
ック４２の１０２４個のフラグすべてが不活性化され
る。
【００１７】本発明のこの実施例においては、ＲＡＭ３
４は、各々ＣＡＭ３２内にストアされている各々の仮想
回線表現に対する１０２４個のエントリを有している。
ＲＡＭ３４内の各々のエントリは１２８ビットから成り
立っており、各々１．３２ビットＡＴＭ置換ヘッダ；
２．新たな３２ビットローカルルーティングヘッダ；
３．バケットサイズおよびリークレートを規定している
１５ビットの管理パラメータ；４．バケット内容に係る
測度および少なくとも一つのタイムスタンプパラメータ
を含む２７ビット管理状態情報；５．管理モードを表現
する２ビット；６．１６ビットのセルカウントパラメー
タ；７．２ビットのプライオリティフィールド；およ
び、８．２ビットのルーティングフィールド；から成り
立っている。
【００１８】上記リストに掲げられたパラメータブロッ
ク中のＡＴＭ置換ヘッダ、入力ＡＴＭセルヘッダ、およ
び３２ビットヘッダ置換マスクレジスタは、関連するペ
イロードとともにローカル出力ＦＩＦＯ４０あるいはメ
イン出力ＦＩＦＯ３８内に配置される新たなＡＴＭヘッ
ダを生成するために用いられる。メイン出力ＦＩＦＯ３
８内のセルに対しては新たなルーティングヘッダが付加
される。
【００１９】上記パラメータブロック中の管理パラメー
タおよび管理状態情報は、管理ユニット３６によって、
網利用パラメータの違反を検出しかつ管理状態情報を更
新するために用いられる。管理ユニット３６は３種のモ
ードのうちの一つにおいて動作する。管理モードは、パ
ラメータブロックにおいて利用パラメータが違反したＡ
ＴＭセルが欠落したか、ローカル入出力インタフェース
４２に迂回させられたか、あるいは欠落可能なものとし
てマーキングされたか否かを決定する。上記パラメータ
ブロック中のセルカウントは、各々の仮想回線に関して
いくつのＡＴＭセルが欠落させられていないでいるかを
追跡している。セルカウントは、ローカル入出力インタ
フェース４２に導かれたＡＴＭセルのヘッダに含まれ
る。パラメータブロック内のプライオリティおよびルー
ティング情報は、入力ＡＴＭセルを適切なＦＩＦＯ３８
あるいは４０に配置するために、メイン入力ブロック３
０によって用いられる。
【００２０】管理ユニット３６は、通話設定時に協議に
よって割り当てられた帯域すなわちバースト度を仮想回
線が超過しないことを保証するために、漏れバケツ手順
（アルゴリズム）を実現している。この漏れバケツプロ
シージャは、ＡＴＭセルが仮想回線に到達した時点で各
々の仮想回線に対して適用される。管理ユニット３６
は、状態情報がオーバーフローするのを防止するため
に、この漏れバケツ手順を１０２４ＡＴＭセル期間毎に
一度実行する。入力ＡＴＭセルの属するプライオリティ
に対するメイン出力ＦＩＦＯ３８が一杯の場合には、そ
のセルはローカル入出力インタフェース４２に迂回させ
られるか、あるいは入力セルをアクノレッジしないこと
によってＡＴＭセルフローが制御される。
【００２１】メイン出力ブロック４４の主要な機能は、
ＦＩＦＯ３８および４６から出力するＡＴＭセルを選択
することである。ＡＴＭセルは、メイン出力ＦＩＦＯ３
８あるいはローカル入力ＦＩＦＯ４６によって扱われる
４つのプライオリティのうちの一つから選択される。Ｆ
ＩＦＯ３８および４０が空である場合には、空のセルが
選択される。メイン出力ブロック４４は、ＡＴＭヘッダ
エラー修正バイト（ＨＥＣ）を計算し、それを出力ＡＴ
Ｍセルに付加する。メイン出力ブロック４４は、さらに
３２ビットデータを、例えば最大５０ＭＨｚのレートを
有するＡＴＭ交換機入力１７上の８ビット出力データに
変換する。実際のレートは、メイン出力ブロック４４に
接続された外部クロックによって決定される。
【００２２】ローカル入出力インタフェースブロック４
２は、ローカル制御プロセッサに対するインタフェース
を実現する。このインタフェース４２を介して、プログ
ラムレジスタ２９、ＣＡＭ３２、ＲＡＭ３４、およびマ
スクレジスタが読み書きされる。加えて、ローカル出力
ＦＩＦＯ４０からセルが読み出され、またローカル入力
ＦＩＦＯ４６の４つのプライオリティのうちの一つにセ
ルが書き込まれる。
【００２３】以下に、図２に示されているＡＬＩ１４の
動作がより詳細に記述される。図１に示されているその
他のＡＬＩの動作も同様である。図２のＡＬＩ１４は、
まず、ＡＴＭセルヘッダの関連する部分、すなわち仮想
経路識別子（ＶＰＩ）フィールドおよび仮想チャネル識
別子（ＶＣＩ）フィールド、を調査することによって各
々の入力セルを識別する。この識別は、この実施例にお
いては、ＲＡＭ３４中の総計１０２４個のエントリのう
ちからその中にストアされた対応するパラメータブロッ
クを選択するために用いられる。このパラメータブロッ
ク中のパラメータにより、そのＡＴＭセルがＡＬＩ１４
において如何に処理されるべきであるかということが規
定される。パラメータブロックの例に関しては前述され
ているとおりである。ＡＴＭヘッダのうちの（ＨＥＣを
除く）３２ビットのあらゆる組み合わせがＡＴＭセルを
識別するために用いられる。セルを識別するために実際
に用いられるビットは、図３に示されているマスクレジ
スタ５２によって規定される。このマスクレジスタは、
ＣＡＭ３２内部あるいはＡＴＭセルヘッダとＣＡＭ３２
との間の都合のよい位置に配置されている。このマスク
レジスタ５２は、入力ＡＴＭセルに関して、ある種の接
続に関するヘッダを含むＣＡＭ３２に係るルックアップ
を実行するために用いられる。マスクレジスタ５２は、
ＡＴＭヘッダ中のいくつかのビットがマスクされて一致
検索には用いられないようにするように配置されてい
る。これらのビットは、図３に示されたマスクレジスタ
５２中のハッチングがかけられている領域に対応する。
マルクレジスタ５２中のハッチングがかけられていない
領域は、ＣＡＭ３２の内容に関する一致検索を行なうた
めに用いられるＡＴＭヘッダ中の予め選択されたビット
に対応する。マスクレジスタ５２においてハッチングが
かけられた領域に対応するヘッダビットは、一致検索の
際には無視される。一致検索は、ＡＴＭヘッダ中の仮想
経路識別子ビット、仮想チャネル識別子ビット、あるい
はこれらのビットの組み合わせを用いてなされる。ＣＡ
Ｍ３２の内容の一致検索を行なうために、ペイロード型
（ＰＴＩ）あるいはセルロスプライオリティ（ＣＬＰ）
ビットを用いることも可能である。ＣＡＭ３２に関して
ルックアップを実行することにより、一致が見い出され
た場合には、回線４８上に０から１０２２の間のアドレ
ス信号が生成される。一致がなかった場合には、回線４
８上にアドレス信号１０２３が生成される。回線４８上
のアドレス信号は、ＲＡＭ３４にストアされたパラメー
タ５４に関するポインタとして用いられる。
【００２４】ＡＴＭセル識別に加えて、ＡＬＩ１４はＡ
ＬＩ１４を通過して流れるＡＴＭセルのヘッダの修正も
行なう。各々のＡＴＭセルに対して、２つの相異なった
修正が実行される。その一つはローカルヘッダへの変更
であり、残りの一つは標準ヘッダそのものへの変更であ
る。
【００２５】各々のＡＴＭセルは、それ自体に関連して
いるローカルヘッダを有するものとして取り扱われる。
例えば回線１１からＡＬＩ１４に入るＡＴＭセルなど、
ＡＬＩに入るＡＴＭセルは、長さがゼロのローカルヘッ
ダを有している。ＡＬＩ１４などの入力ＡＬＩを離れて
交換機入力、例えば交換機入力１７、を介してＡＴＭ交
換機１０に入るＡＴＭセルは、１バイトから４バイトの
間の長さを有するローカルヘッダを有している。ＡＴＭ
交換機１０から交換機出力２０を介してＡＬＩ２３に入
るＡＴＭセルなどの出力ＡＬＩに入るＡＴＭセルは、０
バイトから４バイトの長さを有するローカルヘッダを有
している。（ローカルヘッダはＡＴＭ交換機内で修正さ
れうる。）ＡＬＩ２３などの出力ＡＬＩから出て回線２
６等に現れるＡＴＭセルは、長さがゼロのローカルヘッ
ダを有している。ＡＴＭセルに関連しているローカルヘ
ッダは、新たなローカルヘッダによって置換されるかあ
るいは完全に除去される。ローカルヘッダの除去は、元
のローカルヘッダを長さがゼロのローカルヘッダによっ
て置換することにより実行される。ローカルヘッダの付
加は、長さがゼロのローカルヘッダを所定の非零長を有
するローカルヘッダによって置換することにより実現さ
れる。
【００２６】ＡＴＭヘッダそれ自体の修正に関連して、
ＡＬＩ１４は、ＣＡＭ３２にストアされているものと一
致するヘッダを有する各々のセルのヘッダを修正する。
図４に示されている修正回路５８内に位置する個々の修
正マスクレジスタ５６は、これらＡＴＭヘッダのうちの
選択されたビットの置換を実現する。修正回路５８は、
例えば、図２に示されているメイン入力ブロック３０内
に配置される。修正回路５８は、ＡＬＩ１４によって受
信されたＡＴＭセルから獲得された古いヘッダ６０およ
びＲＡＭ３４から読み出されたパラメータブロック５４
から獲得された置換ヘッダ６２を受容する。修正マスク
レジスタ５６は、例えばＡＴＭヘッダ内の３２ビットに
対応する３２ビットを有している。マスクレジスタ５６
は、新たなヘッダ６４内の適切な位置へコピーされる置
換ヘッダ内の位置に対応する位置にストアされた、例え
ばビット「１」の、マークを有している。マスクレジス
タ５６は、新たなヘッダ６４中の対応する位置にコピー
される古いヘッダ内の位置に対応する位置にストアされ
た、例えばビット「０」の、マークを有している。この
ようにしてマスクレジスタ５６は古いＡＴＭヘッダの置
換さるべきビットを規定する。古いＡＴＭヘッダ中のマ
スクレジスタ５６によって規定されていないビットは不
変である。
【００２７】各々のパラメータブロックは、ＡＬＩ１４
中でセルが転送されるべき場所を規定する２つのルーテ
ィングフラグを有している。これらのビットは、セルが
メイン出力ブロック４４とローカル入出力インタフェー
ス４２のうちの一方あるいはその双方に転送されるべき
であるか否かを規定する。メイン出力に対応するビット
の値が例えば「１」である場合は、そのセルはメイン出
力ブロック４４に対してコピーされる。ローカル入出力
インタフェースに対応するビットの値が例えば「１」で
ある場合には、そのセルはローカル入出力インタフェー
スに対してコピーされる。この例では、例えば双方のビ
ットが「１」である場合には、そのセルはインタフェー
ス４２とメイン出力ブロック４４の双方に対してコピー
される。メイン出力ブロック４４とローカル入出力イン
タフェース４２に対応する双方のビットが「０」である
場合には、そのセルは振り落とされる。すなわち、セル
は一方あるいは双方の出力にコピーされるかあるいは振
り落とされることになる。
【００２８】パラメータブロックは、一致が見い出され
るセルに関する４つの可能なプライオリティのうちの一
つを規定する２つのビットを有している。メイン出力Ｆ
ＩＦＯ３８は、プライオリティの４つのレベルに対応す
る４つの個別のＦＩＦＯバッファより構成されている。
メイン出力ＦＩＦＯ３８に転送されるセルは、その規定
されたプライオリティに対応するＦＩＦＯバッファにス
トアされる。その一方、ローカル入出力インタフェース
４２に転送されるセルは、ローカル出力ＦＩＦＯ４０内
の単一のＦＩＦＯにストアされる。ＦＩＦＯバッファ４
０中のセルに関しては次のセルが到達する以前にローカ
ル制御プロセッサ５０に対して転送されることが保証さ
れており、ＦＩＦＯ４０における複数個のプライオリテ
ィの必要性が除去されている。
【００２９】ローカルインタフェース４２には単一のＦ
ＩＦＯしか存在しない。セルは１４個の３２ビットワー
ドとしてローカル制御プロセッサ５０に転送される。第
一のワードは、そのＡＴＭセルに対する一致が見い出さ
れたＣＡＭを示す１０ビットＣＡＭアドレスを含んでい
る。これは、一致が見い出された場合にＲＡＭ３４へ入
力される回線４８上の信号と同一である。この値は、そ
のセルに対応する制御プロセッサ５０にストアされるあ
るデータあるいはコードへのポインタとして直接用いら
れうる。このことにより、プロセッサ５０における付加
的なルックアップが回避される。転送されるセルの第一
ワードには、個の仮想チャネルおよび仮想経路に属する
ＲＡＭ３４のパラメータブロックにおける前述されたセ
ルカウンタの現時点での値が含まれている。次のワード
はそのセルに対するＨＥＣビット無しのＡＴＭヘッダを
含んでおり、残りの１２ワードはペイロードを含んでい
る。
【００３０】ＣＡＭ３２において一致が見い出されなか
った場合には、回線４８上にアドレス信号１０２３が生
成されて２つのルーティングビットをふくむパラメータ
ブロックがＲＡＭ３４から読み出される。ルーティング
ビットは、例えば、このＡＴＭセルはローカル入出力イ
ンタフェース４２へ転送されてローカル制御プロセッサ
５０によって処理されるべきであることを示している。
ＣＡＭ３２において一致が見い出されなかったセルは、
適切な場合には振り落とされる。
【００３１】Ｂ−ＩＳＤＮにおいては、ピーク帯域およ
び最大バースト長などの網利用パラメータが、新たな接
続が設定される度毎に協議されなければならない。通信
の間、これらの特性はモニタされることが必要であり、
接続中の通信トラフィックがその接続に関連して協議さ
れたパラメータに違反した場合にはなんらかのアクショ
ンが取られなければならない。前述されているように、
本発明に従って３つの可能なアクション、すなわち障害
を起こしたセルを振り落とす、障害を起こしたセルを振
り落としうるものとしてマークする（すなわちＣＬＰビ
ットを「１」にする）、およびその接続に係る連続した
セルのすべてをローカルインタフェース４２に転送す
る、がトラフィック障害に応答してＡＬＩによって取ら
れうる。セルがローカルインタフェース４２に転送され
ると、これらのセルはバッファリングされ、通信が協議
された利用パラメータに従うように、これらのセルが適
切なレートでセルストリームに再挿入される。
【００３２】ＡＬＩ１４の管理機能は、単一のセルによ
って通信トラフィックが協議された利用パラメータを超
過するか否かを効率的に決定する漏洩バケットプロシー
ジャに基づいている。漏れバケツ手順は、「漏洩レー
ト」パラメータおよび「バケツサイズ」パラメータを含
む複数個のパラメータを利用する。「漏洩レート」パラ
メータは、通信が設定された時点で協議されたピーク帯
域に関連している。「バケツサイズ」パラメータは、回
線レートにおける最大バースト長の許容値を決定する。
加えて、漏れバケツ手順は、「実時刻」パラメータおよ
び「最終」パラメータという２つのタイミングパラメー
タを用いる。「実時刻」は、セルがある特定の仮想経路
および仮想チャネルから受信された時刻を表すタイムス
タンプである。「最終」は、その特定の仮想経路および
仮想チャネルから直前のセルが受信された時刻を表すタ
イムスタンプである。このプロシージャにおいては、セ
ルのバケット中での現時点のレベルを示す「現時点」と
呼称される別のパラメータも用いられる。
【００３３】与えられた仮想経路および仮想チャネルか
らセルが受信されると、その経路に対して以下のオペレ
ーションが実行される：「現時点」＝「現時点」＋１−
［（「実時刻」−「最終」）＊レート］。「現時点」と
いう変数は、ゼロから「バケツサイズ」パラメータの値
までの間のあらゆる値を取りうる。「現時点」変数が
「バケツサイズ」変数よりも大きくなった場合は、設定
時にその接続に対して協議されたピーク帯域あるいはバ
ースト度等の網利用パラメータの障害が発生している。
上記計算式において定義されている＋１というインクリ
メントは、丁度到達したセルの加算によるものである。
「（「実時刻」−「最終」）＊レート」は、漏洩レート
にバケツレベルが更新されてからの経過時間を掛けたも
のに等しい総減算分である。
【００３４】本実施例においては「最終」変数が１０ビ
ットを用いて符号化されているため、（「実時刻」−
「最終」）が曖昧なものになってしまうことを防止する
ためにはバケツレートの更新が少なくとも１０２４セル
期間に一回はなされなければならない。この更新操作は
以下のようになされる：「現時点」＝「現時点」−
［（「実時刻」−「最終」）＊レート］、この際、「現
時点」≧０である。一更新操作はセル期間毎に実行され
る。よって、１０２４セル期間の後にはすべての接続変
数が更新されていることになる。
【００３５】選択されるべき所定の漏洩レートの組は存
在する。例えば、３２個の可能な漏洩レートが存在し、
各々２nによって分割されうる最大レートおよび最大レ
ートの３／４のレートが存在する。最大レートは、１５
５Ｍｂ／ｓであるかあるいはこのレートの整数倍であ
る。
【００３６】各々のパラメータブロックには１５ビット
のカウンタが存在しており、その内容はＣＡＭ３２内に
ストアされている対応する仮想経路および仮想チャネル
に係る統計情報を表現している。これらのカウンタは、
セルが対応する仮想回線および仮想チャネルから受信さ
れる度毎にインクリメントされる。カウンタの値はロー
カルインタフェース４２に転送されるすべてのセルに付
加される。この情報は、網管理目的で用いられる。
【００３９】例えば、付加的なルーティングが、ＡＴＭ
セルのペイロードタイプフィールド（ＰＴＩ、３ビッ
ト）を用いて実行されうる。ＰＴＩフィールドの「１」
という値は、ローカルインタフェースへ送出された対応
するセル（マーカーセル）のコピーがなされるもの、と
いうように規定されうる。例えば、その値がＦ５エンド
・ツー・エンドＯＡＭセルの値（ＰＴＩ＝１０１）にセ
ットされている場合は、これらのマーカーセルのうちの
一つが接続の一端から他端に送出される度毎にそのセル
のコピーがそれが通過するＡＬＩにおいて生成される。
セルのコピーと共に、この接続に係るセルカウンタの値
もローカルインタフェースへ送出される。これらのカウ
ンタの値は通信経路に沿って比較されて各々の回線上で
失われるセルの数が決定される。相異なった値を有する
カウンタの位置はセルが失われた位置を示しており、こ
れらのセル損失が管理および伝送エラーによって生じた
か、あるいは交換機におけるブロッキングによるもの
か、ということはカウンタの値が異なる位置に依存して
いる。ＡＬＩにおける管理に起因するセル損失は、ＡＬ
Ｉによって検出された障害を管理するためにセルが振り
落とされた場合には個別のカウンタが増大する、という
ことにより、伝送エラーに起因するセル損失と区別され
うる。
【００４０】ＡＴＭセルは、ＡＬＩ１４内におけるメイ
ン入力３０からメイン出力４４へのＡＴＭセルストリー
ムに挿入されうる。セルストリームに挿入されるＡＴＭ
セルは、ローカルインタフェース４２においてＡＬＩ１
４に与えられうる。これらのセルは、セルのプライオリ
ティレベルに依存して、ローカル入力ＦＩＦＯ４６にお
ける４つのＦＩＦＯバッファのうちの一つに導かれる。
メイン出力ブロック４４における管理ロジックにより、
メイン出力ＦＩＦＯ３８の４つのＦＩＦＯバッファおよ
びローカルＦＩＦＯ４６の４つのＦＩＦＯバッファのう
ちから一つのＦＩＦＯバッファが選択され、メイン出力
１７上で伝達されるセルが引き抜かれる。
【００４１】以下のパラメータはＡＬＩチップ全体にわ
たってセットされる： ・メイン入力におけるエルヘッダの長さ（０−４バイ
ト） ・メイン出力におけるエルヘッダの長さ（０−４バイ
ト） ・ＣＡＭ３２内の一致検索のために用いられるＡＴＭヘ
ッダビットを選択する識別マスクの特性 ・ＡＴＭヘッダのうちの置換さるべきビットを選択する
修正マスクの特性 ・管理がイネーブルされるかディセーブルされるか ・メイン出力においてセルが得られない場合に空のセル
の生成がなされるか否かおよび、 ・ローカルインタフェース４２に対して常にコピーされ
なければならないセルのペイロードタイプ（ＰＴＩ）フ
ィールドの値。
【００４２】図５および図６は、それぞれ、図１および
図２に示されているようなＡＬＩがユーザ網インタフェ
ースおよび網ノードインタフェースにおいて用いられる
様子を例示した図である。ＡＬＩは、それぞれ対応する
ローカルインタフェース４２を介して、プログラミング
およびデータ転送に関してアクセスされる。高効率を実
現するために、プロセッサにインタラプトをかけること
なくセルをＲＡＭとＡＬＩとの間で直接転送するための
専用ホストインタフェース（ＨＩ）チップが用いられ
る。
【００４３】本発明に従ってＡＬＩ６５、ホストインタ
フェース６６およびＲＡＭ６８を有するユーザ網インタ
フェース（ＵＮＩ）の構成が図５に示されている。図５
に示された装置は、ユーザのワークステーションに差し
込まれるボードの形態を取ることがある。
【００４４】網ノードインタフェース（ＮＮＩ）の構成
は図６に示されている。図６のＮＮＩは、図１に示され
たＡＬＩ１４および２３を含んでいる。ＮＮＩは、さら
に、図２に示されている制御プロセッサと同一のマイク
ロプロセッサ７０を有している。ＮＮＩは、さらに、ホ
ストインタフェース７２およびＲＡＭ７４を有してい
る。ＮＮＩには、入力ＡＴＭ回線１１、出力ＡＴＭ回線
２６、ＡＴＭ交換機１０への出力１７、およびＡＴＭ交
換機１０からの出力２０が接続されている。ＮＮＩは、
ユーザあるいは他のＮＮＩと、ＡＴＭ回線１１および２
６を介して通信することが出来る。ＡＴＭ交換機の入力
１７および出力２０を用いることによって、ＮＮＩはＡ
ＴＭ交換機に接続された他のＮＮＩと通信することが出
来る。よって、交換機による制御および管理は、ＡＴＭ
交換機に接続されたＮＮＩ全体に分配される。
【００４５】以下に、インテリジェント網ノードインタ
フェースあるいはユーザ網インタフェースを実現するた
めに利用されるいくつかの基本的な操作を実行するイン
タフェース回路が記述される。これらの機能には、パケ
ットヘッダの修正、ローカルヘッダルーティングタグの
付加あるいは除去、網利用パラメータの障害の検出およ
びその時の対応、パケットストリームへのパケットの挿
入およびパケットストリームからのパケットの除去、お
よび統計情報収集などが含まれる。インタフェース回路
はパケットが属する接続を識別するために内容アドレス
可能メモリに関連するマスクレジスタを利用し、このこ
とによって、パケットヘッダ、例えば３２ビットＡＴＭ
ヘッダ、内のビットのあらゆる組み合わせによりパケッ
トが属する仮想回線を識別することを可能にしている。
このアプローチはフレキシブルであり、非同期転送モー
ド（ＡＴＭ）標準等の標準を開発するように適合させる
ことを可能にしている。
【００４６】インタフェース回路のローカルインタフェ
ースにおいては、チャネル番号がローカルプロセッサに
転送されつつある特定の接続のパケットと関連付けられ
ている。ローカルプロセッサは、このチャネル番号を、
ヘッダテーブルの新たな検索を実行する代わりにそのパ
ケットに関するデータあるいはコードへの指数として用
いる。このインタフェース回路は、ユーザ網インタフェ
ースあるいは網ノードインタフェースの実現の際にホス
トインタフェース回路と共に用いられる。インテリジェ
ントノードインタフェースにより、ＡＴＭパケット交換
機等のパケット交換機が、回線当たりに最大の処理能力
を与えるような制御を完全に分配することが可能にな
る。
【００４７】以上の説明は、本発明の一実施例に関する
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
【００４８】
【発明の効果】以上述べたごとく、本発明によれば、分
散交換機制御に適したインタフェース回路およびそれを
実現する方法が提供される。
【図面の簡単な説明】
【図１】本発明に従ってＡＴＭパケット交換機の入力お
よび出力に位置している複数個のＡＴＭレイヤインタフ
ェース回路を模式的に示した図である。
【図２】図１に示されているＡＴＭレイヤインタフェー
ス回路のうちの一つを詳細に示したブロック図である。
【図３】図２に示されている内容アドレス可能メモリお
よびランダムアクセスメモリの動作を表す詳細なブロッ
ク図である。
【図４】修正マスクレジスタによって選択的になされる
ＡＴＭヘッダ修正を示す図である。
【図５】本発明に従うインタフェース回路を用いたユー
ザ網インタフェースの一例を示す図である。
【図６】本発明に従うインタフェース回路を用いた網ノ
ードインタフェースの一例を示す図である。
【符号の説明】
１０ ＡＴＭ交換機 １１、１２、１３ 入力回線 １４、１５、１６、２３、２４、２５ ＡＴＭレイヤイ
ンタフェース回路 １７、１８、ｌ９ 交換機入力 ２０、２１、２２ 交換機出力 ２６、２７、２８ 出力回線 ２９ プログラムレジスタ ３０ メイン入力ブロック ３２ 内容アドレス可能メモリ ３４ ＲＡＭ ３６ 管理ユニット ３８ メイン出力ＦＩＦＯ ４０ ローカル出力ＦＩＦＯ ４２ ローカル入出力インタフェース ４４ メイン出力ブロック ４６ ローカル入力ＦＩＦＯ ４８、４９ 回線 ５０ 制御プロセッサ ５２ マスクレジスタ ５４ パラメータブロック ５６ 修正マスクレジスタ ５８ 修正回路 ６０ 古いヘッダ ６２ （ＲＡＭからの）置換ヘッダ ６４ 新たなヘッダ ６５ ＡＴＭレイヤインタフェース回路 ６６、７２ ホストインタフェース ６８、７４ ＲＡＭ ７０ マイクロプロセッサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ホーン−ダー リン アメリカ合衆国 07747 ニュージャージ ー、アバディーン、ウィンチェスター コ ート 40 (72)発明者 ジェイ ヘンリ オニール アメリカ合衆国 07728 ニュージャージ ー、フリーホールド、ブラッドレー ドラ イヴ 23 (72)発明者 フィリップ エヒスリン スイス スウィッツァランド カウンテ ィ、ローザンヌ 1015 (72)発明者 エドワード ジェイ．オーレット ザ サ ード アメリカ合衆国 02138 マサチューセッ ツ、ケンブリッジ、バッキンガム ストリ ート ９

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 パケットを受信する入力と、 前記パケットの選択可能な所定の部分に応答してアドレ
    ス信号を生成する内容アドレス可能メモリと、 前記アドレス信号に応答して前記パケットに対応する少
    なくとも一つのパラメータを生成するランダムアクセス
    メモリとからなることを特徴とするパケット網インタフ
    ェース。
  2. 【請求項２】 前記パラメータが前記パケットに対する
    新たなヘッダからなることを特徴とする請求項１のパケ
    ット網インタフェース。
  3. 【請求項３】 前記パラメータが前記パケットに対する
    ローカルヘッダからなることを特徴とする請求項１のパ
    ケット網インタフェース。
  4. 【請求項４】 前記パケットの前記所定の部分が前記パ
    ケットのヘッダ部分からなることを特徴とする請求項１
    のパケット網インタフェース。
  5. 【請求項５】 前記パケットの前記所定の部分が前記パ
    ケットの前記ヘッダ部分内の仮想経路識別子からなるこ
    とを特徴とする請求項４のパケット網インタフェース。
  6. 【請求項６】 前記パケットの前記所定の部分が前記パ
    ケットの前記ヘッダ部分内の仮想回線識別子からなるこ
    とを特徴とする請求項５のパケット網インタフェース。
  7. 【請求項７】 前記パラメータが前記パケットの前記ヘ
    ッダ部分内の前記仮想経路識別子および前記仮想チャネ
    ル識別子を置換する新たな仮想チャネル識別子および新
    たな仮想経路識別子からなることを特徴とする請求項６
    のパケット網インタフェース。
  8. 【請求項８】 前記パラメータが網利用パラメータから
    なることを特徴とする請求項１のパケット網インタフェ
    ース。
  9. 【請求項９】 前記利用パラメータが帯域利用パラメー
    タからなることを特徴とする請求項８のパケット網イン
    タフェース。
  10. 【請求項１０】 前記利用パラメータがバースト度パラ
    メータからなることを特徴とする請求項８のパケット網
    インタフェース。
  11. 【請求項１１】 前記利用パラメータの違反が生じたか
    否かを決定する手段をさらに有することを特徴とする請
    求項８のパケット網インタフェース。
  12. 【請求項１２】 前記決定手段が漏れバケツプロセスを
    実行する手段を有することを特徴とする請求項１１のパ
    ケット網インタフェース。
  13. 【請求項１３】 前記実行手段が、 漏洩レートおよびバケツサイズを規定する手段と、 前記漏洩レートおよび前記インタフェースによって受信
    されたパケットの到達に応答してバケツレベルを決定す
    る手段とからなることを特徴とする請求項１２のパケッ
    ト網インタフェース。
  14. 【請求項１４】 前記網利用パラメータの違反に応答し
    て前記パケットを捨てる手段をさらに有することを特徴
    とする請求項１１のパケット網インタフェース。
  15. 【請求項１５】 前記網利用パラメータの違反に応答し
    て前記パケットを捨てうるものであるとしてマーキング
    する手段をさらに有することを特徴とする請求項１１の
    パケット網インタフェース。
  16. 【請求項１６】 前記利用パラメータの違反に応答して
    前記インタフェースからの出力トラフィックを整形する
    手段をさらに有することを特徴とする請求項１１のパケ
    ット網インタフェース。
  17. 【請求項１７】 前記パラメータに応答して前記パケッ
    トの所定の部分を修正する手段をさらに有することを特
    徴とする請求項１のパケット網インタフェース。
  18. 【請求項１８】 前記内容アドレス可能メモリ中の一致
    を決定するために前記パケットの所定の部分を選択する
    手段をさらに有することを特徴とする請求項１のパケッ
    ト網インタフェース。
  19. 【請求項１９】 前記修正手段が修正マスクからなるこ
    とを特徴とする請求項１７のパケット網インタフェー
    ス。
  20. 【請求項２０】 前記選択手段が識別マスクであること
    を特徴とする請求項１８のパケット網インタフェース。
  21. 【請求項２１】 網において通信経路とパケット交換機
    との間のインタフェースを接続するステップと、 前記インタフェースにおいてパケットを受信するステッ
    プと、 前記インタフェースによって受信された前記パケットの
    所定の部分を前記インタフェースにおいて前記パケット
    が属する仮想回線を表現するものとして識別するステッ
    プと、 前記インタフェースにおいて前記パケットの所定の部分
    を修正するステップと、 前記インタフェースにおいて前記パケットが網利用パラ
    メータに違反しているか否かを検出するステップと、 前記パケットを前記インタフェースの出力へ導くステッ
    プとからなることを特徴とする、通信網においてパケッ
    ト交換機への通信経路をインタフェースする方法。
  22. 【請求項２２】 前記パケット内のルーティング情報を
    検出するステップと、 前記検出ステップに応答して前記パケットを前記インタ
    フェースのメイン出力の一つと前記インタフェースのロ
    ーカル出力とへ選択的に導くステップとをさらに有する
    ことを特徴とする請求項２１の方法。
  23. 【請求項２３】 網において通信経路とパケット交換機
    との間のインタフェースを接続するステップと、 前記インタフェースにおいてパケットを受信するステッ
    プと、 前記インタフェースによって受信された前記パケットの
    所定の部分を前記インタフェースにおいて識別するステ
    ップと、 前記識別ステップに応答して前記インタフェースにおい
    て前記パケットが属する通信チャネルに関する統計情報
    を収集するステップと、 前記収集ステップの後に前記パケットを前記インタフェ
    ースの出力へ導くステップとからなることを特徴とす
    る、通信網においてパケット交換機への通信経路をイン
    タフェースする方法。
  24. 【請求項２４】 前記インタフェースによって収集され
    た前記統計情報に応答して前記通信網によって失われて
    しまったパケット数を決定するステップをさらに有する
    ことを特徴とする請求項２３の方法。
  25. 【請求項２５】 前記統計情報に応答して前記網内のパ
    ケットが失われた位置を決定するステップをさらに有す
    ることを特徴とする請求項２４の方法。
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