JPH0619785A

JPH0619785A - 分散共有仮想メモリーとその構成方法

Info

Publication number: JPH0619785A
Application number: JP5092279A
Authority: JP
Inventors: Sandobaagu Jiyonasan; サンドバーグジヨナサン
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1992-03-27
Filing date: 1993-03-25
Publication date: 1994-01-28
Also published as: JP2003178039A; US5592625A; US5522045A

Abstract

(57)【要約】【目的】複数のプロセッサーやコンピューター、マル
チプロセッサー、および電子的あるいは光デバイスを接
続する分散共有メモリーによってプロセッサー間通信を
行う。【構成】複数のコンピューターノードからなるコンピ
ューターネットワークの各ノードに１つのプロセッサー
を有し、ネットワークは前記ノード間の相互接続よりな
り、各ノードにネットワークに相互接続するためのリン
クハードウエアからなるアダプターカードと、入力バッ
ファーと、メモリーロケーションと、ページテーブル
と、１組の制御・ステータスレジスターと、出力バッフ
ァーを有する。【効果】すべてのネットワークのアクティビテーが書
き込みと制御動作だけで完了し得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ネットワーク中の複数
の遠隔地点のノードに分散しているメモリーの共有に関
する。特に、非同期的に動作している複数のノードにつ
いて、ネットワークに接続されているコンピューターの
物理的メモリーへの書き込みのみならず、仮想メモリー
キャッシュ（ｃａｃｈｅ）へのアクセスや、また相互通
信における共有仮想メモリー空間へのマッピングなどに
ついての方法ならびに手段を教示する。

【０００２】

【従来の技術】マルチコンピューターの配置法の高度化
によって、マルチプロセッサーシステムが開発されてき
た結果、データ処理の必要性が高まってきている。マル
チプロセッサーの分野では、複数のプロセッサーが同時
にプログラムを実行し、入出力デバイスなどの資源を共
有して、相互に影響を及ぼし合う。一般的に、このよう
なシステムのマルチプロセッサーは共通メモリーにたく
わえられたデータを共有している。それ以外にも、各プ
ロセッサーは非共有データ用の付加的メモリーに対して
も専用のアクセスを行う。共有メモリーに関しては、多
くのプロセッサーがデータにアクセスしようとして競合
し、そのことは時間的にも資源的にも、効率低下をもた
らす。マルチコンピューターシステムは、共有データの
それぞれのコピーを持つ多くのノードを通して動作する
ことが多い。共有メモリーが矛盾なく動作するために
は、各ノードは、すべての関連するノードにある共有デ
ータを同時に書き換えることができるように、他のノー
ドにしまわれているデータ、すなわち、「物理メモリ
ー」に直接アクセスできなければならない。共有物理メ
モリーについての一つの問題点は、メモリーの同じロケ
ーションに１つ以上のコンピューターが同時に書き込も
うとすると、ノード間に矛盾が生ずることである。さら
に、一つのノードは、他の何れかのノードがデータ更新
のため書き込み動作期間にある間、インアクテイブに保
持されなければならないということも問題である。その
他にも、１時に１つの更新のみが可能な１つのメモリー
を共有する２つ以上のノードを持つシステムでは、異な
るノード間では、対応するメモリー位置において異なる
値、すなわち、一方では更新されているが、他方では未
だ更新されていない、ということがあるかも知れない、
というよりは、大いにあり得る。一般的には、メモリー
の共有を行うために、ネットワーク中の他のノードから
の直接アクセスを確保するため、共有されるべきデータ
が各ノードのモード空間中で同一のメモリー位置を占め
ることが要求されてきていた。この固定したロケーショ
ンの物理メモリーを共有するということは、各ノードに
それら自身ののメモリー空間を最も効率的に割当てるこ
とを妨げるものである。２台以上の機器にこのメモリー
共有の概念を拡張することは、上述の障害がある限り困
難である。

【０００３】プロセッサー間の通信は、ネットワークの
バンド幅や上述の整合に関する問題によって制限され
る。最近提案されている高速コンピューターネットワー
クのアーキテクチャーの多くのものは、従来の物理的接
続にもとづくバスやリングから、集中スイッチングにも
とづく接続へと移行しつつある。このスイッチング・ネ
ットワークのアーキテクチャーは、分散システム上で動
く画像やマルチメデイアなどへの応用の、より高速なデ
ータ伝送速度ならびにスループットを約束するものであ
る。さらに、高速スイッチング技術にもとづくネットワ
ーク・アーキテクチャーは、パーソナルコンピューター
からスパーコンピューターシステムまでを含む商用コン
ピューターネットワークを悩ませているプロセッサー間
通信のボトルネックを根本的に取除く可能性を秘めてい
る。プロセッサー間通信のボトルネックを除くために
は、ＳＲＡＭアクセスのスピードが要求されるし、また
このことは、さらに、以下に述べる同程度に重要な次の
二つの問題の解決を必要としている。これら二つの問題
を、１つのネットワークにリンクされた２つのコンピュ
ーターまたは２つのノード、１０および１１、を含む従
来例を示す図１を用いて説明する。それぞれのコンピュ
ーターは、それぞれプロセッサー（Ｐ）１２、１３、メ
モリー（Ｍ）１４、１５、および、ネットワークアダプ
ター(ＮＡ)１６、１７からなる。「Ａ」とラベルした線
路１８、１９は、それぞれのコンピューター内におい
て、メモリーをネットワークアダプターに接続するもの
であり、ユーザーのメモリーアドレス空間からネットワ
ークアダプター・ハードウエアの出力ポートまでのバン
ド幅を表わしている。番号２０で示した「Ｂ」とラベル
した線路はネットワークについてのバンド幅、すなわ
ち、ネットワークアダプターの出力ポート、たとえば１
６、からいま一つのネットワークアダプターの対応する
出力ポート、ここでは１７、までのネットワークのバン
ド幅を表わしている。一言で云えば、プロセッサー間通
信の目標とするところは、データを１つのコンピュータ
ーのメモリー空間から他の１つまたはそれ以上の数のコ
ンピューターのメモリー空間へ動かすことである。した
がって、「Ａ」とか「Ｂ」で表わされているバンド幅
は、いずれもネットワークの性能に密接に関係する。

【０００４】上記の２つの問題のうちの第１の問題は、
ネットワークのバンド幅の問題であり、分散共有メモリ
ーの更新に必要と考えられるであろうことであって、潜
在的に大きなネットワーク全体に対して、如何にして、
データを迅速かつ確実に多方方向に送り出すかというこ
とである。バンド幅「Ｂ」がネットワーク全体を通じて
維持されるのでなければ、ネットワークを通じての伝送
は分散システムのボトルネックを解消することはできな
い。一旦データがネットワークに与えられたならば、そ
れが如何なるルートを通って指定された組のネットワー
クの目的地に配送されるかが、バンド幅の「過密」の解
消に特に重要である。分散メモリーを共有することは、
ネットワーク中の何れの場所においても、メモリーのコ
ピーを持っていることになるから、相互に接続された機
器間のメモリー読み込み通信は不要になる。しかし、ネ
ットワークの各地点でメモリーの最新のコピーを常に維
持するためには、メモリー書き込みまたは更新は、それ
がどこで起ころうとも、ネットワーク全体に多方向に送
出されなければならない。プロセッサー間通信のボトル
ネックに直面する時に遭遇する第２の問題は、プロセス
からプロセスへのバンド幅の問題である。ユーザー・メ
モリー、したがって、プロセッサーを接続しているケー
ブル、すなわち、図１中の１８および１９で示した線路
「Ａ」からネットワークへのデータのロードや、それか
らの読み込み動作を最適化する必要がある。もし、ユー
ザー・プロセッサーのアクセスが数分の１のバンド幅し
か持っていなければ、ネットワークへの接続はボトルネ
ックにとどまることになる。ネットワークのバンド幅問
題を解決する努力が大いになされた結果、多くのネット
ワークにおいて、「Ｂ」が「Ａ」よりもはるかに大きい
という特性を持つようになった。その結果、多くのノー
ド上のユーザー・プロセッサーやメモリー空間、あるい
はパーソナルコンピューターが、如何にしてこのように
性能向上したネットワークに迅速にアクセスできるかと
いう問題が残ってきた。したがって、複数台のコンピュ
ーターの大規模ネットワーク化を促進改善するために関
連のある問題として、以下のような事項をあげることが
できる。すなわち、ネットワークのバンド幅、個々のプ
ロセッサー内で得られるプロセス間のバンド幅、共有メ
モリーの書き込みの順番と受け付け、同種または異種の
オペレーテイングシステムを持つ広範なロケーション間
の相互接続、などである。

【０００５】分散メモリーを共有し、相互のローカルメ
モリーに書き込む能力を有するネットワーク中に分散ノ
ードを配置するシステムが、「忘れっぽいメモリーコン
ピューターネットワーク化」と題して、１９９０年３月
２８日公開、公開番号０３６０１５３のヨーロッ
パ特許出願８９１１７０２４．３、対応米国特許出願
２４９，６４５、に述べられている。そこで述べられて
いる通信ネットワークでは、ネットワーク中の何れの機
器も、ネットワーク中の他の機器の分散共有メモリーの
ロケーションに書き込むことができる。そこでは、相互
接続された機器中の共有メモリーの対応するロケーショ
ンの物理アドレスがしまわれている分散メモリーを付随
して持つファイルレジスターが設置されている。リンク
されたノード、いわゆるビクテイムノード、への書き込
み動作は、それのアドレスがアドレシングに付随するフ
ァイルレジスター（すなわちホストユニット）に常駐し
ている物理メモリーに対して行われる。ここでビクテイ
ムとはローカルなメモリーが離れたところから書き込ま
れるところの場所、つまりノードのことを言う。ビクテ
イムロケーションはメモリーの更新の制御をしたり、そ
れに参加したりすることはない。ネットワークのロケー
ションは、ホストコンピューターが希望するファイルの
ロケーションを「ルックアップ」し、分散共有メモリー
中のビクテイムのロケーションに対してアドレスパケッ
トを準備するように、物理メモリーロケーション中にメ
モリーマップされる。０３６０１５３のシステムで
は、主として、確認メッセージを省略することによって
ネットワークのバンド幅問題を極小化し、データをメイ
ンメモリーのスピードでネットワーク中に伝送できるよ
うにして、従来技術を改良している。確認機構を省略す
ることによって、この方法は弱い一致検出方式に頼るこ
とになり、共有メモリーロケーション間の厳密な一致検
出は放棄されている。０３６０１５３のシステムの
いま一つの改良点は、ホスト、すなわち、データ送出側
のプロセッサーは、ビクテイムプロセッサーの更新デー
タの受取りならびに処理のサイクルの期間中、その動作
の中断を必要としないことである。ネットワークアダプ
ター、たとえば１６、からコンピューター１０のメモリ
ー空間１４への実際のネットワークの伝送や内部メモリ
ーのストアトランザクションの作成などはホストプロセ
ッサーのたすけを借りることなく、あるいは、ホストプ
ロセッサーに「気づかれる」ことさえなく行われる。書き
込みプロセスが行われることによって、ホストプロセッ
サーは更新データの送出後のすべての動作を忘れること
が許される。弱い一致検出方式の一つの欠点は、共有メ
モリーロケーションに対する更新がそれらが生成された
順番に行われなければならないことである。０３６０
１５３のシステムに見られるメモリーマップされた中
断機構は、それが非選択的である点でまた問題である。
しばしば、ロケーションプロセスはネットワークサービ
スを要求するのにリーダープロセスに全面的に中断発生
を要求する。１台の目標の機器に中断を発生させるの
に、その他のすべての付随する機器はその中断を受入
れ、処理しなければならない。中断の機構は、中断のタ
ーゲットがただ１台のプロセッサである場合に、データ
転送をはじめたりサービスを要求したりすることに対し
て、上述のように重要である。全域の中断を発生する必
要のある例は多いが、ネットワーク中に選択的な中断あ
るいは多方向での中断を生起させ、進行中のネットワー
ク通信があっても、多くの加入者に対して、その中断動
作を継続させるような機能を持つことが望ましいことも
ある。０３６０１５３システムの今一つの欠点はメ
モリーの更新を行うために、物理メモリーのロケーショ
ンが相互接続されている各ノードにあるレジスターに
「マップ」されるということである。共有メモリーの物
理的ロケーションはローカルなプロセッサーからは変更
できないから、このことはそれらのメモリー空間の最も
効率的な割当て能力を制限することになる。

【０００６】ＮｉｇｅｌＬｌｅｗｅｌｙｎＶｉｎｃ
ｅによって開発され、ヨーロッパ特許公開００９２
８９５で１９８８年５月１１日付けで開示されたヨーロ
ッパ特許出版第８３３１１５１６．８に、仮想アドレス
を用いた関連プロセッサーのメモリーへの接近法が開示
されている。ホストプロセッサーファイルレジスターや
相互に接続されている各プロセッサーはメモリー格納場
所の仮想アドレスを含んでいる。ホストプロセッサーは
仮想アドレスやその更新内容を含む書き込みパケットを
アッセンブルする。ビクテイムプロセッサーはパケット
を受け取り、引き続いて更新すべきメモリーの物理的ロ
ケーションにアクセスするために仮想アドレスをデコー
ドする。入って来るパケットは全て、それらが発生した
順序で受信されなければならない。Ｖｉｎｃｅ特許はパ
ケットの順序の維持を必要とするトークンリングを用い
た実施例について述べている。Ｖｉｎｃｅ特許のより広
範な応用において、トークンリング以外の相互接続ネッ
トワークの使用についても検討しているが、その場合で
も、カウンターとかその他の手段でパケットの順序維持
という特徴は保持されることが必要である。この様なパ
ケットの順序維持の必要性は相互接続システムで到達可
能なスピードを制限するものである。

【０００７】

【発明が解決しようとする課題】ネットワーク全体を通
じて物理的のみならず仮想メモリーアドレスへのアクセ
スを提供する仮想メモリーマッピングの能力は、ネット
ワークの効率を飛躍的に向上させる。仮想共有メモリー
への直接のネットワークアクセスに対する仮想メモリー
アドレッシングの概念の拡張はネットワーク通信を容易
にし、プロセッサーの介入なしに即時メモリー更新を可
能にするものである。その上、仮想メモリー空間を実際
に設置されている物理メモリーよりも大幅に拡大して取
ることができる。したがって、広域に分散したネットワ
ーク全体を通じて仮想共有メモリーを提供することが本
発明の目的とするところである。本発明の更に目的とす
るところは、プロセッサーの介入なしに仮想共有メモリ
ーに対してネットワークアクセスを提供することであ
る。本発明のいま１つの目的は、既存のネットワークに
対して仮想メモリーマッピングならびにアクセスの能力
を提供することである。本発明の更に目的とするところ
は、異種のオペレーテイングシステム（ＯＳ）で動作
し、また異なるメインメモリーバイト数を持つノード間
に相互接続を提供することである。更にいま１つの目的
は、既存のネットワークに対してダイナミック再配置の
能力を提供することである。

【０００８】

【課題を解決するための手段】請求項１の発明の方法は
第１のノードであって、少なくとも１つの第１のプロセ
ッサーと第１の共有メモリーロケーションを持ち、且つ
それらが複数の他のノードに相互に接続されていて、前
記共有メモリーに対して少なくとも１つの更新値を供給
するための方法であって、前記他の複数のノードのそれ
ぞれがまた少なくとも１つのプロセッサーと共有メモリ
ーロケーションとを有し、且つ、手順として：（ａ）第１のメモリーロケーションに更新値を書き込む
ステップ、（ｂ）前記他の複数のノードにおいて共有メ
モリーのアドレスを得るステップ、（ｃ）前記アドレス
と更新値を持つ１つの書き込みパケットを発生させるス
テップ、及び、（ｄ）前記書き込みパケットを前記アド
レスに送るステップ、を具備している。また請求項６の
発明の方法は第１のノードであって、少なくとも１つの
第１のプロセッサーと複数の第２のノードとインターリ
ーブしている第１のメモリーロケーションを持ち、且
つ、それらが１つの第２のプロセッサーと第２のメモリ
ーロケーションを持ち、また、前記メモリーロケーショ
ンは共有メモリー値を含み、前記第１のメモリーロケー
ションに対する更新を受信する方法であって、且つ、手
順として：（ａ）前記更新値と第１のメモリーロケーションアドレ
スを含む第１のパケットを受信するステップ、及び
（ｂ）前記メモリーロケーションを更新するステップ、
を具備している。また請求項１２の発明のシステムは、
第１のノードであって、１つの第１のプロセッサー、第
１のメモリーロケーション、第１のページテーブルロケ
ーションならびに第１の制御レジスターロケーションを
持ち、且つ、少なくとも１つの第２のノードと相互接続
されたネットワークにおいて、少なくとも１つの第２の
プロセッサー、第２のメモリーロケーション、第２のペ
ージテーブルロケーションならびに第２の制御レジスタ
ーロケーションを持ち、前記少なくとも１つの第２のノ
ードノードにおける前記第２の少なくとも１つのロケー
ションに対して更新値を供給するための方法であって、
且つ、手順として：（ａ）少なくとも１つの更新値と少なくとも１つのロケ
ーションアドレスつくりだすステップ、及び（ｂ）前記
パケットを前記少なくとも１つの第２のロケーションへ
送り出すステップ、を具備している。また請求項１５の
発明の方法は、第１と、少なくとも１つの第２のノード
に付随する共有メモリーロケーションの中での無矛盾性
を維持するための方法であって、前記第２のノードはネ
ットワーク全体に付随するページテーブルを有し、且
つ、手順として：（ａ）前記共有メモリーロケーションを前記ページテー
ブル中にメモリーマップするステップ、及び（ｂ）前記
共有メモリーロケーションに対する更新を前記ネットワ
ーク全体に多方向送出するステップ、を具備した方法。
また請求項２２の発明は、複数のコンピューターノード
からなるコンピューターネットワークであって、各ノー
ドは少なくとも１つのプロセッサーを有し、ネットワー
クは前記ノード間の相互接続よりなっており、その改良
点は：少なくとも１つのプロセッサーのそれぞれに接続
された前記ノードのそれぞれにあるアダプターカード、
前記ノードを前記ネットワークに相互接続するためのリ
ンクハードウエアからなる前記アダプターカード、少な
くとも１つの入力バッファー、少なくとも１つのメモリ
ーロケーション、少なくとも１つのページテーブル、少
なくとも１組の制御ならびにステータスレジスター、な
らびに少なくとも１つの出力バッファーについてなされ
たものからなるネットワークについてのものである。ま
た請求項２３の発明のシステムは、コンピューターネッ
トワークシステムであって、その構成要素として：（ａ）少なくとも２つのコンピューターノード、（ｂ）
各ノードに付随する少なくとも１つのプロセッサー、
（ｃ）少なくとも２つのノードによって共有されるデー
タの少なくとも１つのコピーをしまうための各プロセッ
サーに付随した少なくとも１つのデータ格納ロケーショ
ン、（ｄ）前記共有データの各コピーの格納ロケーショ
ンにインデクスするための各ノードに付随する少なくと
も１つのページテーブル手段、（ｅ）各ノードにおいて
接続されたネットワーク伝送手段と相互に接続された前
記少なくとも２つのノード、を具備している。また請求
項３５の発明のスイッチ手段は、仮想共有メモリーにマ
ップされた少なくとも２つのコンピューターノードにお
ける相互接続のためのスイッチ手段であって、且つ、そ
の構成要素として：（ａ）それらの内の少なくとも１つが前記各コンピュー
ターノードに接続されている少なくとも２つのスイッチ
ポート、少なくとも１つのスイッチ入力バッファーから
なる前記各スイッチポート、少なくとも１つのスイッチ
出力バッファー、少なくとも１つのスイッチページテー
ブル手段、少なくとも１つのスイッチレジスターとリン
クハードウエア、及び（ｂ）前記少なくとも２つのスイッチポート相互接続す
るための前記各スイッチポートに付随した前記リンクハ
ードウエアに接続されたスイッチバス、を具備してい
る。また請求項３７の発明の方法は、ノードに対する方
法であって、少なくとも１つのプロセッサーと少なくと
も１つのメモリーロケーションと少なくとも１つのペー
ジテーブル手段を有し、前記少なくとも１つのメモリー
ロケーションにおいてメモリー値を変更するために、メ
モリーは他のプロセッサーを持つ少なくとも１つの相互
接続されたコンピューターノード、前記共有メモリーの
コピー、および少なくとも１つのページテーブル手段と
共有され、さらに手順として：（ａ）前記メモリーロケーションの前記物理アドレスに
アクセスするステップ、（ｂ）前記更新値を前記メモリ
ーロケーションに供給するステップ、（ｃ）前記メモリ
ーロケーションの前記物理アドレスを前記ページテーブ
ルに供給するステップ、（ｄ）前記物理アドレスに対応
する前記少なくとも１つの他のノードにおける少なくと
も１つのアドレスを前記ページテーブルから得るステッ
プ、（ｅ）前記少なくとも１つのアドレスと前記更新値
を含むパケットをアセンブルするステップ、及び（ｆ）
前記パケットを前記少なくとも１つの他のノードに送出
するステップ、を具備している。また請求項３８の発明
のカードはコンピューターノードを少なくとも１つの他
のコンピューターノードに相互接続することを容易にす
る少なくとも１つのプロセッサーを有するコンピュータ
ーノードに挿入するためのアダプターカードであって、
構成要素として：（ａ）少なくとも１つのメモリー値を含む少なくとも１
つのメモリーロケーション、（ｂ）少なくとも１つのペ
ージテーブル、（ｃ）少なくとも１つのレジスター、
（ｄ）少なくとも１つのノード入力バッファー、（ｅ）
少なくとも１つのノード出力バッファー、および（ｆ）
前記ノードを少なくとも１つの他のノードに接続するた
めのリンクハードウエア、を具備している。また請求項
４１の発明の方法は、既存のコンピューターノードにお
ける相互接続コンピューターノード間の共有仮想メモリ
ーに対するアクセスのための方法であって、且つ、手段
として：（ａ）ノードに前記共有メモリーのアドレスを含んでい
る少なくとも１つのページテーブルを供給するステッ
プ、及び（ｂ）前記ノードのページテーブル中に前記ネ
ットワークのロケーションをメモリーマップするステッ
プ、を具備している。また請求項４２の発明の装置は、
既存のコンピューターノードにおける共有仮想メモリー
に対するアクセスのための装置であって、且つ、その構
成要素として：（ａ）各ノードに挿入するためのアドレスカードであっ
て、前記カードは少なくとも３つのメモリーロケーショ
ンとネットワークインターフェース、を具備している。

【０００９】

【作用】上記発明の目的は上記の課題を解決するための
手段に示された構成により、アダプターカードが既存の
ノードに取付けられ、さらに本発明のスイッチポートと
バス配列を経てネットワークに接続されることによって
達成される。アダプターとスイッチポートは物理的ある
いは仮想メモリーアドレスに対してのみならず、ネット
ワーク中の通信を実行し得るネットワークの仮想共有メ
モリーアドレスに対しても、優れたメモリーマッピング
を提供し得る制御ならびにステータスレジスター、ペー
ジテーブル、入力ならびに出力ＦＩＦＯならびにリンク
ハードウエアなどよりなる。アダプターの構成に含まれ
るものには、さらに、相互に接続されたネットワークの
各ロケーション間で共有されているメモリー値をたくわ
えている物理的メモリーがある。ネットワークアダプタ
ーはルートを設定したり、ネットワークのパケットを多
方向送出したりするために、スイッチポートにおいて、
あらかじめロードされているページテーブルと動作時ア
ドレス翻訳を用いている。本発明は、地理的に広範囲な
地域に広がる任意に大きな数の高速ノードあるいはプロ
セッサーを相互接続するのに用いることができる。さら
に、ネットワーク中のプロセッサーの接続について、そ
の数、ロケーション、タイプなどを、広範囲にそのスケ
ールを変更することができるものである。

【００１０】

【実施例】本発明の詳細を、その構成ならびに動作の両
面について、以下添付の図面を参照しつつ説明する。本
発明は共有仮想メモリーレベルにおけるプロセッサー
間ネットワーク通信を行うための方法と手段を提供する
ものである。ここで、本発明は、その構成要素として、
本文中では詳しく述べていない周知のコンピューター回
路、種々の素子、機能性ユニットなどを含む新しい構成
に関係しているということを指摘しておかなければなら
ない。したがって、これらの周知の回路や素子の構造、
制御ならびに配列などについては、わかりやすいよう
に、本発明に関連する特定の部分についてだけブロック
図とそれらの機能についてのダイアグラムで表わすこと
とする。このことは、それらの機能についての記述とい
う点から考えて、この分野に精通している人には、明白
な構造上の詳細な記述がかえって発明そのものを不明瞭
にすることを避けたいためである。このようにすれば、
これらのシステムの種々の部分が確認され、機能によっ
て分類されるので、発明に関連のあるそれらの特徴を強
調することができる。以下の記述は、この分野に精通し
ている人が、ここに開示される発明の可能性と能力を十
分に理解し、これを種々のコンピューターアーキテクチ
ャに組込むことができるように配慮してある。本発明の
利点を実現するシステムは、すぐれたネットワーク対バ
ンド幅特性を備えていなければならない。本発明を実現
するのに必要な現在入手可能なハードウエアの中には、
是非とも必要というわけではないが、パラレルシリアル
クロック変換可能なデータ伝送のできるＡＭＤタクシー
（ＡＭＤ社の登録商標）チップ、光電変換可能な光デー
タリンク、データのフローをバッファーしたり制御する
入出力ＦＩＦＯ、ならびに、ＳＡＲＭ、などなどの種々
の光あるいはエレクトロニックなパーツが含まれてい
る。今迄是非とも必要とされたもので構成要素リストに
記載されなくなることが特に目立つパーツは、オンボー
ドプロトコルプロセッサーであるが、これは本発明によ
って不要となるものである。

【００１１】以下に述べる本発明の記述を通じて、ある
種の広義な用語が記述の統一性と明確性のために用いら
れている。本発明者は、それらの用語が当該技術のより
広範な局面に用いられることが意図されていることが明
らかな時にもそれらの用語の用法が厳密な解釈に限られ
るということは望まないものである。特に、以下の用語
は広義の用法で用いられることを断っておく。「ノー
ド」という語はプロセッサー、コンピューター、スーパ
ーコンピューター、あるいは、マルチプロセッサーなど
を含む（それらに限られないが）、独立して動作する機
器を表示するのに使われる。「プロセッサー」という語
はノード中にある制御プロセッサーを指すのに使われ
る。「ホストプロセッサー」という語は受信あるいは犠
牲プロセッサーに通信されるべき書き込みあるいは制御
コマンドを送出している一つのノード中のプロセッサー
を指すのに使われる。「インタープロセッサー」という
語は独立したノード間のネットワーク、あるいはそのよ
うな独立したノード間のネットワーク中にある通信を指
す。基本的に、あるいは概念的に、本発明中におけるコ
ンピューターノードというものは、メモリーのマッピン
グを通じて、メモリーバスの書き込みあるいはネットワ
ーク上の制御コマンドを繰り返すだけでアクセスできる
仮想アドレス空間にリンクされている。各ノードで実行
されているプログラムは仮想メモリーのひとつあるいは
それ以上のセグメントを共有し、それらのセグメントを
あたかも各プログラムの一部であるかのように使う。メ
モリーの共有されたセグメントは個々のプログラムから
同時にアクセス可能である。したがって、ネットワーク
上のプログラムは共通のメモリーセグメントを通じて互
いにデータを交換することによって通信することができ
る。共有メモリー通信のこのような形態は、共有メモリ
ーを通して通信しているプロセスに対するインタープロ
セス通信について、それらのプロセスが同じノード（す
なわち、シングルの）上で走っている場合には、既にサ
ポートされている。この例における共有メモリーは、ワ
ークステーションあるいはノードの物理メモリーであ
る。現在のところ、多くのノード上で動作しているプロ
セス間の通信を成立させるために、ノード内で動作する
ＳＲＡＭのスピードで共有メモリーコールを用いる方法
は、本発明以外存在しない。

【００１２】このような低レベルのメモリーでインター
プロセッサー通信を行うことには、利点と欠点の両面が
ある。欠点は、一つには、新しい共有メモリーのプログ
ラミングモデルを必要とすることであり、一つには、ア
ーキテクチャーの異なるコンピューター間で、あるタイ
プのデータ（たとえば、浮動小数点データ）を送るとき
にデータタイプ間の変換を必要とすることである。プロ
グラミング技術に精通した人ならば、このような比較的
軽微な不便さを簡単に補償することができる。利点とし
ては、インタープロセッサー通信に対して、ＯＳの違い
にほとんどかあるいは全く依存しない点が含まれる。Ｏ
Ｓ依存性の少なさは、インタープロセッサー通信のメモ
リーマッピングからきている。その上、ネットワーク通
信や共有メモリーのやりとりは、固定した物理メモリー
ロケーションを指定せずにアクセスできる適宜なキャッ
シュ中のメモリーを指定する能力をノードに対して制限
することなしに、ノード内のメモリーにアクセスするこ
とを可能としている。システムは、その仮想メモリーペ
ージのある箇所を共有するように指定したり、それ自身
のアダプターカードのメモリーロケーションの更新をお
こなったり、また他の組み合わさっているネットワーク
の多くのノードのページテブルを同時に更新するように
多方向に指令を発したりして、そのメモリー空間を連続
的に管理することを許している。このようにして、ネッ
トワーク上の各ノードは基本的には、仮想メモリー空間
を経由して関連するノードのいかなるレベルのメモリー
にも直接アクセスすることができる。もしも、ある一つ
のノードのみがあるデータにアクセスすることができる
ようにしたければ、共有仮想メモリーのすべてのメモリ
ーページの内容は、一般に、他の仮想メモリーページが
保護されているのと同じやりかたで保護されている必要
がある。プログラムは、共有可能である旨をパブリック
にあるいはプライベートに宣言されているページに対し
て、読み／書きの優先権を与えられている。共有仮想メ
モリー（ＳＶＭ）でマップされたコンピューターネット
ワークについてのルート選択や管理と言うものは、まっ
たく新しい概念である。ＳＶＭのアドレス空間は各ユー
ザーの仮想メモリーアドレス空間についても、また、い
ずれのホストノード上のＯＳのアドレス空間についても
独立なものである。共有仮想空間は単一のネットワーク
の広さのアドレス空間を持ち、このシステムはプログラ
ムがそれらの仮想メモリーのセグメントをひっつけたり
することができるように設計されている。システムはプ
ログラムに対し、それらの仮想メモリーページのどこか
あるいはすべてに共有されることを指示することができ
る。共有メモリーセグメントはどのような固定の標準サ
イズに制限されることもない。

【００１３】ＳＶＭ空間は長いアドレス（たとえば、12
8ビット長の）をも含む共有仮想メモリーロケーション
の１次元の並びである。共有仮想メモリー空間は非常に
大きいので、各共有仮想メモリーページが実際の物理的
なＲＡＭの１ページを表わすということはありそうにな
い。したがって、この場合には、共有仮想メモリーのア
ドレスは、ただ単に、共有セグメントを作るときにどの
ようなネットワークプログラミングによっても使われる
名前として機能しているに過ぎない。もし、あるプロセ
スがＳＶＭのある与えられたページに対する保証機能と
して動作することに同意するならば、その与えられたペ
ージ内にうまくマップすることのできるプログラムは、
上の保証機能がメモリー割当てプロセスの一部としてＳ
ＶＭページの内容のコピーを送ってくるであろうことを
期待できる。本発明のシステムは高機能なコンピュータ
ーネットワークの管理を簡単化するために、ＳＶＭアド
レス空間を使う。図２は、ＳＶＭアドレス空間２４中の
ページ１、ｋ、ｚの３ページを、互いに大きな距離を隔
てて位置するノード上を走ってアダプターロケーション
共有メモリーへメモリーマッピングをするところを説明
する図である。ロケーション２１にあるノードでは、ア
ダプターメモリーのページ０がＳＶＭのページ１に、さ
らに、ロケーション２３のメモリーのページ０にマップ
される。ロケーション２１と２３は高速２方向リンクと
して、それらの物理的共有メモリーのページ０を用いて
いる。ロケーション２１のメモリーのページｋはＳＶＭ
のページｋに、また、ＳＶＭのページｋはロケーション
２２のページ１とロケーション２３のページ１にデータ
を送ることができる。各ロケーションにおけるノードは
ＳＶＭのページｋを通じて３方向の通信を行うことがで
きる。これはＳＶＭネットワーク中でデータを多方向送
出する一つの方法である。ロケーション２１のメモリー
ページｋの更新はその度に物理メモリーのページ１にあ
るロケーション２２とロケーション２３から見ることが
できる。アドレスの変更はすべて動作時に行われる。こ
のことについては、後で、さらに検討する。

【００１４】ネットワーク管理の方針として、ＳＶＭ空
間の継続するページは特定のノードに静的に割当てるこ
とができる。ＳＶＭアドレスの静的な割当ては、プログ
ラムからの要請による通信チャンネルの迅速な自動立ち
上がりを支援するものである。たとえば、図２におい
て、ロケーション２１のノードはＳＶＭのページｋから
ｋ＋１００を有し得る（の保証者である）と考えてよ
い。ロケーション２２と２３に走っているアプリケーシ
ョンがロケーション２１にデータの転送を要求すると
き、それらのデータは一旦、ＳＶＭのページｋにマップ
される。各ノード間のネットワーク通信はメモリー（バ
ス）の書き込みあるいは制御コマンドを特別につくった
通信ネットワークのスイッチとバスシステム（詳細は後
述）を通じて繰り返すことによって実行される。光、同
軸、その他の最近入手可能となってきた伝送誤り率の低
い改良された伝送システムにより、ネットワーク全体に
わたってメモリーバスに書き込み要求を繰り返すだけの
ことによってネットワークのインタープロセッサー通信
を可能にするようになってきた。仮想共有メモリーの能
力の物理的な実現は、図３に示された種々の物理メモリ
ーとネットワークインターフェースなどからなるアダプ
ターカード３０においてなされる。アダプターカード
は、ＯＳやノードのメモリーアドレスの翻訳アーキテク
チャには無関係に、ネットワークに存在するノードに挿
入して使われるように設計されている。現在計画されて
いる好ましい実施例は、さらに以下に述べられる本発明
のスイッチやバスの相互接続システムを含んではいるけ
れども、アダプターカードを特別のポートやバス配列を
経由して接続する必要はない。アダプターカード３０の
物理的要素は以下のとおりである。３つの形の物理メモ
リーはひと組の制御とステータスレジスター３１、デー
タロケーションメモリー３２、ページ翻訳テーブルメモ
リー３３を含んでおり、またネットワークインターフェ
ースは入力ＦＩＦＯ３４、出力ＦＩＦＯ３５、リンクハ
ードウエア３６からなっている。アダプターは入力なら
びに出力ＦＩＦＯでリンクハードウエアと呼ばれている
入力あるいは出力シリアルネットワークを経て接続相互
通信ネットワークに接続されている。アダプターは、ノ
ードで、それにつながっているプロセッサー４０にメモ
リーバス３７を経て接続され、指定された範囲の物理メ
モリーアドレスに対して読み書きコマンドに応答するメ
モリーとしてメモリーバスとプロセッサーに現れる。ア
ダプター上のレジスター、ページテーブル、ならびに、
データなどのロケーションメモリーが順次、プロセッサ
ーに対してすべてメモリーカード上で単に別々のメモリ
ーロケーションとして現れる。

【００１５】以下に、アダプターの複数の素子やそれら
の素子の機能などについて、特に図３と図４を参照して
詳しく議論する。これらの図中では、共通の参照番号が
用いられている。リンクハードウエア３６がアダプター
を、したがって、ノードを物理的にネットワークに接続
する。リンクハードウエアは、そのアダプターとそれに
関連するノード／プロセッサーについての点から点への
フローの制御、光電変換、短いコマンド復号、ならびに
ハードウエアの伝送エラーの検出機能などのすべてを行
うので、ネットワーク機能の重要な部分となっている。
リンクハードウエアは、入出力ＦＩＦＯを通じて光信号
をアダプターにリンクすることのできる何等かの最新の
ハードウエアを使うことによって実現することができ
る。エレメント、即ち伝送メッセージのデイジタル要素
が入力ＦＩＦＯ３４から出てゆくとき、それらはメッセ
ージにまとめられ、アダプターカード上で処理される。
エレメントが入力ＦＩＦＯ３５から出てゆくにつれて、
それらはリンクハードウエアを通してネットワークに送
出される。入出力ＦＩＦＯ３４と３５はシーケンシャル
なバッファーであり、スタート／ストップのフロー制御
方式を用いて、アダプターのネットワークポートを通じ
て情報の流れを制御する。入力ならびに出力ＦＩＦＯの
それぞれについて、そのいずれかひとつについてだけを
図に示した。しかし、そのノードとネットワークの要求
によって決められるときは、アダプターハードウエア中
にそれぞれ１個以上のＦｉＩＦＯロケーションがあって
もかまわない。ネットワークからメッセージが届くと、
それらは、図４中に例として４４、４５で示すようにシ
ーケンシャルに、ＦＩＦＯ中に待ち行列をつくる。種々
の送信源からのメッセージがネットワーク中で相互に挿
入された形になるなるだろうが、受信の順番はバッファ
ーによって保存される。カードが入力ＦＩＦＯからメッ
セージを出してゆくにつれて、制御レジスター３１ある
いはメモリー３２はメッセージの内容にしたがって更新
されてゆく。プロセッサーからカードにメモリーとレジ
スターの書き込みが発せられると、それに対応したネッ
トワークパケットが、自動送信のために出力ＦＩＦＯ中
に、説明の目的で４５、５５として示したロケーション
で待ち行列をつくって並ぶ。

【００１６】図３中の制御・ステータスレジスター３１
はハードウエアの制御に対するメモリーマップされたユ
ーザーインターフェースである。このレジスターは、ネ
ットワーク上の個々のハードウエアに一義的に割当てら
れた無符号の識別用整数（ＵＩＤと呼ばれる）をそれぞ
れがもつ読み出し専用レジスターを含んでいる。このＵ
ＩＤは、それがネットワークハードウエア上の各ハード
ウエアに一義的である。このＵＩＤはネットワークハー
ドウエアを管理、制御するためにネットワークソフトウ
エアによって用いられるものであるから特に重要であ
る。動作時、すべての制御メッセージ（下に、詳しく述
べられるように、ダイナミックな再構成用のもの）はネ
ットワークアドレスとしてのＵＩＤを用いてルート決定
がなされる。他のコマンドメッセージも、目的とする受
信者をはっきりさせるために、かならずＵＩＤが付けら
れる。ＵＩＤを付けられたネットワークハードウエア構
成要素は、どれも同一のＵＩＤを持つことはない。ＵＩ
Ｄの値のうち、あるものの値（複数）は特別であって、
どれか一つのネットワークハードウエアに割当てられる
ことなく使われる。この場合は、単独のＵＩＤ値の一致
を見るのではなく全てのＵＩＤ値の一致を見るように使
われ、また、コマンドパケットのルート決定用ＵＩＤの
マッチは見ないようにする。制御及びステータスレジス
ターがＵＩＤを読み出したり、入出力ＦＩＦＯをイネー
ブルにしたり、コマンドをネットワーク全体に送り出し
たり、ページテーブルへのエントリーをリセットしたり
するのに使われる。制御ならびにステータスレジスター
３１の定義ならびに動作は、特に本発明において新しい
ものではない。先にも述べたように、それの特徴につい
ては、当該技術分野では周知であり、それを不必要に詳
細に述べることは本発明の新規性の詳細をかえって不明
瞭にするだけである。図３、あるいは、図４にさらに詳
細に示してあるように、３１中では、たとえば、「ロケ
ーション」レジスター、すなわち、レジスター４１、５
１、６１中には、レジスター値がしまわれており、同様
に、データロケーションメモリーは４２、５２に中には
メモリー値がしまわれており、また、ページテーブル中
には物理ページ数と仮想メモリーアドレスの順序化され
た対からなるエントリーがたとえば、その４３と５３に
しまわれている。入出力ＦＩＦＯは、それぞれ、ロケー
ション４４、５４、ならびに、４５、５５を持ってお
り、それらは、各エントリーが１個のネットワークパケ
ットに対応しているごときエントリーの待ち行列をしま
っている。各レジスターに固有の詳細なる項は、以下の
本発明の動作についての記述の明確性を保持するため
に、当該技術分野に精通した人にゆだねるが、それら固
有のレジスターの内容に関しては、ある仮定を設定して
おく。特に、図３中の５１で示したレジスター０は、ア
ダプターのＵＩＤをしまっている読み出し専用レジスタ
ーであり、６１で示したレジスター１はアダプターのア
ドレシングモードを、仮想あるいは物理アドレシングに
かかわらず、表わすコードだけをしまっているレジスタ
ーである。

【００１７】ＳＶＭアドレス空間にマップされたデータ
ロケーションメモリーのロケーションをもつことに加え
て、ステータスと制御のレジスターとロケーションのペ
ージテーブルもＳＶＭアドレス空間にマップされる。制
御とステータスのレジスターは物理メモリーアドレスの
最初のセットにマップされる。物理アドレスの次のセッ
トはページテーブルにマップされる。残りの物理アドレ
スはデータロケーションメモリーにマップされる。レジ
スターと全ページテーブルをＳＶＭアドレス空間にマッ
プすることの利点は、ネットワークのノードがレジスタ
ーやページテーブルにアクセスしたり書き込んだりする
ことについて統一的な方法を持つだろうということであ
る。データ更新のために、各ノードのレジスターやペー
ジテーブルのすべてを一セットのＳＶＭアドレスにマッ
プすることは最大の利点である。このことがネットワー
クに対してダイナミックな再構成の能力をもたらすこと
を可能なものとし、それによってハードウエアやプログ
ラムの全面的な変更なしに、ルート決定やプロトコルを
その動作中に変更することができる。図３、４中の３２
の番号を付したデータロケーションメモリー、（以下こ
れを「メモリー」と呼ぶ）はこのような分散メモリーの
収納と取り出しの両機能を実行する。メモリー３２は、
それのノードのホストプロセッサー４０から、あるい
は、ネットワークから、のいずれからの更新の要求をも
受け付けることができる。典型的には、共有メモリーに
対するボード上でのアービター（アービトレーション）
は十分速いので、ネットワークアダプターはホストプロ
セッサーの標準メモリーサイクルの遅延の範囲内でメモ
リー要求に応答することができるが、アービター（ａｒ
ｂｉｔｅｒ）の速度は他の実施例では変わることがあ
る。ホストプロセッサー４０はメモリー３２の内容を直
接読むことができなければならない。メモリー３２に接
続されたネットワーク上のノードは、コマンド要求を介
して間接的にメモリーにアクセスしさえすればよい。以
上に検討してきたレジスターロケーションを用いて、メ
モリーページのアドレスは、相互接続されたノードで、
それに附属するアダプターのページテーブル中にインデ
クスされる。各ノード内のメモリー中のデータの仮想あ
るいは物理アドレスのいずれをも指定することができ
る。インデクスの動作は、プロセッサーがそれのロケー
ションにおけるメモリー値を変更するか、それのメモリ
ーの階層におけるデータのロケーションを変更する時に
生成されるページテーブルに対して更新を行いながらで
きるようにダイナミックなものでなければならない。こ
のような更新は、メモリーかページテーブルレジスター
への書き込みによって行われ、その後に関連する各ノー
ドに対して広範囲に送出されるようになっている。

【００１８】図３、４中で３３と番号を付したページテ
ーブルは、仮想メモリーアドレスモードで、ＳＶＭアド
レスと物理メモリーアドレスとの間での翻訳をおこな
う。ネットワークアダプターは、物理ならびに仮想の２
つのアドレスモードを持っている。物理アドレスモード
において、ネットワークパケットアドレスと言うのは目
標のメモリーロケーションの物理アドレスであり、たと
えば、メモリー３２のロケーション５２と言うように使
う。したがって、アドレスを翻訳する必要はない。それ
に対して仮想アドレスモードでは、送出されるネットワ
ークパケットの仮想アドレスは物理アドレスをインデク
スとして使ってページテーブルから導出しなければなら
ない。もし、ページテーブルのルックアップが不成功に
終わったならば、パケットは発生もされず、ネットワー
クに送出されることもない。入ってくる仮想メモリーは
また、受信ノードのページテーブル中でのそれに付随す
るルックアップによって、物理メモリーアドレスに翻訳
される。図５はページテーブルにしまわれている情報の
フォーマットを示している。そこには、「ｐ」個のエン
トリーが示されており、各内容は、「保護」、「有
効」、「変更」、「メモリー」、「ソフトウエア使用可
能」、および、「アドレス」の各ビットからなってい
る。保護ビット６０はホストプロセッサーに対して物理
メモリーのページならびにＳＶＭのページに対してメモ
リー保護の方式を拡張することを許可するものである。
有効ビット６２はページテーブルのエントリーが現在、
物理アドレスと仮想アドレスとの間の有効なマッピング
であるかどうかを示すものである。変更ビット６４はホ
ストあるいはネットワークのいずれかからマップされた
ページに対して書き込みが起こったかどうかを示すもの
である。メモリービット６６はマップされたページがメ
モリーにおけるページであるかマッピングレジスターあ
るいはページテーブルの格納に使われたページであるか
を区別して示すビットである。ソフトウエア使用可能ビ
ット６８はノードにとって利用可能なページテーブルメ
モリーであり、特定の動作を実行するためのシステム符
号である。エントリーのアドレスビット６９は物理メモ
リーの各ページに対応する仮想メモリーのアドレスをし
まっているビットである。ここでは説明の簡明性のた
め、上に述べてきたフォーマットを好ましい実施例に対
して使用可能なフォーマットとして与えた。しかしなが
ら、別途の必要性がある場合、このレベルでの何等かの
変更を上のフォーマットに組み合せることが容易である
ことは当該分野に精通している人にとって容易に認め得
ることである。

【００１９】関連するプロセッサーへのメモリーバスを
介してのアダプターへの接続、ネットワークバスからリ
ンクされているハードウエアへの接続などは、システム
の構成要素に必要な結合と光電変換の能力を提供できる
ものでさえあれば、どのような現状技術の接続法であっ
てもかまわない。以上に述べてきたネットワークアダプ
ターはごく一般的なネットワークに接続することができ
る。しかし、ここでいう共有メモリープログラミングモ
デルは、データパケットが送り出されたのと同じ順序で
目標のメモリーに配達されることを要求している。ある
種の光スイッチングネットワークはこの要求を満たすこ
とができるが、一般用ネットワークは、パケットシーケ
ンス保持などの付加的ハードウエアの追加がなければ、
このような性質を保証しているものではない。上に述べ
てきた、本発明のアダプターを接続するのに適した好ま
しいスイッチングネットワークが図６に示されている。
このスイッチングハードウエアの新しい特徴には、アド
レス翻訳にもとづくダイナミックなテーブルでドライブ
されるデータパケットのルート決定、分布するスパニン
グツリーの計算とその維持、メモリーマップされたスイ
ッチポート制御とダイナミック制御、ならびにステータ
スレジスターの遂行などがある。アダプターカード３０
はスイッチポート７０を介して本発明のスイッチ７２に
接続されている。したがって、スイッチポート７０の入
力ポート７４はアダプターカード３０の出力ポート３５
にファイバーで接続されている。同様に、スイッチポー
ト７０の入力ポート７５はアダプターカード３０の入力
ポート３４に接続されている。この好ましい実施例で
は、ネットワークアダプターは点から点への（ポイント
・ツー・ポイントの）ファイバー光リンクを通してスイ
ッチングネットワークに接続される。原理的には、アダ
プターの接続として、他に無線、ツイストペア線、赤外
線、あるいは、同軸ケーブルなどのリンクを採用するこ
とができる。図６のスイッチングネットワーク７２は多
数のポート、例えば、７０、７９、８０などからなって
おり、それらはすべてはバスを共有し、各ポートデータ
伝送の要求に対してサービスするために時分割多重を用
いている。スイッチ７２は、必要に応じてカスケード接
続のネットワークを形成するため、他のスイッチシステ
ムや多数のスイッチに接続されてもよい。スイッチポー
ト７９、８０はアダプターやスイッチハードウエアに任
意に接続してもよい。スイッチポートは、それらが接続
されているハードウエアとは独立に、いずれも同じよう
に動作する。スイッチ７２は、共通バス７７を通して接
続されている一連のスイッチポートたとえば７０、７
９、８０などからなっている。各スイッチポートは、こ
こでは説明のために７０についていうと、ページテーブ
ル７３、ステータスならびに制御レジスターのセット７
１、内部バス７７へのインターフェース７８、入力およ
び出力ＦＩＦＯ７４、７５などからなっている。ネット
ワークへのアダプターの接続と同様に、入出力ＦＩＦＯ
は、リンクハードウエア（ＬＨ）と表わされている回路
７６を介してネットワークファイバーに接続されてい
る。

【００２０】図６のスイッチポート７０の制御・ステー
タス・レジスター７１はスイッチポートの制御のための
ネットワークへのインターフェースである。レジスター
には、スイッチポートのＵＩＤのごときスイッチ構成、
バス７７上の多数のスイッチポート、それぞれのポート
のアダプターハードウエアのＵＩＤ、ならびに、スイッ
チポートの最大データ伝送速度、などの情報がしまわれ
ている。ポート７０の中で符号７３で示されているスイ
ッチページテーブルは、ネットワークを通じてのルート
・トラフィックの物理ならびに仮想アドレスモードの両
方に使われる。図７はスイッチポートページテーブルの
構成を示している。保護、有効、変更、メモリー、ソフ
トウエア使用可能、ならびに、アドレスの各ビットがア
ダプターに付随しているページテーブルにおけると同様
の目的に用いられる。スイッチングポートのページテー
ブルにしまわれているアドレスは、物理的、仮想的、あ
るいは、物理的と仮想的の両方の混合のいずれであって
もよい。はいってくるデータパケットのアドレスは、付
随するページテーブルのルックアップで「ｎ」ビットの
ベクトル６７を得るのに用いられる。「ｎ」ビットベク
トルは、バス７７を共有している多くのポートのいずれ
がデータパケットを受け取る目標とされているかを見分
けるのに使われる。もしあるページのｎビットベクトル
があるローカルのスイッチポート７０を目標としている
ことが見分けられたら、そのポートの制御ならびにステ
ータスレジスター７１とページテーブル７３にそのペー
ジがマップされるということが書き込まれる。もし、ス
イッチポート７０が（ポート７９に付随するｎビットベ
クトル空間の「１」によって）ポート７９を示すｎビッ
トベクトルを持ったページを見つけると、そのページへ
のすべての書き込みはポート７９のレジスターとページ
テーブルを更新するだろう。スイッチポートの入力なら
びに出力のそれぞれのＦＩＦＯ、７４、７５は、アダプ
ターカード中のそれらの対応部分と同様にポートを通る
情報の流れを制御する。入力ＦＩＦＯ７４に接続された
リンクハードウエアによって受信されるネットワークパ
ケットは入力ＦＩＦＯ中に待ち行列をつくり、シーケン
シャルに進んで、最後にプロセス用のスイッチポートの
働きで行列から跳び出てゆく。ポート７０から送り出さ
れるネットワークパケットは出力ＦＩＦＯ７５中で待ち
行列をつくり、シーケンシャルに進んで、最後にバス７
７全体への伝送のために、送り出しリンクハードウエア
へ渡される。

【００２１】スイッチ内部バス７７はスイッチポート、
たとえば、７０、７９、８０などの間の多方向送出パケ
ットを運ぶ役目をもっている。スイッチバスのトランザ
クションは基本的には円形署名状形式（ｒｏｕｎｄｒ
ｏｂｉｎ）のバスアービター方式で実行される。ポート
がバスを取得するとき、それはまず目標ポートのｎビッ
トベクトルをバスへと渡す。すべてのポートがバスをモ
ニターしているので、目標ポートはバス上にトランザク
ション中止の信号を送り出すことによってパケットの受
信を拒否することができる。送信ポートが何の信号も受
け取らなければ、データパケットがバス上に送り出さ
れ、各目標ポートによってラッチされ、それらの入力Ｆ
ＩＦＯ中に待ち行列をつくる。メモリービットは、普
通、目標のＵＩＤがそれらのページテーブル中のパケッ
トアドレスをルックアップするかしないかを知ることが
できるように、データパケットと共に送り出される。例
えば、スイッチポートレジスターならびにスイッチポー
トページテーブルへの書き込みは、附属のアダプターロ
ケーションに向けられた書き込みとは違って、ルックア
ップを必要としないだろう。本発明をその動作につい
て、更に以下に述べてゆく。既に「背景」の節で述べた
ように、多方向送出更新を行うことによってネットワー
ク遅延時間を大幅に削減でき、使用プロセッサーの数を
最小に抑えながら、ネットワークの完全性を維持するこ
とができるだけでなく、仮想共有メモリーの最終目標
も、本発明によって実現可能となる。仮想共有メモリー
については既に述べたように、一つのノードに付随する
仮想メモリーは、それの物理あるいは仮想共有メモリー
アドレス空間から分離されている。分布しているノード
間のネットワーク通信は、図２を参照して既に一般的に
議論したように、目標ノードに割当てられた仮想メモリ
ー空間の中に「マッピング」することによってなされ
る。すべての通信がメモリー書き込みの形をとり、プロ
セッサー書き込みの副作用として、あるいは、それ自身
のローカルなアダプターの仮想メモリー空間へのプログ
ラム書き込みとして、発生する。コマンドパケットや制
御レジスター更新のような、付随的なノード間情報転送
もまた、制御ならびにステータスレジスターやページテ
ーブルのネットワークアドレスに割当てられたＳＶＭ空
間へのマッッピングによって達成される。

【００２２】メッセージには、アダプターカードによっ
てネットワークへの送り出しと応答の両方ができる２つ
のタイプのメッセージ、すなわち、コマンドメッセージ
とデータメッセージとがある。コマンドパケットは、制
御レジスターを更新したり、遠隔地のアダプターカード
からの応答を引出したりするために、２つあるいはそれ
以上のネットワークアダプター間のデータの伝送を支援
するものである。コマンドパケットは点から点へのフロ
ーの制御（ショート・コマンド・パケットで）を行い、
ネットワークシステムのエラー検出・修復を行い、通信
チャンネルを確立し、ネットワークアダプターハードウ
エアからのステータスレポートを獲得し、且つ、ネット
ワークをダイナミックに再構成（長いコマンドパケット
で）するのに使われる。更に以下に議論するように、短
いコマンドの実行は長いコマンドの実行と異なる。短い
コマンドは決してリンクハードウエア３６から入力ＦＩ
ＦＯ３４に入ることはない。かわりに、リンクハードウ
エア３６は短いコマンドを実行するか、または入力ＦＩ
ＦＯ３４をパスさせるかする。データメッセージあるい
はパケットはアダプターメモリーに対する更新を行わせ
る。ある状況下では、制御ならびにデータメッセージ
は、メモリーバス上のＤＭＡ（ダイレクトメモリーアク
セス）素子の働き、自動ネットワークフロー制御、ＦＩ
ＦＯ管理、あるいは、遠隔ネットワークアクセス動作、
などによって間接的に発生させられる。コマンドパケッ
トのための一つのオペレーションフォーマットの例を下
の表１に示す。

【００２３】

【式１】短いコマンド長いコマンドデータヘッダー（１）ヘッダー（１）ヘッダー（１）エラー（２）ＵＩＤ（８）アドレス（）トレーラー（１）アドレス（）日付け（）データ（）エラー（）エラー（）トレーラー（１）トレーラー（１）

【００２４】上表の中で、括弧の中の数字は各フィール
ドのバイト長を表わしている。可変長のフィールドは括
弧内に数字を付けずに示した。各パケットの先頭バイト
は、そのパケットのその他の部分のタイプ（コマンドで
あるかデータであるか）、サイズおよびフォーマットを
決めるヘッダーである。もしパケット中にアドレスフィ
ールドがあるならば、ヘッダーの中のビット１はアドレ
スが直接、物理メモリーアドレスを指すのか、あるい
は、間接的に仮想メモリーを指すのかを指示する。仮想
アドレスへの翻訳は、アダプターハードウエアに対して
ローカルのページテーブルにアクセスするように要求す
る。長いコマンドパケットのＵＩＤは、上に議論したよ
うに、６４ビットから成っており、それによってハード
ウエアの各単一要素を一義的に指定するものである。実
行可能なオペレーションは二つのポート、すなわち、図
３、４のメモリーバスインターフェース３８あるいはリ
ンクハードウエア３６のうちのいずれか一つを通ってネ
ットワークに到着する。以下に述べるオペレーションは
すべてそれらの実行中、アダプターに対して独占的なア
クセスを要求する。したがって、アダプターメモリーバ
スオペレーションの実行により、ＦＩＦＯはパケットの
受け付けや待ち行列づくりの受け付けを続けるけれど
も、入力ＦＩＦＯ３４からのそのオペレーションのフロ
ーは一時的にシャットダウンされる。逆に、入力ＦＩＦ
Ｏからのネットワークパケットの実行により、入ってく
るホストメモリーのトラフィックが一時的にブロックさ
れる。ホストプロセッサーは、その動作のすべてについ
て中断されるのではないが、ネットワークから発生した
オペレーションの期間はそれのアダプターにアクセスす
ることができない。アダプターカードの関与するオペレ
ーションには次の５つの基本的なものがある。１）プロセッサーのアダプターメモリーの読み込みある
いは書き込み、２）ホスト素子ブロックのアダプターメモリーの読み込
みあるいは書き込み、３）プロセッサーのページテーブルあるいはレジスター
の読み込みあるいは書き込み、４）ネットワーク素子の書き込みあるいはブロック書き
込みの実行、５）ネットワーク素子のページテーブルあるいはレジス
ターへの書き込み。最初の三つの基本的なオペレーションにこいて、ホスト
プロセッサー４０、あるいはＤＭＡ素子はメモリー３
２、ページテーブル３３、あるいは、制御ならびにステ
ータスレジスター３１に、メモリーバス３７に沿った読
み込み、書き込みを通じてアクセスする。ホストプロセ
ッサーあるいはＤＭＡは物理アドレスを供給し、書き込
みの場合は、単数あるいは複数の値を更新する。最後の
２つのオペレーションは、ネットワークパケットが例え
ばリンクハードウエア３６を介して入力ポートに到着し
たとき実行される。ネットワークパケットの実行は、そ
れがデータであるかコマンドであるかにかかわらず、メ
モリー３２、ページテーブル３３、あるいはレジスター
３１に対する更新をすることになってもかまわない。

【００２５】最初のオペレーションにおいて、プロセッ
サー４０はアダプターメモリー３２に対して読み込み書
き込みの指示を行う。コマンド「読み込み」（５２）は
プロセッサー４０がロケーション５２をメモリー３２か
ら読み込むとき実行される。コマンド「書き込み」（５
２，ａ）で、プロセッサー４０は同時に値ａをメモリー
３２中のロケーション５２に書き込み、ネットワークを
通じての最終的な送信のために出力ＦＩＦＯにメッセー
ジ「書き込み」（５２，ａ）の待ち行列をつくる。物理
アドレスモードにおいては、アドレスに対して用いられ
る値がメモリー３２中のメモリーロケーション５２の物
理オフセットに対応し、メッセージ「書き込み」（５
２，ａ）が送り出される。仮想アドレシングモードにお
いては、コマンド中のアドレス値がメモリー３２中の物
理アドレス５２に対応しているページテーブルエントリ
ーＰＴ（５２）であり、メッセージ「書き込み」（ＰＴ
（５２），ａ）が送り出される。仮想メモリーアドレシ
ングオペレーションに対する実際のオペレーションのシ
ーケンスを以下に詳しく述べる。まず、書き込みコマン
ドがメモリーバス接続３８上のプロセッサー４０から書
き込みコマンドを持って到着する。アダプターカードは
この書き込みコマンドをデコードし、メモリー３２中の
指定したロケーション５２に新しい値、例えばａを入れ
ることによってメモリー３２を更新する。アダプターカ
ードはここで、物理メモリーページに対応するＳＶＭの
ページアドレスをルックアップする。アダプターカード
は、パケットに付随しているヘッダーフィールドによっ
て指示されている仮想アドレシングモードであるか物理
アドレシングモードであるかを反映する物理レジスター
６１を参照し、それによって、それが仮想アドレシング
モードにあることを決定する。つぎに、アダプターカー
ドは、ページテーブル３３からのＳＶＭページアドレス
によって決定されるアドレスを持ったネットワーク書き
込みパケットをつくり、ルックアップし、出力ＦＩＦＯ
３５中にこのパケットのページオフセットと待ち行列を
つくる。この時点で、アダプター上での書き込みコマン
ドの実行はホストプロセッサーの立場から完了したもの
と見做され、したがって制御はホストに返される。最後
に、ネットワーク書き込みパケットがＦＩＦＯ３５を通
過した後、パケットはリンクハードウエア３６を通して
送り出される。もし書き込みが物理アドレスモードで実
行されるならば、物理アドレスをページテーブルによっ
て翻訳する必要はない。物理アドレスはネットワークデ
ータパケット「書き込み」（５２，ａ）でネットワーク
に送り出される。

【００２６】詳しく述べなければならない次のオペレー
ションはホストデバイスブロックのアダプターメモリー
に対する読み込みと書き込みである。まず、図示されて
いないＤＭＡデバイスが、メモリーバス３７上にコマン
ドを送り出すことである。ブロック書き込みでは、コマ
ンドは一つのアドレスからなり、その後に任意のバイト
数のデータがつづく。アダプターでこれを受け取ると、
メモリーバス接続３８を通り、ＤＭＡデータは目的ロケ
ーションのメモリーを更新するのに使われる。この時点
で、ＤＭＡはアダプターに対して優先的制御権を持って
いる。メモリーロケーションが更新されている間に、ア
ドレスと更新値をしまっているネットワークパケットが
つくられる。もしレジスター６１が、アダプターは物理
アドレシングモードであると示している場合には、ペー
ジテーブルのルックアップは行われない。そして、パケ
ットは出力ＦＩＦＯ３５に待ち行列を作る。ネットワー
クパケットが出力ＦＩＦＯ３５にしまわれた後、アダプ
ターハードウエアはホストメモリーバス３７上に、ＤＭ
Ａ書き込みが完了し、制御がホストプロセッサーに返さ
れた旨の信号を出す。最後に、ネットワークパケットは
出力ＦＩＦＯ３５を通って流れ、ネットワークに送り出
される。仮想アドレシングモードにおけるブロック書き
込みの場合には、物理アドレスはページテーブルを経て
翻訳されることになる。ネットワークパケットとして送
り出された仮想アドレスはＰＴ（５２）である。制御な
らびにステータスレジスター３１、ページテーブル３３
において、それらの内容はホストプロセッサー４０によ
って単にメモリーとして読み込まれ且つ書き込まれる。
このようにして、特定のレジスターとページテーブルの
内容が、アダプターハードウエアによって認識された物
理アドレスを使って、ホストプロセッサーによってアク
セスされる。制御ならびにステータスレジスターに対す
る書き込みは潜在的に重要な副作用を持っている。しか
し、ページテーブルに対する更新は、ネットワーク全体
に対して更新の再送出が起こり得るということ以外には
特別な副作用を持たない。各プロセッサー４０はネット
ワークアダプターに対して読み込み書き込み制御レジス
ター／ページテーブル命令を次のように実行する。ま
ず、ホストプロセッサー４０がレジスター、たとえば３
１、に対して、メモリーに対して使われたのと同じコマ
ンド、たとえば、「書き込み」（５１，ＵＩＤ）を使っ
て書き込みを行う。制御ならびにステータスレジスター
とページテーブルはメモリー３２とははっきりと異なる
物理メモリーアドレスにメモリーマップされるだけであ
る。次に、書き込み値ＵＩＤは適当なロケーション、こ
の例では５１、にしまわれる。レジスターの更新は、場
合によっては、たとえばこの例のように、ネットワーク
に対して長いコマンドパケットの送出といったような副
作用をひきおこす。長いコマンドパケットが生成されＦ
ＩＦＯ中に待ち行列をつくると、次に、バス更新オペレ
ーションが完了しているので、ネットワークアダプター
３０がメモリーバス３７を通してホストプロセッサーに
信号を送る。制御はここでプロセッサーに返される。最
後に、コマンドパケットが出力ＦＩＦＯ３５を通してネ
ットワーク全体に送り出される。仮想アドレスモードに
おいては、レジスターあるいはページテーブルメモリー
はページテーブルの内容によってネットワーク上にマッ
プされる。この場合、ホストプロセッサーによって一つ
の値がレジスターまたはページテーブルに書き込まれた
ときに、仮想アドレスＰＴ（５１）と更新値を用いてネ
ットワークデータパケットが生成される。このデータパ
ケットは、どんな長いコマンドまたはデータパケットが
副作用として発生されるとしてもその発生以前に、出力
ＦＩＦＯ３５の中に入れられる。更新によって発生され
た最後の副作用のパケットがＦＩＦＯ３５中に待ち行列
をつくってはじめて制御がホストプロセッサーに返され
る。副作用として発生されたパケットが短いコマンドパ
ケットであるならば、プロセスはかなり短いものであ
る。コマンドレジスターが更新され、短いコマンドパケ
ットが生成されたのち、コマンドパケットはＦＩＦＯ３
５をスキップし、リンクハードウエア３６に直接出てゆ
く。

【００２７】リンクハードウエア３６を通ってアダプタ
ーに到着したネットワークオペレーションは、上述の短
いパケットの場合以外、ＦＩＦＯ３４中に待ち行列をつ
くる。データメッセージは、それらの各アダプターカー
ド上のプロセッサーによる遠隔地点のノードでの書き込
みに応じて、物理メモリーロケーション３２を更新する
のに使われる。仮想アドレシングモードでは、データメ
ッセージは制御ならびにステータスレジスターやページ
テーブルを、ページテーブルが適正にセットされている
ものとして、更新する。すべてのデータメッセージのル
ート選択はページテーブルルート選択を用いてスイッチ
ングネットワークを通しておこなわれる。ブロック書き
込みと非ブロック書き込みとの差は小さいので、詳細は
ブロック書き込みの例についてのみ述べておく。ブロッ
ク書き込みネットワークパケットは信号到来側のネット
ワーク伝送線に到着すると、物理アドレシングモードか
仮想アドレシングモードかを表わすヘッダーのバイトが
必要になる。この例として、仮想アドレシング状態が
「表示」され、その結果、到着ＳＶＭパケットに対して
付随するページテーブルのルックアップが要求される。
まず、到着パケットはリンクハードウエア３６によって
受信される。次に、データパケットは入力ＦＩＦＯ３４
中に待ち行列をつくる。パケットは入力ＦＩＦＯ３６を
通過した後、デコードされ仮想アドレスはページテーブ
ルを通して付随するルックアップを行うことによって翻
訳される。アドレスの解読において、物理メモリーペー
ジ数を得るのにＳＶＭページのインデックスが参照され
る。最後に、ルックアップによって得られた物理アドレ
スを用いて、アダプターカードがメモリー３２に対して
データのブロックを書き込む。仮想アドレシングモード
においては、到着するパケットのアドレスは、ページテ
ーブルの内容に応じて、レジスター３１、ページテーブ
ル３３、あるいはメモリー３２に対する更新を指示す
る。このようにして制御レジスターに対してなされた更
新は、コマンドパケットの発生を引き起こし、それは出
力ＦＩＦＯ３５中に待ち行列をつくるだろう。その例
は、システムのダイナミックな再構成中に見られる。そ
うして、それによって、一つのコマンドパケットの実行
はネットワーク全体に送り出されるコマンドとデータの
両方のパケットの生成を必要とするだろう。メモリー３
２に対するネットワークの更新は、一般に、ネットワー
クパケットの生成を引き起こさない。

【００２８】ネットワークブロック書き込みオペレーシ
ョンを実行するとき、ホストメモリーバス３７は、ブロ
ックオペレーションが実行されている間、延長されたピ
リオドの間ブロック化される。ブロック書き込みネット
ワーク上での実行中のプロセッサーにローカルアダプタ
ーメモリーの参照を許す一つの方法は、ネットワークブ
ロック書き込みでローカル読み込みと書き込みをインタ
ーリーブすることである。ホストメモリーバスからのネ
ットワークアダプターメモリー書き込みを一時バッファ
ーに待避することも有効だろう。最後に、ページテーブ
ルあるいはレジスターへのネットワーク書き込みの詳細
を述べる。選択されたセットのコマンドレジスターへの
プロセッサー書き込みに応じて、コマンドメッセージが
生成され、ネットワークに送り出される。ホストプロセ
ッサーは、目標ＵＩＤを指定することによって、コマン
ドに対する目標を選択する。ＵＩＤ値は、コマンドパケ
ット中の最初のアーギュメントとして送り出される。コ
マンドパケットは、スタートアップで計算されたスパニ
ング・ツリーにしたがってアダプターネットワークを通
って、そのルート選択がなされる。コマンドメッセージ
が入力ＦＩＦＯ３６から出ていくときに、それはレジス
ターコピーあるいはレジスター書き込み機能の実行を引
き起こす。この例では、コマンドは、ｒｅｇｉｓｔｅｒ
ｗｒｉｔｅ（）である。もし受信されたコマンドが
これとは違って、ｒｅｇｃｐｙ（）であるならば、プ
ロセシングにおける唯一の違いは、ｒｅｇｉｓｔｅｒ
ｗｒｉｔｅ（）のプロセシングとはその副作用が違
う、ということである。ｒｅｇｉｓｔｅｒｗｒｉｔｅ
（）では、第一に、コマンドパケットがリンクハード
ウエアによって受け取られる。第二に、コマンドパケッ
トは入力ＦＩＦＯ３６中に待ち行列をつくる。そうし
て、ＦＩＦＯを通過した後、コマンドパケットはＦＩＦ
Ｏから出てゆき、そのフィールドが分析される。そこ
で、もしコマンドパケットＵＩＤがレジスター５１中の
値に一致すれば、そのコマンドが実行される。コマンド
の実行は、コマンドのアドレスのアーギュメントリスト
中で指定されたレジスターが指定値に更新される間、ロ
ーカルメモリーバスの中断を強制する。レジスターへの
書き込みは、そこで、書き込まれた値、更新されたレジ
スター、およびその他のレジスターの内容に依存した副
作用を引き起こす。ある場合には、制御レジスター更新
の副作用は、出力ＦＩＦＯ３５中にネットワークパケッ
トを生成し待ち行列をつくることである。

【００２９】データパケットのルート選択は、データパ
ケットのＳＶＭアドレスを、たとえば、図６中のスイッ
チングネットワークポート７０に含まれているプレロー
ドされたページテーブル７３などによって、ルート選択
情報に翻訳することによってなされる。アドレス翻訳か
ら得られたルート選択情報は図７の６７にｎビットのベ
クトルとして示されているものであり、それは内部バス
７７上の目標スイッチポートを指定するものである。ス
イッチングネットワーク、たとえばバス７７上を流れる
データパケットは、目標ポートを見つけるのに、各ポー
トたとえば、７０、７９、あるいは８０において、各１
ページ分のページテーブルのルックアップを必要とす
る。各スイッチポートのページテーブルの内容は読み込
み可能でかつ書き込み可能となっており、それによっ
て、種々のデータ伝送要求が受け付けられ、ネットワー
ク全体にわたるデータパケットの伝送が制御される。ス
イッチは２つのタイプのネットワークパケット、すなわ
ち、データパケットとコマンドパケットの両方（いずれ
も、短いのと長いのとがある）を受け付け、それらのパ
ケットを、メモリーマッッピング情報やＵＩＤデバイス
アドレスによって指令されるように、そのスイッチによ
ってルート選択しなければならない。ネットワークのト
ポロジーを決定しページテーブルをイニシャライズし
て、それからデータパケットルート選択を行うために
は、コマンドを持つことが必要であるということから、
コマンドパケットのルート選択のメカニズムは、データ
パケットのルート選択のメカニズムとは違っていなけれ
ばならない。データパケットは、それらのパケットアド
レスならびにページテーブルにしまわれている情報を用
いて優先的にルートづけされる。短いコマンドパケット
は、あらかじめ計算されていた入力ならびに出力ＦＩＦ
Ｏの両方をバイパスするところの、ネットワークスパニ
ングツリーによるコマンドパケットのフラッデイング
（充満）を専ら用いてルートづけされる。スパニング
ツリーの各サイトにはツリー中のそれらの位置を示すた
めに、それぞれ１つのステータスレジスタービットをし
まっている。短いコマンドは、それが巡って行くネット
ワークの至る所のサイトでコマンドを実行する。しか
し、長いコマンドはネットワークスパニングツリーに従
って動き、ステータスならびに制御レジスターにしまわ
れているＵＩＤがパケットのＵＩＤフィールドにしまわ
れているデータとマッチするサイトでだけコマンドを実
行する。上に述べたように、各アダプターカードとスイ
ッチポートは、それらのステータスレジスター中にユニ
ークアイデンテイファイアーをしまっている。どの長い
コマンドも、ネットワークサイトのＵＩＤと比較するた
めのＵＩＤアーギュメントを含んでいる。すべての長い
コマンドパケットは、アダプターの入力ならびに出力Ｆ
ＩＦＯとスイッチポートを通して処理される。

【００３０】スパニングツリーネットワークは、好まし
いコマンドのルート選択方法であって、それは、ネット
ワークを初期化したときと再構成したとき（たとえば、
新しいノードをネットワークに付け加えるなど）に計算
される。ネットワークスパニングツリーはアダプターカ
ードとスイッチポートに対応するサイトとネットワーク
ポート間のオペレーショナルリンクに対応するエッジと
からなる。スパニングツリーの目的は、ハードウエアに
対して、ネットワークがコマンドパケットで充満される
ことは許すけれども、コマンドパケットがネットワーク
中のサイクルによって、いつまでも再送出され続けるこ
とがないようにすることである。スパニングツリーが計
算された後、各スイッチポートは、それぞれの中の一つ
のレジスターで、それがツリーのインテリアーサイトで
あるかあるいはリーフサイトであるか、を記録する。も
しポートがリーフサイトであるならば、コマンドパケッ
トはそのポートのリンクハードウエアから再送出される
ことはない。もしスイッチポートがインテリアーサイト
であるならば、コマンドパケットはそのポートのリンク
ハードウエアから再送出される。ネットワークスパニン
グツリーを自動的に計算しそれを維持することの利点
は、以下の通りである。すなわち、ネットワークのトポ
ロジーに依存せず、ハードウエアの障害から自動復帰で
きる、スイッチ間の多重パスルート選択が可能であるこ
と、ならびに、ダイナミックなネットワーク管理ができ
ること、などである。本発明の目的は、利用可能なメモ
リー管理資源を用いて、ルーチンなプロセッサー間通信
を簡単化できる一般的なネットワークの枠組みを提供す
ることである。共有メモリーをユーザーノードの仮想メ
モリー空間へマッピングすることにより、ネットワーク
ハードウエアデバイスへの標準的なインターフェースが
提供され、且つネットワークに依存しないアプリケーシ
ョンの開発が促進される。カーネルに要求されること
は、ローレベルのネットワークイニシャリゼーション、
トラップと既定値のハンドリング、ならびにプロセスの
動作時のコンテクストのローレベル操作などを含むネッ
トワーク通信の機器に依存する面を取扱うことである。
ホストノードによって提供されるメモリープロテクショ
ンの機能は、ネットワークカーネルによって提供される
サービスを通してＳＶＭネットワークメモリーにまで拡
張される。しかし、プロテクションの実行は、ホストの
オペレーテイングシステムがメモリープロテクションを
実行しない場合に限られる。

【００３１】標準的な仮想メモリーの管理サービスは、
もし必要とあれば、ネットワークの接続制御が自動的に
達成されるよう、以下に詳細を述べるように強化するこ
とができる。ページ障害ハンドラーならびにページテー
ブルは、ＳＶＭネットワーク仮想アドレスにマップされ
た仮想メモリーページを確立し確認するように修正され
る。これらの修正の効果は、ネットワークノード上で走
っているプロセスが随意にそれらの仮想メモリー空間の
大きな部分を共有できることである。したがって、プロ
グラマーに対して要求される唯一のつとめは、ノードの
仮想メモリーアドレス空間中に共有メモリーを割当て、
ネットワークパケットルート選択のために目標のＳＶＭ
仮想アドレスを提供する、と言うことである。新しいオ
ペレーテイングシステムのコールやライブラリーの機能
がこのコンテクストにおいて用いられるために開発され
てきた。ユーザーレベルのネットワークコマンドはすべ
て４つの新しいシステムコール、すなわち、ｖｓｍｇｅ
ｔ（），ｖｓｍａｔ（），ｖｓｍｄｔ（）、なら
びにｖｓｍｃｔｌ（）にマップされる。これらの新
しいシステムコールは、機能的には、標準的なプロセッ
サー間通信共有メモリーシステムコール、ｓｈｍｇｅｔ
（），ｓｈｍａｔ（），ｓｈｍｄｔ（）、ならび
にｓｈｍｃｔｌ（）に対応する。ｉｎｔｖｓｍｇｅｔ（ｖｓｍａｄｄｒ，ｓｉｚｅ，
ｆｌａｇｓ）；ｉｎｔｓｉｚｅ，ｆｌａｇ；ｓｔｒｕｃｔｖｓｍｖｓｍａｄｄｒ；などのコールは、ネットワークを通してマップされたＳ
ＶＭアドレスの一つの領域のアイデンテイファイアー
を、ユーザープロセスに返す。もし要求されたＳＶＭ領
域が現在マップされているものでない場合には、システ
ムコールはそのマッピングを確立しようとする。ｉｎｔｖｓｍａｔ（ｉｄ，ａｄｄｒ，ｆｌａｇ
ｓ）；ｉｎｔｉｄ，ｆｌａｇｓ；ｃｈａｒ＊ａｄｄｒ；などのコールは、ＳＶＭアドレスの一つの領域をユーザ
ープロスの仮想メモリーアドレス空間にロジカルに付加
する。ｖｏｉｄｖｓｍｄｔ（ａｄｄｒ）；ｃｈａｒ＊ａｄｄｒ；などのコールは、ユーザープロセスの仮想メモリーアド
レス空間からＳＶＭアドレスの１つの領域を取除く。

【００３２】最後に、ｖｏｉｄｖｓｍｃｔｌ（ｉｄ，ｃｍｄ，ｖｓｍｂ
ｕｆ）；ｉｎｔｉｄ，ｃｍｄ；ｓｔｒｕｃｔｖｓｍｔｓｂｖｓｍｂｕｆ；などはＳＶＭマッピングパラメータを操作する。その他
のすべてのネットワークオペレーションは、フロー制
御、エラー制御、接続の設定、セキュリテイの維持、な
どを含み、データ転送はプログラムメモリーの参照実行
の副作用として自動的に生じる。ＳＶＭネットワークの
機能は、ネットワークカーネルとして機能するプロセス
のセットによって管理され、そのカーネルはユーザープ
ロセスから保護することのできるアドレス空間内で走っ
ている。ネットワーク中の各サイトはそれのために働く
１つのローカルＳＶＭカーネルを持っている。ＳＶＭネ
ットワークカーネルは次の基本的な機能を提供する。す
なわち、ネットワークのイニシャリゼーションと管理、
接続の生成、セキュリテイー、ならびにネットワークプ
ロセスに対するルート選択と同期などである。これらの
サービスに対するアクセスは一組のリモートプロシジャ
ーコールあるいはシステムコールを通して供給される。
ＳＶＭシステムコールは、ネットワークされたノードあ
るいはそれらのノード上を走っているプロセスが、これ
らのサービスをしなければならないインターフェースに
対してだけ行われる。ＳＶＭのネットワークのイニシャ
リゼーションプロセスは、ＳＶＭカーネルの１つをネッ
トワークに対するスーパーバイザーノードとして指定す
ることである。スーパーバイザーはネットワーク上のプ
ロセス間の共有メモリープロテクションを強化すること
を可能とするＳＶＭアドレス空間のマップを維持する。
そのスーパーバイザーはまた新しいネットワーク接続に
対して利用可能なＳＶＭアドレスの「空きリスト」を持
っている。そのスーパーバイザーは、ネットワークスイ
ッチ間のトラフィックをフィルターしたりノードからの
同期要求を受け付けたりするところの、スイッチングネ
ットワークルート付けテーブルをモニターし維持する。

【００３３】ＳＶＭ仮想メモリー管理システムのイニシ
ャリゼーションとオペレーションの一例は次のようなも
のである。すなわち、今、ＳＶＭＮｅｔアダプターに指
定された物理メモリーロケーションがキャッシュ機能を
持たず、また、ページテーブルの内容が仮想メモリーの
１ページがＳＶＭＮｅｔの物理メモリーか標準的なＤＲ
ＡＭにマップされたかどうかを記録するものと仮定する
と、ページ障害ハンドラーはこの付加的なページテーブ
ル情報を使ってＳＶＭネットワークからのページを再利
用することになる。基本的なＳＶＭメモリー管理オペレ
ーションには、割当て、フリー、付加、削除がある。仮
想メモリーページをネットワークにマップすることは、
アダプターページテーブルを更新することとマップされ
たＳＶＭページの更新コピーを得ることである。プロセ
ッサーＰが仮想メモリーページｖｍｋを共有仮想メモ
リーページｓｖｍｉに割当てると、以下のステップが起
こる。 − カーネルがフリーのアダプター物理メモリーページ
ｐｍｌを得る。 − カーネルがノードＰＴの内容（ｖｍｋ−ｔｏ−ｐｍ
ｌ，ｓｖｍｋマッピングインジケーター）を生成する − スーパーバイザーが、プロテクションをチェックし
た後、ｓｖｍｉを空きリストから割当てる。 − カーネルがアダプターＰＴの内容ｐｍｌ−ｔｏ−ｓ
ｖｍｉを生成する − スーパーバイザーがネットワークルート選択テーブ
ルを更新する − スーパーバイザーがｖｍｋについてのｓｖｍｉペー
ジ内容を得る − カーネルが新しいノードＰＴをマークし、アダプタ
ーＰＴの内容を有効にする。

【００３４】プロセッサーＰｊが仮想メモリーページｖ
ｍｋを共有仮想メモリーページｓｖｍｉからフリーにす
ると、以下のステップが起こる。 − スーパーバイザーがネットワークルート選択テーブ
ルを更新する − スーパーバイザーがＳＶＭの空きリストを更新する − カーネルがアダプターＰＴの内容ｐｍｌ−ｔｏ−ｓ
ｖｍｉを無効にし削除する − カーネルがノードＰＴの内容ｖｍｋ−ｔｏ−ｐｍｌ
を無効にし削除する − カーネルがｐｍｌをアダプターの空きメモリーリス
トに返す。プロセッサーＰｊが仮想メモリーページｖｍｋを共有仮
想メモリーページｓｖｍｉに付加すると、以下のステッ
プが起こる。 − ノードＰＴの内容がｖｍｋ−ｔｏ−ｓｖｍｉをマッ
プすることを、カーネルが確認する − スーパーバイザーが、ｓｖｍｉに対するプロテクシ
ョンをチェックする − フリーなアダプター物理ページｐｍｌがあれば選択
する − スーパーバイザーがネットワークルート選択テーブ
ルを更新する − カーネルがｖｍｋに対する古いアダプターＰＴの内
容を見つけ、ｖｍｋ−ｔｏ−ｐｍｌに対する更新をする − スーパーバイザーがｖｍｋに対するページの内容を
得る − カーネルがノードのページテーブルをマークし、ア
ダプターページテーブルの内容を有効にする。プロセッ
サーＰｊが仮想メモリーページｖｍｋを共有仮想メモリ
ーページｓｖｍｉから削除すると、以下のステップが起
こる。 − カーネルがノードＰＴ中の内容ｖｍｋ−ｔｏ−ｓｖ
ｍｉを無効であるとマークする − カーネルがアダプターＰＴ中の内容ｐｍｌ−ｔｏ−
ｓｖｍｉを無効であるとマークする − スーパーバイザーがネットワークルート選択テーブ
ルを更新する − カーネルがローカルアダプター空きメモリーリスト
にｐｍｌを付加する。

【００３５】当該技術分野に精通したプログラマーなら
ば、本発明のアダプターを含む現存のノードに対して容
易に必要な修正を行うことができるだろう。上に述べて
きたように、最も好ましくは、本発明によるネットワー
クは、アダプターを常駐で持つ各種のノードを含むのみ
ならず、少なくとも、各ネットワークノードに付随する
少なくとも１つのスイッチポートを持ち、さらに、上に
説明してきたように、スイッチバスに接続されたスイッ
チ配列をも含むべきである。本発明は好ましい実施例に
ついて示され、述べられてきたが、当該技術分野に精通
した人にとって明白な種々の変更や修正は特許請求の範
囲で述べられる本発明の精神と目的の範囲の中にあるも
のと見なされる。

【図面の簡単な説明】

【図１】多数のプロセッサーあるいはノードを相互に接
続するネットワークを模式的に示す図。

【図２】地理的に広く分布しているネットワーク中の多
数のノードにメモリーマップされる仮想共有メモリー空
間を表わす模式図。

【図３】本発明によるプロセッサーに接続されたアダプ
ターカードの説明図。

【図４】本発明のアダプターカードならびにその中にお
ける物理的ロケーションをより詳細に説明する図。

【図５】本発明のページテーブルにたくわえられた情報
のフォーマットを示す図。

【図６】アダプターカードの相互接続に対するスイッチ
とバス配列を説明する図。

【図７】本発明によるスイッチポートについてのページ
テーブルの組織を示す図。

Claims

【特許請求の範囲】

【請求項１】第１のノードであって、少なくとも１つ
の第１のプロセッサーと第１の共有メモリーロケーショ
ンを持ち、且つそれらが複数の他のノードに相互に接続
されていて、前記共有メモリーに対して少なくとも１つ
の更新値を供給するための方法であって、前記他の複数のノードのそれぞれがまた少なくとも１つ
のプロセッサーと共有メモリーロケーションとを有し、
且つ、手順として：（ａ）第１のメモリーロケーションに更新値を書き込む
ステップ、（ｂ）前記他の複数のノードにおいて共有メモリーのア
ドレスを得るステップ、（ｃ）前記アドレスと更新値を持つ１つの書き込みパケ
ットを発生させるステップ、及び、（ｄ）前記書き込みパケットを前記アドレスに送るステ
ップ、を具備した方法。
【請求項２】前記ノードがさらにページテーブルを有
し、前記請求項１の「（ｂ）前記他の複数のノードにお
いて共有メモリーのアドレスを得るステップ」はさら
に：前記ページテーブルをアクセスするステップ、を具備した請求項１の方法。
【請求項３】前記ノードがさらに少なくとも１つのシ
ーケンシャル出力バッファーを具備し、また前記請求項
１の「（ｃ）前記アドレスと更新値を持つ１つの書き込
みパケットを発生させるステップ」がさらに手順とし
て：（ａ）少なくとも前記アドレスと前記更新値を含む書き
込みパケットを確立するステップ、及び（ｂ）前記出力バッファーに対して前記書き込みパケッ
トを供給するステップ、を具備した請求項１の方法。
【請求項４】請求項３の方法であって、さらに手順と
して、（ａ）書き込み、取得、発生などのステップの間、前記
第１のプロセッサーのオペレーションを一時中止するス
テップ、及び（ｂ）前記発生ステップの後、前記第１のプロセッサー
のオペレーションを再開するステップを具備した方法。
【請求項５】請求項３の方法であって、さらに、前記
請求項１の「（ｂ）前記他の複数のノードにおいて共有
メモリーのアドレスを得るステップ」と前記「（ｃ）前
記アドレスと更新値を持つ１つの書き込みパケットを発
生させるステップ」を前記第１のプロセッサーのオペレ
ーションと交互に重ね合わせるステップを具備した方
法。
【請求項６】第１のノードであって、少なくとも１つ
の第１のプロセッサーと複数の第２のノードとインター
リーブしている第１のメモリーロケーションを持ち、且
つ、それらが１つの第２のプロセッサーと第２のメモリ
ーロケーションを持ち、また、前記メモリーロケーションは共有メモリー値を含
み、前記第１のメモリーロケーションに対する更新を受
信する方法であって、且つ、手順として：（ａ）前記更新値と第１のメモリーロケーションアドレ
スを含む第１のパケットを受信するステップ、及び（ｂ）前記メモリーロケーションを更新するステップ、を具備した方法。
【請求項７】請求項６の方法であって、さらに手順と
して、（ａ）前記受信並びに更新の機関、前記第１のプロセッ
サーをオペーレーションを行うステップを具備した方
法。
【請求項８】第１のノードであって、少なくとも１つ
のページテーブルが仮想ならびに物理メモリーロケーシ
ョンに対するアドレスからなり、また、前記第１のメモリーロケーションアドレスが仮想
メモリーアドレスであって、且つ前記請求項６の
「（ａ）前記更新値と第１のメモリーロケーションアド
レスを含む第１のパケットを受信するステップ」が手順
として：（ａ）前記更新値と第１の仮想メモリーアドレスを含む
前記パケット受信するステップ、（ｂ）第１の物理メモリーロケーションに対応する物理
メモリーアドレスに対して前記仮想メモリーアドレスを
翻訳するために前記少なくとも１ページのページテーブ
ルにアクセスするステップ、及び（ｃ）前記更新値を前記第１の物理メモリーロケーショ
ンに書き込むステップ、を具備した請求項６の方法。
【請求項９】請求項６の方法であって、さらに手順と
して：（ａ）第２のメモリーロケーションアドレスと更新値を
含む第２のパケットを発生するステップ、及び（ｂ）第２のパケットを送り出すステップ、を具備した方法。
【請求項１０】前記第２のパケットの前記発生が手順
として：（ａ）前記第１のメモリーロケーションアドレスを前記
第１ページテーブルに供給するステップ、（ｂ）第２のメモリーロケーションアドレスを得るステ
ップ、及び（ｃ）前記第２のメモリーロケーションアドレスと前記
更新値とからなる第２のパケットを発生するステップ、を具備した請求項９の方法。
【請求項１１】前記第１のノードが少なくとも１つの
シーケンシャル出力バッファーを具備し、また前記請求
項１０の「（ｂ）第２のパケットを送り出すステップ」
がさらに手順として：（ａ）前記第２のパケットを前記出力バッファーに供給
するステップ、及び（ｂ）前記第２のパケットを伝送するステップ、を具備した請求項９の方法。
【請求項１２】第１のノードであって、１つの第１の
プロセッサー、第１のメモリーロケーション、第１のペ
ージテーブルロケーションならびに第１の制御レジスタ
ーロケーションを持ち、且つ、少なくとも１つの第２の
ノードと相互接続されたネットワークにおいて、少なく
とも１つの第２のプロセッサー、第２のメモリーロケー
ション、第２のページテーブルロケーションならびに第
２の制御レジスターロケーションを持ち、前記少なくと
も１つの第２のノードノードにおける前記第２の少なく
とも１つのロケーションに対して更新値を供給するため
の方法であって、且つ、手順として：（ａ）少なくとも１つの更新値と少なくとも１つのロケ
ーションアドレスつくりだすステップ、及び（ｂ）前記パケットを前記少なくとも１つの第２のロケ
ーションへ送り出すステップ、を具備した方法。
【請求項１３】前記請求項１２の「（ａ）少なくとも
１つの更新値と少なくとも１つのロケーションアドレス
つくりだすステップ」が手順として：（ａ）前記少なくとも１つの第２のロケーションアドレ
スを前記第１のページテーブルから得るステップ、を具備した請求項１２の方法。
【請求項１４】請求項１２の方法であって、前記第２
のロケーションがメモリー、ページテーブル、あるい
は、制御レジスターロケーションなどからなるグループ
のいずれかであってよい方法。
【請求項１５】第１と、少なくとも１つの第２のノー
ドに付随する共有メモリーロケーションの中での無矛盾
性を維持するための方法であって、前記第２のノードはネットワーク全体に付随するページ
テーブルを有し、且つ、手順として：（ａ）前記共有メモリーロケーションを前記ページテー
ブル中にメモリーマップするステップ、及び（ｂ）前記共有メモリーロケーションに対する更新を前
記ネットワーク全体に多方向送出するステップ、を具備した方法。
【請求項１６】請求項１５の方法であって、さらに、
前記更新をインターリーブするように構成した方法。
【請求項１７】請求項１５の方法であって、前記多方
向送出が手順として：（ａ）前記第１のノードにおけるメモリー更新を発生す
るステップ、（ｂ）少なくとも１つの第２のノードに対する前記共有
メモリーロケーションのアドレスをアクセスするステッ
プ、（ｃ）少なくとも前記更新と前記アドレスを含むパケッ
トをつくりだすステップ、及び（ｄ）前記パケットを送り出すステップ、を具備した方法。
【請求項１８】請求項１７の方法であって、前記アク
セスが手順として：（ａ）前記第１のノードにおける前記メモリーのロケー
ション前記ページテーブルに供給するステップ、（ｂ）少なくとも１つの第２のノードに対する前記共有
メモリーロケーションの対応するアドレスを得るステッ
プ、（ｃ）少なくとも前記更新と前記アドレスを含むパケッ
トをつくりだすステップ、及び（ｄ）前記パケットを送り出すステップ、を具備した方法。
【請求項１９】請求項１７の方法であって、さらに、
手順として：（ａ）前記少なくとも１つの第２のノードにおける前記
更新を受信するステップ、及び（ｂ）前記少なくとも１つの第２のノードにおける前記
共有メモリーロケーションの前記アドレスに対する前記
更新を供給するステップ、を具備した方法。
【請求項２０】請求項１９の方法であって、前記パケ
ット中の前記アドレスが仮想アドレスであり、且つ、前
記請求項１９の「（ｂ）前記少なくとも１つの第２のノ
ードにおける前記共有メモリーロケーションの前記アド
レスに対する前記更新を供給するステップ」が手順とし
て：（ａ）前記第２のページテーブルを前記仮想アドレスで
アクセスするステップ、（ｂ）少なくとも１つの第２のノードにおける前記共有
メモリーの物理ロケーションを前記第２のページテーブ
ルから見つけるステップ、及び（ｃ）前記物理ロケーションを前記更新値で更新するス
テップ、を具備した方法。
【請求項２１】請求項１９の方法であって、且つ、前
記ネットワークが少なくとも１つの第３を含み、さらに
手順として：（ａ）前記第２のノードにおいて、前記少
なくとも１つの第３のノードへの伝送のための前記更新
とアドレスを含む第２のパケットをアセンブルするステ
ップ、を具備した方法。
【請求項２２】複数のコンピューターノードからなる
コンピューターネットワークであって、各ノードは少な
くとも１つのプロセッサーを有し、ネットワークは前記
ノード間の相互接続よりなっており、その改良点は：少
なくとも１つのプロセッサーのそれぞれに接続された前
記ノードのそれぞれにあるアダプターカード、前記ノー
ドを前記ネットワークに相互接続するためのリンクハー
ドウエアからなる前記アダプターカード、少なくとも１
つの入力バッファー、少なくとも１つのメモリーロケー
ション、少なくとも１つのページテーブル、少なくとも
１組の制御ならびにステータスレジスター、ならびに少
なくとも１つの出力バッファーについてなされたものか
らなるネットワーク。
【請求項２３】コンピューターネットワークシステム
であって、その構成要素として：（ａ）少なくとも２つのコンピューターノード、（ｂ）各ノードに付随する少なくとも１つのプロセッサ
ー、（ｃ）少なくとも２つのノードによって共有されるデー
タの少なくとも１つのコピーをしまうための各プロセッ
サーに付随した少なくとも１つのデータ格納ロケーショ
ン、（ｄ）前記共有データの各コピーの格納ロケーションに
インデクスするための各ノードに付随する少なくとも１
つのページテーブル手段、（ｅ）各ノードにおいて接続されたネットワーク伝送手
段と相互に接続された前記少なくとも２つのノード、を具備したシステム。
【請求項２４】請求項２３のコンピューターネットワ
ークシステムであって、その構成要素として、さらに：（ａ）前記ノードのそれぞれに付随し、前記ネットワー
ク伝送手段に対して、またそれによって前記の他のノー
ドに対して、データパケットを供給するための前記ネッ
トワーク伝送手段に接続された少なくとも１つの伝送手
段、を具備したシステム。
【請求項２５】前記伝送手段が少なくとも１つのノー
ド出力バッファーを含む請求項２４のコンピューターネ
ットワーク。
【請求項２６】請求項２３のコンピューターネットワ
ークシステムであって、さらに、それは各ノードに付随
した少なくとも１つの受信手段を含み、前記ネットワー
ク伝送手段に接続されているネットワーク。
【請求項２７】前記受信手段が少なくとも１つのノー
ド入力バッファーを含む請求項２６のコンピューターネ
ットワーク。
【請求項２８】請求項２４のコンピューターネットワ
ークであって、且つ、前記伝送手段がその構成要素とし
て：（ａ）少なくとも１つの出力バッファー、及び（ｂ）前記ノード出力バッファーと前記ネットワーク伝
送手段に接続された少なくとも１つのスイッチポート、を具備したネットワーク。
【請求項２９】請求項２８のコンピューターネットワ
ークであって、且つ、前記少なくとも１つのスイッチポ
ートが伝送手段がその構成要素として：（ａ）前記ノード出力バッファーに付随した少なくとも
１つの入力バッファー、及び（ｂ）少なくとも１つのスイッチページテーブル、を具備したネットワーク。
【請求項３０】請求項２６のコンピューターネットワ
ークであって、且つ、前記受信手段が伝送手段がその構
成要素として：（ａ）少なくとも１つのノード入力入力バッファー、及
び（ｂ）前記ノード入力バッファーと前記ネットワーク伝
送手段に接続された少なくとも１つのスイッチポートを
具備したネットワーク。
【請求項３１】請求項２３のコンピューターネットワ
ークであって、さらに、その構成要素として：（ａ）前記ネットワーク伝送手段に対して前記ノードの
それぞれに付随する接続手段、を具備したネットワーク。
【請求項３２】請求項３１のコンピューターネットワ
ークであって、且つ、前記接続手段がその構成要素とし
て：（ａ）少なくとも１つのノード入力バッファー、（ｂ）少なくとも１つのノード出力バッファー、及び（ｃ）前記少なくともノード入力とノード出力バッファ
ーとさらに前記ネットワーク伝送手段に接続されたリン
クハードウエアを具備したネットワーク。
【請求項３３】請求項３２のコンピューターシステム
であって、且つ、前記接続手段がさらにその構成要素と
して：（ａ）各ノードにおいて前記リンクハードウエアと前記
ネットワーク伝送手段の間の各ノードにおいて接続され
ている少なくとも１つのスイッチポートを具備したシス
テム。
【請求項３４】請求項３３のコンピューターシステム
であって、且つ、前記少なくとも１つのスイッチポート
がその構成要素として：（ａ）前記少なくとも１つのノード出力バッファーに付
随する少なくとも１つのスイッチ入力バッファー、（ｂ）前記少なくとも１つのノード入力バッファーに付
随する少なくとも１つのスイッチ出力バッファー、を含
む。（ｃ）少なくとも１つのスイッチページテーブル手段、（ｄ）少なくとも１つのスイッチレジスター手段、及び（ｅ）前記ネットワーク伝送手段に接続するスイッチ接
続手段、を具備したシステム。
【請求項３５】仮想共有メモリーにマップされた少な
くとも２つのコンピューターノードにおける相互接続の
ためのスイッチ手段であって、且つ、その構成要素とし
て：（ａ）それらの内の少なくとも１つが前記各コンピュー
ターノードに接続されている少なくとも２つのスイッチ
ポート、少なくとも１つのスイッチ入力バッファーから
なる前記各スイッチポート、少なくとも１つのスイッチ
出力バッファー、少なくとも１つのスイッチページテー
ブル手段、少なくとも１つのスイッチレジスターとリン
クハードウエア、及び（ｂ）前記少なくとも２つのスイッチポート相互接続す
るための前記各スイッチポートに付随した前記リンクハ
ードウエアに接続されたスイッチバス、を具備した手段。
【請求項３６】請求項３５のスイッチ手段であって、
前記少なくとも１つのページテーブル手段は、少なくと
も２つの関連するノードに対して、仮想と物理アドレシ
ング情報を含むインデクスを具備した手段。
【請求項３７】ノードに対する方法であって、少なく
とも１つのプロセッサーと少なくとも１つのメモリーロ
ケーションと少なくとも１つのページテーブル手段を有
し、前記少なくとも１つのメモリーロケーションにおい
てメモリー値を変更するために、メモリーは他のプロセ
ッサーを持つ少なくとも１つの相互接続されたコンピュ
ーターノード、前記共有メモリーのコピー、および少な
くとも１つのページテーブル手段と共有され、さらに手
順として：（ａ）前記メモリーロケーションの前記物理アドレスに
アクセスするステップ、（ｂ）前記更新値を前記メモリーロケーションに供給す
るステップ、（ｃ）前記メモリーロケーションの前記物理アドレスを
前記ページテーブルに供給するステップ、（ｄ）前記物理アドレスに対応する前記少なくとも１つ
の他のノードにおける少なくとも１つのアドレスを前記
ページテーブルから得るステップ、（ｅ）前記少なくとも１つのアドレスと前記更新値を含
むパケットをアセンブルするステップ、及び（ｆ）前記パケットを前記少なくとも１つの他のノード
に送出するステップ、を具備した方法。
【請求項３８】コンピューターノードを少なくとも１
つの他のコンピューターノードに相互接続することを容
易にする少なくとも１つのプロセッサーを有するコンピ
ューターノードに挿入するためのアダプターカードであ
って、構成要素として：（ａ）少なくとも１つのメモリー値を含む少なくとも１
つのメモリーロケーション、（ｂ）少なくとも１つのページテーブル、（ｃ）少なくとも１つのレジスター、（ｄ）少なくとも１つのノード入力バッファー、（ｅ）少なくとも１つのノード出力バッファー、および（ｆ）前記ノードを少なくとも１つの他のノードに接続
するためのリンクハードウエア、を具備したカードアダプター。
【請求項３９】請求項３８のアダプターカードであっ
て、前記ページテーブルが前記少なくとも１つのメモリ
ーロケーションのアドレスを含むアダプターカード。
【請求項４０】請求項３８におけるごときアダプター
カードであって、且つ少なくとも１つの他のコンピュー
ターノードが少なくとも１つのメモリー値を含む少なく
とも１つのメモリーロケーションを含み、前記少なくと
も１つのメモリー値が前記アダプターカード中の前記少
なくとも１つのメモリー値と共有され、前記ページテー
ブルが前記少なくとも１つの他のノード中の前記少なく
とも１つのメモリーロケーションのアドレス］を含んで
いるのアダプターカード。
【請求項４１】既存のコンピューターノードにおける
相互接続コンピューターノード間の共有仮想メモリーに
対するアクセスのための方法であって、且つ、手段とし
て：（ａ）ノードに前記共有メモリーのアドレスを含んでい
る少なくとも１つのページテーブルを供給するステッ
プ、及び（ｂ）前記ノードのページテーブル中に前記ネットワー
クのロケーションをメモリーマップするステップ、を具備した方法。
【請求項４２】既存のコンピューターノードにおける
共有仮想メモリーに対するアクセスのための装置であっ
て、且つ、その構成要素として：（ａ）各ノードに挿入するためのアドレスカードであっ
て、前記カードは少なくとも３つのメモリーロケーショ
ンとネットワークインターフェース、を具備する装置。
【請求項４３】請求項４２の装置であって、且つ、前記
少なくとも３つのメモリーロケーションがその構成要素
として：（ａ）データロケーションメモリー、（ｂ）ページテーブルメモリー、及び（ｃ）制御・ステータスレジスターメモリー、を具備した装置。
【請求項４４】請求項４２の装置であって、且つ少前
記ネットワークインターフェースがその構成要素とし
て：（ａ）少なくとも１つのシーケンシャル入力バッファ
ー、（ｂ）少なくとも１つのシーケンシャル出力バッファ
ー、及び（ｃ）リンクハードウエア、を具備した装置。
【請求項４５】請求項４４の装置であって、前記ネッ
トワークインターフェースがその構成要素としてさら
に：（ａ）前記スイッチバスに接続されたスイッチポート、を具備した装置。