JPH06196496A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

Info

Publication number
JPH06196496A
JPH06196496A JP34368292A JP34368292A JPH06196496A JP H06196496 A JPH06196496 A JP H06196496A JP 34368292 A JP34368292 A JP 34368292A JP 34368292 A JP34368292 A JP 34368292A JP H06196496 A JPH06196496 A JP H06196496A
Authority
JP
Japan
Prior art keywords
film
refractory metal
polycrystalline silicon
gate electrode
word line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP34368292A
Other languages
Japanese (ja)
Other versions
JP3346810B2 (en
Inventor
Hiroshi Kotaki
浩 小瀧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP34368292A priority Critical patent/JP3346810B2/en
Publication of JPH06196496A publication Critical patent/JPH06196496A/en
Application granted granted Critical
Publication of JP3346810B2 publication Critical patent/JP3346810B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

PURPOSE:To restrain a short channel effect in a transistor so as to enhance it in operational speed by a method wherein the side walls of a gate electrode and a word line and the upside of the word line are covered with an insulating film, and a source region and a drain region are buried in a region sandwiched between the word line and the gate electrode so as to reach a semiconductor substrate. CONSTITUTION:A word line 209 wherein a gate electrode 208 is buried is formed on an active region, an oxide film is deposited, and then a side wall oxide film 210 is provided onto the side wall of the word line 209 and the gate electrode 208. Then, a polycrystalline silicon film 211 is buried in a region sandwiched between the word line 209 and the gate electrode 208. Next, a quasi-stable titanium silicide layer 212 is formed and turned into a stable TiSi2-C 54 crystal structure. Then, an interlayer insulating film 213 is deposited, then a source.drain region 214 is formed so as to reach a semiconductor substrate 201, and As ions in the gate electrode are activated enough. Lastly, a contact hole is bored, an upper wiring is provided, and thus a semiconductor device can be obtained.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にMOS FETの製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing method, and more particularly to a MOS FET manufacturing method.

【0002】[0002]

【従来の技術】従来のシリサイドトランジスタに関する
製造方法は、図5(a)〜(d)に示すような製造方法
がある。図5(a)に示すように、所定の領域にフィー
ルド酸化膜302を形成した半導体基板301上に多結
晶シリコン膜303を堆積する行程と、図5(b)に示
すように、上記多結晶シリコン膜303上に酸化膜30
4を形成した後、トランジスタのチャンネル領域となる
領域の上記酸化膜304及び多結晶シリコン膜303を
RIEにより、シリコン基板が露出するまでエッチング
する行程と、図5(c)に示すように、ゲート酸化膜3
05、ゲート電極306を形成し、半導体基板と逆導電
型の高濃度の不純物イオンをイオン注入法によりドーピ
ングする行程と、図5(d)に示すように、Ti金属を
スパッタし、急速加熱処理(RTA)により自己整合的
に上記ソース、ドレイン領域308及びゲート電極30
6表面をシリサイド化し、チタンシリサイド層307を
形成した後、未反応のTiを選択的に除去する行程を備
えている。(例えば、M.Shimizu et al., Symposium on
VLSI Technology Digest of Tchnical Papers, p11(1
988))
2. Description of the Related Art As a conventional manufacturing method for a silicide transistor, there is a manufacturing method as shown in FIGS. As shown in FIG. 5A, a step of depositing a polycrystalline silicon film 303 on a semiconductor substrate 301 having a field oxide film 302 formed in a predetermined region, and as shown in FIG. Oxide film 30 on silicon film 303
4 is formed, the oxide film 304 and the polycrystalline silicon film 303 in the region to be the channel region of the transistor are etched by RIE until the silicon substrate is exposed, and as shown in FIG. Oxide film 3
05, the step of forming the gate electrode 306, doping the high-concentration impurity ions of the conductivity type opposite to that of the semiconductor substrate by the ion implantation method, and sputtering Ti metal as shown in FIG. The source / drain region 308 and the gate electrode 30 are self-aligned by (RTA).
After the titanium silicide layer 307 is formed by siliciding the surface, the unreacted Ti is selectively removed. (For example, M. Shimizu et al., Symposium on
VLSI Technology Digest of Tchnical Papers, p11 (1
988))

【0003】[0003]

【発明が解決しようとする課題】従来のMOS FET
の製造方法では、前記トランジスタのチャンネル領域と
なる領域の酸化膜、及び多結晶シリコン膜を、RIEに
よりシリコン基板が露出するまでエッチンングする工程
に於いて、RIEにより、シリコン基板がダメージを受
けると共に、図5(d)A部、B部が、急峻な鋭角形状
となるため、電解集中が起こりトランジスタ特性を劣化
させるという問題点がある。また、シリサイド化反応を
行う前に(Ti金属を堆積する前に)不純物拡散層を形
成しているため、不純物の影響、及び多結晶シリコンの
グレインの影響によりシリサイド化反応の制御が困難と
なり、TiSi2 C54結晶が安定的に形成できず抵
抗が高くなるという問題点が有る。
[Problems to be Solved by the Invention] Conventional MOS FET
In the manufacturing method, the step of etching the oxide film and the polycrystalline silicon film in the channel region of the transistor by RIE until the silicon substrate is exposed, the RIE damages the silicon substrate, and Since the portions A and B in FIG. 5D have a steep acute angle shape, there is a problem that electrolytic concentration occurs and the transistor characteristics are deteriorated. Further, since the impurity diffusion layer is formed before performing the silicidation reaction (before depositing the Ti metal), it is difficult to control the silicidation reaction due to the influence of impurities and the grain of polycrystalline silicon. There is a problem that the TiSi2 C54 crystal cannot be stably formed and the resistance becomes high.

【0004】[0004]

【課題を解決するための手段】上記課題を解決するため
に半導体装置のトランジスタに於て、素子分離領域で囲
まれた活性領域内に、ゲート絶縁膜を介してゲート電極
が埋め込まれており、該ゲート電極及び素子分離領域上
にワード線が存在し、上記ゲート電極とワード線の側壁
部及びワード線の上部は絶縁膜で覆われており、上記ワ
ード線及びゲート電極で挟まれた領域には、上記半導体
基板まで達するソース、ドレイン領域が埋め込まれてい
る事を特徴とし、その製造方法は、半導体基板上に素子
分離領域を形成する工程と、ゲート絶縁膜を形成する工
程と、上記素子分離領域に囲まれた活性領域に上記ゲー
ト絶縁膜を介して、第1の多結晶シリコン膜を埋め込む
工程と、該第1の多結晶シリコン膜表面にのみ選択的に
第1の高融点金属シリサイド膜を形成する工程と、導電
性膜及び、第1の絶縁膜を順次堆積する工程と、上記第
1の多結晶シリコン膜、第1の高融点金属シリサイド
膜、導電性膜、第1の絶縁膜をワード線パターンにパタ
ーンニングし、上記素子分離領域で囲まれた活性領域に
ゲート電極を形成する工程と、上記ゲート電極及びワー
ド線側壁に第2の絶縁膜を形成する工程と、ワード線及
びゲート電極で挟まれた領域に上記活性領域まで達する
第2の多結晶シリコン膜を埋め込む工程と、隣接する活
性領域との短絡を防止するため、該第2の多結晶シリコ
ン膜をパターンニングするし、素子分離領域上で分離す
る工程と、該第2の多結晶シリコン膜表面にのみ自己整
合的に、第2の高融点金属シリサイド膜を形成し、上記
半導体基板と逆導電型の不純物により、上記半導体基板
迄達するソース、ドレイン領域を形成する工程を備えて
おり、上記半導体装置のトランジスタのソース、ドレイ
ン領域の形成方法は、上記第2の多結晶シリコン膜上部
に、高融点金属膜を堆積する工程と、第1の急速加熱処
理により上記高融点金属膜を上記第2の多結晶シリコン
膜と反応させ高融点金属シリサイド膜を形成する工程
と、未反応の上記高融点金属膜をエッチング除去する工
程と、イオン注入法により半導体基板と逆導電型の不純
物を上記高融点金属膜中に注入する工程と、第2の急速
加熱処理により上記高融点金属シリサイド膜を安定な結
晶構造に変化させる工程と、その上に層間絶縁膜を堆積
した後、熱処理を行ない上記半導体基板と逆導電型の不
純物を活性化させると供に半導体基板まで不純物を拡散
させる工程を含むことを特徴とする。もしくは、高融点
金属をイオン注入法により上記第2の多結晶シリコン膜
表面に注入し、該第2の多結晶シリコン膜表面を非晶質
化する工程と、該第2の多結晶シリコン膜上部に、上記
高融点金属から成る高融点金属膜を堆積する工程と、第
1の急速加熱処理により多結晶シリコン膜中の上記高融
点金属及び、上記高融点金属膜を上記第2の多結晶シリ
コン膜中のシリコン原子と反応させ高融点金属シリサイ
ド膜を形成する工程と、シリコン原子と未反応の上記高
融点金属膜をエッチング除去する工程と、イオン注入法
により半導体基板と逆導電型の不純物を注入する工程
と、第2の急速加熱処理により上記高融点金属シリサイ
ド膜を安定な結晶構造に変化させる工程と、その上に層
間絶縁膜を堆積した後、熱処理を行ない上記半導体基板
と逆導電型の不純物を活性化させると供に、半導体基板
まで不純物を拡散させる工程を備えている。
In order to solve the above problems, in a transistor of a semiconductor device, a gate electrode is buried in an active region surrounded by an element isolation region via a gate insulating film, A word line is present on the gate electrode and the element isolation region, and a sidewall portion of the gate electrode and the word line and an upper portion of the word line are covered with an insulating film, and a region between the word line and the gate electrode is provided. Is characterized in that the source and drain regions reaching the semiconductor substrate are buried, and a manufacturing method thereof is the step of forming an element isolation region on the semiconductor substrate, the step of forming a gate insulating film, and the element A step of embedding a first polycrystalline silicon film in the active region surrounded by the isolation region via the gate insulating film, and selectively forming a first refractory metal only on the surface of the first polycrystalline silicon film. A step of forming a silicide film, a step of sequentially depositing a conductive film and a first insulating film, a step of depositing the first polycrystalline silicon film, a first refractory metal silicide film, a conductive film, Patterning the insulating film into a word line pattern to form a gate electrode in the active region surrounded by the element isolation region; forming a second insulating film on the gate electrode and the word line sidewall; A step of embedding a second polycrystalline silicon film reaching the active region in a region sandwiched by a line and a gate electrode, and patterning the second polycrystalline silicon film to prevent a short circuit with an adjacent active region. However, the second refractory metal silicide film is formed in a self-aligning manner only on the surface of the second polycrystalline silicon film by the step of separating on the element isolation region, and impurities of the conductivity type opposite to that of the semiconductor substrate are formed. By The method of forming source and drain regions of a transistor of the semiconductor device comprises depositing a refractory metal film on the upper surface of the second polycrystalline silicon film. And a step of reacting the refractory metal film with the second polycrystalline silicon film by a first rapid heat treatment to form a refractory metal silicide film, and removing the unreacted refractory metal film by etching. And a step of implanting an impurity of a conductivity type opposite to that of the semiconductor substrate into the refractory metal film by an ion implantation method, and a second rapid heat treatment to change the refractory metal silicide film into a stable crystal structure. After the process and the deposition of the interlayer insulating film on the process, heat treatment is performed to activate the impurity of the conductivity type opposite to that of the semiconductor substrate and to diffuse the impurity to the semiconductor substrate. It is characterized by including a step of Alternatively, a step of injecting a refractory metal into the surface of the second polycrystalline silicon film by an ion implantation method to amorphize the surface of the second polycrystalline silicon film, and an upper portion of the second polycrystalline silicon film And a step of depositing a refractory metal film made of the refractory metal, and a step of first rapid heat treatment to remove the refractory metal in the polycrystal silicon film and the refractory metal film from the second polycrystal silicon. A step of reacting with silicon atoms in the film to form a refractory metal silicide film; a step of etching away the refractory metal film that has not reacted with silicon atoms; and an impurity of a conductivity type opposite to that of the semiconductor substrate by an ion implantation method. An implanting step, a step of changing the refractory metal silicide film into a stable crystal structure by a second rapid heat treatment, and an interlayer insulating film deposited thereon, and then a heat treatment is performed to form the semiconductor substrate. The conductivity type of impurities to test the activating includes the step of diffusing impurities to the semiconductor substrate.

【0005】或は、上記課題を解決するために半導体装
置のトランジスタ製造方法に於て、半導体基板上に素子
分離領域を形成する工程と、ゲート絶縁膜を形成する工
程と、上記素子分離領域に囲まれた活性領域に上記ゲー
ト絶縁膜を介して、第1の非晶質シリコン膜を埋め込む
工程と、該第1の非晶質シリコン膜表面にのみ選択的に
第1の高融点金属シリサイド膜を形成する工程と、導電
性膜及び、第1の絶縁膜を順次堆積する工程と、上記第
1の非晶質シリコン膜、第1の高融点金属シリサイド
膜、導電性膜、第1の絶縁膜をワード線パターンにパタ
ーンニングし、上記素子分離領域で囲まれた活性領域に
ゲート電極を形成する工程と、上記ゲート電極及びワー
ド線側壁に第2の絶縁膜を形成する工程と、ワード線及
びゲート電極で挟まれた領域に上記活性領域まで達する
第2の非晶質シリコン膜を埋め込む工程と、隣接する活
性領域との短絡を防止するため、該第2の非晶質シリコ
ン膜をパターンニングし、素子分離領域上で分離する工
程と、該第2の非晶質シリコン膜表面にのみ自己整合的
に、第2の高融点金属シリサイド膜を形成し、上記半導
体基板と逆導電型の不純物により、上記半導体基板迄達
するソース、ドレイン領域を形成する工程を備えてお
り、上記半導体装置のトランジスタのソース、ドレイン
領域の形成方法は、上記第2の非結晶シリコン膜上部
に、高融点金属膜を堆積する工程と、第1の急速加熱処
理により上記高融点金属膜を上記第2の非晶質シリコン
膜と反応させ高融点金属シリサイド膜を形成する工程
と、未反応の上記高融点金属膜をエッチング除去する工
程と、イオン注入法により半導体基板と逆導電型の不純
物を上記高融点金属膜中に注入する工程と、第2の急速
加熱処理により上記高融点金属シリサイド膜を安定な結
晶構造に変化させる工程と、その上に層間絶縁膜を堆積
した後、熱処理を行ない上記基板と逆導電型の不純物を
活性化させると供に半導体基板まで不純物を拡散させる
工程を備えている。
Alternatively, in order to solve the above problems, in a method of manufacturing a transistor of a semiconductor device, a step of forming an element isolation region on a semiconductor substrate, a step of forming a gate insulating film, and A step of embedding a first amorphous silicon film in the surrounded active region via the gate insulating film, and selectively forming a first refractory metal silicide film only on the surface of the first amorphous silicon film And a step of sequentially depositing a conductive film and a first insulating film, the first amorphous silicon film, the first refractory metal silicide film, the conductive film, and the first insulating film. Patterning the film into a word line pattern to form a gate electrode in the active region surrounded by the element isolation region; forming a second insulating film on the gate electrode and the word line sidewall; And sandwiched between the gate electrodes The step of burying the second amorphous silicon film reaching the above-mentioned active region in the open region and the patterning of the second amorphous silicon film in order to prevent a short circuit with the adjacent active region, A second refractory metal silicide film is formed in a self-aligning manner only on the surface of the second amorphous silicon film by the above separation step, and the semiconductor substrate is formed by impurities of a conductivity type opposite to that of the semiconductor substrate. The method of forming the source and drain regions of the transistor of the semiconductor device includes the step of depositing a refractory metal film on the second amorphous silicon film. A step of reacting the refractory metal film with the second amorphous silicon film by a first rapid heat treatment to form a refractory metal silicide film, and etching the unreacted refractory metal film. And a step of implanting an impurity of a conductivity type opposite to that of the semiconductor substrate into the refractory metal film by an ion implantation method, and a second rapid heat treatment to change the refractory metal silicide film into a stable crystal structure. And a step of depositing an interlayer insulating film thereon and then performing a heat treatment to activate impurities having a conductivity type opposite to that of the substrate and diffuse the impurities to the semiconductor substrate.

【0006】また、上記高融点金属は、Ti、Co、N
i、Zr、V、Hfである事を特徴とする。
The refractory metals are Ti, Co, N
i, Zr, V, and Hf.

【0007】[0007]

【実施例】以下、本発明の半導体装置及びその製造方法
を実施例により詳細に説明する。図1は本発明の半導体
装置の平面図(a)、及び図(a)におけるAーA’面
の断面図(b)である。図2(a)〜(c)及び図3
(d)〜(f)及び図4(g)〜(i)は、本発明のト
ランジスタの工程順断面図である。
EXAMPLES The semiconductor device and the method for manufacturing the same according to the present invention will be described in detail below with reference to examples. FIG. 1 is a plan view (a) of a semiconductor device of the present invention and a cross-sectional view (b) taken along the line AA ′ in FIG. 2 (a) to (c) and FIG.
4D to 4F and FIGS. 4G to 4I are cross-sectional views in order of the steps of the transistor of the present invention.

【0008】まず、図2(a)に示すように、半導体基
板201(本実施例では、P型半導体基板)上にフィー
ルド酸化膜202を形成する。
First, as shown in FIG. 2A, a field oxide film 202 is formed on a semiconductor substrate 201 (P-type semiconductor substrate in this embodiment).

【0009】次に、図2(b)に示すように、上記フィ
ールド酸化膜で囲まれた活性領域にゲート酸化膜203
を形成し、多結晶シリコン膜204を埋め込む。本実施
例では、多結晶シリコン膜を埋め込む方法として、多結
晶シリコン膜を堆積した後フォトレジストを塗布し平坦
化を行ない、多結晶シリコン膜とフォトレジストの間で
選択非のないエッチング条件で、フィールド酸化膜が露
出するまでエッチバックを行なって形成している。しか
し、今後領域が縮小するにしたがって、多結晶シリコン
膜の堆積のみで平坦化は可能と成る。
Next, as shown in FIG. 2B, a gate oxide film 203 is formed in the active region surrounded by the field oxide film.
Is formed and the polycrystalline silicon film 204 is embedded. In this embodiment, as a method of embedding a polycrystalline silicon film, a photoresist is applied after the polycrystalline silicon film is deposited and planarization is performed, and the etching conditions are not selective between the polycrystalline silicon film and the photoresist. It is formed by etching back until the field oxide film is exposed. However, as the area shrinks in the future, planarization becomes possible only by depositing a polycrystalline silicon film.

【0010】次に、高融点金属膜(本実施例では、チタ
ン膜)を堆積し、第1のRTA処理を、例えば窒素雰囲
気中で、625℃、20秒程度行ない準安定なチタンシ
リサイド層205を形成し、未反応のチタン金属を硫酸
と過酸化水素水の混合液でエッチング除去し、基板と逆
導電型の不純物イオン(本実施例では、砒素イオン)を
例えば、本実施例では、40Kev程度の注入エネルギ
ーで、1E16/cm2程度のドーズ量を上記チタンシ
リサイド膜205中に注入した後、第2のRTA処理を
例えば、窒素雰囲気中で、900℃、20秒程度行ない
上記チタンシリサイド膜205を安定な、TiSi2
C54結晶構造に変化させ、図2(c)を得る。
Next, a refractory metal film (a titanium film in this embodiment) is deposited, and the first RTA process is performed, for example, in a nitrogen atmosphere at 625 ° C. for about 20 seconds, and a metastable titanium silicide layer 205 is formed. And the unreacted titanium metal is removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide solution. Impurity ions of opposite conductivity type to the substrate (arsenic ions in this embodiment) are, for example, 40 Kev in this embodiment. After implanting a dose of about 1E16 / cm 2 into the titanium silicide film 205 with an implantation energy of about 2 ° C., a second RTA process is performed, for example, in a nitrogen atmosphere at 900 ° C. for about 20 seconds to perform the titanium silicide film 205. Stable, TiSi2
2C is obtained by changing to the C54 crystal structure.

【0011】次に、図3(d)に示すように、導電体膜
(本実施例では、チタンシリサイド膜206)及び酸化
膜207を順次堆積する。
Next, as shown in FIG. 3D, a conductor film (a titanium silicide film 206 in this embodiment) and an oxide film 207 are sequentially deposited.

【0012】次に、図3(e)に示すように、ワード線
パターンにフォトレジストをマスクとして、上記酸化膜
207、導電体膜(チタンシリサイド膜206)、チタ
ンシリサイド膜205、多結晶シリコン膜204を順次
エッチングし、活性領域上ではゲート電極208が埋め
込まれた形のワード線209を形成する。 次に、図3
(f)に示すように、酸化膜を堆積した後、活性領域上
にてシリコン基板が露出するまで上記酸化膜をエッチバ
ックし、ワード線209及びゲート電極208側壁に側
壁酸化膜210を形成する。
Next, as shown in FIG. 3E, the oxide film 207, the conductor film (titanium silicide film 206), the titanium silicide film 205, and the polycrystalline silicon film are formed using the photoresist as a mask for the word line pattern. 204 is sequentially etched to form a word line 209 in which the gate electrode 208 is embedded on the active region. Next, FIG.
As shown in (f), after the oxide film is deposited, the oxide film is etched back until the silicon substrate is exposed on the active region to form a sidewall oxide film 210 on the sidewall of the word line 209 and the gate electrode 208. .

【0013】次に、図4(g)に示すように、ワード線
209及びゲート電極208で挟まれた領域に多結晶シ
リコン膜211を埋め込み、隣接する活性領域との短絡
を防止するため、該多結晶シリコン膜211をパターン
ニングし、素子分離領域上(図1(b)におけるaの領
域)で分離する。ここで本実施例では、多結晶シリコン
膜を表面が平坦化するまで堆積した後、ワード線209
上部の酸化膜207が露出するまでエッチバックを行な
い上記多結晶シリコン膜211の埋め込みを行なってい
る。
Next, as shown in FIG. 4G, a polycrystalline silicon film 211 is embedded in a region sandwiched by the word line 209 and the gate electrode 208 to prevent a short circuit with an adjacent active region. The polycrystalline silicon film 211 is patterned and separated on the element isolation region (region a in FIG. 1B). Here, in this embodiment, after depositing a polycrystalline silicon film until the surface is flattened, the word line 209 is formed.
Etching back is performed until the oxide film 207 on the upper portion is exposed to fill the polycrystalline silicon film 211.

【0014】次に、図4(h)に示すように、高融点金
属膜(本実施例では、チタン膜)を堆積し、第3のRT
A処理を、例えば窒素雰囲気中で、625℃、20秒程
度行ない準安定なチタンシリサイド層212を形成し、
未反応のチタン金属を硫酸と過酸化水素水の混合液でエ
ッチング除去し、次に、基板と逆導電型の不純物イオン
(本実施例では、砒素イオン)をドーズ量の95%以上
が、上記チタンシリサイド膜212中に注入されるよう
なエネルギーで、例えば、本実施例では、35Kev程
度の注入エネルギーで、5E15/cm2程度のドーズ
量を上記チタンシリサイド膜212中に注入した後、第
4のRTA処理を例えば、窒素雰囲気中で、900℃、
20秒程度行ない上記チタンシリサイド膜212を安定
な、TiSi2 C54結晶構造に変化させる。
Next, as shown in FIG. 4H, a refractory metal film (a titanium film in this embodiment) is deposited and a third RT film is deposited.
A treatment is performed, for example, in a nitrogen atmosphere at 625 ° C. for about 20 seconds to form a metastable titanium silicide layer 212,
Unreacted titanium metal is removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide solution, and then impurity ions of the opposite conductivity type to the substrate (arsenic ions in this embodiment) are used for 95% or more of the dose. With the energy for implanting into the titanium silicide film 212, for example, in the present embodiment, with an implant energy of about 35 Kev, after implanting a dose amount of about 5E15 / cm 2 into the titanium silicide film 212, the fourth process is performed. RTA treatment is performed, for example, in a nitrogen atmosphere at 900 ° C.
The titanium silicide film 212 is transformed into a stable TiSi2C54 crystal structure for about 20 seconds.

【0015】次に、図4(i)に示すように、層間絶縁
膜213を堆積した後900℃、15分程度の熱処理に
より、半導体基板201まで達するソース、ドレイン領
域214を形成すると供に、ゲート電極中のAsイオン
を十分活性化する。
Next, as shown in FIG. 4I, a source / drain region 214 reaching the semiconductor substrate 201 is formed by depositing an interlayer insulating film 213 and then performing a heat treatment at 900 ° C. for about 15 minutes. As ions in the gate electrode are sufficiently activated.

【0016】最後に、コンタクト孔を開孔し上部配線を
形成することにより、図1(a)の半導体装置を得る。
Finally, a contact hole is formed and an upper wiring is formed to obtain the semiconductor device shown in FIG.

【0017】(実施例2)本発明のシリサイド層の形成
方法は、第1の実施例に限るものではない。
(Embodiment 2) The method for forming a silicide layer according to the present invention is not limited to the first embodiment.

【0018】多結晶シリコン膜のシリサイド化として、
多結晶シリコン膜204、211中に高融点金属イオ
ン、例えばTiイオンをイオン注入法により注入し、多
結晶シリコン膜204、211表面を非晶質化する。次
に上記高融点金属と同じ金属から成る高融点金属膜、例
えば本実施例ではTi膜を堆積する。次に第1のRTA
処理を、例えば窒素雰囲気中で、625℃、20秒程度
行ない上記多結晶シリコン膜204、211中のTi及
び上記Ti膜と多結晶シリコン膜中のシリコンを反応さ
せ、準安定なチタンシリサイド層205、212を形成
し、未反応のチタン金属を硫酸と過酸化水素水の混合液
でエッチング除去する。後は、第1の実施例と同様の工
程を経て所望のトランジスタ素子を形成する。
As the silicidation of the polycrystalline silicon film,
Refractory metal ions such as Ti ions are implanted into the polycrystalline silicon films 204 and 211 by an ion implantation method to make the surfaces of the polycrystalline silicon films 204 and 211 amorphous. Next, a refractory metal film made of the same metal as the refractory metal, for example, a Ti film in this embodiment is deposited. Then the first RTA
The treatment is performed, for example, in a nitrogen atmosphere at 625 ° C. for about 20 seconds to react Ti in the polycrystalline silicon films 204 and 211 and the Ti film with the silicon in the polycrystalline silicon film, so that a metastable titanium silicide layer 205 is formed. , 212 are formed, and unreacted titanium metal is removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide solution. After that, a desired transistor element is formed through the same steps as those in the first embodiment.

【0019】なお、実施例1及び実施例2において、上
記多結晶シリコン膜204、211の替りに非晶質シリ
コン膜を用いてもよい。非晶質シリコン膜を使用した場
合、多結晶シリコン膜のようなグレインが存在しないた
め、シリサイド化反応が均一に起こるという利点が有
る。
In the first and second embodiments, an amorphous silicon film may be used instead of the polycrystalline silicon films 204 and 211. When an amorphous silicon film is used, there is an advantage that a silicidation reaction occurs uniformly because grains unlike the polycrystalline silicon film do not exist.

【0020】また、本発明のシリサイド層の形成の為の
高融点金属材料は、チタン金属に限るものではない。C
o、Ni、Zr、V、Hf金属を使用してもよい。
The refractory metal material for forming the silicide layer of the present invention is not limited to titanium metal. C
O, Ni, Zr, V, Hf metals may be used.

【0021】[0021]

【発明の効果】以上より明らかなように本発明は、素子
分離領域で囲まれた活性領域内に、ゲート絶縁膜を介し
てゲート電極が埋め込まれており、該ゲート電極及び素
子分離領域上にワード線が存在し、上記ゲート電極とワ
ード線の側壁部及びワード線の上部は絶縁膜で覆われて
おり、上記ワード線及びゲート電極で挟まれた領域に
は、上記半導体基板まで達する上部がシリサイド膜で形
成されたソース、ドレイン領域が埋め込まれている事を
特徴とするトランジスタ素子のため、チャンネル部より
上部に形成されたシリサイド層より不純物を拡散するた
め、非常に浅いジャンクションを形成することが可能と
なり、トランジスタの短チャンネル効果を抑制すること
が可能となる。また、シリサイド領域は半導体基板まで
達していないため、リーク電流が少ない。さらに、非常
に低抵抗なシリサイド層が形成されており、且つ、活性
領域上にコンタクト領域を設ける必要がなく、拡散層面
積(活性領域)を非常に小さく設計できるため拡散層寄
生抵抗を低減でき、トランジスタのスピードを向上させ
る事ができると供にコンタクト孔のアスペクト比を低減
できる。
As is apparent from the above, according to the present invention, the gate electrode is embedded in the active region surrounded by the element isolation region via the gate insulating film, and the gate electrode and the element isolation region are provided. There is a word line, and the sidewalls of the gate electrode and the word line and the upper part of the word line are covered with an insulating film, and the region sandwiched by the word line and the gate electrode has an upper part reaching the semiconductor substrate. Since the transistor element is characterized in that the source and drain regions formed by the silicide film are buried, impurities are diffused from the silicide layer formed above the channel part, so that a very shallow junction is formed. And the short channel effect of the transistor can be suppressed. Further, since the silicide region does not reach the semiconductor substrate, the leak current is small. Furthermore, since a silicide layer having a very low resistance is formed, and it is not necessary to provide a contact region on the active region, the diffusion layer area (active region) can be designed to be very small, so that the diffusion layer parasitic resistance can be reduced. In addition to improving the transistor speed, the aspect ratio of the contact hole can be reduced.

【0022】また、トランジスタ形成工程に於て、ゲー
ト酸化膜及びゲート電極を形成した後、多結晶シリコン
膜を堆積し、エッチバックにより自己整合的に分離され
た積み上げ拡散層領域(ソース、ドレイン領域)を形成
するため、図5の従来例のようなチャンネル部のダメー
ジが無い。
In the transistor forming process, a gate oxide film and a gate electrode are formed, a polycrystalline silicon film is deposited, and the stacked diffusion layer regions (source and drain regions) are self-aligned and separated by etchback. ) Is formed, there is no damage to the channel portion as in the conventional example of FIG.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明における半導体装置の平面図(a)、及
び図(a)に於けるA−A’面の断面図(b)である。
FIG. 1 is a plan view (a) of a semiconductor device according to the present invention and a sectional view (b) taken along the line AA ′ in FIG.

【図2】本発明におけるトランジスタの工程順断面図
(a)〜(c)である。
2A to 2C are cross-sectional views in order of the processes of a transistor according to the present invention.

【図3】本発明におけるトランジスタの工程順断面図
(d)〜(f)である。
3A to 3F are sectional views (d) to (f) in order of steps of the transistor of the present invention.

【図4】本発明におけるトランジスタの工程順断面図
(g)〜(i)である。
4A to 4I are cross-sectional views in order of the processes of the transistor of the present invention.

【図5】従来例におけるトランジスタの工程順断面図
(a)〜(d)である。
5A to 5D are cross-sectional views in order of steps of a transistor in a conventional example.

【符号の説明】[Explanation of symbols]

101、201、301 半導体基板 102、202、302 ィールド酸化膜 303 多結晶シリコン膜 304 酸化膜 103、203、305 ゲート酸化膜 204 多結晶シリコン膜 205 シリサイド膜 206 シリサイド膜 207 酸化膜 104、208、306 ゲート電極 105、209 ワード線 210 側壁酸化膜 211 多結晶シリコン膜 106、212 シリサイド膜 107、213 層間絶縁膜 108、214、 ソース、ドレイン領域 109 コンタクト孔 110 上部配線 307 Tiシリサイド膜 308 ソース、ドレイン領域 101, 201, 301 Semiconductor substrate 102, 202, 302 Field oxide film 303 Polycrystalline silicon film 304 Oxide film 103, 203, 305 Gate oxide film 204 Polycrystalline silicon film 205 Silicide film 206 Silicide film 207 Oxide film 104, 208, 306 Gate electrode 105, 209 Word line 210 Sidewall oxide film 211 Polycrystalline silicon film 106, 212 Silicide film 107, 213 Interlayer insulating film 108, 214, Source / drain region 109 Contact hole 110 Upper wiring 307 Ti silicide film 308 Source / drain region

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 半導体装置のトランジスタに於て、素子
分離領域で囲まれた活性領域内に、ゲート絶縁膜を介し
てゲート電極が埋め込まれており、該ゲート電極及び素
子分離領域上にワード線が存在し、上記ゲート電極とワ
ード線の側壁部及びワード線の上部は絶縁膜で覆われて
おり、上記ワード線及びゲート電極で挟まれた領域に
は、上記半導体基板まで達するソース、ドレイン領域が
埋め込まれている事を特徴とする半導体装置。
1. In a transistor of a semiconductor device, a gate electrode is embedded in an active region surrounded by an element isolation region via a gate insulating film, and a word line is formed on the gate electrode and the element isolation region. The gate electrode, the side wall of the word line and the upper part of the word line are covered with an insulating film, and the region sandwiched by the word line and the gate electrode has source and drain regions reaching the semiconductor substrate. A semiconductor device characterized by being embedded.
【請求項2】 半導体装置のトランジスタ形成工程に於
て、半導体基板上に素子分離領域を形成する工程と、ゲ
ート絶縁膜を形成する工程と、上記素子分離領域に囲ま
れた活性領域に上記ゲート絶縁膜を介して、第1の多結
晶シリコン膜を埋め込む工程と、該第1の多結晶シリコ
ン膜表面にのみ選択的に第1の高融点金属シリサイド膜
を形成する工程と、導電性膜及び、第1の絶縁膜を順次
堆積する工程と、上記第1の多結晶シリコン膜、第1の
高融点金属シリサイド膜、導電性膜、第1の絶縁膜をワ
ード線パターンにパターンニングし、上記素子分離領域
で囲まれた活性領域にゲート電極を形成する工程と、上
記ゲート電極及びワード線側壁に第2の絶縁膜を形成す
る工程と、ワード線及びゲート電極で挟まれた領域に上
記活性領域まで達する第2の多結晶シリコン膜を埋め込
む工程と、隣接する活性領域との短絡を防止するため、
該第2の多結晶シリコン膜をパターンニングし、素子分
離領域上で分離する工程と、該第2の多結晶シリコン膜
表面にのみ自己整合的に、第2の高融点金属シリサイド
膜を形成し、上記半導体基板と逆導電型の不純物によ
り、上記半導体基板迄達するソース、ドレイン領域を形
成する工程を含むことを特徴とする半導体装置の製造方
法。
2. A step of forming a transistor in a semiconductor device, the step of forming an element isolation region on a semiconductor substrate, the step of forming a gate insulating film, and the gate in an active region surrounded by the element isolation region. A step of burying the first polycrystalline silicon film via an insulating film, a step of selectively forming the first refractory metal silicide film only on the surface of the first polycrystalline silicon film, a conductive film, A step of sequentially depositing a first insulating film, patterning the first polycrystalline silicon film, the first refractory metal silicide film, the conductive film, and the first insulating film into a word line pattern, Forming a gate electrode in the active region surrounded by the element isolation region; forming a second insulating film on the side wall of the gate electrode and the word line; and forming the active region in the region sandwiched by the word line and the gate electrode. Reach the territory In order to prevent a short circuit between the step of burying the second polycrystalline silicon film and the adjacent active region,
The second refractory metal silicide film is formed in a self-aligned manner only on the surface of the second polycrystalline silicon film by patterning the second polycrystalline silicon film and separating it on the element isolation region. A method of manufacturing a semiconductor device, comprising: forming a source / drain region reaching the semiconductor substrate with an impurity having a conductivity type opposite to that of the semiconductor substrate.
【請求項3】 上記特許請求の範囲第2項記載の半導体
装置のトランジスタのソース、ドレイン領域の形成方法
は、上記第2の多結晶シリコン膜上部に、高融点金属膜
を堆積する工程と、第1の急速加熱処理により上記高融
点金属膜を上記第2の多結晶シリコン膜と反応させ高融
点金属シリサイド膜を形成する工程と、未反応の上記高
融点金属膜をエッチング除去する工程と、イオン注入法
により半導体基板と逆導電型の不純物を上記高融点金属
膜中に注入する工程と、第2の急速加熱処理により上記
高融点金属シリサイド膜を安定な結晶構造に変化させる
工程と、その上に層間絶縁膜を堆積した後、熱処理を行
ない上記半導体基板と逆導電型の不純物を活性化させる
と供に半導体基板まで不純物を拡散させる工程を含むこ
とを特徴とする半導体装置の製造方法。
3. A method for forming a source / drain region of a transistor of a semiconductor device according to claim 2, wherein a refractory metal film is deposited on the second polycrystalline silicon film. A step of reacting the refractory metal film with the second polycrystalline silicon film by a first rapid heat treatment to form a refractory metal silicide film; and a step of etching away the unreacted refractory metal film. A step of implanting an impurity having a conductivity type opposite to that of the semiconductor substrate into the refractory metal film by an ion implantation method; a step of changing the refractory metal silicide film into a stable crystal structure by a second rapid heat treatment; After the interlayer insulating film is deposited on the semiconductor substrate, a heat treatment is performed to activate impurities having a conductivity type opposite to that of the semiconductor substrate and diffuse the impurities to the semiconductor substrate. Body device manufacturing method.
【請求項4】 上記特許請求の範囲第2項記載の半導体
装置のトランジスタのソース、ドレイン領域の形成方法
は、高融点金属をイオン注入法により上記第2の多結晶
シリコン膜表面に注入し、該第2の多結晶シリコン膜表
面を非晶質化する工程と、該第2の多結晶シリコン膜上
部に、上記高融点金属から成る高融点金属膜を堆積する
工程と、第1の急速加熱処理により多結晶シリコン膜中
の上記高融点金属及び、上記高融点金属膜を上記第2の
多結晶シリコン膜中のシリコン原子と反応させ高融点金
属シリサイド膜を形成する工程と、シリコン原子と未反
応の上記高融点金属膜をエッチング除去する工程と、イ
オン注入法により半導体基板と逆導電型の不純物を注入
する工程と、第2の急速加熱処理により上記高融点金属
シリサイド膜を安定な結晶構造に変化させる工程と、そ
の上に層間絶縁膜を堆積した後、熱処理を行ない上記半
導体基板と逆導電型の不純物を活性化させると供に、半
導体基板まで不純物を拡散させる工程を含むことを特徴
とする半導体装置の製造方法。
4. A method of forming a source / drain region of a transistor of a semiconductor device according to claim 2, wherein a refractory metal is implanted into the surface of the second polycrystalline silicon film by an ion implantation method, A step of amorphizing the surface of the second polycrystalline silicon film, a step of depositing a refractory metal film made of the refractory metal on the second polycrystalline silicon film, and a first rapid heating A step of reacting the refractory metal in the polycrystalline silicon film and the refractory metal film with silicon atoms in the second polycrystalline silicon film to form a refractory metal silicide film by a treatment; A step of etching away the refractory metal film of the reaction, a step of implanting impurities of a conductivity type opposite to that of the semiconductor substrate by an ion implantation method, and a second rapid heat treatment for stabilizing the refractory metal silicide film. And a step of depositing an interlayer insulating film thereon and activating heat treatment to activate impurities having a conductivity type opposite to that of the semiconductor substrate and diffusing the impurities to the semiconductor substrate. A method of manufacturing a semiconductor device, comprising:
【請求項5】 上記特許請求の範囲第2項及び第3項記
載の半導体装置の製造方法において、上記第1及び第2
の多結晶シリコン膜の代わりに第1及び第2の非晶質シ
リコン膜を用いることを特徴とする半導体装置の製造方
法。
5. The method of manufacturing a semiconductor device according to claim 2 or 3, wherein the first or second semiconductor device is manufactured.
A method of manufacturing a semiconductor device, characterized in that the first and second amorphous silicon films are used instead of the polycrystalline silicon film.
【請求項6】 特許請求の範囲第3、4、6項記載の高
融点金属は、Ti、Co、Ni、Zr、V、Hfである
事を特徴とする半導体装置の製造方法。
6. A method of manufacturing a semiconductor device, wherein the refractory metals according to claims 3, 4, and 6 are Ti, Co, Ni, Zr, V, and Hf.
JP34368292A 1992-12-24 1992-12-24 Semiconductor device and manufacturing method thereof Expired - Lifetime JP3346810B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP34368292A JP3346810B2 (en) 1992-12-24 1992-12-24 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP34368292A JP3346810B2 (en) 1992-12-24 1992-12-24 Semiconductor device and manufacturing method thereof

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2000122099A Division JP2000315793A (en) 2000-01-01 2000-04-24 Semiconductor device

Publications (2)

Publication Number Publication Date
JPH06196496A true JPH06196496A (en) 1994-07-15
JP3346810B2 JP3346810B2 (en) 2002-11-18

Family

ID=18363435

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34368292A Expired - Lifetime JP3346810B2 (en) 1992-12-24 1992-12-24 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP3346810B2 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087727A (en) * 1995-12-01 2000-07-11 Mitsubishi Denki Kabushiki Kaisha Misfet semiconductor device having different vertical levels
JP6237974B1 (en) * 2017-04-19 2017-11-29 三菱電機株式会社 Manufacturing method of semiconductor device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087727A (en) * 1995-12-01 2000-07-11 Mitsubishi Denki Kabushiki Kaisha Misfet semiconductor device having different vertical levels
US6281051B1 (en) 1995-12-01 2001-08-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
JP6237974B1 (en) * 2017-04-19 2017-11-29 三菱電機株式会社 Manufacturing method of semiconductor device
WO2018193550A1 (en) * 2017-04-19 2018-10-25 三菱電機株式会社 Semiconductor device and production method therefor
CN110506324A (en) * 2017-04-19 2019-11-26 三菱电机株式会社 Semiconductor device and its manufacturing method
US10879367B2 (en) 2017-04-19 2020-12-29 Mitsubishi Electric Corporation Method for manufacturing semiconductor device

Also Published As

Publication number Publication date
JP3346810B2 (en) 2002-11-18

Similar Documents

Publication Publication Date Title
US6852597B2 (en) Method for fabricating power semiconductor device having trench gate structure
US6777275B1 (en) Single anneal for dopant activation and silicide formation
US5391508A (en) Method of forming semiconductor transistor devices
US5605854A (en) Integrated Ti-W polycide for deep submicron processing
JP2000216386A (en) Fabrication of semiconductor device having junction
JP2891093B2 (en) Manufacturing method of semiconductor integrated circuit
JP3129867B2 (en) Method for manufacturing semiconductor device
JPH07183486A (en) Semiconductor device and its manufacture
JP3496723B2 (en) Method for manufacturing semiconductor device
JP3346810B2 (en) Semiconductor device and manufacturing method thereof
JPH10209291A (en) Manufacture of mos type semiconductor device
JP3639745B2 (en) Manufacturing method of semiconductor device
JP3287621B2 (en) Method for manufacturing semiconductor device
JP2931243B2 (en) Method for manufacturing semiconductor device
JPH0831598B2 (en) Method for manufacturing semiconductor device
JP2004228351A (en) Semiconductor device and its manufacturing method
KR100604496B1 (en) Method for fabricating semiconductor device
JPH07106337A (en) Semiconductor device and manufacture thereof
JP3387518B2 (en) Semiconductor device
JP2000315793A (en) Semiconductor device
JP2525201B2 (en) Method for manufacturing semiconductor device
KR100333647B1 (en) Method for manufacturing field effect transistor using self-aligned silicide layer in semiconductor device
JP3108927B2 (en) Method for manufacturing semiconductor device
KR100665832B1 (en) Method for fabricating high resistor device in semiconductor device having salicide layer
JPH0629310A (en) Semiconductor device and manufacture thereof

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 6

Free format text: PAYMENT UNTIL: 20080906

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 6

Free format text: PAYMENT UNTIL: 20080906

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090906

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090906

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100906

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110906

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 10

Free format text: PAYMENT UNTIL: 20120906

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130906

Year of fee payment: 11

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130906

Year of fee payment: 11