JPH06180688A - マルチプロセッサ割込み制御装置システム - Google Patents

Abstract

(57)【要約】 【目的】 マルチプロセッサ環境において周辺機器のサ
ービス割込み要求を管理する制御装置を提供すること。 【構成】 入出力サブシステムから割込み要求を受信す
る入出力割込み制御装置と，それぞれが受入れた割込み
の分配を実行する特定のプロセッサと関連している複数
のプロセッサ割込み制御装置と，制御装置間で割込み要
求メッセージを伝送すると共に、バス及び優先順位の順
序裁定を実行する制御装置バスと，標準メッセージフォ
ーマット及び順序裁定プロトコルとから構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、マルチプロセ
ッサシステムの分野に関し、特に、マルチプロセッサ環
境において周辺機器のサービス割込み要求を管理するよ
うに設計された割込み制御装置に関する。

【０００２】

【従来の技術】プリンタ，スキャナ及び表示装置のよう
なコンピュータアイテムを含む入出力周辺機器は、適正
な機能を確保するために、ホストプロセッサによる間欠
的サービスを要求する。サービスには、たとえば、デー
タの送り出し、データの捕獲及び／又は制御信号が含ま
れる。各周辺機器は、通常、装置の型のみならず、プロ
グラミングされている使用法によっても決まる異なるサ
ービシングスケジュールを有する。ホストプロセッサ
は、１つ又は複数の背景プログラムを実行しながら、そ
れらの装置の個々の要求に従って装置間でサービスのア
クティビティをマルチプレクスすることを要求される。
ホストにサービスを通知するには、ポーリング装置割込
み方法と、装置割込み方法という２つの方法を使用する
ことが必要であった。第１の方法では、フラグがサービ
ス要求を指示するセット状態にあるか否かを知るため
に、各周辺装置を周期的に検査する。第２の方法では、
ホストに割り込むことができる割込み制御装置へ装置サ
ービス要求を送り出し、現在プログラムから特別の割込
みサービスルーチンへの分岐を強制する。ホストがポー
リングのために無用なクロックサイクルを費やす必要が
ないので、割込み方法のほうが有利である。本発明の手
掛かりとなったのは第２の方法である。本発明で扱う特
定の問題点は、マルチプロセッサ環境における割込みの
管理である。

【０００３】共通の周辺装置を有する１組の互いにネッ
トワーク接続するコンピュータであることが多いマルチ
プロセッサシステムは、割込み制御方式の設計に際して
の目標となっている。たとえば、多数のユーザーにサー
ビスするコンピュータネットワークの場合、割込み処理
の負担を何らかの最適の方式で配分することがきわめて
望ましいであろう。優先順位の低いジョブを伴うプロセ
ッサが利用可能であるとき、優先順位の高いジョブを処
理しているプロセッサをこの義務から解放すべきであ
る。最低優先順位で動作しているプロセッサは割込みサ
ービス要求を均一に負担すべきである。また、特殊な状
況の下では、特定の入出力装置を専ら所定の（焦点）プ
ロセッサによりサービスすることが要求されるかもしれ
ない。従って、本発明はマルチプロセッサシステムにお
ける最適の動的・静的割込みサービスを実行するという
問題を解決しようとするものである。

【０００４】従来の技術を代表するＩｎｔｅｌの８２Ｃ
５９Ａ及び８２３８０プログラマブル割込み制御装置
（ＰＩＣ）は、いくつかの外部割込み要求を受入れるよ
うに設計されている。図１に示すそのような制御装置の
本質的な構造は次の６つの主要ブロックから構成されて
いる。

【０００５】ＩＲＲ−割込み要求レジスタ１１はサービ
スを要求する信号線１６の全ての割込みレベル（ＩＲＱ
ｘ）を記憶する； ＩＳＲ−割込みサービスレジスタ１２はサービス中の全
ての割込みレベルを記憶し、割込み終わり（ＥＯＩ）信
号受信時に状態は更新される； ＩＭＲ−割込みマスクレジスタ１３は、ＩＲＲ１１を操
作することによりどのＩＲＱ信号線１６をマスクするか
又はディスエーブルすべきかを指示するビットを記憶す
る； ＶＲ−ＩＲＱ信号線１６ごとに１つずつあるレジスタの
セットであるベクトルレジスタ１９は、ホストプロセッ
サが要求をサービスするために必要な全ての情報を含
み、データバス１７を介してホストプロセッサに供給さ
れるあらかじめプログラムされた割込みベクトル数を記
憶する； ＰＲ−ＩＲＲ１１でセットされるビットの優先順位を確
定する論理ブロックである優先順位リゾルバ１５。最高
優先順位を選択し、ホストプロセッサからの割込み肯定
応答サイクル（ＩＮＴＡ）の間にＩＳＲ１２の対応する
ビットへストローブする。 制御論理−同じＰＩＣの内部の他の内部ブロックの総体
的動作を調整し、ＩＲＲ１１の１つ又は複数のビットが
活動状態であるときにホスト入力割込み（ＩＮＴ）信号
線１９を動作させ、ＩＮＴＡサイクルの間に割込みベク
トルをデータバス１７へ送り出すためにＶＲ１９をイネ
ーブルし、現在サービス中の優先順位以下の優先順位を
もつ全ての割込みを抑止する。

【０００６】様々なＩＲＱ信号線に優先順位を割当てる
ために， １）完全入れ子モード， ２）自動回転−等優先順位装置モード，及び ３）特定回転−特定優先順位モード を含むいくつかの異なる方法が使用されてきた。

【０００７】完全入れ子モードは、ＩＲＱ入力信号線１
６の全てを最高優先順位から最低優先順位まで配列した
マルチレベル割込み構造を支援する。通常は、ＩＲＱ０
に最高優先順位を割り当て、ＩＲＱ７に最低優先順位を
割当てる。

【０００８】優先順位の等しい装置を割り込むときの優
先順位の自動回転は、最も近い時点でサービスされたＩ
ＲＱ信号線に最低優先順位が割当てられるように割当て
られた優先順位を回転させる（循環シフトする）ことに
より実行される。このようにすると、割込みサービスに
対するアクセス能力を競合する装置のそれぞれについて
統計学的に均等化される。

【０００９】特定回転方式は、どのＩＲＱ信号線が最低
優先順位を受け取るべきであるかを選択できるようにす
ることによりユーザーに融通性を与えるものである。選
択後、他の全てのＩＲＱ信号線に順次（循環的に）高い
優先順位を割当ててゆく。

【００１０】以上の説明から、上記のような種類のＰＩ
Ｃ構造は複数の周辺装置を伴う単一プロセッサシステム
には対応するが、本発明が取りかかろうとしている複数
の共用周辺装置を伴うマルチプロセッサシステムには対
応しないことがわかるであろう。

【００１１】

【発明が解決しようとする課題】本発明の目的は、 １）それぞれが独自の割込みの組を有する複数の入出力
周辺装置； ２）選択されたプロセッサへの割込みの対称配分を含む
静的並びに動的マルチプロセッサ割込み管理 ３）ピンごとにソフトウェアで選択可能であるレベル又
は端トリガ割込み要求ピン； ４）ピンごとにプログラム可能な割込みベクトル及び操
向情報； ５）各オペレーティングシステムにより規定されるプロ
グラム可能ベクトルアドレスフィールド ６）割込みタスクの動的再割当てのためにいずれかのプ
ロセッサに他のいずれかのプロセッサへ割込ませるプロ
セッサ間割込み；及び ７）マスキング不可能割込み（ＮＭＩ），プロセッサリ
セット及びシステムデバッグに関連するシステム幅支援
機能の支援 といった能力を含むマルチプロセッサプログラマブル割
込み制御装置（ＭＰＩＣ）システムを提供することであ
る。尚、このシステムは上記の能力にのみ限定されるも
のではない。

【００１２】

【課題を解決するための手段】本発明は下記の３つの主
要サブシステムを含むＭＰＩＣシステム構造によって上
記の能力を得る。 １）プロセッサ選択及びベクトル／優先順位情報に関わ
る再指向テーブルを有し、関連する入出力周辺装置から
割込み要求（ＩＲＱ）信号を獲得する入出力ＭＰＩＣ装
置； ２）未決，入れ子及びマスキングの動作並びにプロセッ
サ間割込みの発生を含めて、それぞれが特定の１つのシ
ステムプロセッサについての割込み要求を管理する局所
ＭＰＩＣ装置；及び ３）入出力ＭＰＩＣ装置と局所ＭＰＩＣ装置との間並び
に局所ＭＰＩＣ装置間の通信のためのＭＰＩＣバス。

【００１３】また、本発明の別の目的は、プロセッサの
数とは無関係に重大な不利益なくシステムスケーリング
粒度１，すなわち、一度に１つのプロセッサを支援する
ことである。

【００１４】本発明はその好ましい実施例についての以
下の詳細な説明及び添付の図面からさらに明瞭に理解さ
れるであろう。ただし、以下の詳細な説明及び添付の図
面は単に説明と理解を助けることを目的としているだけ
であり、本発明を特定の実施例に限定すると解釈される
べきではない。

【００１５】

【実施例】マルチプロセッサプログラマブル割込み制御
装置（ＭＰＩＣ）システムを説明する。以下の説明中、
本発明の好ましい実施例を完全に理解させるために、入
力ピンの特定の個数，特定のビット数，特定の装置など
の特定の事項を数多く詳細に挙げるが、そのような特定
の詳細な事項がなくとも本発明を実施しうることは当業
者には自明であろう。また、場合によっては、本発明を
無用にわかりにくくするのを避けるために、周知の回路
を詳細には示さないか、又は単にブロック線図の形で示
すこともある。

【００１６】さらに、本発明を説明するとき、現時点で
好ましい実施例に特有の信号名を挙げるが、そのような
特定の名を挙げることが本発明の趣旨を限定すると解釈
すべきではない。

【００１７】Ａ．ＭＰＩＣアーキテクチャの概要 マルチプロセッサプログラマブル割込み制御装置（ＭＰ
ＩＣ）システムは、マルチプロセッサ環境で機能する割
込みに対処するように設計されている。現在は、主に、
プログラマブル割込み制御装置（ＰＩＣ）により助成さ
れる単一のプロセッサが複数の周辺装置の割込みをサー
ビスするような単一プロセッサシステムに関心がもたれ
ているのが実情である。マルチプロセッサシステムで
は、割込みサービス動作の負担を一群の同様なプロセッ
サの間で分割することが望ましい場合が多い。これは、
割込みサービス要求を関連する一群のプロセッサに同報
通信する能力と、それらのプロセッサ間におけるタスク
の公平な割当てを確定するメカニズムの必要性を示唆し
ている。単一プロセッサを設計する上での問題点はそれ
と比べると著しく単純である。すなわち、プロセッサ専
用のＰＩＣが各割込み要求（ＩＲＱ）信号線に優先順位
を割当て、要求を割当てられた優先順位に従って順序付
けし、適切なサービス動作サブルーチンを適切な時点で
開始させるために必要な情報をプロセッサに供給する。

【００１８】ＭＰＩＣシステムは様々なプロセッサに対
して静的割込みタスク割当てて、動的割込みタスク割当
ての双方を実行する。真の静的モードで動作していると
きには、ＭＰＩＣシステムは単一プロセッサシステムに
おけるＰＩＣとほぼ同様に機能し、それぞれの割込みを
規定のスケジュールに従って割当てる。

【００１９】動的モードで動作しているときには、ＭＰ
ＩＣはプロセッサ間の相対タスク優先順位を考慮に入れ
ながら割込みタスク割込みを管理する。

【００２０】さらに典型的な使用状況では、静的割込み
管理と動的割込み管理の双方の要素を伴うことになるも
のと予期される。たとえば、ライセンス付与を考慮する
と、サービス動作ソフトウェアの共用が妨げられるよう
な場合には、静的割当てを実行すれば良いであろう。別
の状況においては、割込みサービスタスクを、１つの共
通周辺サブシステムを共用するプロセッサのサブセット
に限定することが望ましいかもしれない。極端な場合に
は、全てのプロセッサが全ての周辺サブシステムから割
込み要求を受ける。

【００２１】図２は、一般に好ましいマルチプロセッサ
プログラマブル割込み制御装置（ＭＰＩＣ）システムの
ブロック線図である。ＭＰＩＣ１００は入出力−ＭＰＩ
Ｃ装置１０２，ＭＰＩＣバス１０３及び複数の局所ＭＰ
ＩＣ装置（図２では、その１つを図中符号１０４により
示してある）という３つの主要装置から構成されてい
る。各入出力−ＭＰＩＣ装置１０２は関連する入出力サ
ブシステム１０１（通常は周辺装置の集合体である）か
ら割込み信号線１０７の信号を受信する。各信号は独自
のＩＲＱに対応している。入出力−ＭＰＩＣ装置の出力
端子は、全ての必要な識別情報及び優先順位情報を含む
適切なフォーマットのＩＲＱメッセージを全ての局所Ｍ
ＰＩＣ装置１０４に同報通信するＭＰＩＣバス１０３に
結合している。各局所ＭＰＩＣ装置１０４はそのメッセ
ージを検査し、メッセージを受入れるべきか否かを決定
する。２つ以上の局所ＭＰＩＣ装置１０４が仮に受入れ
たならば、競合する装置の間の順位裁定手順が呼び出さ
れる。最も低い優先順位をもつ局所ＭＰＩＣ装置１０４
が順序裁定では優位に立ってＩＲＱを受入れ、それを適
切な時点で関連するプロセッサ１０５に分け与える。

【００２２】Ｂ．割込み制御 入出力−ＭＰＩＣ装置と局所ＭＰＩＣ装置の割込み制御
機能は、双方合わせて、割込み発生源からマルチプロセ
ッサシステム中の割込みをサービスするプロセッサへ割
込みを送り出す働きをする。

【００２３】それぞれの割込みは、そのアイデンティテ
ィーとしてその割込みをシステムにおける他の割込みと
は独自に区別する割込みベクトルを有する。プロセッサ
は割込み（ＩＲＱ）を受入れるとベクトルを使用して割
込みテーブルの中で適切なソフトウェア割込みハンドラ
の入口点の場所を限定する。好ましい実施例は０から２
５５の範囲で２５６種類の互いに異なる（８ビット）ベ
クトルを支援する。

【００２４】それぞれの割込みは、８ビット割込みベク
トルの５つの最上位ビットにより表わされる割込み優先
順位を有する。すなわち、優先順位のレベルは１６あ
り、０が最低、１５は最高の優先順位を表わすことにな
る。これは、１６個の異なるベクトルが単一の割込み優
先順位レベルを共有する事態もありうることを示唆して
いる。

【００２５】割込みを発生する源としては、次のような
ものが考えられる。 １）入出力−ＭＰＩＣ装置に接続し、割込み入力ピンに
おける端（レベル遷移）又はレベルにより明示され、い
ずれかのプロセッサへ再び導かれても良い外部入出力装
置； ２）端又はレベル信号として明示され、局所プロセッサ
へのみ常に導かれる局所接続装置割込み； ３）３つのプログラマブルタイマーのいずれか１つによ
って局所ＭＰＩＣ装置の内部で発生されるＭＰＩＣタイ
マー割込み； ４）ソフトウェア自己割込み，先取り形のスケジューリ
ング，キャッシュメモリテーブルルックアサイドバッフ
ァ（ＴＬＢ）のフラッシング及び割込みフォワーディン
グを支援している複数群のプロセッサの中のいずれか１
つにアドレッシングされるプロセッサ間割込み；及び ５）ホストの割込みの原因となるようなデータバスのパ
リティ誤りを検出した局所ＭＰＩＣ装置により発生され
るバスパリティ誤り割込み。

【００２６】割込みの宛先はなくても良く、システム内
の１つのプロセッサ又は一群のプロセッサであっても良
い。割込みごとに異なる宛先を指定することができる。
送信側は割込みの宛先を物理モードと、論理モードとい
う２つの宛先モードのいずれか一方で指定する。

【００２７】物理モードでは、宛先プロセッサを独自の
８ビットＭＰＩＣ−ＩＤにより指定する。物理宛先モー
ドにおいては、単一の宛先又は全てへの同報通信（全て
１のＭＰＩＣ−ＩＤ）のみを指定できる。

【００２８】各ＭＰＩＣ装置は、その装置の８ビットＭ
ＰＩＣ−ＩＤを記憶するレジスタを含んでいる。ＭＰＩ
Ｃ−ＩＤはＭＰＩＣ装置の物理名として働き、宛先情報
を指定するときに使用可能であると共に、ＭＰＩＣバス
をアクセスする目的でも使用される。ＭＰＩＣがそのＭ
ＰＩＣ−ＩＤを確定するメカニズムは実現形態によって
異なる。ある実現形態では、リセット時のスロット番号
からピンのいくつかにＭＰＩＣ−ＩＤをラッチしても良
い。ＭＰＩＣ−ＩＤはソフトウェアにより読取り・書込
みされる。

【００２９】ＭＰＩＣ−ＩＤは、物理宛先モードにおい
てＭＰＩＣをアドレッシングするため及びＭＰＩＣバス
使用のために使用されるＭＰＩＣ装置の物理「名」とし
て働く。

【００３０】論理モードでは、３２ビット宛先フィール
ドを使用して宛先を指定する。全ての局所ＭＰＩＣ装置
は３２ビット論理宛先レジスタ２２３を含み、受信側が
割込みの目標となっているか否かを判定するために、割
込みの宛先フィールドをそのレジスタの内容と整合させ
る。各局所ＭＰＩＣ装置にある別の３２ビット宛先フォ
ーマットレジスタ２２１は、宛先フィールドを宛先フォ
ーマットレジスタといかに比較すべきかを厳密に規定す
る。言いかえれば、宛先フォーマットレジスタ２２１は
論理宛先情報の解釈を規定する。

【００３１】宛先フォーマットレジスタ２２１は３２ビ
ット宛先情報を次の２つのフィールドに区分する。 （１）何らかのスカラーＩＤを表わすために使用できる
符号化フィールド。符号化フィールドで整合するには、
このフィールドの値と厳密に一致することが必要であ
る。論理モードにおける全てへの同報通信を支援するた
めに、どの符号化値にも整合することから、全て１の符
号化フィールド値を特別に取扱う。 （２）１組の要素を表わすために使用できる復号フィー
ルド（又はビットアレイ）。復号フィールドで整合する
には、復号フィールドにおける対応する対のビットのう
ち少なくとも一方が共に１であることが必要である。

【００３２】宛先フォーマットレジスタ２２１はソフト
ウェアにより制御され、宛先情報の中のどのビットが符
号化フィールドの一部であり、どのビットが復号フィー
ルドの一部であるかを確定する。宛先に整合させるため
には、双方のフィールドが一致しなければならない。

【００３３】それぞれのフィールドが現実に表わすもの
を論理レベルでいかに解釈するかは、総じて、オペレー
ティングシステムにより規定される。尚、これらのフィ
ールドは連続するビットを使用していなくとも良く、い
ずれかのフィールドの長さは０であっても良い。長さが
０のフィールドは常に一致する。宛先の解釈は各局所Ｍ
ＰＩＣ装置により局所で実行されるので、システム内の
全ての局所ＭＰＩＣ装置の宛先フォーマットレジスタは
全く同じようにセットアップされなければならない。

【００３４】次に、宛先指定メカニズムをさらに理解さ
せるために、異なる解釈を使用する３つの利用モデル例
を説明する。これらの例は、おそらく、実際に使用され
る最も一般的なモデルであろう。

【００３５】例１：単一レベルモデル このモデルでは、宛先情報の３２のビットを全て復号フ
ィールドとして解釈する。各ビット位置は１つの局所Ｍ
ＰＩＣ装置に対応する。ビット位置を物理ＭＰＩＣ−Ｉ
Ｄに対応させることも可能であろうが、そのようにしな
くとも良い。この方式によれば、単にメンバーのビット
を１に設定するだけで、任意のＭＰＩＣ装置群を指定で
きるが、システムごとに指定できるプロセッサ（すなわ
ち、局所ＭＰＩＣ装置）は３２までである。この方式で
は、ＭＰＩＣ装置はそのビットが宛先アレイの中でセッ
トされた場合にアドレッシングされる。全てへの同報通
信は３２個の宛先ビットを全て１にセットすることによ
り実行される。これは、システム内のあらゆるＭＰＩＣ
装置を選択することになる。

【００３６】例２：階層モデル このモデルは、長さが０ではない符号化フィールドと復
号フィールドを使用する。符号化フィールドは局所ＭＰ
ＩＣ装置の静的クラスタを表わし、復号フィールドの中
の１つのビット位置はそのクラスタに含まれている個々
の局所ＭＰＩＣ装置を識別する。クラスタの名前を挙げ
且つクラスタの中の所定のメンバーについて復号フィー
ルドのビットをセットすることにより、クラスタ内部の
任意のプロセッサ群を指定できる。これは、３３以上の
プロセッサを含むシステムを支援するもので、ＤＡＳＨ
型クラスタアーキテクチャに対応する。全てへの同報通
信は３２個の宛先ビットを全て１にセットすることによ
り実行される。これは全クラスタにおける一致を保証
し、各クラスタのあらゆるＭＰＩＣを選択する。

【００３７】例３：バイモーダルモデル 符号化フィールドのそれぞれの値は個々の局所ＭＰＩＣ
のＩＤである。このＩＤはＭＰＩＣの物理ＭＰＩＣ−Ｉ
Ｄと同一であっても良いであろうが、それは不可欠では
ない。復号フィールドにおける各ビットは１つのあらか
じめ規定されたグループを表わす。この方式によれば、
符号化フィールドにあるＩＤを使用すること（及びグル
ープを選択しないこと）により１つのＭＰＩＣをアドレ
ッシングするか、又は符号化フィールドを全て１にセッ
トし且つ復号フィールドのグループを選択することによ
り１つのＭＰＩＣ群（又はＭＰＩＣ群の集合体）をアド
レッシングすることが可能である。各ＭＰＩＣ装置は複
数のグループの中の１つのメンバーであっても良いであ
ろう。バイモーダルモードで全てへの同報通信を支援す
るには、ソフトウェアがシステム内の全ての局所ＭＰＩ
Ｃを含むグループを規定することが必要である。そこ
で、３２個の宛先ビットを全て１にセットすることによ
り同報通信が実行される。これは個々のＩＤの全てと一
致すると共に、全局所装置を含むグループでも一致す
る。

【００３８】それぞれのプロセッサは、そのプロセッサ
が現在実行しているタスク又はコードの相対的重要性を
指示するプロセッサ優先順位である。このコードはプロ
セス又はスレッドの一部であっても良く、あるいは割込
みハンドラであっても良い。優先順位は、タスクを変更
して、下位の優先順位の割込みを隠蔽することによっ
て、動的に上下される。ＩＲＱのサービス時に、プロセ
ッサは先に割込みされたアクティビティに戻る。

【００３９】あるプロセッサのプロセッサ優先順位が所
定のプロセッサ群の中の全プロセッサの最下位にある場
合、そのプロセッサはプロセッサ群の中の最低優先順位
である。ある所定のグループの中で１つのプロセッサの
みならず、２つのプロセッサが同時に最低優先順位をも
つこともありうるので、可用性が順序裁定のプロセスを
受ける。

【００４０】プロセッサがある割込みを現在サービスし
ている場合、又はプロセッサがある割込みについて未決
の要求を有している場合、そのプロセッサはその割込み
の焦点である。

【００４１】本発明の重要な特徴は、以下に挙げるよう
な割込みシステムの属性を示唆する指定の宛先への割込
みの厳密に一度きりの送り出しセマンティクスを保証す
ることである。 １）割込み挿入は決して拒否されない； ２）割込み（ＩＲＱ）は決して失われない； ３）端で開始された割込みの場合、同じＩＲＱの発生は
２度以上は送り出されない。すなわち、割込みを最初に
その焦点プロセッサ（割込みがその時点で１つの焦点プ
ロセッサを有している場合）へ送り出すことにより、最
初の割込み発生が未決である（サービスが完了していな
い）間の同じ割込みの複数回にわたる発生は、局所ＭＰ
ＩＣ割込み要求レジスタ（ＩＲＲ）の、その特定の割込
み要求に対応する未決ビットに、未決として全て記録さ
れる； ４）レベルにより開始された割込みの場合、宛先局所Ｍ
ＰＩＣのＩＲＲ未決ビットが入出力−ＭＰＩＣの割込み
入力ピンの状態とは異なるときには、必ず、その未決ビ
ットで入出力−ＭＰＩＣの割込み入力ピンの状態を再発
生させる。宛先局所ＭＰＩＣは、そのプロセッサがその
タスク優先順位を明示して引き上げない限り、割込み終
わり（ＥＤＩ）信号の実行時にのみ同じＩＲＱを開始す
る。

【００４２】好ましい実施例は、それらの入力ＩＲＱの
再指向及び宛先プロセッサの選択のために、固定静的モ
ードと、動的最低優先順位モードという２つのモードを
支援する。これらのオペレーティングシステム支援モー
ド及びその他に考えうるオペレーティングシステム支援
モードは、下記のような情報により支援される。

【００４３】 １）各ＭＰＩＣ装置でわかっているＭＰＩＣ−ＩＤ， ２）入出力−ＭＰＩＣの再指向テーブルから取った宛先
アドレスフィールド ３）ＭＰＩＣ装置アドレス；各ＭＰＩＣ装置は独自のア
ドレスを知っている， ４）ＭＰＩＣ装置がその時点で割込みの焦点であるか否
か，及び ５）全プロセッサの優先順位。

【００４４】固定モードは最も単純な方法である。割込
みは、特定のＩＲＱについて宛先アドレスフィールドに
おいて符号化されている全てのＭＰＩＣへ入出力−ＭＰ
ＩＣにより無条件で同報通信される。通常は、単一の局
所ＭＰＩＣ装置が指定される。優先順位情報は無視され
る。宛先プロセッサを利用できない場合には、プロセッ
サの優先順位が局所ＭＰＩＣに割込みをプロセッサに配
分させるほど十分に低くなるまで、割込みは宛先プロセ
ッサの局所ＭＰＩＣで未決のまま保持される。固定再指
向は、 １）全てのプロセッサへの静的分配；及び ２）特定の局所ＭＰＩＣの所定の割込みへの割当て という結果になる。固定再指向によれば、既存の１つの
スレッド装置ドライバのコードをソフトウェアが１つの
プロセッサで実行されるように拘束し且つＭＰＩＣ装置
が固定送り出しモードに合わせてプログラミングされて
おり、そのために、装置の割込みはドライバがランする
同一のプロセッサへ導かれるとするならば、ドライバを
マルチプロセッサ環境の中で機能させることができる。

【００４５】最低優先順位再指向モードは、再指向アド
レスフィールドにより指定されるグループの中で利用で
きる最低の優先順位のプロセッサに割込みをサービスさ
せる。最低優先順位で２つ以上のプロセッサが動作して
いる場合には、それらのプロセッサの中の１つを無作為
にピックアップする。それらの最低優先順位プロセッサ
の局所ＭＰＩＣはそれぞれ関連するプロセッサの優先順
位をわかっているので、最低優先順位を確定するため
に、ＭＰＩＣバスで順序決定プロトコルを実行する。最
低優先順位のプロセッサの間に割込みサービスタスクを
均一に分散させるという目的をもってプロセッサを統計
学的に選択するために、残っている競合最低優先順位プ
ロセッサに対して追加プロセッサ選択アルゴリズムを適
用する。

【００４６】Ｃ．構造の説明 図２の入出力ーＭＰＩＣ装置１０２を図３にさらに詳細
に示す。割込み入力線１０７は、Ｉ／Ｏ装置がその割込
みを導入するための手段を形成している。端フィルタ１
０８は入力ピンにおけるレベル遷移を明瞭にするために
使用される再指向テーブル１０４は割込み入力ピン
（線）１０７ごとに専用の６４ビット記述項を有する。
先に述べた８２Ｃ５９Ａ／８２３８０ＰＩＣの従来のＩ
ＲＱピンとは異なり、本発明の入出力−ＭＰＩＣ装置で
は、割込み優先順位の概念は物理的割込み入力ピンの位
置とは全く無関係である。各入力ピン１０７の優先順位
は、再指向テーブル１０４の対応する記述項における８
ビットベクトルを割当てることにより、ソフトウェアで
プログラム可能である。

【００４７】図４は、再指向テーブルの各６４ビット記
述項のフォーマットを示す。各記述項の説明は次の通り
である。

【００４８】ベクトル（０：７）：割込みベクトルを含
む８ビットフィールド。

【００４９】送り出しモード（８：１０）：宛先フィー
ルドに列挙されている局所ＭＰＩＣがこの信号を受信し
たときにいかに動作すべきかを指定する３ビットフィー
ルドで、次のような意味をもつ。 ０００−固定−宛先フィールドに列挙された全プロセッ
サへの送り出し。 ００１−最低優先順位−宛先フィールドに列挙された全
プロセッサの中の最低優先順位のプロセッサへの送り出
し。 ０１１−遠隔読取り−ベクトルフィールドにアドレスが
あるＭＰＩＣ装置のレジスタの内容を局所プロセッサに
よるアクセスのために遠隔レジスタに記憶することを要
求，端トリガモード。 １００−ＮＭＩ−列挙された全プロセッサのマスキング
不可能割込み（ＮＭＩ）ピンへの送り出し、ベクトル情
報を無視し、端感知信号として扱われる。 １０１−リセット−プロセッサのリセットピンへの信号
の印加／除去による列挙された全プロセッサへの送り出
し、アドレッシングされた全ての局所装置をセット。 １１０−デバッグ−局所ＭＰＩＣのデバッグピンへの信
号の印加／除去による列挙された全プロセッサへの送り
出し；レベル感知信号として扱われる。 １１１−Ｅｘｔ ＩＮＴ−外部接続された８２５９Ａと
互換性をもつ割込み制御装置で発生する割込みとして
の、列挙された全プロセッサのＩＮＴピンへの送り出
し、レベル感知信号として扱われる。 （尚、リセット，デバッグ及びＥｘｔＩＮＴの送り出し
モードは入出力装置割込みとは無関係である。リセット
とデバッグはプロセッサ間割込みであり、ＥｘｔＩＮＴ
は既存の事実上の８２５９Ａ ＰＩＣ規格との互換性を
得るために含まれている。）

【００５０】宛先モード（１１）：宛先フィールドを解
釈する。 ０−物理モード−ビット５６：６３のＭＰＩＣ−ＩＤを
使用。 １−論理モード−３２ビットフィールドは論理宛先であ
る。オペレーティングシステムで規定。

【００５１】送り出し状態（１２）：割込みの現在送り
出し状態を含む２ビットソフトウェア読取り専用フィー
ルド ０−アイドル−現在アクティビティはなし １−未決送信−割込みは局所ＭＰＩＣにより導入されて
おり、導入された他の割込みにより妨げられている。こ
のビットはソフトウェア読取り専用ビットである。すな
わち、再指向テーブル１０９への３２ビットソフトウェ
ア書込みはこのビットに影響しない。

【００５２】遠隔ＩＲＲ（１４）：レベル感知割込みに
ついてのみ宛先局所ＭＰＩＣの割込み要求レジスタ（Ｉ
ＲＲ）のビットを反映し、ビットの状態が対応する割込
み入力信号線１０７の状態と一致しない場合には、宛先
のＩＲＲビットにその新たな状態を反映させて、遠隔
（局所ＭＰＩＣ）ＩＲＲビットに追跡させるために、入
出力ＭＰＩＣメッセージを送信する。

【００５３】トリガモード（１５）：割込み信号のフォ
ーマットを指示する。 ０−端感知 １−レベル感知

【００５４】マスク（１６）：マスク状態を指示する。 ０−マスクなし割込み（ＮＭＩ） １−より高い優先順位のタスクにより阻止することが可
能なマスク付き割込み

【００５５】宛先（３２：６３）：オペレーティングシ
ステムにより規定される割込みの宛先を表わす３２ビッ
トフィールド。図４の下部は先に論じた考えうる２つの
フォーマット、すなわち、宛先プロセッサごとに１つの
ビットを使用する３２ビット物理（復号）フォーマット
と、２５６×２４二次元宛先スペースを規定する８つの
符号化ビット及び２４の復号ビットを含む８／２４ビッ
ト論理フォーマットを示す。

【００５６】６４ビット幅の再指向テーブル１０９は、
前述のように、ハードウェア書込み及びソフトウェア読
取り専用である送り出し状態ビット及び遠隔ＩＲＲビッ
トを除いて、ホストプロセッサの３２ビットアドレス線
及び３２本のデータ線ＤＡＴＡ／ＡＤＤＲ１０６を介し
て読取り／書込みアクセス可能である。

【００５７】再指向テーブルの記述項は、定様式化され
た後、ＭＰＩＣバス送受信装置１１０により全ての局所
ＭＰＩＣ装置１０４へ同報通信される。ＭＰＩＣバス１
０７のプロトコルはデータ用の４本と、クロック用の１
本とを含めた５線同期バスを指定する。メッセージフォ
ーマットの詳細についてはＭＰＩＣバスプロトコルの章
で説明する。受入れの結果、送り出し状態はアイドルに
リセットされる。

【００５８】局所ＭＰＩＣ装置１０４は割込みを受入
れ、割込みをプロセッサに分配し且つプロセッサ間割込
みを送信するという責務を負う。

【００５９】割込みの再指向テーブル記述項に指定され
ている割込み送り出しモードに応じて、ＭＰＩＣは割込
みを全く受入れないか、あるいは１つ又は複数のＭＰＩ
Ｃ装置が割込みを受入れることになる。局所ＭＰＩＣ装
置は、割込みを関連するプロセッサへ送り出すことがで
きる場合に限って、その割込みを受入れる。割込みの受
入れは真に入出力ＭＰＩＣ装置１０２及び局所ＭＰＩＣ
装置１０４の問題であり、一方、プロセッサへの割込み
の分配は局所ＭＰＩＣ装置１０４と、その局所プロセッ
サ１０５にのみ関わる。

【００６０】入出力ＭＰＩＣ装置１０２の再指向テーブ
ル１０９は、入出力サブシステム１０１を源とし、所定
の割込みに対応する再指向テーブル記述項をＭＰＩＣバ
ス１０３を介して同報通信することによりいずれかのプ
ロセッサへ導かれなければならないと思われる割込みを
操向する働きをする。

【００６１】図５は、局所ＭＰＩＣ装置１０４の構成要
素を詳細に示す。局所ベクトルテーブル２１０は、機能
の上では、関連する局所プロセッサに関わる割込みにの
み限定されるという点を除いて、入出力ＭＰＩＣ装置の
再指向テーブル１０９と同様である。局所ベクトルテー
ブル２１０は６つの３２ビット記述項を含む。記述項２
００〜２０２はタイマー０〜２に対応し、記述項２０３
及び２０４は局所割込み入力ピンに対応する。また、記
述項２０５はデータパリティ誤りに関わる割込みの発生
を制御する。タイマー関連記述項２００〜２０２の上位
ビットはその他の記述項にはないタイマー特有フィール
ドである（後にタイマーを扱った章で詳細に説明す
る）。図６は、局所ベクトルテーブルの記述項２００〜
２０５と関連する様々なフィールドを規定している。

【００６２】ベクトル（０：７）：割込みベクトルを含
む８ビットフィールド。

【００６３】送り出しモード（ＤＥＬＶ）（８：１
０）：最低優先順位（００１）が固定（０００）と同義
であることを除いて、再指向テーブル１０９と同じ意味
を持つ３ビットフィールド。

【００６４】遠隔ＩＲＲ（Ｒ）（１４）：このビットは
当該局所ＭＰＩＣ装置の割込みのＩＲＲビットを反映す
る。これは専らレベルトリガ形局所割込みについて使用
され、端トリガ形割込みに対しては規定されない。ま
た、ソフトウェア読取り専用である。

【００６５】トリガモード（ＴＭ）（１５）：０は端感
知トリガを指示し、１はレベル感知割込みを指示する。
局所割込みピン（２０３，２０４）は他の端又はレベル
トリガとしてプログラムされても良いが、タイマー（２
００：２０２）とパリティ（２０５）は常に端感知形で
ある。

【００６６】マスク（ＭＳ）（１６）：０は割込みをイ
ネーブルし、１は割込みをマスクする。

【００６７】モード（Ｍ）（１７）：タイマーのモード
を選択する。０はワンショット、１は周期的である。

【００６８】基準（１８：１９）：カウンタについて３
つの時間基準の中の１つを選択する。（モードと基準の
パラメータに関しては後のタイマーのアーキテクチャの
章で詳細に説明する。）

【００６９】プロセッサは６４ビット割込み指令レジス
タ２２０に書込みを実行することによりプロセッサ間割
込みを発生する。尚、このレジスタ２２０のレイアウト
は入出力ＭＰＩＣ装置の再指向テーブル１０９と同様で
ある。再指向テーブル１０９の記述項に非常に良く似て
いるプログラム可能フォーマットを図７に示すが、この
フォーマットによれば、どのプロセッサでも、どのよう
な割込みをも発生できるので、プロセッサは元来それが
受入れた割込みを別のプロセッサへ送り出すことが可能
である。この機能はデバッグの際にも有用である。割込
み指令レジスタ２２０はソフトウェア読取り・書込みで
ある。

【００７０】ベクトル（０：７）：送信中の割込みを識
別する。

【００７１】送り出しモード（８：１０）：再指向テー
ブル１０９と同一の解釈。

【００７２】宛先モード（１１）：再指向テーブル１０
９と同一の解釈。

【００７３】送り出し状態（１２）：再指向テーブル１
０９と同一の解釈。局所プロセッサは状態をセットし、
局所ＭＰＩＣは更新する。ソフトウェアは割込みが送信
されたか否かを見出すためにこのフィールドを読取って
も良く、送信されていれば、割込み指令レジスタ２２０
は新たな割込みを受入れることができる状態になる。送
り出し状態がアイドル（０）になる前にレジスタ２２０
が重ね書きされた場合、その割込みの状態は規定されな
い（受入れられていようが、受入れられていなかろう
が、それとは無関係である）。

【００７４】レベル印加なし（１４）：レベル感知割込
みの印加／印加なし（０−印加なし，１−印加）をシミ
ュレートするために、トリガモード（１５）と関連して
使用されるビット。たとえば、リセットである送り出し
モード、レベルであるトリガモード及び１であるレベル
印加なしは、アドレッシングされたＭＰＩＣのプロセッ
サへのリセットの印加なしという結果になる。また、こ
の条件は全てのＭＰＩＣにその順序裁定ＩＤ（最低優先
順位の順序裁定におけるタイブレークに際して使用され
る）をＭＰＩＣ−ＩＤにリセットさせる。

【００７５】トリガモード（１５）：再指向テーブル１
０９の場合と同一。

【００７６】遠隔読取り状態（１６：１７）：遠隔読取
りレジスタ２２４に含まれているデータの状態を指示す
る。 ００−無効−遠隔読取りレジスタ２２４の内容は無効で
あり、遠隔ＭＰＩＣ装置は送り出し不可能。 ０１−進行中−遠隔読取りは進行中であって、データを
待機している。 １０−有効−遠隔読取りは完了。有効データ。

【００７７】宛先速記（１８：１９）：３２ビット宛先
フィールドを与える必要なく宛先を指定するために使用
される３ビットフィールド。これにより、以下の共通す
る場合について、ビットフィールド３２：６３に対応す
る第２の３２ビット書込み動作を要求しなくなるので、
ソフトウェアのオーバヘッドは減少する。 ａ）ソフトウェア自己割込み， ｂ）単一の固定宛先への割込み， ｃ）送信側プロセッサを含めて、宛先フィールド（３
２：６３）で名前を挙げることができる全てのプロセッ
サへの割込み。 ２ビットフィールドは次のように解釈される。 ００−速記なし−宛先フィールド（３２：６３）を使用
する。 ０１−自己、現在局所ＭＰＩＣが（ソフトウェア割込み
のために使用される）唯一の宛先である。 １０−自己を含む全て。 １１−自己を除く全て，リセット中及びデバッグ中に使
用される。

【００７８】宛先（３２：６３）：オペレーティングシ
ステムにより規定、再指向テーブル１０９の場合と同
じ。宛先速記が宛先フィールド（０００）にセットされ
たときにのみ使用される。

【００７９】入出力ＭＰＩＣ装置１０２と全ての局所Ｍ
ＰＩＣ装置１０４はＭＰＩＣバス１０３を介してメッセ
ージを受信する。ＭＰＩＣ装置は、まず、それがメッセ
ージ中の宛先に属するか否かを知るために検査を実行す
る。たとえば、先に挙げた３２ビット宛先フォーマット
の場合、ＭＰＩＣ−ＩＤレジスタ２２２にあって３２未
満のＩＤ値を有する各ＭＰＩＣ装置はそのＭＰＩＣ−Ｉ
Ｄを使用して、３２ビット宛先アレイへ索引付けする。
ビットがセット状態であることがわかれば、ＭＰＩＣ装
置はこのメッセージによりアドレッシングされる。８×
２４フォーマットの場合には、各ＭＰＩＣ装置はそのＭ
ＰＩＣ−ＩＤが３２ビット宛先フィールドのＭＰＩＣ−
Ｄと等しいか否か、すなわち、それが図７に示すような
グループリストのメンバーであるか否かを、２４ビット
グループリストレジスタ（３２：５５）をメッセージ中
のグループリストとビットごとにＡＮＤ演算し且つその
結果として得られる全てのビットを互いにＯＲ演算する
ことにより検査する。メッセージ中のＭＰＩＣ−ＩＤが
２５５の値を有するならば、同じようにＭＰＩＣ装置は
メッセージによりアドレッシングされる。

【００８０】図５に示すＭＰＩＣバス送受信・順序裁定
装置２２６は出力線２６７を介して宛先及びモード情報
を受入れ論理装置へ導く。この受入れ論理装置２４８は
ＭＰＩＣ−ＩＤレジスタ２２２の内容と関連して論理動
作を実行する。メッセージが受入れられる場合には、装
置２２６の出力線２６６に現れるベクトル情報をベクト
ル復号装置２２８により復号し、モード情報と共に、３
×２５６ビットベクトルアレイ２３０に供給する。８ビ
ット割込みベクトルは、ベクトル復号装置２２８による
復号の後には、可能である２５６のビット位置のうちど
のビット位置が割込み優先順位を示すセット状態にある
かを確定する。割込みがサービス中であるとき、優先順
位決定装置２４０はそれ以下の優先順位をもつ全ての割
込みを自動的にマスクする。

【００８１】３×２５６ビットベクトルアレイ２３０
は、割込み関連情報を記憶するために使用される２５６
のビットベクトルから構成されている。各レジスタはソ
フトウェア読取り専用及びハードウェア読取り／書込み
である。レジスタは次のように規定される。

【００８２】ＩＳＲ，サービス中レジスタ２３１，プロ
セッサにより割込み終わり（ＥＯＩ）信号がまだ送信さ
れていない現在サービス中である割込みを示す；ＩＲ
Ｒ，割込み要求レジスタ２３２，局所ＭＰＩＣ装置によ
り受入れられたが、プロセッサには分配されていない割
込みを記憶する；ＴＭＲ，トリガモードレジスタ２３
４，送信側入出力ＭＰＩＣ装置の再指向テーブル記述項
の中のトリガモードビットにより伝達される通りに、割
込みがレベル感知型であるか又は端感知型であるかを指
示する。

【００８３】割込みがサービス中となり且つＴＭＲビッ
トが端感知型を指示する０である場合、対応するＩＲＲ
ビットをクリアし、対応するＩＳＲビットをセットす
る。ＴＭＲビットがレベル感知型を指示する１であれ
ば、割込みがサービス中になるとき（ＩＳＲビットがセ
ットされているとき）にはＩＲＲビットをクリアしな
い。その代わりに、ＩＲＲビットは割込み入力ピンの状
態を反映する。先に述べた通り、レベルトリガ割込みが
印加されなくなると、発信元入出力ＭＰＩＣ装置は不一
致を検出し、宛先局所ＭＰＩＣ装置へそのＩＲＲビット
をクリアするためのメッセージを送信する。

【００８４】図８は、遠隔ＩＲＲビットと宛先局所ＭＰ
ＩＣ装置のＩＲＲビットが割込み入力（ＩＮＴＩＮ）の
状態をどのようにして追跡するかを例を挙げて示してい
る。また、ＩＮＴＩＮがいずれかの装置により依然とし
て印加されている限り、ＥＯＩの直後に割り込みが再び
印加されることもわかる。この例では、ＡとＢの２つの
装置が入出力ＭＰＩＣ装置へのレベルトリガ型割込みを
共有しているものと仮定する。装置Ａは線（ａ）に示す
ようにレベル割込みとしてレベルを上昇させ、それに続
いて、線（ｂ）に示すように装置Ｂが割り込む。ＩＮＴ
ＩＮ信号は線（ｃ）に示すように線（ａ）と線（ｂ）の
ＯＲ演算により得られる。図３のＭＰＩＣバス送受信装
置１１０はＩＮＴＩＮを遠隔ＩＲＲビットである再指向
テーブル１０４のビット１４（線（ｅ）に示す）と排他
的ＯＲ（ＸＯＲ）演算して、線（ｄ）に示すような「レ
ベル印加」メッセージと、「レベル印加なし」メッセー
ジを得る。局所ＭＰＩＣ装置のＩＲＲビットは線（ｆ）
に示すように線（ｅ）の状態を追跡する。線（ｇ）は、
装置の１つによりＩＮＴＩＮ信号が依然として印加され
ている限り、ＥＯＩの直後に割り込みが再び印加される
ことを表わしている。

【００８５】図９は、局所ＭＰＩＣ装置の割込み受入れ
プロセスを示すフローチャートである。メッセージを受
信すると、局所ＭＰＩＣ装置は現在焦点である。すなわ
ち、関連するＩＲＲビット又はＩＳＲビットは未決であ
り、優先順位とは無関係に割込みを受入れ、その他の局
所ＭＰＩＣ装置に優先順位の順序裁定を打ち切るように
報知する。これにより、従来の単一プロセッサシステム
における割込み送り出しの意味論と矛盾せずに、同一の
割込み発生を複数の異なるプロセッサへ重複して送り出
すという事態は回避される。局所ＭＰＩＣ装置がその時
点で焦点ではない場合には、別の局所ＭＰＩＣ装置によ
る受入れの可否について探る。２つ以上のＭＰＩＣ装置
を利用できるのであれば、ＭＰＩＣバスプロトコルの章
で説明するような順序裁定を呼び出して、勝利をおさめ
る（最低優先順位の）装置を確定する。

【００８６】メッセージがＮＭＩ、デバッグ又はリセッ
トとして送信された場合には、宛先に列挙される全ての
装置は図５に示すそのプロセッサのＮＭＩ出力ピン２６
３、デバッグピン２６４又はリセットピン２６５に無条
件で印加／印加停止を実行する。ＩＳＲ２３１とＩＲＲ
２３２はバイパスされ、ベクトル情報は規定されない。

【００８７】図５のタスク優先順位レジスタ（ＴＰＲ）
２４２はそのプロセッサのタスクの現在優先順位を記憶
する。タスクが切換わるときや、割込みハンドラに入る
とき又はそこから復帰するときなどには、明示ソフトウ
ェアアクションによって、タスクの優先順位は動的に変
更を受ける。ＴＰＲ２４２は、８ビットフィールド
（０：７）によって２５６までの優先順位レベルを支援
する３２ビットレジスタである。４つの最上位ビット
（４：７）は１６個の割込み優先順位に対応し、４つの
最下位ビット（０：３）は付加的分解能を与える。たと
えば、５つの最上位ビットが０であり、３つの最下位ビ
ットは０でないＴＰＲの値を使用して、割込みの割当て
を目的として０（アイドル）から１までのタスクスケジ
ューリングクラスを表わしても良い。これは、いくつか
のプロセッサが同一の最低優先順位レベルで動作してい
るときに特に有用である。

【００８８】プロセッサの優先順位はＴＰＲ２４２，Ｉ
ＳＲ２３１及びＩＲＲ２３２から取出される。これは、
全て符号化された８ビット表示の４つの最上位ビットを
使用して評価される、タスク優先順位の最大値と、最上
位ＩＳＲビットの優先順位と、最上位ＩＲＲビットの優
先順位である。局所ＭＰＩＣ装置が割込みを受入れるた
めの可用性及び最低優先順位の局所ＭＰＩＣ装置を確定
する際に使用されるこの値は、必要に応じてオンザフラ
イ方式で計算される。

【００８９】局所ＭＰＩＣ装置は、割込みを受入れる
と、その割込みの局所プロセッサへの送り出しを保証す
る。マスク可能割込みの分配は、プロセッサのＩＮＴピ
ンに接続しているＩＮＴピン２６２に割込みを印加する
局所ＭＰＩＣ装置から始まるＩＮＴ／ＩＮＴＡプロトコ
ルにより制御される。プロセッサが割込みイネーブル状
態にあれば、プロセッサは信号線２６１へＩＮＴＡサイ
クルを発行して、局所ＭＰＩＣ装置にその内部優先順位
状態を凍結させると共に、最高優先順位の割込みの８ビ
ットベクトルをプロセッサデータバス１０６へ解放させ
ることにより応答する。プロセッサはベクトルを読取
り、それを使用して割込みハンドラの入口点を見出す。
されに、局所ＭＰＩＣ装置は割込みのＩＳＲビットをセ
ットする。対応するＩＲＲビットは、先に述べた通り、
ＴＭＲ２３４が端トリガ型割込みを指示した場合に限り
クリアされる。

【００９０】レベルトリガ型割込みがそのＩＮＴＡサイ
クルの直前に印加されなくなった場合には、全てのＩＲ
Ｒビットをクリアしても良く、また、優先順位決定装置
２４０はデータバス１０６を介してプロセッサへ送り出
すべきベクトルを見出さなくとも良い。その代わりに、
優先順位決定装置２４０は偽割込みベクトル（ＳＩＶ）
を戻す。ＳＩＶの分配はＩＳＲ２３１には影響を与えな
いので、割込みハンドラはＥＯＩを発行せずに戻るべき
である。ＳＩＶは優先順位決定装置２４０の中にあるＳ
ＩＶレジスタを介してプログラム可能である。

【００９１】割込みを分配すべきプロセッサを含まない
システムの中に局所ＭＰＩＣ装置が存在していることは
可能である。これによりシステムに現れる唯一の危険
は、全てのプロセッサが最低優先順位にあるときに最低
優先順位送り出しモードを使用して全てのプロセッサへ
割込みを同報通信する場合に、プロセッサをもたない局
所ＭＰＩＣ装置がその時点でたまたま最低Ａｒｂ ＩＤ
を有していたならば、その局所ＭＰＩＣ装置がその割込
みを受入れてしまう可能性があることである。そのよう
な事態が起こるのを阻止するために、全ての局所装置は
ディスエーブル状態で初期設定し、ＭＰＩＣバスからＭ
ＰＩＣメッセージを受入れ始められるようになる前に明
示してイネーブルされなければならない。ディスエーブ
ル状態にある局所ＭＰＩＣ装置は、送り出しモードを
「リセット」にセットすることによってメッセージに応
答するだけである。ターゲットのＭＰＩＣ−ＩＤを使用
する物理宛先モードでは、局所ＭＰＩＣ装置がリセット
から出るときに局所ＭＰＩＣ装置の論理宛先情報は規定
されていない（全て０）ので、リセット／印加なしメッ
セージを送信すべきである。

【００９２】割込みハンドラから戻る前に、ソフトウェ
アはその局所ＭＰＩＣ装置へ割込み終わり（ＥＯＩ）指
令を発行して、割込みがサービス中ではなくなっている
指示をするように、ＥＯＩレジスタ２４６に書込むこと
によりＩＳＲ２３１の最高優先順位ビットをクリアする
と共に、その局所ＭＰＩＣ装置を次に高い優先順位のア
クティビティに戻さなければならない。

【００９３】ＭＰＩＣシステムは次のように初期設定さ
れる。 ａ）各ＭＰＩＣ装置はリセット入力ピンを共通リセット
信号線に接続させ、システムリセット信号により動作さ
せる； ｂ）データバス１０６の最下位の８ビットをＭＰＩＣ−
ＩＤレジスタ２２２にラッチする； ｃ）各局所ＭＰＩＣ装置はそのプロセッサのリセット
（ＲＳＴ）ピン２６５に信号を印加し、全ての内部ＭＰ
ＩＣレジスタをその初期状態にリセットする。すなわ
ち、再指向テーブル１０９と局所ベクトルテーブル２１
０は割込みの受入れをマスクするようにセットされる。
そうでなければ、レジスタの状態を０にセットする； ｄ）各局所ＭＰＩＣ装置は、プロセッサに自己試験を実
行させ且つ初期設定コードを実行させるために、そのプ
ロセッサのリセットピンに信号を印加しなくなる； ｅ）ＭＰＩＣバス１０３に到着する第１のプロセッサ
は、他のプロセッサに， 送り出しモード＝リセット トリガモード＝レベル レベル印加なし＝０ 宛先速記＝自己を除く全て を伴うプロセッサ間割込みを送信することにより、他の
プロセッサを強制的にリセットさせる。活動中のプロセ
ッサのオペレーティングシステムが他の全てのプロセッ
サを活動状態にさせるまで、他の全てのプロセッサはリ
セット状態に保持される。 ｆ）ラン中の唯一のプロセッサがシステム初期設定及び
構成の大半を実行し、最終的にはオペレーティングシス
テムをブートする。オペレーティングシステムは他のプ
ロセッサを動作させるために印加なし／リセット信号を
送り出す。

【００９４】Ｄ．ＭＰＩＣバスのプロトコル ＭＰＩＣバス１０３は、入出力ＭＰＩＣ装置及び局所Ｍ
ＰＩＣ装置に接続する５線同期バスである。それら５本
の線のうち４本はデータ伝送及び順序裁定のためのもの
であり、残る１本はクロック線である。

【００９５】電気的にいえば、バスはワイヤＯＲ接続さ
れて、バス用途の順序決定と、最低優先順位の順序裁定
を行う。ワイヤＯＲ接続によって、バスは構成ごとの特
有の成端同調が不要になるように十分に遅い速度で動作
される。また、バスの速度は、次のドライブサイクルを
抑止しなければならないか否かを判定するために、単一
のバスサイクルでバスをラッチし且つラッチされた情報
に対して何らかの単純な論理動作を実行するのに十分な
時間を与えるものでなければならない。バス速度が１０
ＭＨｚである場合、順序裁定を要求しない割込みは約
２．３μｓで送り出され、優先順位の順序裁定を伴うと
きには約３．４μｓで送り出されると考えられる。

【００９６】入出力ＭＰＩＣ装置１０２と局所ＭＰＩＣ
装置１０４は別個のＭＰＩＣバス入力ピン及びＭＰＩＣ
バス出力ピンを有し、それらのピンは図１１に示すよう
に非絶縁構成で直接に接続されても良い。図１２に示す
ように多数のプロセッサを支援するために必要とされる
ＭＰＩＣバスに階層接続を行うために、３状態入力バッ
ファ３０１及び出力バッファ３０２を使用しても良い。

【００９７】ＭＰＩＣバス１０３の使用のためと、最低
優先順位ＭＰＩＣ装置の確定のための順序裁定は、同期
して動作する全てのＭＰＩＣメッセージ装置によって決
まる。分散形バス順序裁定は、複数のエージェントが同
時に伝送を開始する場合を取り扱うために使用される。
バス順序裁定はＭＰＩＣバスの少数の順序裁定サイクル
を使用する。それらのサイクルの間に、唯一つの「ウィ
ナー（ｗｉｎｎｅｒ）」が送信を続けるようになるま
で、順序裁定「ルーザー（ｌｏｓｅｒｓ）」は徐々にバ
スから脱落してゆく。メッセージ（バス順序裁定を含
む）の送信が始まったならば、そのメッセージを完全に
送信するのに十分な数のサイクルが経過するまで、競合
しうるどの装置も伝送を抑制しなければならない。使用
されるバスサイクルの数は送信すべきメッセージの型に
よって決まる。

【００９８】バス順序決定サイクルは、エージェントが
ＭＰＩＣバスのそのＭＰＩＣ−ＩＤを駆動することによ
って、上位ビットから始めて開始される。さらに詳細に
いえば、８ビットのＭＰＩＣ−ＩＤ（１０：１７）を２
ビットずつの連続するグループ（１７：１６）（１５：
１４）（１３：１２）（１１：１０）に分割する。次
に、それらのテュープル１（ｉｍ）：１（ｉ）を順次復
号して、図１３に示すような４ビットパターン（Ｂ０：
Ｂ３）を発生する。ビット（Ｂ０：Ｂ３）を４本のＭＰ
ＩＣバス信号線に、１本につき１ビットずつ印加する。
ＭＰＩＣバスにはワイヤードＯＲ接続しているため、Ｉ
Ｄの各テュープルは１本の線にのみ印加されることにな
る。そこで、エージェントが確実性をもって脱落すべき
か（「ルーザー」になるか）否かを判定すること、ある
いは、バスを駆動しているエージェントバス線もそのバ
スにおいて最上位１であるか否かを単純に検査すること
により、次に続くＭＰＩＣ−ＩＤの２つのビットについ
て次のサイクルの順序裁定を継続することが可能にな
る。このようにして、それぞれのＭＰＩＣバスサイクル
は２つのビットを順序裁定する。

【００９９】また、順序裁定は最も低いプロセッサ優先
順位をもつ局所ＭＰＩＣ装置を見出す目的でも利用され
る。最低優先順位発見のための順序裁定は８ビット順序
裁定ＩＤ（Ａｒｂ ＩＤ）を伴うＭＰＩＣプロセッサ優
先順位レジスタの値を使用して、最低優先順位で動作し
ているＭＰＩＣが複数である場合の拘束を破断する。

【０１００】Ａｒｂ ＩＤとして一定の８ビットＭＰＩ
Ｃ ＩＤを使用すると、低いＩＤ値を有するＭＰＩＣが
恩恵を受けることになると考えられるので、対称性をゆ
がめがちである。従って、ＭＰＩＣのＡｒｂ ＩＤはＭ
ＰＩＣ ＩＤそのものではないが、そこから取出され
る。リセット時には、ＭＰＩＣのＡｒｂ ＩＤはそのＭ
ＰＩＣ ＩＤと等しい。ＭＰＩＣバスを介してメッセー
ジが同報通信されるたびに、全てのＭＰＩＣはＡｒｂ
ＩＤを１だけ増分させる。そのため、次の順序裁定に際
してはＭＰＩＣに異なるＡｒｂ ＩＤ値が与えられるこ
とになる。その後、次の機会にどのＭＰＩＣが最も低い
Ａｒｂ ＩＤを有するようになるかをさらに無作為に選
択することを保証するために、Ａｒｂ ＩＤをエンジア
ン反転する（ＬＳＢがＭＳＢになる等々）。次に、反転
させたＡｒｂ ＩＤを復号して、先に説明したようにＭ
ＰＩＣバスに順序裁定信号を発生する。

【０１０１】バス順序裁定の後、ウィナーはその実際の
メッセージをバスを介して、ニブル直列方式ではクロッ
クごとに４ビットずつ送り出す。ＭＰＩＣメッセージは
２つの長さ、すなわち、短いときは２１サイクル、長い
ときは３０サイクルで入って来る。初めの１９サイクル
の解釈は全てのメッセージ長さについて同一である。長
い型のメッセージは優先順位の順序裁定のためのサイク
ルを初めの１９サイクルに付け加える。中程度の長さの
メッセージは、ウィナーが順序裁定に先立ってわかって
いる場合のように完全な順序裁定が必要ない場合にのみ
起こる。

【０１０２】短いメッセージのフォーマットを図１４に
示す。このフォーマットの第１の欄はメッセージサイク
ル索引（１：１９）を表わし、次の４つの欄はＭＰＩＣ
バスの４本のデータ線を表わす。

【０１０３】初めの４つの列（１：４）はＭＰＩＣバス
の順序裁定サイクルを表わす。どの列も、先に述べたよ
うにＭＰＩＣ−ＩＤの復号テュープルを表わす４つの記
述項を有する。すなわち、ｉ７６・・・ｉ７６はテュー
プル（７：６）を表わし、ｉ５４・・・ｉ５４はテュー
プル（５：４）を表わすのである。

【０１０４】サイクル５はメッセージの拡張送り出しモ
ードであり、図１５に従って解釈される。ビット指定Ｄ
Ｍは、物理モードの場合は０であり、論理モードの場合
には１である宛先モードビットである。ビットＭ０，Ｍ
１，Ｍ２は図４の再指向テーブルで先に割当てられてい
る。

【０１０５】サイクル６は図１６に規定するような制御
ビットを含む。サイクル５の拡張送り出しモードと、サ
イクル６の制御ビットは、一体となって、必要とされる
メッセージの長さと、図１７に示すようなメッセージの
残るフィールドの解釈とを確定する。

【０１０６】サイクル７及び８は３ビット割込みベクト
ルを構成する。サイクル９〜１６は３２ビット宛先フィ
ールドである。サイクル１７はサイクル５〜１６におけ
るデータについての検査合計である。この検査合計はこ
れらのサイクルにおけるデータを伝送の誤りから保護す
る。送信側ＭＰＩＣ装置がこの検査合計を提供する。

【０１０７】サイクル１８は、送信側ＭＰＩＣにより１
１１１として送出されるポストアンブルサイクルであ
り、全てのＭＰＩＣに受信したメッセージに含まれてい
る情報に基づいて様々な内部計算を実行させる。それら
の計算の中の１つはサイクル５〜１６で受信したデータ
について計算した検査合計を取出し、それをサイクル１
７の値と比較する。いずれかのＭＰＩＣ装置がサイクル
１７でパスした検査合計とは異なる検査合計を計算した
場合、そのＭＰＩＣはサイクル１９においてそれを１１
１１として送り出すことによりＭＰＩＣバスを介して誤
りを報知する。これが起こると、全てのＭＰＩＣ装置は
メッセージが全く送信されなかったと想定し、送信側
は、ＭＰＩＣバスに関する再順序裁定を含めて、メッセ
ージを再び送信しようとしなければならない。割込みが
焦点プロセッサを有する最低優先順位送り出しでは、焦
点プロセッサはサイクル１９の間に１１１０を送り出す
ことによりこのことを報知する。この結果、他の全ての
ＭＰＩＣ装置は、割込みが受入れられ、順序裁定は先取
りされ且つ短いメッセージフォーマットを使用している
ことを知る。サイクル１９では、全ての（焦点でない）
ＭＰＩＣ装置は１０００を送り出す。最低優先順位送り
出しモードにおいては、１０００はその時点で割込みが
焦点プロセッサを有しておらず、送り出しを完了するた
めには優先順位の順序裁定が必要であることを示唆す
る。その場合、長いメッセージフォーマットを使用す
る。非最低優先順位モードでサイクル１９が１０００で
ある場合には、メッセージは受入れられており且つ送信
されたと考えられる。

【０１０８】ＭＰＩＣ装置が誤りサイクルの間に誤りを
検出して、報告したとき、ＭＰＩＣ装置は２回の連続す
るアイドル（００００）サイクルに出会うまで単にバス
を聴取するだけである。それら２つのアイドルサイクル
は、メッセージが通過してしまっており、いずれかの装
置により新たなメッセージを開始しても良いことを指示
している。これにより、ＭＰＩＣバスでサイクルから免
れたＭＰＩＣはその他のＭＰＩＣ装置と同期して戻るこ
とができる。

【０１０９】長いメッセージフォーマットのサイクル１
〜１９は短いメッセージフォーマットのサイクル１〜１
９と同一である。前述のように、長いメッセージフォー
マットは次の２つの場合で使用される。 （１）割込みが焦点をもたないときの最低優先順位送り
出し。サイクル２０〜２７は、宛先ＭＰＩＣ装置が最低
プロセッサ優先順位／Ａｒｂ ＩＤ値を伴う１つのＭＰ
ＩＣ装置を確定する８つの順序裁定サイクルである。 （２）遠隔読取りメッセージ。サイクル２０〜２７は遠
隔読取りレジスタの３２ビットの内容である。この情報
は遠隔ＭＰＩＣ装置によりバスへ送り出される。

【０１１０】サイクル２８は受入れサイクルである。最
低優先順位送り出しでは、順序裁定でウィナーにならな
かった全てのＭＰＩＣ装置（順序裁定に関与しなかった
装置を含む）はサイクル２８を１１００（受入れなし）
によって駆動し、一方、ウィナーとなったＭＰＩＣ装置
は１１１１を送り出す。サイクル２８が１１１１を読取
ると、全てのＭＰＩＣ装置は、割込みが受入れられ、メ
ッセージは送り出し済みと考えられることを知る。サイ
クル２８が１１００（又はその事項に関しては１１１１
を除くいずれかの値）を読取ると、全てのＭＰＩＣ装置
は順序裁定中にメッセージが受け入れられなかった又は
誤りが起こったと想定する。メッセージは送り出されな
かったと考えられ、送信側のＭＰＩＣ装置は再びメッセ
ージの送り出しを試みる。

【０１１１】遠隔読み取りメッセージの場合、サイクル
２０〜２７で要求されたデータを申し分けなく供給する
ことができたならばバスを１１１１によって駆動する応
答側遠隔ＭＰＩＣ装置を除いて、サイクル２８は全ての
ＭＰＩＣにより１１００として送り出される。サイクル
２８が１１１１を読取れば、サイクル２０〜２７のデー
タは有効であると考えられ、そうでない場合には、デー
タは無効であると考えられる。遠隔読取りを発行した発
信元ＭＰＩＣ装置はサイクル２８を使用して、割込み指
令レジスタの遠隔読取り状態フィールドの状態（有効又
は無効）を判定する。いずれにしても、遠隔読取りが再
試行されることは全くないという点で、（データが有効
であれ、無効であれ）遠隔読取り要求は常に成功をおさ
める。これは遠隔読取りがデバッグ機能であるためであ
り、応答できない「ハング（ｈｕｎｇ）」遠隔ＭＰＩＣ
はデバッグ手順を停止（ハング）させてはならない。

【０１１２】サイクル２９とサイクル３０は２つのアイ
ドルサイクルである。ＭＰＩＣバスはサイクル３１で次
のメッセージを送信するために利用できる状態にある。
これら２つのアイドルサイクルは、短メッセージと長メ
ッセージの双方の終了時に、他のいくつかのバスサイク
ルについての非ゼロ（すなわち、非アイドル）符号化と
共に、１サイクルだけたまたまずれてしまったＭＰＩＣ
バスエージェントに、単にその検査合計誤りを報告した
後に２つの連続するアイドルサイクルを待機することに
より、１つのメッセージで同期バックアップさせる。こ
れは、有効順序裁定サイクルは決して００００にならな
いということを利用している。

【０１１３】Ｅ．タイマー 局所ＭＰＩＣ装置１０４の局所ベクトルテーブル２１０
は、３つの互いに独立して動作される３２ビット幅プロ
グラマブルタイマー２００，２０１及び２０２を含む。
各タイマーは３つのクロック入力端子の中の１つからク
ロック基準を選択することができる。各タイマーはワン
ショットモード又は周期モードのいずれかで動作すれば
良く、それぞれ、任意のプログラム可能ベクトルによっ
て局所プロセッサを割込むように構成できる。

【０１１４】局所ＭＰＩＣ装置１０４は２つの独立した
クロック入力ピンを有する。ＣＬＯＣＫピンはＭＰＩＣ
の内部クロックを規定し、ＴＭＢＡＳＥピンは外部クロ
ック用である。ＴＭＢＡＳＥの周波数はＭＰＩＣアーキ
テクチャにより２８．６３６ＭＨｚに固定されている。
さらに、局所ＭＰＩＣ装置は、図１９に示すようにいず
れのクロック信号をも２，４，８又は１６で除算するよ
うに構成することができる分周器を含む。基準０は常に
ＣＬＯＣＫと等しく、基準１は常にＴＭＢＡＳＥと等し
く、基準２はＣＬＯＣＫ又はＴＭＢＡＳＥを２，４，８
又は１６で除算したものに等しい。分周器（基準２）構
成のレジスタを図２０に示す。

【０１１５】ソフトウェアはタイマーの３２ビット初期
カウントレジスタをプログラムすることによりタイマー
を始動させる。タイマーはこの値を現在カウントレジス
タにコピーし、時間基準パルス（基準０，１又は２）の
発生ごとに１カウントの速度でカウントダウンを開始す
る。各タイマーはワンショットモード又は周期的モード
で動作すれば良い。ワンショットの場合、タイマーは一
度カウントダウンし、再びプログラムされるまで０のま
まである。周期的モードでは、タイマーは初期カウント
レジスタの内容を現在カウントレジスタに自動的に再ロ
ードする。

【０１１６】３つのタイマーは図２１に示すようなその
局所ベクトルテーブルの記述項によって構成される。ベ
クトルフィールド（０：７）は先に説明した通りであ
る。マスクｉビット（１６）は、カウントが０に達した
ときにｉ番目のタイマー発生割込みをマスクする（１）
か又はマスクしない（０）かを表わす。基準ｉフィール
ド（１８：１９）はｉ番目のタイマーにより使用される
基準入力である。００は基準０、０１は基準１、１０は
基準２をそれぞれ表わす。モードｉビット（１７）はｉ
番目のタイマーのモードを示す。０はワンショット、１
は周期的をそれぞれ表わしている。

【０１１７】Ｆ．プロセッサ専用記憶装置 各局所ＭＰＩＣ装置は、図５に示す通り、局所プロセッ
サによってのみアクセス可能な４つの３２ビットレジス
タを有するプロセッサ専用記憶装置２５０を含む。各プ
ロセッサはそのレジスタを同じ方法で（同一のアドレス
を介して）アドレッシングするので、レジスタは「プロ
セッサ独自の」データを提供する便利で、プロセッサの
アーキテクチャに左右されない方法なのである。ＭＰＩ
Ｃはそれらのレジスタの内容を全く解釈しない。レジス
タはその他の局所ＭＰＩＣ装置のレジスタと同じ物理ア
ドレスページに位置するため、レジスタへのアクセスを
スーパーバイザにのみ限定しても良い。プロセッサでラ
ンするオペレーティングシステムは自由にレジスタを使
用して良い。

【図面の簡単な説明】

【図１】従来の一般的な単一プロセッサプログラマブル
割込み制御装置（ＰＩＣ）のブロック線図。

【図２】一般に好ましいマルチプロセッサプログラマブ
ル割込み制御装置（ＭＰＩＣ）システムのブロック線
図。

【図３】一般に好ましい入出力ＭＰＩＣ装置のブロック
線図。

【図４】再指向テーブルの６４ビット記述項を構成する
様々なフィールドを示す構成図。

【図５】一般に好ましい局所ＭＰＩＣ装置のブロック線
図。

【図６】局所ＭＰＩＣ装置の局所ベクトルテーブル記述
項を構成する様々なフィールドを示す構成図。

【図７】割込み指令レジスタの様々なフィールドの割当
てを示す構成図。

【図８】宛先ＩＲＲビットによる遠隔ＩＲＲビットの追
跡を示す構成図。

【図９】局所ＭＰＩＣ装置による割込み受入れプロセス
を示すフローチャート。

【図１０】ＭＰＩＣ−ＩＤレジスタの構成図。

【図１１】非絶縁ＭＰＩＣバス接続を示す図。

【図１２】３状態緩衝ＭＰＩＣバス配置を示す図。

【図１３】バス順序裁定で使用するＭＰＩＣ−ＩＤの２
ビット復号プロセスを示す構成図。

【図１４】ＭＰＩＣ短メッセージの形態を示す構成図。

【図１５】送り出しモードのＭＰＩＣメッセージ符号化
を示す構成図。

【図１６】ＭＰＩＣメッセージの制御ビットを示す構成
図。

【図１７】拡張送り出しモード制御ビットの符号化を示
す構成図。

【図１８】ＭＰＩＣバス媒体及び長メッセージフォーマ
ットを示すフォーマット構成図。

【図１９】基準０，１及び２の時間発生器を示す構成
図。

【図２０】分周（基準２）構成レジスタビットの割当て
を示す構成図。

【図２１】３タイマー局所ベクトルテーブルの内容を示
す構成図。

【符号の説明】

１００ マルチプロセッサプログラマブル割込み制御装
置（ＭＰＩＣ） １０１ 入出力サブシステム １０２ 入出力ＭＰＩＣ装置 １０３ ＭＰＩＣバス １０４ 局所ＭＰＩＣ装置 １０５ プロセッサ

フロントページの続き (72)発明者 ハーマン・ディ・ドージ アメリカ合衆国 97124 オレゴン州・ヒ ルズボロ・ノースイースト 16ティエイチ アヴェニュ・319 (72)発明者 ケヴィン・シィ・カーン アメリカ合衆国 97201 オレゴン州・ポ ートランド・サウスウェスト シャーウッ ド プレイス・3324

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ａ）入出力制御装置と局所プロセッサ制
   御装置との間で割込み制御データ及び順序裁定データを
   伝送するバスと； ｂ）前記バスに接続し、少なくとも１つの周辺割込み要
   求信号を受信し、前記割込み要求信号を前記バスを介し
   て伝送するために定様式化して、前記周辺割込み要求信
   号の性質及び優先順位を表わし且つ前記割込みをサービ
   スするのに好適であるプロセッサ群を指示する定様式信
   号を発生することができると共に、前記割込みの処置に
   際しては状態情報を受信することができる入出力制御装
   置手段と； ｃ）前記バスに接続し、それぞれが特定の１つのプロセ
   ッサと関連しており、その関連するプロセッサから処理
   割込み要求信号を受信し、前記プロセッサ割込みを定様
   式化して、前記プロセッサ割込みの性質及び優先順位
   と、前記プロセッサ割込みをサービスするのに好適であ
   るプロセッサ群とを指示する定様式プロセッサ割込みを
   発生し、それを前記バスを介して送信することができ、
   入出力制御装置手段の定様式信号と局所プロセッサ制御
   装置手段の定様式信号の双方を受信し、前記受信した割
   込み信号を受入れるときに受入れ信号を送信することが
   できると共に、サービスのために、受入れた割込みを関
   連するプロセッサへ優先順位の順に送り出すことができ
   る複数の局所プロセッサ制御装置手段とを具備するマル
   チプロセッサプログラマブル割込み制御装置システム。
2. 【請求項２】 ａ）制御装置バスと； ｂ）i） 複数の割込み入力ピンと， ii）関連する制御装置バス送受信手段へ送り出される割
   込みの優先順位決定及び宛先アドレッシングのためのプ
   ロセッサプログラマブル再指向テーブルと， iii） 前記制御装置バス及び前記再指向テーブルのメッ
   セージに接続し、前記制御装置の制御を順序裁定する制
   御装置バス送受信手段とを含み，入出力周辺装置割込み
   信号線の信号を受入れる入出力割込み制御装置と； ｃ）i） 割込み及び順序裁定に関連するメッセージを前
   記制御装置バスを介して受信し且つ送信する手段と， ii）受信した割込み要求メッセージを拒否し、受入れ、
   順序裁定する手段と， iii） 型及び優先順位を含めて、受入れた割込み要求の
   状態を記録する手段と， iV）優先順位の順序づけ（ネスティング）を実行し、関
   連するプロセッサの優先順位が待ち行列にある最高の優
   先順位の割込み要求より低いときは最高位の割込み要求
   を送り出し、プロセッサから送信源へ送り出し試み受入
   れ肯定応答を送信する手段と， V） プロセッサデータ／アドレスバスに結合するプロセ
   ッサ制御装置識別番号を記憶し且つ利用可能とする手段
   と， Vi）関連するプロセッサの現在タスク優先順位を追跡
   し、それを前記プロセッサバスに結合する前記受入れ論
   理手段へ送り出す手段と， Vii） 割込みメッセージを指定し且つ定様式化し、前記
   送受信手段による前記割込みメッセージの送信を開始さ
   せる手段とを含み，前記制御装置バスに接続するプロセ
   ッサ割込み制御装置と；を具備するマルチプロセッサプ
   ログラマブル割込み制御装置システム。