JPH06120140A - Semiconductor manufacturing method and equipment - Google Patents
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- JPH06120140A JPH06120140A JP27011492A JP27011492A JPH06120140A JP H06120140 A JPH06120140 A JP H06120140A JP 27011492 A JP27011492 A JP 27011492A JP 27011492 A JP27011492 A JP 27011492A JP H06120140 A JPH06120140 A JP H06120140A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体製造方法および
装置技術に関し、特に、プラズマ処理を用いる半導体製
造方法および装置に適用して有効な技術に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing method and apparatus technology, and more particularly to a technology effective when applied to a semiconductor manufacturing method and apparatus using plasma processing.
【０００２】[0002]
【従来の技術】半導体集積回路装置の製造プロセスで
は、プラズマ化学反応を応用した種々のプラズマ処理が
実施されている。例えばプラズマを用いたエッチング処
理や成膜処理等は、半導体集積回路装置の製造技術とし
て既に定着している。2. Description of the Related Art In a manufacturing process of a semiconductor integrated circuit device, various plasma treatments applying a plasma chemical reaction are carried out. For example, an etching process and a film forming process using plasma have already been established as a manufacturing technique of a semiconductor integrated circuit device.
【０００３】プラズマ処理は、反応ガスを減圧下で放電
することにより、常圧下では安定に得られない電子、イ
オンおよびラジカル等のような反応種を発生させ、所定
の化学反応を促進させて、上述のエッチング処理や成膜
処理を行う技術である。In the plasma treatment, the reaction gas is discharged under reduced pressure to generate reactive species such as electrons, ions and radicals, which are not stably obtained under normal pressure, to accelerate a predetermined chemical reaction, This is a technique for performing the above-mentioned etching process and film forming process.
【０００４】したがって、低温プロセスやドライプロセ
ス等を実現でき、半導体集積回路装置を製造する上で非
常に好ましい技術である。Therefore, a low temperature process or a dry process can be realized, which is a very preferable technique for manufacturing a semiconductor integrated circuit device.
【０００５】プラズマを用いるエッチング装置または成
膜装置には種々の構造があるが、基本的な構造として
は、処理室内に互いに平行する平板状の２枚の電極を設
置し、一方の電極に半導体ウエハを載置する構造となっ
ている。そして、処理に際して、その２枚の電極間に所
定の電圧を印加することにより、処理室内に導入されて
いる反応ガスを放電し、プラズマを形成する構造になっ
ている。Although there are various structures in an etching apparatus or a film forming apparatus using plasma, as a basic structure, two flat plate-shaped electrodes parallel to each other are installed in a processing chamber, and one of the electrodes is a semiconductor. It has a structure for mounting a wafer. Then, at the time of processing, by applying a predetermined voltage between the two electrodes, the reaction gas introduced into the processing chamber is discharged to form plasma.
【０００６】[0006]
【発明が解決しようとする課題】ところが、上記従来の
技術においては、以下の問題があることを本発明者は見
い出した。However, the present inventor has found that the above-mentioned conventional technique has the following problems.
【０００７】すなわち、半導体ウエハが大口径になるに
つれ、半導体ウエハ面内におけるプラズマ処理による形
成膜厚の均一性や半導体ウエハ面内におけるプラズマ処
理によるエッチング膜厚の均一性（以下、加工均一性と
もいう）を要求通りに確保することが困難であるという
問題があった。That is, as the diameter of the semiconductor wafer becomes larger, the uniformity of the film thickness formed by the plasma treatment within the semiconductor wafer surface and the uniformity of the etching film thickness due to the plasma treatment within the semiconductor wafer surface (hereinafter referred to as processing uniformity as well). There is a problem that it is difficult to secure the required value.
【０００８】例えばバイアススパッタリング装置におい
ては、半導体ウエハの周辺部分におけるスパッタリング
速度が、半導体ウエハの中央部分よりも異常に速くなる
現象がある。これは、半導体ウエハの周辺においては、
半導体ウエハの中央よりも静電容量が大きくなり、電界
強度が高くなる結果、プラズマ密度が高くなることに起
因する。For example, in the bias sputtering apparatus, there is a phenomenon that the sputtering rate in the peripheral portion of the semiconductor wafer becomes abnormally higher than that in the central portion of the semiconductor wafer. This is because in the periphery of the semiconductor wafer,
This is because the electrostatic capacity becomes larger than that in the center of the semiconductor wafer and the electric field strength becomes higher, resulting in higher plasma density.
【０００９】そこで、その膜厚の均一性を確保する従来
技術として、例えば半導体ウエハを載置する電極を大面
積とする技術がある。しかし、この場合、プラズマ処理
装置が大型となるとともに、放電パワー密度低減に起因
してプラズマ処理速度が遅くなり、スループットが低下
する問題があった。Therefore, as a conventional technique for ensuring the uniformity of the film thickness, for example, there is a technique in which an electrode on which a semiconductor wafer is mounted has a large area. However, in this case, there is a problem that the size of the plasma processing apparatus becomes large and the plasma processing speed becomes slow due to the reduction of the discharge power density, which lowers the throughput.
【００１０】また、その膜厚の均一性を確保する従来技
術として、例えば特開平１−１０９７２５号公報には、
プラズマドライエッチング装置において、半導体ウエハ
を載置する電極の周囲に、電界補正用環状体を設置する
技術がある。しかし、この場合、プラズマ処理装置が大
型となるとともに、プラズマ処理装置の構造が複雑とな
る問題があった。As a conventional technique for ensuring the uniformity of the film thickness, for example, Japanese Patent Application Laid-Open No. 1-109725 discloses
In a plasma dry etching apparatus, there is a technique of installing an electric field correction annular body around an electrode on which a semiconductor wafer is mounted. However, in this case, there is a problem that the plasma processing apparatus becomes large and the structure of the plasma processing apparatus becomes complicated.
【００１１】本発明は上記課題に着目してなされたもの
であり、その目的は、プラズマ処理装置を大型とするこ
となく、プラズマ処理装置の構造を複雑とすることな
く、また、放電パワー密度を低減させることなく、プラ
ズマ処理による半導体ウエハ面内の加工均一性を向上さ
せることのできる技術を提供することにある。The present invention has been made in view of the above problems, and an object thereof is to increase the discharge power density without increasing the size of the plasma processing apparatus and without complicating the structure of the plasma processing apparatus. It is an object of the present invention to provide a technique capable of improving the processing uniformity in the surface of a semiconductor wafer by plasma processing without reducing the processing uniformity.
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。The above and other objects and novel features of the present invention will be apparent from the description of the specification and the accompanying drawings.
【００１３】[0013]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。Among the inventions disclosed in the present application, a brief description will be given to the outline of typical ones.
It is as follows.
【００１４】すなわち、第１の発明は、処理室内にプラ
ズマを形成することにより、前記処理室内の基板電極上
に載置された半導体ウエハに対して所定のプラズマ処理
を施す半導体製造装置であって、前記所定のプラズマ処
理中に、前記半導体ウエハの外周の静電容量を低減する
ために、前記半導体ウエハの外周位置に半導体ウエハの
外周よりも大きな外周を有するとともに、半導体ウエハ
の外周よりも小さな内周を有する静電容量可変手段を設
けた半導体製造装置構造とするものである。That is, the first invention is a semiconductor manufacturing apparatus for performing a predetermined plasma treatment on a semiconductor wafer mounted on a substrate electrode in the processing chamber by forming plasma in the processing chamber. In order to reduce the capacitance of the outer circumference of the semiconductor wafer during the predetermined plasma processing, the outer circumference position of the semiconductor wafer has a larger circumference than the outer circumference of the semiconductor wafer and is smaller than the outer circumference of the semiconductor wafer. The semiconductor manufacturing apparatus structure is provided with a capacitance varying means having an inner circumference.
【００１５】第２の発明は、前記静電容量可変手段を着
脱自在とした半導体製造装置構造とするものである。A second aspect of the present invention has a semiconductor manufacturing apparatus structure in which the capacitance varying means is detachable.
【００１６】[0016]
【作用】上記した第１の発明によれば、半導体ウエハの
中央よりも大きくなる半導体ウエハ外周の静電容量を低
減するような状態でプラズマ処理を行うことにより、半
導体ウエハの周辺の電界強度を低下させることができ、
半導体ウエハの面内の電界強度を均一にすることができ
るので、半導体ウエハの面内のプラズマ密度を均一にす
ることが可能となる。According to the above-mentioned first invention, the electric field strength around the semiconductor wafer is reduced by performing the plasma processing in such a state that the electrostatic capacity at the outer circumference of the semiconductor wafer, which becomes larger than the center of the semiconductor wafer, is reduced. Can be lowered,
Since the in-plane electric field strength of the semiconductor wafer can be made uniform, the in-plane plasma density of the semiconductor wafer can be made uniform.
【００１７】上記した請求項３記載の発明によれば、静
電容量可変手段を半導体ウエハの材質や反応ガスの種類
等に応じて最適なものに変更することが可能となる。According to the invention described in claim 3, it is possible to change the capacitance varying means to an optimum one according to the material of the semiconductor wafer, the kind of the reaction gas and the like.
【００１８】[0018]
【実施例１】図１は本発明の一実施例である半導体製造
装置の断面図、図２および図３は半導体集積回路装置の
製造工程中における半導体基板の要部断面図、図４の
（ａ），（ｂ）はそれぞれ本実施例と従来とのプラズマ
処理中における半導体基板面内のエッチング速度を比較
するグラフ図である。Embodiment 1 FIG. 1 is a sectional view of a semiconductor manufacturing apparatus according to an embodiment of the present invention, FIGS. 2 and 3 are sectional views of an essential part of a semiconductor substrate during a manufacturing process of a semiconductor integrated circuit device, and FIG. FIGS. 6A and 6B are graphs comparing the etching rate in the surface of the semiconductor substrate during the plasma processing of the present example and the conventional example, respectively.
【００１９】本実施例１の半導体製造装置は、例えば図
１に示すようなプレーナマグネトロンカソード形のＲＦ
バイアススパッタリング装置（以下、単にバイアススパ
ッタ装置という）１ａである。The semiconductor manufacturing apparatus according to the first embodiment has a planar magnetron cathode type RF as shown in FIG. 1, for example.
The bias sputtering apparatus (hereinafter, simply referred to as a bias sputtering apparatus) 1a.
【００２０】バイアススパッタ装置１ａを構成する処理
室２内には、カソード電極（対向電極）３と、アノード
電極（基板電極）４とが各々の主面を互いに平行に対向
させた状態で設置されている。A cathode electrode (opposite electrode) 3 and an anode electrode (substrate electrode) 4 are installed in the processing chamber 2 constituting the bias sputtering apparatus 1a with their principal surfaces opposed to each other in parallel. ing.
【００２１】カソード電極３は、ＧＮＤ電源（第２電
源）７ｇに電気的に接続されており、その主面には、タ
ーゲット５が設置されている。本実施例１において、タ
ーゲット５は、例えば二酸化ケイ素（ＳｉＯ2 ）からな
る。ただし、ターゲット５は、ＳｉＯ2 に限定されるも
のではなく種々変更可能である。The cathode electrode 3 is electrically connected to a GND power source (second power source) 7g, and a target 5 is installed on its main surface. In the first embodiment, the target 5 is made of, for example, silicon dioxide (SiO 2 ). However, the target 5 is not limited to SiO 2 and can be variously modified.
【００２２】また、カソード電極３の内部には、磁石６
が設置されている。中央の磁石６ａは、そのＮ極が対向
電極３の主面側に配置されるように設置されている。そ
の磁石６ａの周囲の磁石６ｂは、そのＳ極が対向電極３
の主面側に配置されるように設置されている。Inside the cathode electrode 3, a magnet 6 is provided.
Is installed. The central magnet 6a is installed so that its N pole is located on the main surface side of the counter electrode 3. The south pole of the magnet 6b around the magnet 6a has the counter electrode 3
It is installed so as to be placed on the main surface side of.
【００２３】アノード電極４は、例えば銅（Ｃｕ）また
はアルミニウム（Ａｌ）系の金属からなり、高周波電源
（第１電源）７ｖと電気的に接続されている。アノード
電極４の主面上には、ウエハ用台座８を介して、例えば
シリコン（Ｓｉ）単結晶からなる直径５インチ程度の半
導体ウエハ９が載置されている。アノード電極４には、
処理に際してカソード電極３よりも低い負のバイアス電
位が印加されるように設定されている。The anode electrode 4 is made of, for example, copper (Cu) or aluminum (Al) -based metal, and is electrically connected to a high frequency power source (first power source) 7v. A semiconductor wafer 9 made of, for example, a silicon (Si) single crystal and having a diameter of about 5 inches is mounted on the main surface of the anode electrode 4 via a wafer pedestal 8. In the anode electrode 4,
It is set so that a negative bias potential lower than that of the cathode electrode 3 is applied during processing.
【００２４】ウエハ用台座８は、例えば石英からなり、
その厚さは、例えば４mm程度である。なお、半導体ウエ
ハ９は、ウエハ用台座８を介さないでアノード電極４上
に載置する場合もある。The wafer pedestal 8 is made of, for example, quartz,
Its thickness is, for example, about 4 mm. The semiconductor wafer 9 may be placed on the anode electrode 4 without the wafer pedestal 8 interposed.
【００２５】ところで、本実施例１においては、アノー
ド電極３の上部において、半導体ウエハ９の外周位置
に、外周径が半導体ウエハ９の外周径よりも大きく、か
つ、内周径が半導体ウエハ９の外周径よりも小さい環状
の静電容量可変手段１０が設置されている。In the first embodiment, the outer peripheral diameter of the semiconductor wafer 9 is larger than the outer peripheral diameter of the semiconductor wafer 9 and the inner peripheral diameter of the semiconductor wafer 9 is at the outer peripheral position of the semiconductor wafer 9 above the anode electrode 3. An annular capacitance varying means 10 smaller than the outer diameter is installed.
【００２６】静電容量可変手段１０は、例えばアルミナ
等のようなセラミック、石英または樹脂等、アノード電
極４の構成材料よりも低誘電率の材料によって構成され
ている。The capacitance varying means 10 is made of a material having a dielectric constant lower than that of the constituent material of the anode electrode 4, such as ceramics such as alumina, quartz or resin.
【００２７】このため、本実施例１のバイアススパッタ
装置１ａにおいては、半導体ウエハ９の外周縁とアノー
ド電極４との間に形成される静電容量が低減され、半導
体ウエハ９の面内における静電容量が均一となる構造に
なっている。Therefore, in the bias sputtering apparatus 1a of the first embodiment, the electrostatic capacitance formed between the outer peripheral edge of the semiconductor wafer 9 and the anode electrode 4 is reduced, and the static electricity within the surface of the semiconductor wafer 9 is reduced. It has a structure that the electric capacity is uniform.
【００２８】そして、これにより、処理中における半導
体ウエハ９の外周縁近傍の電界強度が弱められ、半導体
ウエハ９の面内の電界強度がほぼ均一となる結果、半導
体ウエハ９の面内のプラズマ密度がほぼ均一となり、半
導体ウエハ９の面内の加工均一性を向上させることが可
能となっている。As a result, the electric field strength in the vicinity of the outer peripheral edge of the semiconductor wafer 9 is weakened during processing, and the electric field strength in the plane of the semiconductor wafer 9 becomes substantially uniform. As a result, the plasma density in the plane of the semiconductor wafer 9 is increased. Are substantially uniform, and the in-plane processing uniformity of the semiconductor wafer 9 can be improved.
【００２９】静電容量可変手段１０の厚さは、例えば１
〜２mm程度である。また、半導体ウエハ９の外周から静
電容量可変手段１０の内周までの長さは、例えば７mm程
度である。The thickness of the capacitance varying means 10 is, for example, 1
It is about 2 mm. The length from the outer circumference of the semiconductor wafer 9 to the inner circumference of the capacitance varying means 10 is, for example, about 7 mm.
【００３０】また、本実施例１においては、静電容量可
変手段が着脱自在になっている。これにより、静電容量
可変手段を、例えば半導体ウエハの材料や反応ガスの種
類に応じて交換することが可能となっている。In the first embodiment, the capacitance changing means is detachable. As a result, the capacitance varying means can be replaced depending on, for example, the material of the semiconductor wafer and the type of reaction gas.
【００３１】なお、図１の１１は反応ガスを処理室２内
に供給するためのガス供給管を示している。また、１２
は処理室２内のガスを外部に排気する等のための排気管
を示している。Reference numeral 11 in FIG. 1 indicates a gas supply pipe for supplying the reaction gas into the processing chamber 2. Also, 12
Indicates an exhaust pipe for exhausting the gas in the processing chamber 2 to the outside.
【００３２】次に、本実施例１の半導体製造方法を図１
〜図４によって説明する。Next, the semiconductor manufacturing method of the first embodiment will be described with reference to FIG.
~ It demonstrates by FIG.
【００３３】まず、図１のバイアススパッタ装置１ａの
アノード電極４上に半導体ウエハ９を載置する。この時
の半導体ウエハ９の要部断面図を図２に示す。First, the semiconductor wafer 9 is placed on the anode electrode 4 of the bias sputtering apparatus 1a shown in FIG. FIG. 2 shows a cross-sectional view of the main part of the semiconductor wafer 9 at this time.
【００３４】半導体ウエハ９の主面上には、例えばＳｉ
Ｏ2 からなる絶縁膜１３が堆積されている。絶縁膜１３
上には、例えばＡｌからなる配線１４がパターニングさ
れている。On the main surface of the semiconductor wafer 9, for example, Si
An insulating film 13 made of O 2 is deposited. Insulating film 13
The wiring 14 made of, for example, Al is patterned on the upper side.
【００３５】続いて、処理室２内の空気を排気管１２を
通じて外部に排気し処理室２内を真空状態にして、処理
室２内の圧力を0.２〜0.３Ｐａ程度にする。Then, the air in the processing chamber 2 is exhausted to the outside through the exhaust pipe 12 to make the inside of the processing chamber 2 in a vacuum state, and the pressure in the processing chamber 2 is set to about 0.2 to 0.3 Pa.
【００３６】その後、ガス供給管１１を通じて処理室２
内に反応ガスを供給する。本実施例１においては、反応
ガスとしてアルゴン（Ａｒ）ガス（例えば１００sccm）
と酸素（Ｏ2 ）ガス（例えば１sccm以下）との混合ガス
を用いる。Thereafter, the processing chamber 2 is passed through the gas supply pipe 11.
A reaction gas is supplied inside. In Example 1, an argon (Ar) gas (for example, 100 sccm) was used as a reaction gas.
And a mixed gas of oxygen (O 2 ) gas (for example, 1 sccm or less) is used.
【００３７】次いで、カソード電極３およびアノード電
極４に所定のバイアス電位を供給し、処理室２内の反応
ガスを電離して、カソード電極３とアノード電極４との
電極間にプラズマを形成する。Next, a predetermined bias potential is supplied to the cathode electrode 3 and the anode electrode 4, the reaction gas in the processing chamber 2 is ionized, and plasma is formed between the cathode electrode 3 and the anode electrode 4.
【００３８】そして、電離されたＡｒイオンをターゲッ
ト５に衝突させ、その時にスパッタされたターゲット材
料を半導体ウエハ９の主面上に堆積すると同時に、その
堆積された絶縁膜の凸部をＡｒイオンによってスパッタ
エッチングして、図３に示すように、平坦度の高い絶縁
膜１５を半導体ウエハ９上に堆積する。この時のプラズ
マシース電圧は、例えば−１００〜１０００Ｖ程度であ
る。Then, the ionized Ar ions are made to collide with the target 5, and the target material sputtered at that time is deposited on the main surface of the semiconductor wafer 9 and, at the same time, the projections of the deposited insulating film are bombarded with Ar ions. By sputter etching, as shown in FIG. 3, an insulating film 15 having high flatness is deposited on the semiconductor wafer 9. The plasma sheath voltage at this time is, for example, about -100 to 1000V.
【００３９】ところで、本実施例１においては、アノー
ド電極４に静電容量可変手段１０を設置したことによ
り、処理中において、半導体ウエハ９の周縁近傍の静電
容量が低減され、半導体ウエハ９の面内の静電容量がほ
ぼ均一となる。By the way, in the first embodiment, by disposing the electrostatic capacity varying means 10 on the anode electrode 4, the electrostatic capacity in the vicinity of the peripheral edge of the semiconductor wafer 9 is reduced during processing, and the electrostatic capacity of the semiconductor wafer 9 is reduced. The in-plane capacitance becomes almost uniform.
【００４０】このため、半導体ウエハ９の面内の電界強
度が均一となり、半導体ウエハ９のその面内の近傍に密
度の均一なプラズマが形成される結果、半導体ウエハ９
の面内においてプラズマ処理による加工が均一に行われ
る。Therefore, the electric field strength in the surface of the semiconductor wafer 9 becomes uniform, and plasma having a uniform density is formed in the vicinity of the surface of the semiconductor wafer 9, as a result, the semiconductor wafer 9
The processing by the plasma treatment is uniformly performed in the plane of.
【００４１】図４の（ａ）に本実施例１における処理中
の半導体ウエハ９の面内におけるエッチング速度を示
す。また、図４の（ｂ）に従来における処理中の半導体
ウエハ９の面内におけるエッチング速度を示す。本実施
例１の場合、エッチング速度が半導体ウエハ９の面内に
おいてほぼ均一となっていることが分かる。FIG. 4A shows the in-plane etching rate of the semiconductor wafer 9 being processed in the first embodiment. Further, FIG. 4B shows an etching rate in the plane of the semiconductor wafer 9 during the conventional processing. In the case of the present Example 1, it can be seen that the etching rate is substantially uniform in the plane of the semiconductor wafer 9.
【００４２】このように本実施例１によれば、以下の効
果を得ることが可能となる。As described above, according to the first embodiment, the following effects can be obtained.
【００４３】(1).バイアススパッタ装置１ａのアノード
電極４において、半導体ウエハ９の外周位置に、半導体
ウエハ９の面内の静電容量を均一にする静電容量可変手
段１０を設置したことにより、処理時における半導体ウ
エハ９の面内の電界強度を均一にすることができ、その
面内のプラズマ密度を均一にすることができるので、半
導体ウエハ９の面内の加工均一性を向上させることが可
能となる。(1). In the anode electrode 4 of the bias sputtering apparatus 1a, the capacitance varying means 10 for equalizing the capacitance within the surface of the semiconductor wafer 9 is installed at the outer peripheral position of the semiconductor wafer 9. The in-plane electric field strength of the semiconductor wafer 9 during processing can be made uniform, and the in-plane plasma density can be made uniform, so that the in-plane processing uniformity of the semiconductor wafer 9 is improved. Is possible.
【００４４】(2).半導体ウエハ９の面内のプラズマ密度
を均一にでき、半導体ウエハ９の中央と外周とのエッチ
ング／デポジション比を均一にすることができるので、
半導体ウエハ９の全面に膜質および膜厚の均一な絶縁膜
１５を堆積することが可能となる。(2). Since the in-plane plasma density of the semiconductor wafer 9 can be made uniform, and the etching / deposition ratio between the center and the outer periphery of the semiconductor wafer 9 can be made uniform,
It becomes possible to deposit the insulating film 15 having a uniform film quality and a uniform film thickness on the entire surface of the semiconductor wafer 9.
【００４５】(3).バイアススパッタ装置１ａのアノード
電極４において、半導体ウエハ９の外周位置に、半導体
ウエハ９の面内の静電容量が均一にする、セラミックか
らなる静電容量可変手段１０を設置したことにより、半
導体ウエハ９の周辺の温度を高くすることができるの
で、半導体ウエハ９の外周にも膜質の良好な絶縁膜１５
を堆積することが可能となる。(3). In the anode electrode 4 of the bias sputtering apparatus 1a, a capacitance varying means 10 made of ceramic is provided at the outer peripheral position of the semiconductor wafer 9 so that the capacitance within the surface of the semiconductor wafer 9 becomes uniform. Since the temperature of the periphery of the semiconductor wafer 9 can be raised by the installation, the insulating film 15 having good film quality is formed on the outer periphery of the semiconductor wafer 9.
Can be deposited.
【００４６】(4).静電容量可変手段１０を着脱自在とし
たことにより、静電容量可変手段１０を半導体ウエハ９
の材質や反応ガスの種類等に応じて最適なものに変更す
ることが可能となる。すなわち、プロセス条件の変化に
柔軟に対応できるので、種々の半導体製造工程および種
々の半導体集積回路装置の製造に対応することが可能と
なる。(4). By making the capacitance varying means 10 detachable, the capacitance varying means 10 is attached to the semiconductor wafer 9
It is possible to change to an optimum one according to the material of the, the type of reaction gas, and the like. That is, since it is possible to flexibly cope with changes in process conditions, it becomes possible to deal with various semiconductor manufacturing processes and various semiconductor integrated circuit device manufacturing.
【００４７】(5).上記(1) 〜(4) により、半導体集積回
路装置の歩留りおよび信頼性を向上させることが可能と
なる。(5) By the above (1) to (4), it becomes possible to improve the yield and reliability of the semiconductor integrated circuit device.
【００４８】[0048]
【実施例２】図５は本発明の他の実施例である半導体製
造装置の断面図である。Second Embodiment FIG. 5 is a sectional view of a semiconductor manufacturing apparatus according to another embodiment of the present invention.
【００４９】本実施例２の半導体製造装置は、例えば図
５に示すようなマイクロ波プラズマ源を用いた反応性イ
オンエッチング装置（以下、プラズマＲＩＥ装置とい
う）１ｂである。なお、ＲＩＥは、リアクティブ・イオ
ン・エッチング（Reactive IonEtching）の略である。The semiconductor manufacturing apparatus of the second embodiment is, for example, a reactive ion etching apparatus (hereinafter referred to as a plasma RIE apparatus) 1b using a microwave plasma source as shown in FIG. Note that RIE is an abbreviation for Reactive Ion Etching.
【００５０】プラズマＲＩＥ装置１ｂを構成する導波管
１６は、マグネトロン１７において発生させたマイクロ
波を石英等からなるベルジャ１８内に導く構成部であ
る。ベルジャ１８の周囲には、電磁石１９が設置されて
いる。なお、図５の２０は、これから処理する半導体ウ
エハ９を複数枚収容しておくためのウエハ収容部であ
る。The waveguide 16 constituting the plasma RIE apparatus 1b is a component for guiding the microwave generated in the magnetron 17 into the bell jar 18 made of quartz or the like. An electromagnet 19 is installed around the bell jar 18. In addition, reference numeral 20 in FIG. 5 denotes a wafer accommodating portion for accommodating a plurality of semiconductor wafers 9 to be processed.
【００５１】ところで、本実施例２においても、プラズ
マＲＩＥ装置１ｂのアノード電極４に静電容量可変手段
１０が設置されている。静電容量可変手段１０の設置状
態は、前記実施例１と同一である。By the way, also in the second embodiment, the capacitance varying means 10 is installed on the anode electrode 4 of the plasma RIE apparatus 1b. The installation state of the capacitance varying means 10 is the same as that in the first embodiment.
【００５２】したがって、本実施例２においては、半導
体ウエハ９の面内におけるエッチング加工の均一性を向
上させることが可能となるので、半導体集積回路装置の
歩留りおよび信頼性を向上させることが可能となる。Therefore, in the second embodiment, it is possible to improve the uniformity of the etching process within the surface of the semiconductor wafer 9, so that the yield and reliability of the semiconductor integrated circuit device can be improved. Become.
【００５３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１，２に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above-mentioned Embodiments 1 and 2, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.
【００５４】例えば前記実施例１，２においては、静電
容量可変手段をアノード電極の上部に着脱自在の状態で
設置した場合について説明したが、これに限定されるも
のではなく、例えばウエハ用台座の一部に形成しても良
い。For example, in the first and second embodiments, the case where the capacitance varying means is detachably installed on the upper part of the anode electrode has been described. However, the present invention is not limited to this. For example, a wafer pedestal. It may be formed in a part of.
【００５５】また、前記実施例１，２においては、枚葉
式の半導体製造装置の場合について説明したが、これに
限定されるものではなく、例えば図６に示すように、複
数枚の半導体ウエハ９を処理するバイアススパッタ装置
１ｃにも本発明を適用できる。この場合、図６に示すよ
うに、静電容量可変手段１０は、半導体ウエハ９毎にそ
の各々の外周位置に設置されている。In the first and second embodiments, the case of the single-wafer type semiconductor manufacturing apparatus has been described, but the present invention is not limited to this. For example, as shown in FIG. The present invention can also be applied to the bias sputtering apparatus 1c that processes 9th. In this case, as shown in FIG. 6, the capacitance varying means 10 is installed at each outer peripheral position of each semiconductor wafer 9.
【００５６】また、前記実施例１，２においては、それ
ぞれ本発明をバイアススパッタ装置およびプラズマＲＩ
Ｅ装置に適用した場合について説明したが、これに限定
されるものではなく、例えばプラズマを用いるＣＶＤ(C
hemical Vapor Deposition）装置にも適用することが可
能である。In the first and second embodiments, the present invention is applied to the bias sputtering apparatus and the plasma RI.
Although the case of application to the E apparatus has been described, the present invention is not limited to this, and for example, CVD (C
It can also be applied to a hemical vapor deposition device.
【００５７】[0057]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.
It is as follows.
【００５８】(1).前記第１の発明によれば、半導体ウエ
ハの中央よりも大きくなる半導体ウエハ外周の静電容量
を低減するような状態でプラズマ処理を行うことによ
り、半導体ウエハの周辺の電界強度を低下させることが
でき、半導体ウエハの面内の電界強度を均一にすること
ができるので、半導体ウエハの面内のプラズマ密度を均
一にすることが可能となる。この結果、プラズマ処理に
よる半導体ウエハの面内の加工均一性を向上させること
ができるので、半導体集積回路装置の歩留りおよび信頼
性を向上させることが可能となる。(1) According to the first aspect of the invention, the plasma processing is performed in a state in which the electrostatic capacity of the outer circumference of the semiconductor wafer, which becomes larger than the center of the semiconductor wafer, is reduced, so that the peripheral portion of the semiconductor wafer is processed. Since the electric field strength can be reduced and the electric field strength in the surface of the semiconductor wafer can be made uniform, the plasma density in the surface of the semiconductor wafer can be made uniform. As a result, it is possible to improve the in-plane processing uniformity of the semiconductor wafer by the plasma processing, so that it is possible to improve the yield and reliability of the semiconductor integrated circuit device.
【００５９】(2).前記第２の発明によれば、静電容量可
変手段を半導体ウエハの材質や反応ガスの種類等に応じ
て最適なものに変更することが可能となる。すなわち、
プロセス条件の変化に柔軟に対応できるので、種々の半
導体製造工程および種々の半導体集積回路装置の製造に
対応することが可能となる。(2) According to the second aspect of the invention, it is possible to change the capacitance varying means to an optimum one according to the material of the semiconductor wafer, the type of reaction gas and the like. That is,
Since it is possible to flexibly cope with changes in process conditions, it becomes possible to deal with various semiconductor manufacturing processes and various semiconductor integrated circuit device manufacturing.
【図１】本発明の一実施例である半導体製造装置の断面
図である。FIG. 1 is a sectional view of a semiconductor manufacturing apparatus according to an embodiment of the present invention.
【図２】半導体集積回路装置の製造工程中における半導
体基板の要部断面図である。FIG. 2 is a fragmentary cross-sectional view of a semiconductor substrate during a manufacturing process of a semiconductor integrated circuit device.
【図３】半導体集積回路装置の製造工程中における半導
体基板の要部断面図である。FIG. 3 is a fragmentary cross-sectional view of a semiconductor substrate during a manufacturing process of a semiconductor integrated circuit device.
【図４】（ａ），（ｂ）はそれぞれ本実施例と従来との
プラズマ処理中における半導体基板面内のエッチング速
度を比較するグラフ図である。FIGS. 4A and 4B are graphs comparing the etching rates in the surface of the semiconductor substrate during the plasma processing of the present embodiment and the related art, respectively.
【図５】本発明の他の実施例である半導体製造装置の断
面図である。FIG. 5 is a sectional view of a semiconductor manufacturing apparatus according to another embodiment of the present invention.
【図６】本発明の他の実施例である半導体製造装置の断
面図である。FIG. 6 is a sectional view of a semiconductor manufacturing apparatus according to another embodiment of the present invention.
１ａ ＲＦバイアススパッタリング装置（半導体製造装
置） １ｂ 反応性イオンエッチング装置（半導体製造装置） １ｃ ＲＦバイアススパッタリング装置（半導体製造装
置） ２ 処理室 ３ カソード電極（対向電極） ４ アノード電極（基板電極） ５ ターゲット ６ 磁石 ６ａ 磁石 ６ｂ 磁石 ７ｖ 高周波電源（第１電源） ７ｇ ＧＮＤ電源（第２電源） ８ ウエハ用台座 ９ 半導体ウエハ １０ 静電容量可変手段 １１ ガス供給管 １２ 排気管 １３ 絶縁膜 １４ 配線 １５ 絶縁膜 １６ 導波管 １７ マグネトロン １８ ベルジャ １９ 電磁石 ２０ ウエハ収容部1a RF bias sputtering device (semiconductor manufacturing device) 1b Reactive ion etching device (semiconductor manufacturing device) 1c RF bias sputtering device (semiconductor manufacturing device) 2 Processing chamber 3 Cathode electrode (counter electrode) 4 Anode electrode (substrate electrode) 5 Target 6 magnet 6a magnet 6b magnet 7v high frequency power supply (first power supply) 7g GND power supply (second power supply) 8 wafer pedestal 9 semiconductor wafer 10 electrostatic capacity varying means 11 gas supply pipe 12 exhaust pipe 13 insulating film 14 wiring 15 insulating film 16 Waveguide 17 Magnetron 18 Belger 19 Electromagnet 20 Wafer Housing
Claims (4)
り、前記処理室内の基板電極上に載置された半導体ウエ
ハに対して所定のプラズマ処理を施す際に、前記半導体
ウエハの周辺の静電容量を低減する状態でプラズマ処理
を行うことを特徴とする半導体製造方法。1. An electrostatic capacitance around a semiconductor wafer when a predetermined plasma processing is performed on a semiconductor wafer placed on a substrate electrode in the processing chamber by forming plasma in the processing chamber. A method of manufacturing a semiconductor, characterized in that plasma treatment is performed in a state of reducing the temperature.
り、前記処理室内の基板電極上に載置された半導体ウエ
ハに対して所定のプラズマ処理を施す半導体製造装置で
あって、前記所定のプラズマ処理中に半導体ウエハの外
周の静電容量を低減するために、前記半導体ウエハの外
周位置に半導体ウエハの外周よりも大きな外周を有する
とともに、半導体ウエハの外周よりも小さな内周を有す
る静電容量可変手段を設けたことを特徴とする半導体製
造装置。2. A semiconductor manufacturing apparatus for performing predetermined plasma processing on a semiconductor wafer placed on a substrate electrode in the processing chamber by forming plasma in the processing chamber, wherein the predetermined plasma processing is performed. In order to reduce the capacitance of the outer periphery of the semiconductor wafer, the capacitance is variable such that the outer periphery of the semiconductor wafer has an outer periphery larger than the outer periphery of the semiconductor wafer and an inner periphery smaller than the outer periphery of the semiconductor wafer. A semiconductor manufacturing apparatus provided with means.
ことを特徴とする請求項２記載の半導体製造装置。3. The semiconductor manufacturing apparatus according to claim 2, wherein the capacitance varying means is detachable.
記基板電極に対して平行に対向する対向電極とを処理室
内に備え、前記基板電極に対して負のバイアス電位を供
給する第１電源と、前記対向電極に対して前記負のバイ
アス電位よりも高い負のバイアス電位を供給する第２電
源とを有する半導体製造装置であって、前記半導体ウエ
ハの外周の静電容量を低減するために、前記半導体ウエ
ハの外周位置に、半導体ウエハの外周よりも大きな外周
を有するとともに、半導体ウエハの外周よりも小さな内
周を有する静電容量可変手段を設けたことを特徴とする
半導体製造装置。4. A first power source, which comprises a substrate electrode on which a semiconductor wafer is mounted and a counter electrode which faces the substrate electrode in parallel and which supplies a negative bias potential to the substrate electrode. And a second power supply that supplies a negative bias potential higher than the negative bias potential to the counter electrode, in order to reduce the capacitance of the outer periphery of the semiconductor wafer. A semiconductor manufacturing apparatus, wherein electrostatic capacity varying means having an outer circumference larger than an outer circumference of the semiconductor wafer and an inner circumference smaller than an outer circumference of the semiconductor wafer is provided at an outer circumference position of the semiconductor wafer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27011492A JPH06120140A (en) | 1992-10-08 | 1992-10-08 | Semiconductor manufacturing method and equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27011492A JPH06120140A (en) | 1992-10-08 | 1992-10-08 | Semiconductor manufacturing method and equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120140A true JPH06120140A (en) | 1994-04-28 |
Family
ID=17481742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27011492A Pending JPH06120140A (en) | 1992-10-08 | 1992-10-08 | Semiconductor manufacturing method and equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120140A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6852990B1 (en) * | 2001-06-29 | 2005-02-08 | Advanced Micro Devices, Inc. | Electrostatic discharge depolarization using high density plasma |
| JP2007048748A (en) * | 2005-08-05 | 2007-02-22 | Advanced Micro-Fabrication Equipment Inc Asia | Vacuum reaction chamber and its processing method |
| US8057634B2 (en) | 2004-04-14 | 2011-11-15 | Hitachi High-Technologies Corporation | Method and apparatus for plasma processing |
-
1992
- 1992-10-08 JP JP27011492A patent/JPH06120140A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6852990B1 (en) * | 2001-06-29 | 2005-02-08 | Advanced Micro Devices, Inc. | Electrostatic discharge depolarization using high density plasma |
| US8057634B2 (en) | 2004-04-14 | 2011-11-15 | Hitachi High-Technologies Corporation | Method and apparatus for plasma processing |
| US8366870B2 (en) | 2004-04-14 | 2013-02-05 | Hitachi High-Technologies Corporation | Method and apparatus for plasma processing |
| US8632637B2 (en) | 2004-04-14 | 2014-01-21 | Hitachi High-Technologies Corporation | Method and apparatus for plasma processing |
| JP2007048748A (en) * | 2005-08-05 | 2007-02-22 | Advanced Micro-Fabrication Equipment Inc Asia | Vacuum reaction chamber and its processing method |
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