JPH06112769A - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
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- JPH06112769A JPH06112769A JP28216592A JP28216592A JPH06112769A JP H06112769 A JPH06112769 A JP H06112769A JP 28216592 A JP28216592 A JP 28216592A JP 28216592 A JP28216592 A JP 28216592A JP H06112769 A JPH06112769 A JP H06112769A
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Abstract
(57)【要約】
【目的】標本値入力を補間するＦＩＲ形ディジタルフィ
ルタの処理速度を向上し、かつ、コストの上昇を抑え
る。 【構成】標本値入力を所望の補間標本数（２個）の遅延
回路４１１，４１２に入力し、その出力のそれぞれと補
間係数メモリ４２１〜４２４からの出力のそれぞれとを
標本周波数に従って乗算回路４３１〜４３４で乗算し、
補間標本毎に加算回路４４１，４４２で並列加算処理を
行い、遅延回路４１２の出力と加算回路４４１，４４２
の出力を標本周波数の３倍の周波数で順次切替え出力す
るように構成した。
ルタの処理速度を向上し、かつ、コストの上昇を抑え
る。 【構成】標本値入力を所望の補間標本数（２個）の遅延
回路４１１，４１２に入力し、その出力のそれぞれと補
間係数メモリ４２１〜４２４からの出力のそれぞれとを
標本周波数に従って乗算回路４３１〜４３４で乗算し、
補間標本毎に加算回路４４１，４４２で並列加算処理を
行い、遅延回路４１２の出力と加算回路４４１，４４２
の出力を標本周波数の３倍の周波数で順次切替え出力す
るように構成した。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル通信におけ
る例えば無線受信機の補間回路に用いられるディジタル
フィルタに関し、特に、有限長インパルス応答（ＦＩ
Ｒ：finite impulse response ）回路またはＦＩＲフィ
ルタと呼ばれるディジタルフィルタに関するものであ
る。
る例えば無線受信機の補間回路に用いられるディジタル
フィルタに関し、特に、有限長インパルス応答（ＦＩ
Ｒ：finite impulse response ）回路またはＦＩＲフィ
ルタと呼ばれるディジタルフィルタに関するものであ
る。
【０００２】
【従来の技術】図４（Ａ）は従来の補間回路のブロック
図であり、１１はシフトレジスタ、１２はＦＩＲ回路で
ある。図４（Ｂ）は説明用の信号波形図である。実線の
矢印で示した標本２１，２２，……２７の標本値がシフ
トレジスタ１１に入力されて一時保持されるとともに、
その標本周波数と等しいクロックｆs で出力される。Ｆ
ＩＲ回路１２は、シフトレジスタ１１からの標本値入力
に各標本間の破線の矢印で示した信号２１１，２１２，
２２１，２２２、〜を補間して実線の矢印と破線の矢印
からなる信号列を補間出力として出力する。この波形例
では、補間する標本数が２の場合を示してある。従っ
て、ＦＩＲ回路１２に与えるクロックの周波数ｆn は入
力標本の周波数ｆs の３倍（ｎ＝３）すなわちｆn ＝３
ｆs となる。矢印の先端を結ぶ曲線は所望の標本された
アナログ信号波形である。
図であり、１１はシフトレジスタ、１２はＦＩＲ回路で
ある。図４（Ｂ）は説明用の信号波形図である。実線の
矢印で示した標本２１，２２，……２７の標本値がシフ
トレジスタ１１に入力されて一時保持されるとともに、
その標本周波数と等しいクロックｆs で出力される。Ｆ
ＩＲ回路１２は、シフトレジスタ１１からの標本値入力
に各標本間の破線の矢印で示した信号２１１，２１２，
２２１，２２２、〜を補間して実線の矢印と破線の矢印
からなる信号列を補間出力として出力する。この波形例
では、補間する標本数が２の場合を示してある。従っ
て、ＦＩＲ回路１２に与えるクロックの周波数ｆn は入
力標本の周波数ｆs の３倍（ｎ＝３）すなわちｆn ＝３
ｆs となる。矢印の先端を結ぶ曲線は所望の標本された
アナログ信号波形である。
【０００３】図５は図４のＦＩＲ回路１２の詳細ブロッ
ク図である。３１はスイッチであり、図４（Ｂ）の実線
の矢印で示される信号をｆ3 ＝３×ｆs の周期のクロッ
クで３個おきにとり込み、残りの２個の標本点では０の
値の信号を取込むように切替え制御される。即ち図４
（Ｂ）の標本値２１，２２，２３，２４，２５……のと
きはスイッチ３１が接点になってＦＩＲフィルタに入
力される。その他の時刻、即ち標本値２１１，２１２，
２２１，２２２，……の時刻にはスイッチ３１は接点
に接続されて０の値がＦＩＲフィルタに入力される。Ｆ
ＩＲフィルタは、次にこのような標本値の間に０の値を
持つ信号を１標本ずつシフトする単位遅延素子３２０，
３２１，３２２，３２３，３２４と、その各々の出力に
係数を乗算する乗算回路３４０，３４１，３４２，３４
３，３４４と、係数を乗算された出力を加算する加算回
路３５、及び係数を記憶する係数記憶回路３３０，３３
１，３３２，３３３，３３４とがある。加算回路３５か
らの出力が希望する補間された信号である。
ク図である。３１はスイッチであり、図４（Ｂ）の実線
の矢印で示される信号をｆ3 ＝３×ｆs の周期のクロッ
クで３個おきにとり込み、残りの２個の標本点では０の
値の信号を取込むように切替え制御される。即ち図４
（Ｂ）の標本値２１，２２，２３，２４，２５……のと
きはスイッチ３１が接点になってＦＩＲフィルタに入
力される。その他の時刻、即ち標本値２１１，２１２，
２２１，２２２，……の時刻にはスイッチ３１は接点
に接続されて０の値がＦＩＲフィルタに入力される。Ｆ
ＩＲフィルタは、次にこのような標本値の間に０の値を
持つ信号を１標本ずつシフトする単位遅延素子３２０，
３２１，３２２，３２３，３２４と、その各々の出力に
係数を乗算する乗算回路３４０，３４１，３４２，３４
３，３４４と、係数を乗算された出力を加算する加算回
路３５、及び係数を記憶する係数記憶回路３３０，３３
１，３３２，３３３，３３４とがある。加算回路３５か
らの出力が希望する補間された信号である。
【０００４】動作例を次に示す。説明のために図４
（Ｂ）の標本値２１の値をａ、標本値２２の値をｂ、標
本値２３の値をｃとする。この場合の各標本点の時刻に
おける単位遅延素子出力と加算回路３５の出力信号は次
の表１で与えられる。
（Ｂ）の標本値２１の値をａ、標本値２２の値をｂ、標
本値２３の値をｃとする。この場合の各標本点の時刻に
おける単位遅延素子出力と加算回路３５の出力信号は次
の表１で与えられる。
【０００５】
【表１】 ───────────────────────────────── 標本 単位遅延素子出力 出力信号 320 321 322 323 324 ───────────────────────────────── 21 ０ ０ ０ ０ ０ ０ 211 ａ ０ ０ ０ ０ 1/3 ×ａ 212 ０ ａ ０ ０ ０ 2/3 ×ａ 22 ０ ０ ａ ０ ０ ａ 221 ｂ ０ ０ ａ ０ 2/3 ×ａ＋1/3 ×ｂ 222 ０ ｂ ０ ０ ａ 1/3 ×ａ＋2/3 ×ｂ 23 ０ ０ ｂ ０ ０ ｂ 231 ｃ ０ ０ ｂ ０ 2/3 ×ｂ＋1/3 ×ｃ 232 ０ ｃ ０ ０ ｂ 1/3 ×ｂ＋2/3 ×ｃ 24 ０ ０ ｃ ０ ０ ｃ ───────────────────────────────── この表により入力標本点の間の値が線形補間された値に
なっていることが分かる。即ち、標本値ｂとｃのｂから
ｃの時刻に向かって標本間隔の１／３，２／３経過した
時の値は、 １／３経過 ｂ＋（ｃ−ｂ）／３＝２／３×ｂ＋１／３×ｃ ２／３経過 ｂ＋（ｃ−ｂ）×２／３＝１／３×ｂ＋２／３×ｃ であり、これは表の標本２３１，２３２の出力値に一致
する。このようにして標本周波数の変換がＦＩＲフィル
タで実現出来る。
なっていることが分かる。即ち、標本値ｂとｃのｂから
ｃの時刻に向かって標本間隔の１／３，２／３経過した
時の値は、 １／３経過 ｂ＋（ｃ−ｂ）／３＝２／３×ｂ＋１／３×ｃ ２／３経過 ｂ＋（ｃ−ｂ）×２／３＝１／３×ｂ＋２／３×ｃ であり、これは表の標本２３１，２３２の出力値に一致
する。このようにして標本周波数の変換がＦＩＲフィル
タで実現出来る。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＦＩＲフィルタの不具合点はすべての処理が
直列処理であることであり、そのために処理速度の早い
素子が必要となる。特に乗算回路は回路規模が大きく、
素子を実現するためには処理速度に上限があり、また速
度を高速化しよとすると消費電力が大きくなり、しかも
高速なものは高価である。本発明の目的は、このような
問題点を解決し、乗算回路の動作速度を下げることによ
り全体としての処理速度の向上を図ったディジタルフィ
ルタを提供することにある。
うな従来のＦＩＲフィルタの不具合点はすべての処理が
直列処理であることであり、そのために処理速度の早い
素子が必要となる。特に乗算回路は回路規模が大きく、
素子を実現するためには処理速度に上限があり、また速
度を高速化しよとすると消費電力が大きくなり、しかも
高速なものは高価である。本発明の目的は、このような
問題点を解決し、乗算回路の動作速度を下げることによ
り全体としての処理速度の向上を図ったディジタルフィ
ルタを提供することにある。
【０００７】
【課題を解決するための手段】本発明のディジタルフィ
ルタは、標本値入力が入力される所望の補間標本点数と
等しい数（ｎ個）の単位遅延素子からなるシフトレジス
タと、該シフトレジスタの各単位遅延素子からの出力を
前記標本値入力の標本周波数の速度で補間処理する前記
補間標本点数と等しい数（ｎ個）の並列補間処理回路
と、前記シフトレジスタの出力と前記並列補間処理回路
の出力を前記標本周波数の（ｎ＋１）倍の速度で該シフ
トレジスタの出力のタイミングに従って順次切替えて出
力するスイッチとを備えたことを特徴とするものであ
る。さらに、前記並列補間処理回路のそれぞれは、前記
所望の補間標本のそれぞれに乗算するための所定の補間
係数を予め記憶させた補間係数メモリ群と、前記シフト
レジスタの各単位遅延素子からの出力と前記補間係数メ
モリ群からの補間係数をそれぞれ乗算する乗算回路群
と、該乗算回路群からの出力を加算して前記スイッチに
入力す加算器とを備えたことを特徴とするものである。
ルタは、標本値入力が入力される所望の補間標本点数と
等しい数（ｎ個）の単位遅延素子からなるシフトレジス
タと、該シフトレジスタの各単位遅延素子からの出力を
前記標本値入力の標本周波数の速度で補間処理する前記
補間標本点数と等しい数（ｎ個）の並列補間処理回路
と、前記シフトレジスタの出力と前記並列補間処理回路
の出力を前記標本周波数の（ｎ＋１）倍の速度で該シフ
トレジスタの出力のタイミングに従って順次切替えて出
力するスイッチとを備えたことを特徴とするものであ
る。さらに、前記並列補間処理回路のそれぞれは、前記
所望の補間標本のそれぞれに乗算するための所定の補間
係数を予め記憶させた補間係数メモリ群と、前記シフト
レジスタの各単位遅延素子からの出力と前記補間係数メ
モリ群からの補間係数をそれぞれ乗算する乗算回路群
と、該乗算回路群からの出力を加算して前記スイッチに
入力す加算器とを備えたことを特徴とするものである。
【０００８】
【実施例】図１は本発明の実施例を示す系統図である。
標本化された信号は、標本化速度でデータを転送する２
段の遅延回路４１１，４１２を経由してスイッチ４５に
入力される。遅延回路４１１，４１２の出力はそれぞれ
乗算回路４３１，４３２，４３３，４３４に入力されて
いる。乗算回路４３１と４３４は１／３の係数値を持つ
係数記憶回路４２１，４２４をそれぞれもう一方の入力
としている。同様に乗算回路４３２，４３３は２／３の
係数値を持つ係数記憶回路４２２，４２３をそれぞれも
う一方の入力とする。乗算回路４３１，４３２の出力は
加算回路４４１で加算されスイッチ４５に入力される。
乗算回路４３３，４３４の出力は加算回路４４２で加算
されスイッチ４５に入力される。ここまでの処理はすべ
て標本周波数で実行される。スイッチ４５はそれが持つ
３つの接点，，を３倍の標本周波数で切替え選択
して出力を取り出す。
標本化された信号は、標本化速度でデータを転送する２
段の遅延回路４１１，４１２を経由してスイッチ４５に
入力される。遅延回路４１１，４１２の出力はそれぞれ
乗算回路４３１，４３２，４３３，４３４に入力されて
いる。乗算回路４３１と４３４は１／３の係数値を持つ
係数記憶回路４２１，４２４をそれぞれもう一方の入力
としている。同様に乗算回路４３２，４３３は２／３の
係数値を持つ係数記憶回路４２２，４２３をそれぞれも
う一方の入力とする。乗算回路４３１，４３２の出力は
加算回路４４１で加算されスイッチ４５に入力される。
乗算回路４３３，４３４の出力は加算回路４４２で加算
されスイッチ４５に入力される。ここまでの処理はすべ
て標本周波数で実行される。スイッチ４５はそれが持つ
３つの接点，，を３倍の標本周波数で切替え選択
して出力を取り出す。
【０００９】すなわち、図４（Ｂ）の実線矢印の標本値
２１は遅延回路４１１，４１２を経てスイッチ４５の接
点に与えられる。次の破線矢印の標本値２１１は、遅
延回路４１１と４１２の各出力がそれぞれ乗算回路４３
１，４３２で係数１／３，２／３が乗算された後、加算
回路４４１で加算されてスイッチ４５の接点に与えら
れる。さらに次の破線矢印の標本値２１２は、遅延回路
４１１と４１２の各出力がそれぞれ乗算回路４３３，４
３４で係数２／３，１／３が乗算された後、加算回路４
４２で加算されてスイッチ４５の接点に与えられる。
以上３つ、すなわち、入力標本値とその次に補間する標
本値（この例では２個の補間標本値）の乗算処理，加算
処理が並列に行われる。この場合の表１に相当する時刻
毎の出力を次の表２に示す。
２１は遅延回路４１１，４１２を経てスイッチ４５の接
点に与えられる。次の破線矢印の標本値２１１は、遅
延回路４１１と４１２の各出力がそれぞれ乗算回路４３
１，４３２で係数１／３，２／３が乗算された後、加算
回路４４１で加算されてスイッチ４５の接点に与えら
れる。さらに次の破線矢印の標本値２１２は、遅延回路
４１１と４１２の各出力がそれぞれ乗算回路４３３，４
３４で係数２／３，１／３が乗算された後、加算回路４
４２で加算されてスイッチ４５の接点に与えられる。
以上３つ、すなわち、入力標本値とその次に補間する標
本値（この例では２個の補間標本値）の乗算処理，加算
処理が並列に行われる。この場合の表１に相当する時刻
毎の出力を次の表２に示す。
【００１０】
【表２】 ────────────────────────────────── 標本 遅延回路出力 スイッチ 出力信号 補間点の値 411 412 45 ────────────────────────────────── 21 ａ ０ ０ 21 211 ａ ０ 1/3×a 211 212 ａ ０ 2/3×a 212 22 ｂ ａ ａ 22 221 ｂ ａ 2/3 ×ａ＋1/3 ×b 221 222 ｂ ａ 1/3 ×ａ＋2/3 ×b 222 23 ｃ ｂ ｂ 23 231 ｃ ｂ 2/3 ×ｂ＋1/3 ×c 231 232 ｃ ｂ 1/3×ｂ＋2/3 ×c 232 24 ｄ ｃ ｃ 24 ───────────────────────────────────
【００１１】この表２の出力は表１の出力に等しく、本
発明の回路は従来回路と等価であることがわかる。また
本発明では出力端のスイッチ４５の切替え動作だけが標
本周波数の３倍の速度で動作しその他の信号は標本周波
数単位で変化していることから、その部分の速度は標本
周波数でよいこと事がわかる。以上の処理は補間点数が
２の場合の例を示した。これを一般化することによっ
て、本発明が普遍的に実施できることがわかる。図１の
第１の実施例回路を一般化すると図２及び図３のように
なる。
発明の回路は従来回路と等価であることがわかる。また
本発明では出力端のスイッチ４５の切替え動作だけが標
本周波数の３倍の速度で動作しその他の信号は標本周波
数単位で変化していることから、その部分の速度は標本
周波数でよいこと事がわかる。以上の処理は補間点数が
２の場合の例を示した。これを一般化することによっ
て、本発明が普遍的に実施できることがわかる。図１の
第１の実施例回路を一般化すると図２及び図３のように
なる。
【００１２】図２は、標本値を入力するシフトレジスタ
５１の出力はそれぞれの補間点の値を算出する乗算回路
群５２１，５２２，…５２３に入力される。シフトレジ
スタ５１の出力は補間係数と乗算するための乗算回路群
５２１，５２２，…５２３に供給される。乗算回路群５
２１，５２２，…５２３のもう一方の入力は補間係数メ
モリ群５３１，５３２，…５３３の出力である。乗算回
路群５２１，５２２…５２３の出力はそれぞれの補間点
に対応する加算器５４１，５４２，…５４３に入力され
る。加算器５４１，５４２，…５４３の出力は表２で示
したのと同じ補間のタイミングに従ってスイッチ回路５
５で選択出力される。
５１の出力はそれぞれの補間点の値を算出する乗算回路
群５２１，５２２，…５２３に入力される。シフトレジ
スタ５１の出力は補間係数と乗算するための乗算回路群
５２１，５２２，…５２３に供給される。乗算回路群５
２１，５２２，…５２３のもう一方の入力は補間係数メ
モリ群５３１，５３２，…５３３の出力である。乗算回
路群５２１，５２２…５２３の出力はそれぞれの補間点
に対応する加算器５４１，５４２，…５４３に入力され
る。加算器５４１，５４２，…５４３の出力は表２で示
したのと同じ補間のタイミングに従ってスイッチ回路５
５で選択出力される。
【００１３】図３は図２を今日一般半導体市場で入手可
能なＦＩＲ−ＩＣ又は相関器ＩＣといわれる集積回路を
用いて実現した場合の例である。標本値入力はシフトレ
ジスタ６１、補間点数と同じ数の相関器ＩＣ６２…６３
に入力される。相関器ＩＣの出力は補間点に相当するタ
イミングで補間点の値を選択するスイッチ回路６４で選
択され補間フィルタ処理出力となる。相関器ＩＣ６２…
６３は標本値入力を順次転送するシフトレジスタ６２１
…６３１、それらのシフトレジスタの出力と補間係数メ
モリ群６２３…６３３の出力とを乗算する乗算器群６２
２…６３２及び、乗算器群６２２…６３２の出力を加算
する加算器６２４…６３４から構成される。ここでは補
間係数メモリ６２３…６３３はシフトレジスタで構成さ
れる系統図で示した。従って、補間係数メモリ６２３…
６３３には外部から補間係数が入力される。標本値を記
憶するシフトレジスタ６１は補間出力には標本値に１を
乗じた補間点の値を出力するタイミングがあることか
ら、例えば表２の時刻２１，２２，２３…に相当する相
関器ＩＣでの処理時間を調整するために設けられてい
る。
能なＦＩＲ−ＩＣ又は相関器ＩＣといわれる集積回路を
用いて実現した場合の例である。標本値入力はシフトレ
ジスタ６１、補間点数と同じ数の相関器ＩＣ６２…６３
に入力される。相関器ＩＣの出力は補間点に相当するタ
イミングで補間点の値を選択するスイッチ回路６４で選
択され補間フィルタ処理出力となる。相関器ＩＣ６２…
６３は標本値入力を順次転送するシフトレジスタ６２１
…６３１、それらのシフトレジスタの出力と補間係数メ
モリ群６２３…６３３の出力とを乗算する乗算器群６２
２…６３２及び、乗算器群６２２…６３２の出力を加算
する加算器６２４…６３４から構成される。ここでは補
間係数メモリ６２３…６３３はシフトレジスタで構成さ
れる系統図で示した。従って、補間係数メモリ６２３…
６３３には外部から補間係数が入力される。標本値を記
憶するシフトレジスタ６１は補間出力には標本値に１を
乗じた補間点の値を出力するタイミングがあることか
ら、例えば表２の時刻２１，２２，２３…に相当する相
関器ＩＣでの処理時間を調整するために設けられてい
る。
【００１４】
【発明の効果】以上詳細に説明したように、本発明を実
施することにより、従来は乗算回路により処理速度の上
限が限定されていたが、本発明を補間回路に適用するこ
とにより、乗算回路の動作速度を従来の補間回路の補間
点の数と同じ数で除した速度にできることから補間回路
の動作速度の上限を拡張できる。
施することにより、従来は乗算回路により処理速度の上
限が限定されていたが、本発明を補間回路に適用するこ
とにより、乗算回路の動作速度を従来の補間回路の補間
点の数と同じ数で除した速度にできることから補間回路
の動作速度の上限を拡張できる。
【図１】本発明の第１の実施例を示す系統図である。
【図２】本発明の第２の実施例を示す系統図である。
【図３】本発明の第３の実施例を示す系統図である。
【図４】本発明を適用する全体系統図と波形図である。
【図５】従来のＦＩＲ回路例図である。
１１ シフトレジスタ １２ ＦＩＲ回路 ２１〜２７ 標本値 ３１ スイッチ回路 ３２０〜３２４ 単位遅延素子 ３３０〜３３４ 係数記憶回路 ３４０〜３４４ 乗算回路 ３５ 加算回路 ４１１，４１２ 遅延回路 ４２１〜４２４ 係数記憶回路 ４３１〜４３４ 乗算回路 ４４１，４４２ 加算回路 ４５ スイッチ回路 ５１ シフトレジスタ ５２１〜５２３ 乗算回路群 ５３１〜５３３ 補間係数メモリ群 ５４１〜５４３ 加算器 ５５ スイッチ回路 ６１ シフトレジスタ ６２，６３ 相関器 ６４ スイッチ回路 ６２１，６３１ シフトレジスタ ６２２，６３２ 乗算器群 ６２３，６３３ 補間係数メモリ群 ６２４，６３４ 加算器
Claims (2)
- 【請求項１】 標本値入力が入力される所望の補間標本
点数と等しい数（ｎ個）の単位遅延素子からなるシフト
レジスタと、 該シフトレジスタの各単位遅延素子からの出力を前記標
本値入力の標本周波数の速度で補間処理する前記補間標
本点数と等しい数（ｎ個）の並列補間処理回路と、 前記シフトレジスタの出力と前記並列補間処理回路の出
力を前記標本周波数の（ｎ＋１）倍の速度で該シフトレ
ジスタの出力のタイミングに従って順次切替えて出力す
るスイッチとを備えたディジタルフィルタ。 - 【請求項２】 請求項１記載の並列補間処理回路のそれ
ぞれは、 前記所望の補間標本のそれぞれに乗算するための所定の
補間係数を予め記憶させた補間係数メモリ群と、 前記シフトレジスタの各単位遅延素子からの出力と前記
補間係数メモリ群からの補間係数をそれぞれ乗算する乗
算回路群と、 該乗算回路群からの出力を加算して前記スイッチに入力
す加算器とを備えたことを特徴とする請求項１記載のデ
ィジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28216592A JPH06112769A (ja) | 1992-09-29 | 1992-09-29 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28216592A JPH06112769A (ja) | 1992-09-29 | 1992-09-29 | ディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112769A true JPH06112769A (ja) | 1994-04-22 |
Family
ID=17648951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28216592A Pending JPH06112769A (ja) | 1992-09-29 | 1992-09-29 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112769A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030064111A (ko) * | 2002-01-25 | 2003-07-31 | 전자부품연구원 | 시간분할 디지털 필터 및 이를 이용한 다채널 코덱회로 |
| KR100633568B1 (ko) * | 2002-12-10 | 2006-10-16 | 허일 | 시간분할 디지털 필터 및 이를 이용한 다채널디지털/아날로그 데이터 변환기 회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112412A (ja) * | 1985-11-12 | 1987-05-23 | Sanyo Electric Co Ltd | デ−タ入力回路 |
| JPH03283810A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 標本化周波数変換装置 |
-
1992
- 1992-09-29 JP JP28216592A patent/JPH06112769A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112412A (ja) * | 1985-11-12 | 1987-05-23 | Sanyo Electric Co Ltd | デ−タ入力回路 |
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Cited By (2)
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|---|---|---|---|---|
| KR20030064111A (ko) * | 2002-01-25 | 2003-07-31 | 전자부품연구원 | 시간분할 디지털 필터 및 이를 이용한 다채널 코덱회로 |
| KR100633568B1 (ko) * | 2002-12-10 | 2006-10-16 | 허일 | 시간분할 디지털 필터 및 이를 이용한 다채널디지털/아날로그 데이터 변환기 회로 |
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