JPH0575040A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
- Publication number
- JPH0575040A JPH0575040A JP3234752A JP23475291A JPH0575040A JP H0575040 A JPH0575040 A JP H0575040A JP 3234752 A JP3234752 A JP 3234752A JP 23475291 A JP23475291 A JP 23475291A JP H0575040 A JPH0575040 A JP H0575040A
- Authority
- JP
- Japan
- Prior art keywords
- output
- source
- effect transistor
- type compound
- semiconductor field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、より詳しくは、後段回路との電圧を調整するため
の出力回路を有する半導体集積回路装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device having an output circuit for adjusting a voltage with a subsequent circuit.
【０００２】[0002]
【従来の技術】低消費電力で高速動作が可能なGaAs素子
を使用した半導体集積回路が多く用いられるようにな
り、図４(a) に示すように、出力回路４１の出力側にＥ
ＣＬシリコン半導体集積回路４３を接続することが行わ
れている。2. Description of the Related Art Semiconductor integrated circuits using GaAs elements, which have low power consumption and can operate at high speed, have come to be widely used, and as shown in FIG.
The CL silicon semiconductor integrated circuit 43 is connected.
【０００３】このため、GaAs半導体集積回路４１の出力
回路４４は、図４(b) に示すようにＥＣＬレベルコンパ
チブル（emitter coupled logic interface level comp
atible) の出力電圧レベルをもった構成になされてい
る。For this reason, the output circuit 44 of the GaAs semiconductor integrated circuit 41 has an ECL level compatible (emitter coupled logic interface level comp.) As shown in FIG.
(atible) output voltage level.
【０００４】その出力回路４４は、ソース・ゲートを短
絡したデプレッション型GaAsＦＥＴ４５とエンハンスメ
ント型GaAsＦＥＴ４６とを直列に接続してなるインバー
タ４７と、エンハンスメント型GaAsＦＥＴよりなる出力
トランジスタ４８と、デプレッション型GaAsＦＥＴのソ
ースとドレインを短絡したショットキー接合保護ダイオ
ード４９により構成されている。The output circuit 44 includes an inverter 47 formed by serially connecting a depletion type GaAsFET 45 and an enhancement type GaAsFET 46 whose source and gate are short-circuited, an output transistor 48 formed of the enhancement type GaAsFET, and a source of the depletion type GaAsFET. It is composed of a Schottky junction protection diode 49 whose drain is short-circuited.
【０００５】また、出力トランジスタ４８のゲートはイ
ンバータ４７の出力部に接続される一方、そのソースに
繋がる外部の終端抵抗５０の他端には例えば−２Ｖの終
端電圧が印加されており、出力トランジスタ４８のソー
スと終端抵抗５０の間にある出力端子５１から次段のＥ
ＣＬシリコン半導体集積回路４３に信号を出力するよう
になっている。The gate of the output transistor 48 is connected to the output section of the inverter 47, while the other end of the external terminating resistor 50 connected to the source of the output transistor 48 is applied with a terminating voltage of, for example, -2 V. From the output terminal 51 between the source of 48 and the terminating resistor 50 to the E of the next stage.
A signal is output to the CL silicon semiconductor integrated circuit 43.
【０００６】[0006]
【発明が解決しようとする課題】ところで、上記した出
力回路４４を、図４(a) に示すように他のGaAs半導体集
積回路４２の内部ゲート４２ａに接続する場合がある
が、内部ゲート４２ａの電圧レベルはＥＣＬレベルコン
パチブル電圧よりも＋側にずれている。The output circuit 44 described above may be connected to the internal gate 42a of another GaAs semiconductor integrated circuit 42 as shown in FIG. 4 (a). The voltage level is deviated to the + side from the ECL level compatible voltage.
【０００７】このため、図４(a) に示すように内部ゲー
ト４２ａの前段に入力バッファ回路４２ｂを介在させて
入力電圧を調整してもよいが、入力バッファ回路４２ｂ
により消費電力が増加し、しかも動作時間に遅延が生じ
るといった問題がある。Therefore, as shown in FIG. 4 (a), the input voltage may be adjusted by interposing the input buffer circuit 42b before the internal gate 42a, but the input buffer circuit 42b may be adjusted.
Therefore, there is a problem that the power consumption increases and the operation time is delayed.
【０００８】これに対して、終端抵抗５０に印加する終
端電圧をGaAs素子に用いられる電源電圧−１．２Ｖ程度
の大きな値にすることも考えられる。これによれば出力
回路４４の出力パルス信号の低レベルは上昇するが、そ
の高レベルは、出力トランジスタ４８となるエンハンス
メント型GaAsＦＥＴの特性により低下してしまい、現実
的でない。On the other hand, it may be considered that the termination voltage applied to the termination resistor 50 is set to a large value of about -1.2V which is the power supply voltage used for the GaAs element. According to this, the low level of the output pulse signal of the output circuit 44 rises, but the high level is unrealistic because it is lowered due to the characteristics of the enhancement type GaAs FET serving as the output transistor 48.
【０００９】本発明はこのような問題に鑑みてなされた
ものであって、入出力部分の消費電力の低減、遅延防止
が図れる半導体集積回路装置を提供することを目的とす
る。The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor integrated circuit device capable of reducing power consumption of an input / output portion and preventing delay.
【００１０】[0010]
【課題を解決するための手段】上記した課題は、図１、
２に例示するように、第１のデプレッション型化合物半
導体電界効果トランジスタ３と第１のエンハンスメント
型化合物半導体電界効果トランジスタ５を直列接続して
なるインバータ７と、第２のデプレッション型化合物半
導体電界効果トランジスタ４と、第２のエンハンスメン
ト型化合物半導体電界効果トランジスタ６により構成さ
れる出力回路を複数有する半導体装置において、前記第
２のデプレッション型化合物半導体電界効果トランジス
タ４のゲートを前記インバータ７の出力部に接続し、ソ
ースを最終出力端Ｓ1 に接続してソースホロワの出力ト
ランジスタＴ1 とするとともに、前記第２のエンハンス
メント型化合物半導体電界効果トランジスタ６のソース
とドレインを短絡して保護ダイオードＤ1 とした第１の
出力回路２ａと、前記第２のエンハンスメント型化合物
半導体電界効果トランジスタ６のゲートを前記インバー
タ７の出力部に接続し、ソースを最終出力端Ｓ2 に接続
してソースホロワの出力トランジスタＴ2 とするととも
に、前記第２のデプレッション型化合物半導体電界効果
トランジスタ４のソースとドレインを短絡して保護ダイ
オードＤ2 とした第２の出力回路２ｂとを有することを
特徴とする半導体集積回路装置によって達成する。[Means for Solving the Problems]
2, the first depletion-type compound semiconductor field effect transistor 3 and the first enhancement-type compound semiconductor field-effect transistor 5 are connected in series, and the second depletion-type compound semiconductor field-effect transistor 5 is connected in series. 4 and a second enhancement type compound semiconductor field effect transistor 6 having a plurality of output circuits, the gate of the second depletion type compound semiconductor field effect transistor 4 is connected to the output part of the inverter 7. Then, the source is connected to the final output terminal S 1 to form the output transistor T 1 of the source follower, and the source and drain of the second enhancement type compound semiconductor field effect transistor 6 are short-circuited to form the protection diode D 1 . 1 output circuit 2a and the front The gate of the second enhancement type compound semiconductor field effect transistor 6 is connected to the output of the inverter 7, as well as an output transistor T 2 of the source follower with its source connected to the final output terminal S 2, the second depression achieved by a semiconductor integrated circuit device characterized by a second output circuit 2b which are short-circuited source and drain type compound semiconductor field effect transistor 4 and the protection diode D 2.
【００１１】[0011]
【作 用】本発明によれば、出力回路２ａ，２ｂに含ま
れるデプレッション型化合物半導体電界効果トランジス
タ４とエンハンスメント型化合物半導体電界効果トラン
ジスタ６の配線接続を変えて、いずれか一方をソースホ
ロワの出力トランジスタＴに用い、他方を保護ダイオー
ドＤに用いている。According to the present invention, the wiring connection between the depletion type compound semiconductor field effect transistor 4 and the enhancement type compound semiconductor field effect transistor 6 included in the output circuits 2a and 2b is changed so that one of them is a source follower output transistor. It is used for T and the other is used for the protection diode D.
【００１２】この場合、同じゲート電圧が各出力トラン
ジスタＴ1 ，Ｔ2 に印加されても、ソース・ドレイン電
流は、デプレッション型のものの方がエンハンスメント
型のものよりも大きくなる。In this case, even if the same gate voltage is applied to the output transistors T 1 and T 2 , the source / drain current becomes larger in the depletion type than in the enhancement type.
【００１３】このため、出力トランジスタＴ1 ，Ｔ2 の
ＯＮ時には、そのソースに直列に接続される外部の終端
抵抗にかかる出力電圧はデプレッション型のものの方が
高くなり、出力回路２ａの出力信号の高レベルの電圧を
部品を変更せずに上昇させることが可能になるので、配
線接続を変えるだけで出力電圧の異なる２種の回路が構
成される。また、出力信号の低レベルの電圧を上げる場
合には、出力トランジスタのソース側の終端電圧を大き
くすればよい。Therefore, when the output transistors T 1 and T 2 are turned on, the output voltage applied to the external terminating resistor connected in series to their sources is higher in the depletion type, and the output signal of the output circuit 2a becomes higher. Since it becomes possible to raise the high level voltage without changing the parts, two types of circuits having different output voltages can be configured only by changing the wiring connection. To raise the low-level voltage of the output signal, the termination voltage on the source side of the output transistor may be increased.
【００１４】したがって、電源電圧の異なる２種の次段
回路とインターフェースでき、次段の半導体集積回路の
入力バッファ回路が不要となり、入力バッファ回路に起
因する消費電力の低減や遅延時間の削減が図れる。Therefore, it is possible to interface with two types of next-stage circuits having different power supply voltages, the input buffer circuit of the next-stage semiconductor integrated circuit is not required, and the power consumption and delay time due to the input buffer circuit can be reduced. ..
【００１５】[0015]
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。図１は、本発明の一実施例装置の接続状
態を示す概要構成図、図２は、本発明の一実施例装置の
出力回路である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a schematic configuration diagram showing a connection state of an embodiment device of the present invention, and FIG. 2 is an output circuit of the embodiment device of the present invention.
【００１６】図において符号１は、出力段に複数の出力
回路２ａ，２ｂを有するGaAs半導体集積回路で、その出
力回路２ａ，２ｂは図２(a),(b) に示すように２つのデ
プレッション型GaAsＦＥＴ３，４と２つのエンハンスメ
ント型GaAsＦＥＴ５，６を有し、その最終出力端Ｓ1，
Ｓ2 には終端抵抗Ｒが接続されている。In the figure, reference numeral 1 is a GaAs semiconductor integrated circuit having a plurality of output circuits 2a and 2b in its output stage. The output circuits 2a and 2b are two depletion circuits as shown in FIGS. 2 (a) and 2 (b). Type GaAs FETs 3 and 4 and two enhancement type GaAs FETs 5 and 6, and their final output terminals S 1 ,
A terminating resistor R is connected to S 2 .
【００１７】第１のデプレッション型ＦＥＴ３のドレイ
ンは接地（GND)され、そのゲートとソースは第１のエン
ハンスメント型GaAsＦＥＴ５のドレインに接続され、こ
れらによりインバータ７が構成されており、エンハンス
メント型GaAsＦＥＴ５のゲートがその入力部となり、ド
レインが出力部を担うことになる。また、そのエンハン
スメント型GaAsＦＥＴ５のドレインには低い電圧、例え
ば−２Ｖが印加され、これによりインバータ７の出力電
圧の高レベルが設定される。The drain of the first depletion type FET 3 is grounded (GND), its gate and source are connected to the drain of the first enhancement type GaAs FET 5, and the inverter 7 is constituted by these, and the gate of the enhancement type GaAs FET 5 is formed. Will be the input section, and the drain will be the output section. Further, a low voltage, for example, -2 V is applied to the drain of the enhancement type GaAs FET 5, whereby a high level of the output voltage of the inverter 7 is set.
【００１８】また、第２のデプレッション型GaAsＦＥＴ
４、第２のエンハンスメント型GaAsＦＥＴ６の配線接続
は、出力回路２ａ，２ｂの出力端に接続される回路がGa
As論理ゲート回路１０の場合と、ＥＣＬ回路１１の場合
とで異なる。The second depletion type GaAs FET
4. As for the wiring connection of the second enhancement type GaAs FET 6, the circuit connected to the output terminals of the output circuits 2a and 2b is Ga
The case of the As logic gate circuit 10 and the case of the ECL circuit 11 are different.
【００１９】まず、GaAs論理回路１０に接続される第１
の出力回路２ａは、図２(a) に示すようにデプレッショ
ン型GaAsＦＥＴ４がソースホロワ出力トランジスタＴ1
として使用されている。そのゲートはインバータ７の出
力部に接続され、ドレインは接地され、さらに、ソース
は、出力回路２ａの最終出力端Ｓ1 に接続され、そこに
繋がる終端抵抗Ｒの他端には低い終端電圧、例えばGaAs
論理ゲート１０用の電源電圧−１．２Ｖが印加される。First, a first circuit connected to the GaAs logic circuit 10
2A, the depletion type GaAs FET 4 is a source follower output transistor T 1 as shown in FIG.
Is used as. Its gate is connected to the output of the inverter 7, its drain is grounded, its source is connected to the final output terminal S 1 of the output circuit 2a, and the other end of the terminating resistor R connected to it has a low terminal voltage, For example GaAs
The power supply voltage -1.2V for the logic gate 10 is applied.
【００２０】また、残りのエンハンスメント型GaAsＦＥ
Ｔ６は、そのソースとドレインが接地され、ゲートが最
終出力端Ｓ1 に接続されており、これによりショットキ
ー接合の保護ダイオードＤ1 が構成される。In addition, the remaining enhancement type GaAsFE
The source and drain of T6 are grounded, and the gate is connected to the final output terminal S 1 , which constitutes a Schottky junction protection diode D 1 .
【００２１】これに対して、ＥＣＬ回路１１に接続され
る第２の出力回路２ｂは従来の回路と同様な構成とな
り、図２(b) に示すように、エンハンスメント型GaAsＦ
ＥＴ６が出力トランジスタＴ2 として使用され、デプレ
ッション型GaAsＦＥＴ４が保護ダイオードＤ2 として用
いられる。On the other hand, the second output circuit 2b connected to the ECL circuit 11 has the same structure as the conventional circuit, and as shown in FIG. 2 (b), the enhancement type GaAsF.
ET6 is used as the output transistor T 2, the depletion type GaAsFET4 is used as the protective diode D 2.
【００２２】そして、そのエンハンスメント型GaAsＦＥ
Ｔ６においては、ゲートがインバータ７の出力部に、ソ
ースが最終出力端Ｓ2 にそれぞれ接続され、また、ドレ
インは接地されており、これによりソースホロワの出力
トランジスタＴ2 が構成される。この場合の出力トラン
ジスタＴ2 のソースに一端を接続する外部の終端抵抗Ｒ
の他端には、高い電圧、例えばＥＣＬ回路１１用の電源
電圧−２Ｖが印加される。Then, the enhancement type GaAsFE
In T6, the output of the gate is an inverter 7, a source is connected to the final output terminal S 2, also, the drain is grounded, thereby the output transistor T 2 is composed of a source follower. In this case, an external terminating resistor R having one end connected to the source of the output transistor T 2
A high voltage, for example, the power supply voltage −2V for the ECL circuit 11 is applied to the other end of the.
【００２３】また、デプレッション型GaAsＦＥＴ４にお
いては、そのソースとドレインが接地される一方、ゲー
トが最終出力端Ｓ2 に接続されており、これによりショ
ットキー接合型の保護ダイオードＤ2 が構成される。Further, in the depletion type GaAs FET 4, the source and the drain thereof are grounded, while the gate is connected to the final output terminal S 2. This constitutes a Schottky junction type protection diode D 2 .
【００２４】次に、上記した実施例の動作について説明
する。上述した２種の出力回路２ａ，２ｂにおいて、イ
ンバータ７に低レベル（Ｌレベル）の電圧が入力する
と、その出力は高レベル（Ｈレベル）になり、出力トラ
ンジスタＴ1 ，Ｔ2 がＯＮして終端抵抗Ｒに電流が流れ
るために、出力回路２ａ，２ｂの出力端Ｓ1 ．Ｓ2 から
Ｈレベルの信号が出力される。Next, the operation of the above embodiment will be described. In the above-mentioned two types of output circuits 2a and 2b, when a low level (L level) voltage is input to the inverter 7, its output becomes a high level (H level) and the output transistors T 1 and T 2 are turned on. Since a current flows through the terminating resistor R, the output terminals S 1 . An H level signal is output from S 2 .
【００２５】また、インバータにＨレベルの電圧が入力
すると、出力トランジスタＴ1 ，Ｔ 2 がＯＦＦするた
め、終端抵抗Ｒに電流が流れず、出力回路２ａ，２ｂの
出力端からＬレベルの信号が出力される。なお、第１の
出力トランジスタＴ1 はデプレッション型であってノー
マリオンであるが、上記した回路構成では低レベル状態
のインバータ７の出力電圧はソース電圧よりも低いため
に、ＯＮを保持することはない。Further, the H level voltage is input to the inverter.
Then, the output transistor T1, T 2Turns off
Therefore, no current flows through the terminating resistor R, and the output circuits 2a and 2b
An L level signal is output from the output end. The first
Output transistor T1Is depletion type
It is a mullion, but in the above circuit configuration it is in a low level state.
Because the output voltage of the inverter 7 is lower than the source voltage
However, it does not hold ON.
【００２６】このように各出力回路２ａ，２ｂの動作は
同じであるが、それらの出力信号の電圧の大きさが相違
する。出力トランジスタＴ1 ，Ｔ2 がデプレッション型
GaAsＦＥＴ４よりなる場合とエンハンスメント型GaAsＦ
ＥＴ６よりなる場合とを比較すると、図３に示すように
同じゲート電圧Ｖｇであってもドレイン・ソース電流Ｉ
DSが異なり、デプレッション型のものの方が大きいこと
が分かる。As described above, the operation of each output circuit 2a, 2b is the same, but the magnitudes of the voltages of the output signals are different. Depletion type output transistors T 1 and T 2
GaAs FET4 and enhancement type GaAsF
Comparing the case of ET6 with the same gate voltage Vg as shown in FIG.
It can be seen that the DS is different and the depletion type is larger.
【００２７】したがって、出力トランジスタＴ1 ，Ｔ2
がＯＮ状態で終端抵抗Ｒの両端にかかる電圧は、デプレ
ッション型GaAsＦＥＴ４を用いたものの方が大きくな
り、第１の出力回路２ａの出力信号のＨレベルは、第２
の出力回路２ｂのそれよりも高くなる。Therefore, the output transistors T 1 , T 2
In the ON state, the voltage applied across the terminating resistor R is larger when the depletion type GaAsFET 4 is used, and the H level of the output signal of the first output circuit 2a is the second level.
Of the output circuit 2b.
【００２８】一方、終端抵抗Ｒに印加する終端電圧は、
デプレッション型GaAsＦＥＴ４を出力トランジスタＴ1
とした場合の方を高くしているので（−１．２Ｖ）、こ
の出力トランジスタＴ1 をＯＦＦした場合の出力信号の
Ｌレベルの電圧は他の出力トランジスタＴ2 のＯＦＦ状
態のそれよりも高くなる。On the other hand, the termination voltage applied to the termination resistor R is
Depletion type GaAs FET 4 is output transistor T 1
In this case, when the output transistor T 1 is turned off, the L level voltage of the output signal is higher than that in the OFF state of the other output transistor T 2. Become.
【００２９】例えば、ＥＣＬ回路１１を接続する第１の
出力回路２ｂの出力信号のＨレベルが−0.9 Ｖ、Ｌレベ
ル電圧が−１．８ＶとなるようなＥＣＬコンパチブルレ
ベルを出力する場合であっても、GaAs論理ゲート回路１
０を接続する第２の出力回路２ａの出力信号のＨレベル
は−0.5 Ｖ、Ｌレベルは−1.2 Ｖ程度となり、GaAs論理
ゲート回路１０の電圧に合ったものが得られる。For example, in the case of outputting the ECL compatible level such that the H level of the output signal of the first output circuit 2b connecting the ECL circuit 11 is -0.9 V and the L level voltage is -1.8 V. GaAs logic gate circuit 1
The H level of the output signal of the second output circuit 2a connecting 0 is about -0.5 V and the L level is about -1.2 V, so that a signal matching the voltage of the GaAs logic gate circuit 10 can be obtained.
【００３０】この結果、GaAs論理回路１０の入力段に入
力バッファ回路を設ける必要がなくなり、入力段におけ
る信号の遅延を防止し、電力消費を減らせる。なお、保
護ダイオードＤ1 ，Ｄ2 を構成するGaAsＦＥＴをエンハ
ンスメント型としてもデプレッション型としても大きな
相違はない。As a result, it is not necessary to provide an input buffer circuit in the input stage of the GaAs logic circuit 10, so that signal delay in the input stage can be prevented and power consumption can be reduced. There is no significant difference between the enhancement type and depletion type GaAs FETs forming the protection diodes D 1 and D 2 .
【００３１】以上のように、２種のGaAsＦＥＴの配線接
続を変更するだけで、出力レベルを変えることが可能に
なり、特にマスタスライス方式の装置に適している。As described above, the output level can be changed only by changing the wiring connection of the two types of GaAs FETs, and it is particularly suitable for a master slice type device.
【００３２】[0032]
【発明の効果】以上述べたように本発明によれば、出力
回路に含まれるデプレッション型化合物半導体電界効果
トランジスタとエンハンスメント型化合物半導体電界効
果トランジスタの配線接続を変えて、いずれか一方をソ
ースホロワの出力トランジスタに用い、他方を保護ダイ
オードに使用しているので、同じゲート電圧が出力トラ
ンジスタに印加されても、そのソース・ドレイン電流
は、デプレッション型の方がエンハンスメント型のもの
よりも大きくなり、これに接続される終端抵抗に流れる
電流の値を変えて２種の出力電圧を取り出すことが可能
になり、電源電圧値の異なる２種の次段回路とインター
フェースする場合の入力バッファ回路が不要となり、入
力バッファ回路に起因する消費電力の低減や遅延時間の
削減を図ることができる。As described above, according to the present invention, the wiring connection between the depletion type compound semiconductor field effect transistor and the enhancement type compound semiconductor field effect transistor included in the output circuit is changed so that one of them is the output of the source follower. Since it is used for the transistor and the other is used for the protection diode, even if the same gate voltage is applied to the output transistor, the source / drain current of the depletion type becomes larger than that of the enhancement type. It becomes possible to take out two types of output voltage by changing the value of the current flowing through the connected terminating resistor, eliminating the need for an input buffer circuit when interfacing with two types of next-stage circuits with different power supply voltage values. It is possible to reduce power consumption and delay time due to the buffer circuit. That.
【図１】本発明の一実施例装置の概要を示す回路図であ
る。FIG. 1 is a circuit diagram showing an outline of an apparatus according to an embodiment of the present invention.
【図２】本発明の一実施例装置における出力回路図であ
る。FIG. 2 is an output circuit diagram in an apparatus according to an embodiment of the present invention.
【図３】電界効果トランジスタにおけるゲート電圧対ソ
ースドレイン電流の特性図である。FIG. 3 is a characteristic diagram of gate voltage versus source drain current in a field effect transistor.
【図４】従来装置の一例を示す回路図である。FIG. 4 is a circuit diagram showing an example of a conventional device.
１ GaAs半導体集積回路 ２ａ、２ｂ 出力回路 ３、４ デプレッション型GaAsＦＥＴ ５、６ エンハンスメント型GaAsＦＥＴ ７ インバータ 10 GaAs論理ゲート回路 11 ＥＣＬ回路 Ｔ1 、Ｔ2 出力トランジスタ Ｄ1 、Ｄ2 保護ダイオード Ｒ 終端抵抗1 GaAs semiconductor integrated circuit 2a, 2b output circuit 3, 4 depletion type GaAsFET 5, 6 enhancement type GaAsFET 7 inverter 10 GaAs logic gate circuit 11 ECL circuit T 1 , T 2 output transistor D 1 , D 2 protection diode R termination resistor
Claims (2)
効果トランジスタ（３）と第１のエンハンスメント型化
合物半導体電界効果トランジスタ（５）を直列接続して
なるインバータ（７）と、第２のデプレッション型化合
物半導体電界効果トランジスタ（４）と、第２のエンハ
ンスメント型化合物半導体電界効果トランジスタ（６）
により構成される出力回路を複数有する半導体装置にお
いて、 前記第２のデプレッション型化合物半導体電界効果トラ
ンジスタ（４）のゲートを前記インバータ（７）の出力
部に接続し、ソースを最終出力端（Ｓ1 ）に接続してソ
ースホロワの出力トランジスタ（Ｔ1 ）とするととも
に、前記第２のエンハンスメント型化合物半導体電界効
果トランジスタ（６）のソースとドレインを短絡して保
護ダイオード（Ｄ1 ）とした第１の出力回路（２ａ）
と、 前記第２のエンハンスメント型化合物半導体電界効果ト
ランジスタ（６）のゲートを前記インバータ（７）の出
力部に接続し、ソースを最終出力端（Ｓ2 ）に接続して
ソースホロワの出力トランジスタ（Ｔ2 ）とするととも
に、前記第２のデプレッション型化合物半導体電界効果
トランジスタ（４）のソースとドレインを短絡して保護
ダイオード（Ｄ2 ）とした第２の出力回路（２ｂ）とを
有することを特徴とする半導体集積回路装置。1. An inverter (7) comprising a first depletion type compound semiconductor field effect transistor (3) and a first enhancement type compound semiconductor field effect transistor (5) connected in series, and a second depletion type compound. Semiconductor field effect transistor (4) and second enhancement type compound semiconductor field effect transistor (6)
In a semiconductor device having a plurality of output circuits configured by, the gate of the second depletion type compound semiconductor field effect transistor (4) is connected to the output section of the inverter (7), and the source is the final output terminal (S 1 ) Is used as a source follower output transistor (T 1 ), and the source and drain of the second enhancement type compound semiconductor field effect transistor (6) are short-circuited to form a protection diode (D 1 ). Output circuit (2a)
And a gate of the second enhancement type compound semiconductor field effect transistor (6) is connected to an output part of the inverter (7) and a source is connected to a final output terminal (S 2 ) of the source follower output transistor (T). 2 ) and a second output circuit (2b) which is a protection diode (D 2 ) by short-circuiting the source and drain of the second depletion type compound semiconductor field effect transistor (4). Semiconductor integrated circuit device.
トは、前記最終出力端（Ｓ1 ，Ｓ2 ）に接続されている
ことを特徴とする請求項１記載の半導体集積回路装置。The gate according to claim 2, wherein the protective diode (D 1, D 2), the final output end semiconductor integrated circuit device according to claim 1, characterized in that it is connected to (S 1, S 2).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234752A JPH0575040A (en) | 1991-09-13 | 1991-09-13 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234752A JPH0575040A (en) | 1991-09-13 | 1991-09-13 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575040A true JPH0575040A (en) | 1993-03-26 |
Family
ID=16975801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234752A Withdrawn JPH0575040A (en) | 1991-09-13 | 1991-09-13 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575040A (en) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011097302A2 (en) * | 2010-02-05 | 2011-08-11 | Transphorm Inc. | Semiconductor electronic components and circuits |
| US8455931B2 (en) | 2009-11-02 | 2013-06-04 | Transphorm Inc. | Package configurations for low EMI circuits |
| US8648643B2 (en) | 2012-02-24 | 2014-02-11 | Transphorm Inc. | Semiconductor power modules and devices |
| US8816497B2 (en) | 2010-01-08 | 2014-08-26 | Transphorm Inc. | Electronic devices and components for high efficiency power circuits |
| US9041435B2 (en) | 2011-02-28 | 2015-05-26 | Transphorm Inc. | Method of forming electronic components with reactive filters |
| US9209176B2 (en) | 2011-12-07 | 2015-12-08 | Transphorm Inc. | Semiconductor modules and methods of forming the same |
| US9660640B2 (en) | 2014-07-03 | 2017-05-23 | Transphorm Inc. | Switching circuits having ferrite beads |
| US9690314B2 (en) | 2008-09-23 | 2017-06-27 | Transphorm Inc. | Inductive load power switching circuits |
| US9899998B2 (en) | 2008-02-12 | 2018-02-20 | Transphorm Inc. | Bridge circuits and their components |
| US10063138B1 (en) | 2014-07-17 | 2018-08-28 | Transphorm Inc. | Bridgeless power factor correction circuits |
| US10200030B2 (en) | 2015-03-13 | 2019-02-05 | Transphorm Inc. | Paralleling of switching devices for high power circuits |
| US10319648B2 (en) | 2017-04-17 | 2019-06-11 | Transphorm Inc. | Conditions for burn-in of high power semiconductors |
-
1991
- 1991-09-13 JP JP3234752A patent/JPH0575040A/en not_active Withdrawn
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9899998B2 (en) | 2008-02-12 | 2018-02-20 | Transphorm Inc. | Bridge circuits and their components |
| US9690314B2 (en) | 2008-09-23 | 2017-06-27 | Transphorm Inc. | Inductive load power switching circuits |
| US8455931B2 (en) | 2009-11-02 | 2013-06-04 | Transphorm Inc. | Package configurations for low EMI circuits |
| US8592974B2 (en) | 2009-11-02 | 2013-11-26 | Transphorm Inc. | Package configurations for low EMI circuits |
| US8890314B2 (en) | 2009-11-02 | 2014-11-18 | Transphorm, Inc. | Package configurations for low EMI circuits |
| US8816497B2 (en) | 2010-01-08 | 2014-08-26 | Transphorm Inc. | Electronic devices and components for high efficiency power circuits |
| US9401341B2 (en) | 2010-01-08 | 2016-07-26 | Transphorm Inc. | Electronic devices and components for high efficiency power circuits |
| WO2011097302A2 (en) * | 2010-02-05 | 2011-08-11 | Transphorm Inc. | Semiconductor electronic components and circuits |
| US8624662B2 (en) | 2010-02-05 | 2014-01-07 | Transphorm Inc. | Semiconductor electronic components and circuits |
| WO2011097302A3 (en) * | 2010-02-05 | 2011-11-17 | Transphorm Inc. | Semiconductor electronic components and circuits |
| US9293458B2 (en) | 2010-02-05 | 2016-03-22 | Transphorm Inc. | Semiconductor electronic components and circuits |
| US9041435B2 (en) | 2011-02-28 | 2015-05-26 | Transphorm Inc. | Method of forming electronic components with reactive filters |
| US9209176B2 (en) | 2011-12-07 | 2015-12-08 | Transphorm Inc. | Semiconductor modules and methods of forming the same |
| US9818686B2 (en) | 2011-12-07 | 2017-11-14 | Transphorm Inc. | Semiconductor modules and methods of forming the same |
| US8648643B2 (en) | 2012-02-24 | 2014-02-11 | Transphorm Inc. | Semiconductor power modules and devices |
| US9741702B2 (en) | 2012-02-24 | 2017-08-22 | Transphorm Inc. | Semiconductor power modules and devices |
| US8952750B2 (en) | 2012-02-24 | 2015-02-10 | Transphorm Inc. | Semiconductor power modules and devices |
| US9660640B2 (en) | 2014-07-03 | 2017-05-23 | Transphorm Inc. | Switching circuits having ferrite beads |
| US9991884B2 (en) | 2014-07-03 | 2018-06-05 | Transphorm Inc. | Switching circuits having ferrite beads |
| US10063138B1 (en) | 2014-07-17 | 2018-08-28 | Transphorm Inc. | Bridgeless power factor correction circuits |
| US10200030B2 (en) | 2015-03-13 | 2019-02-05 | Transphorm Inc. | Paralleling of switching devices for high power circuits |
| US10319648B2 (en) | 2017-04-17 | 2019-06-11 | Transphorm Inc. | Conditions for burn-in of high power semiconductors |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5034629A (en) | Output control circuit for reducing through current in CMOS output buffer | |
| US6459322B1 (en) | Level adjustment circuit and data output circuit thereof | |
| US4694202A (en) | Bi-MOS buffer circuit | |
| US4412139A (en) | Integrated MOS driver stage with a large output signal ratio | |
| JPH01815A (en) | BIFET logic circuit | |
| CA1047602A (en) | Voltage level conversion circuit | |
| JPH0575040A (en) | Semiconductor integrated circuit device | |
| NL8800445A (en) | SEMICONDUCTOR INTEGRATED CIRCUIT. | |
| US5239211A (en) | Output buffer circuit | |
| US6104229A (en) | High voltage tolerable input buffer and method for operating same | |
| US5298808A (en) | Digital logic protocol interface for different semiconductor technologies | |
| JP2872058B2 (en) | Output buffer circuit | |
| JP2748865B2 (en) | Output circuit | |
| US5118972A (en) | BiCMOS gate pull-down circuit | |
| GB2305793A (en) | A tri-state driver and circuit | |
| US5852382A (en) | Three-state CMOS output buffer circuit | |
| JPH0677804A (en) | Output circuit | |
| US5180936A (en) | High speed logic circuit | |
| US5661411A (en) | Feedback controlled load logic circuit | |
| JP3165751B2 (en) | Semiconductor integrated circuit device | |
| EP0459457A2 (en) | Output driver | |
| US5304870A (en) | Source electrode-connected type buffer circuit having LDD structure and breakdown voltage protection | |
| JPH04150316A (en) | Field effect transistor circuit | |
| JP3185823B2 (en) | Inverter circuit | |
| JPS62249521A (en) | Semiconductor integrated circuit device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |