JPH05509184A - 並列プロセッサーアレイのための仮想処理アドレス・命令ジェネレーター - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ６杵： 並列プロセッサーアレイのための仮想処理アドレス・命令ジエネレーターヱ服り 分野： 本発明はコンピューターシステム、そしてより詳細には並列処理コンピューター システムに関するものである。

及咀の背量： 電場と磁場、流体の流れ５音波、熱の流れなどの自然現象の、ある与えられた時 刻における状態は、３次元的、空間的に分布するデータとして、互いに直交する ３つの座標軸の方向における空間的位置が指標をもって示されるところの、１つ または１組の数によって表現される。場合によっては、さらに第４の次元として 、「時間」も考慮しなければならない。これまで科学者やその他のコンビコータ ー・ユーザーは、ボワッノン方程式やマックスウェル方程式など、空間的に分布 するデータにかかわる偏微分方程式を解こうとする場合に５十分なデータ処理能 力を享受することができなかった。これは、従来技術によるプロセッサーシステ ムとプロセッサーアレイが、２次元構成に限定されていたことによるものである 。

純粋に１次元アレイまたは２次元アレイを用いて行う、３次兄方程式を解くため の従来技術による試みは、プロセッサーではなくメモリーに記憶させなければな らない空間データの、第２または第３の次元への指標またはアドレスポインター を計算するために、大意の「プロセッサーオーバーヘッド」を必要とする処理シ ステムを生み出した８たとえば伝統的なシングルプロセッサー型コンピューター の場合、Ｘ次元とＺ次元の指標を計算するには、最大で３回の乗算と２回の加算 を実行しなければならない、２次元コンピューターを使った場合には、Ｘ軸とＹ 軸は直接的にアクセスできるが、２ポインターはやはり計算しなければならず、 そしてこの計算のために依然として最大で１回の乗算と加算が必要である。

３次元データを従来技術によって取り扱おうとする場合には、このほか、米国特 許Ｎｏ、４．８１４．９７３で開示されているような相互結合配列もまた用いら れる。この特許では、３次元プロセッサーアレイの挙動に似せてプロセッサーセ ル間でデータの切り替えを行うよう、ルータ−に命令を与えることができるよう になっている。しかしながらルータ−は、データを各種プロセッサーの間で移動 させるために、多量のプロセッサーオーバーヘットを必要とする。またこれに加 えて、スイッチインク機能を遂行するための支援制御回路も必要である。システ ムスルーブツトまたは帯幅は、ルータ−オーバーヘッドによってかなり損なわれ 、またシステムのコストと信顧性も、ルータ−と支援制御回路を含めなければな らないために、やはり大きく損なわれる。

さらにまた、並列処理問題の多くば、プロセッサーアレイの利用可能なプロセッ サーセル数を上回る数の問題ノードを必要とする。こうした状況においては、あ る与えられたプロセッサーアレイに問題空間を合致させるための調整を、応用プ ログラマ−に行わせることは回避するのが望ましい。むしろ応用プログラマ−は ５プロセツサーアレイのサイズの束縛から切り離し、問題空間のサイズのみを指 定すればよいという状況にすべきである。さらにまた、プロセッサーアレイのサ イズが異なる各種のプロセッサーシステム間での共用性を確保するために、プロ セッサーアレイがどのようなサイズのものであっても５並列処理プログラムをラ ンさせることが可能でなければならない。

元服の１豹： 本発明は、問題空間のノード数より少ない数のプロセッサーセルを有していても 差し支えない多次元プロセッサーアレイなどの並列処理アレイに、プロセッサー 命令を生成するための、仮想処理アドレス・命令ジェネレーターを含む並列処理 システムを提供するものである。

好ましい１つの実施例においては５上記処理システムは各プロセッサーセルのメ モリーをいくつかの等しい部分に分割し、そしてこの分割された夫々に１つの問 題空間を対応させる。つぎに命令ジェネレーターは、与えられた問題空間の各部 分空間に対してｌ続きのプロセッサーセル命令を生じさせ、そしてこの命令シー ケンスのそれぞれについて、該当するアドレス変更がアドレスジェネレーターに よって与えられる。このような仕組みにより、該並列処理アレイは、プロセッサ ーアレイに存在するプロセッサーセル数より多い数の問題ノートを有する問題を 、メモリースワツピング無しで解くことができる。

Ｘ血の説里・ 上記ならびに上記以外の本発明の特徴は５以下に述へる説明を添付図面を会計し つつ読み通すことにより、一層よく理解されるであろう。添付図面において、図 １は、本発明にもとづく、コントロールプロセッサーと仮想処理アドレス・命令 ジェネレーターを有する多次元並列処理システムとプロセッサーアレイの概要を 示す。

図２は、本発明にもとづくアドレス・命令ジェネレーターの一層詳細なブロック 図である。

図３は、図１に示すコントロールプロセッサーの一層詳細なブロック図である。

図４は、図２に示すオペランドアドレスジェネレーターの一層詳細なブロック図 である。

図５は、本発明にもとづくマイクロコードメモリーアドレスジェネレーターと即 値オペランドビットエクストラクターの一層詳細なブロック図である。

図６は、本発明にもとづく仮想処理アドレス・命令ジェネレーターのタイミング 図である。

図７Ａと図７Ｂは、物理・仮想プロセッサーセルメモリーの分割を示す。

図８は、図２に示すアドレス再配置回路の一部分をなすアドレス再配置コントロ ールレジスターのブロック図である。

図９と図１０は、図２に示すアドレス再配置回路の追加回路にかかわる該略図で ある。

図１１Ａと図１１Ｂは、プロセッサー間通信命令の１例を示す、　また、図１２ は５図２に示すナノ命令・テンプレートジェネレーター回路の一層詳細なブロッ ク図である。

尺咀の１細ｌ説酉： 図１は、複数のプロセッサーセルを有する、本発明にもとづく多次元プロセッサ ーシステムｌＯＯを示す、該プロセッサーシステムには、小型コンピューターシ ステムインターフェース（ＳＣ３Ｉ）１０６などのインターフェースによつてプ ロセッサーコントローラ１０４に接続されてコマンドプリプロセッサーとして機 能するところの、適切な＠置型プロセッサー１０２が含まれる。好ましい実施例 においては、このＨａ型プロセッサー１０２として、ＩＪｎｉｘ”オペレーティ ングシステムの制御のもとに動作する通常のコンピューターを用いる。かかる面 直型プロセッサーの一例は、Ｓｕｎ　Ｍｉｃｒｏｓｙｓｔｅｍｓ社から人手する ことが可能な３　ｕ　ｎワークステーションである。前置型プロセッサー１０２ には、通常のＣコンパイラ−と、Ｃ言語への並列処理拡大体を用いて書き込みが なされたプログラムをシステムがコンパイルし実行することを可能にする、＠記 Ｃコンパイラーのためのブリプロセッサーが含まれる。

プロセッサーコントローラー１０４は、前置型プロセッサー１０２とプロセンサ ーアレイ１０８の間の中間処理機能を提供する。このプロセッサーコントローラ ー１．０４には、コントロールプロセッサープログラムメモリー１１２に記憶さ れたコントロールプロセッサープログラムの制御のもとに動作するコントロール プロセッサー１１０が含まれる。このような並列処理システムの一例は、いずれ も本明細書で引用しているところの、同時継続米国特許Ｎｏ、０７１５３０゜０ ２７（名称”ＭＵＬＴＩ−ＤＩＭＥＮＳＴＯＮＡＬ　ＰＲＯＣＥＳＳＯＲＳＹＳ ＴＥＭ　ＡＮＤ　ＰＲＯＣＥＳＳＯＲＡＲＲＡＹ　ＷＩＴＨＭＡＳＳＩＶＥＬＹ 　ＰＡＲＡＬＬＥＬ　ＩＮＰＩＪＴｌｏＵＴＰＵＴ”）および同Ｎｏ、０７１５ ２９．９６２　（名称”ＤＩＭＥＮＳＩＯＮＡＬＬＹ　ＲＥＣＯＮＦＩＧｔＪＲ ＡＢＬＥ　ＭＵＬＴＩ−ＤＩＭＥＮＳＩＯＮＡＬ　ＰＲＯＣＥＳＳＯＲＡＲＲＡ Ｙ”）に開示されているとおりである。

部首型プロセッサー１０２はコントロールプロセッサー１１０と連絡し、選択さ れたコマンドに応答して該コントロールプロセッサーにコマンドを送り、かつま た該コントロールプロセッサーからのデータを読み取る。通常、各々のコマンド は、全数や乗数などのワード・オリエンテッド型の単項演算または２項演算を記 述する。コントロールプロセッサー１．１０はかかるコマンドを同定し、そして それらをマクロ命令と呼ばれる１続きのワード・オリエンテッド型のコマンドと してリフす−マットする。マクロ命令はアドレス・命令ジェネレーターに転送さ れる。そしてこのアドレス・命令ジェネレーターは、シリアライザー内に配置さ れたレジスターを初期設定することにより、シリアライザー１２０と命名したも にになる。シリアライザー１２０はマイクロトート１２２の制御のもとで動作し 、そして各々のワード・オリエンテッド型マクロ命令を５ナノ命令と呼ばれるｌ 続きのビット・オリエンテッド型コマンドに変換する。このビット・オリエンテ ッド型コマンドは、それぞれ、メモリーアドレスビットとボントロールビットか らなるプロセッサーセル命令である。該シリアライザーは、該シリアライザーが 生成させるナノ命令の各シーケンスを、プロセッサーアレイ１０８の全てのプロ セッサーに伝送する。ナノ命令メモリー１２４には、シリアライザー１２０がそ れにアクセスしてプロセッサーアレイのためのナノ命令を形成するところの５ナ ノ命令テンプレートの表が含まれる。

コントロールプロセッサー１１０はシリアライザー１２０との間で直接的にデー タの受渡しを行うが、一方、両方向エツジＰＩＦＯＬ２６を経由してプロセッサ ーアレイ１０８との間でもデータの受渡しを行う、同様にして、前置型プロセッ サー１０２との間の通信は小型コンピューターシステムインターフェース（ＳＣ ３Ｉ）１０６を介してなされる。コントロールプロセッサー１１０はプロセッサ ーアレイ１０８を初期設定するためのコマンドを受け取り、そしてプロセッサー アレイ、前置型プロセッサー、ならびに、標準およびオプションのスワツピング ＲＡＭやオプションのＩ１０デバイスなどの周辺装置間の入出力転送を制御する 。

シリアライザー１２０は、図２のブロック・ダイアグラムに一層詳細に示すとお りである０図においてシリアライザーはその入力信号をコントロールプロセッサ ー１．１０から受け取り、また、コントロールプロセッサー１１０はソノ入力信 号を前置型プロセッサー１０２から受け取る。

ｍＷ型プロセッサー１０２は、問題空間次元１５０ならびに追加的な初期設定情 報をコントロールプロセッサー１１０へ伝送することにより、システムを初期設 定する。コントロールプロセッサー１１０は、シリアライザー１２０内にレジス ターをロートして、各プロセッサーセルにともなう問題ノードの写像１５６をシ リアライザーに記述することにより、この情報に応答する。アドレス再配置回路 １６２は写像１５６を受け取り、そして、面直型プロセッサー１０２からの後続 の情報を処理する間に、それを用いて、仮想アトレスヘース１６４と遠隔アトレ スヘース１６５の値を生成させる。

つぎに前置型プロセッサー１０２は、コントロールプロセッサー１１０にコマン ドを送ってシステムを制置し始める。このコマンドは操作符号１５４とオペラン ドデータ１５２からなる。オペランドビット・アドレスジェネレーター１６８は 、オペランドアドレスデータ１５８をコントロールプロセッサー１１０から受け 取り、そしてプロセッサーアレイによって処理されるべきオペラントビブトの仮 想アドレスを、信号経路１７０を通じてナノ命令ジェネレーター１６６に提供す る。ナノ命令ジェネレーター１６６の集計回路１７２は、仮想アドレス１７０の 各々を、各プロセッサーセルにおいて現在のオペランドビットについて遂行され つつある操作に応じて、仮想アドレスペース１６４または遠隔アドレスペース１ ６５のいずれかで加算し、処理されるべきオペランドビットのブロセッガーセル メモリー物理アドレス１７４を形成する。

コントロールプロセッサーはまた、操作符号１５４とオペランドデータ１５２を 復号してマイクロプログラム’＄制御信号１６０を生成させ、そしてそれをマイ クロプログラム・コントロールユニット１７６へ送る。マイクロプログラム・コ ントロールユニット１７６は、これらの信号に応答してナノ命令テーブルアドレ ス１７８を発生し、そしてそれを用いてナノ命令メモリー１２４をアドレスし、 ナノ命令テンプ１／−ト１８０を得、ついでそれをナノ命令ジェネレータ−１６ ６へ送る。マイクロプログラム・コントロールユニット１７６はまた、オペラン ドビットの７トレスジエネレーター１６８、アドレス再配置回路３６２．および ナノ命令ジェネレーター１６６を、それ自身の操作と同期させるための制御情報 を生成する。ナノ命令ジェネレーター１６６は、仮想アドレスビット１６４また は遠隔アドレスペース１６５と仮想ア１ζレス１７０の相としてそれが形成する 各々の物理アドレス１７４を、対応するナノ命令テンプレート１８０のアドレス ビットと加算し、それぞれのナノ命令１８２を生成する。それぞれのナノ命令１ ８２は、各プロセッサーセルのメモリーにおける１つのビットの物理アドレスと 、各プロセッサーセルのそのビットについて遂行されるべき操作を記述する制御 ビット、の両方を含む。ナノ命令ジェネレーター１６６は、それが生成させる各 々のナノ命令１８２を、アレイの全てのプロセッサーセルへ流す。

ｔＦＪ型プロセッサー１０２は、ワード・オリエンテッド型コマンドをコントロ ールプロセッサーへ迭ることによって、コントロールプロセッサー１１０と連絡 する。コントロールプロセッサー１１０はかかるコマンドを同定し、そしてそれ らを１続きのマクロ命令としてリフオーマットする。かかるコントロールプロセ ッサー１１０の１例は、図３のブロック・ダイアグラムに一層詳細に示すとおり であるが５マイクロプロセッサ−１８０がこれに含まれる。このマイクロプロセ ッサ−１８０はＡＤＭ−２９０００プロセツサーであって、コントロールプロセ ッサープログラムＦＲＯＭとＲＡＭ１１２の制御のもとに動作する。コントロー ルプロセッサーのデータＲＡＭ１１４は、一時的データとプロセッサー変数記憶 をマイクロプロセッサ−１８０に提供する。

ある与えられたユーザー・プログラムを、変更せずに各種サイズの１０セツサー アレイのランに使えるようにするためには、応用プログラマ−は、仮想処理のた めのメモリーの割り付けを要求されてはならない。それゆえ、天際、応用プログ ラムは、ある与えられたプロセッサーアレイにおける物理プロセッサーセル数の 束縛から切り離される。そのかわりに、応用プログラムは単に、希望する問題空 間のＸ、Ｙおよび２次元のみを確定する。つぎにコントロールプロセッサーは、 プロセッサーアレイのサイズを測定し、そして問題空間の与えられた次元とプロ セッサーアレイの各エツジに沿ってのプロセッサーの数から、各物理プロセッサ ーに割り振られるべき１組の仮想プロセッサーを計算する。このｌ紐の仮想プロ セッサーを、物理プロセッサーセルの領域と称する。これらの領域次元は、好ま しい実施例におけるように多次元であっても差し支えなく、次によって得られる 。

Ｘｔ　＝Ｘ／Ｓｘ　、Ｙｔ　＝Ｙ／ｓｙ−およびＺｔ＝Ｚ／ｓ。

ここにＸｔ、Ｙ？およびＺ、は各物理プロセッサーセルの領域の次元、Ｘ、Ｙお よび２は問題空間の次元、またＳＸ、ＳＦおよびＳ２は物理プロセッサーにおけ るアレイの次元である。

シリアライザーは、それがコントロールプロセッサーから入手することが可能な 未処理の入力を有するときは、それぞれのナノ命令サイクルに１回だけ、ブロセ ッサーアレイの各プロセッサーセルに、有用なナノ命令を流すべきである。

シリアライザーは、プロセッサーコントローラーから受け取った各マクロ命令に 対して１つのナノ命令シーケンスを生成するだけでなく、また、必要に応じて各 ナノ命令についてアドレスを変更したうえで、既にそわぞれの物理ブロセツｗ− セルにマツピングされている各仮想プロセッサーについてそのナノ命令シーケン スを反復しなければならない、アドレス・命令ジェネレーターはまた、２つの仮 想プロセッサーが相互に通信し合わなければならないときは、複数の物理プロセ ッサーセルが関与する場合があることも考慮しなければならない。

したがって、コントロールブロセッ勺−から受け取るある与えられたマクロ命令 に対応する各ナノ命令シーケンスを生成さゼるためには、本究明のアドレス・命 令ジェネレーターは、それが生成させる各ナノ命令に含めるためのオペランドの 物理アドレスを計算し、また、つぎのサイクルでどのマイクロコート命令を実行 するか、したがってまた５とのナノ命令を生成させるかを決定するための条件を 評価しなければならない。つぎにシリアライザーは、あるｌ一つの物理プロセッ サーセルの領域にあるそれぞれの仮想プロセッサーについて、該当する変更を施 したうえで、それが生成させる各ナノ命令シーケンスを反復しなければならない 。

本発明のアドレス・命令ジェネレーター１２０は、ｄオペランドの場合について 図４に示すような、５つのオペランドアドレスジェネレーターを有している。マ クロ命令オペランドｄ、ｅおよびｆに対しては３つのアドレスユニットがあり、 一方、一時的変数ｔおよびＵに対しては２つのアドレスユニットがある。それぞ れのオペランドアドレスジェネレーター１６８には、２つの１６ビツト・ハイア ドレスレジスター１８１と１８２．２つの１６ビツト・ローアトレスレジスター １ｇ３と１８４、および２つの１ビット初期設定フラグレジスター１８５と１８ ６が含まれる。これらのレジスターのうちの第１のレジスターはコントロールプ ロセッサーにより直接的にロートされる。一方、第２のレジスターはシリアライ ザーにより第１のレジスターからロートされ、これによりシリアライザーは、コ ントロールプロセッサーが新たなマクロ命令を提供しているあいだに、１つのマ クロ命令を処理することができる。このほかに、３つのカウンターずなわち１６ ビツト・ハイアドレスカウンター１８７．１６ビツト位置アドレスカウンター１ ８８、および１６ビツト・ローアトレスカウンター１８９が含まれる。

バイア［・レスレジスター１８１と１８２のそれぞれは、カウンター１８６と同 じく、ある１つのオペランドの最上位ビット（ＭＳＢ）の仮想アドレスを含み、 一方、ローアトレスレジスター１８３と１８４のそれぞれは、カウンター１８９ と同じく、対応するオペランドの最丁位ビット（ＬＳＢ）の仮想アドレスを保持 する。初期設定フラグ１８５と１８６は、それぞれ、当初にハイアドレスレジス ターの内容がロートされるべき各ビット位置アドレスカウンター１８８に対して 設定され、あるいは、当初そのビット位置アドレスカウンターにローアトカウン ターの内容がロートされるへきであれば、クリアされる。ラン信号１９１　’； ｉシリアライザーがマイクロコードを実行しているときに設定され、そしてｃｉ 　−ｄ　ｈ信号１９０は、ｄカウンター１８８をｄｈカウンター１８７からり− １・するマイクロ命令を実行しているときに設定される。

図４に示す５つのシリアライザーアドレスユニットのレジスターとカウンターに 加えて、シリアライザーは、図５のレジスター２０２を経由してコントロールプ ロセッサーから情報を受け取る。マイクロプログラムアドレスレジスター２０３ と２０４、およびマイクロプログラムアドレスカウンター２０６は、各シリアラ イザーサイクルの終端でロードされる。メモリーレジスター２０６はシリアライ ザーがマイクロコートの実行を開始するときにレジスター２０４からロードされ 、そしてシリアライザーがランしているあいだは、マイクロプログラムによって 生成させられるブランチアドレスからロードされる。各シリアライザーサイクル の終端でシリアライザーがマイクロプログラムメモリーアドレスレジスター２０ ６をロートするときは、シリアライザーはまた、アドレスレジスター２０６にロ ートされつつあるアドレスで、図１のコントロールプロセッサーデータメモリー １１４からデータワードを読み取る。このデータは、それぞれ６４ビツトワイド の前置オペランドレジスターＦＯおよびＦｌ（それぞれ２１０および２１２）に 読み込まれる。ｆオペランドアドレスユニットからのｆビットアドレスカウンタ ーのローオーダー６ビツト２１４は、６４：ｌマルチプレックサ−２１６を経由 して、前置並列変数の現行ビット２１６となるように、Ｆルジスターに１つのビ ットを選択する。

オペランドアドレスユニット１６８のタイミングは図６に示す通りである。

ここにｎは、各物理プロセッサーセルの領域内における仮想プロセッサーの数で ある。シリアライザーはコントロールプロセンサーから受け取るそれぞれのマク ロ命令に対して該当するマイクロコートをｎ（８１８］寅行し、それぞれの仮想 プロセッサーについて１つづつパスを行う。符号１９２などで示した縦線はサイ クル間【こ選んだ境界であって、この時点でシリアライザーのレジスターとカウ ンターにデータをロートすることができる、すなわちインクレメントが可能であ る。ノ＼ス１９３などの各仮想プロセッサーパスには１クロツクサイクル１９４ が先行し、そしてこのクロックサイクルの間にシリアライザーは１つのデフォル ト・ナノ命令を発生させ、そして次のパスのためのワーキングレジスターとカウ ンターを初期設定する。

コントロールプロセッサーは、オペランドアドレスユニットのシリアライザーレ ジスターの第１セットｄｈＯ，ｄｌｏおよびｄ　ｆ　Ｏに５シリアライザーがマ クロ命令１−１（１９６）のための最初の仮想ブロモ・ソサーパス１９５を開始 した時点から同じくシリアライザーがマクロ命令ｉ−１のための最後のパスを終 了するｌクロックサイクル前の時点（１９７）までの間に、マクロ命令ｉのため の該当する値をロードする。シリアライザーは、それが時点１９８で示すマクロ 命令ｉ−１の最後の仮想プロセッサーパスを終了するときに、これらの値を、バ イブラインレジスターの第２のセットｄｈ１．ｄｌｌおよびｄｆｌに複写する。

ついでシリアライザーは、マクロ命令ｉのための各仮想プロセッサーバスに先行 する各サイクル１９９の終端において、ハイアドレスレジスターとローアトレス レジスター（ｄｈｌとｄｌｌ）から、３つのカウンターｄｈ１．ｄ、およびｄｌ をロートする。各仮想プロセッサーバスの残りのす・イクルの間、シリアライザ ーは、マクロ命令のための選択されたマイクロコードシーケンスを実行しかつマ イクロコートの指令に従って各仮想プロセッサーのためのアドレスカウンターを 修正することにより、マクロ命令１のためのナノ命令シーケンスを発生させる。

パス１９３などの各仮想プロセッサーバスは、複数のサイクル２００からなせる ように設計される。

シリアライザーは、各シリアライザークロックサイクル１９９の終端で、各オペ ランドアドレスユニットの３つのカウンター１８７〜１８９の内容を、インクレ メントならびにディクレメントすることができる。ビット位置アドレスカウンタ ー１８８などのカウンターをインクレメントならびにデイクレメントする能力は 、１つのオペランドのすへてのビット位置を順々にアドレスするために必要であ る６コントロールプロセツサーから受け取ったマクロ命令の結果として実行され るシリアライザーマイクロコートは、カウンターがインクレメントされるべきか ディクレメントされるべきかを指令する。

各物理プロセッサーのメモリーは、図７Ａのメモリーマツプ２２０に示すように 区分される。このメモリーマツプには、プロセッサーアレイ内の物理プロセッサ ー位置を記述するフラグを有する物理フラグ・セグメント２２２と、一時メモリ ー記憶領域２２４が含まれる。残りのメモリーは、長さがそれぞれｖビットの、 ｘｔｙｔｚ、個の等しい仮想プロセッサーメモリー領域２２６に区分される。

それぞれの物理プロセッサーセルは、各マクロ命令を、その領域にある各仮想プ ロセッサーごとに１回づつ、全部でｘ、　ｙｔｚ、回実行しなければならない。

図７Ｂのメモリーマツプ２３０は、長さＶビットの、１つの仮想プロセッサーメ モリー２２６のメモリーマツピングを示す。マクロ命令間の、与えられたある１ つの仮想プロセッサー２２６の状態は、全ての変数２３２の値、そのヒー１２３ ４とスタック２３６の状態、およびそのＳフラグ２３８の値によって記述される 。

ナノ命令間の仮想プロセッサーの状態にはまた、マクロ命令を完成するのに必要 な図７Ａの一時記憶領域２２４の値と、物理プロセッサーの各レジスターの状態 が含まれる。

１つの仮想処理空間を設定するために、コントロールプロセッサーは、図８の４ つのプロセッサーｘｏ、ｙＯ，ｓＯよびｚｏ　（２４０〜２４６）を以下のよう にロートする。ただし、Ｖはｌ仮想プロセッサーのメモリーサイズである。

ｚ　Ｏ＝　Ｚ　ｔ　Ｖ Ｓ　Ｏ＝Ｖ プロセラ号−アレイ内での１つのプロセッサーセルから別のプロセッサーセルへ のデータの移動は、以下の構文に従って記述される。

ａ＝［ΔＸ：Δｙ：ΔＺ］１〕 ただし、“ａ“は宛先プロセッサーセルのメモリー内の１つの場所であり、また ”ｂ”は原始プロセッサーセル内の１つの場所である。原始プロセッサーセルは 、宛先プロセッサーセルａに対し７て座標ΔＸ、Δｙ、およびΔｌだけ隔った場 所にある。

複数の仮想プロセッサーとの間でデータの移動をおこなうマクロ命令を処理する に先立ち、コントロールプロセッサーは、３つのレジスターｄｘｏ、ｄｙＯおよ びｄ、ｚｏ（２４８〜２５２）を以下のようにロードする。

ｄｘｏ＝　（△ｘ−Ｘｔ　ｌΔＸ／Ｘ、１）ＹｔＺｔＶｄｙｏ＝　（Δｙ−Ｙｔ ｌΔｙ／Ｙ、ｌ）Ｚ、ＶｄｚＯ＝　（Δｚ−Ｚ、ＩΔｚ／Ｚ、ｌンＶここにΔＸ 、Δｙ、およびΔＺは、演算ａ＝［ΔＸ：　Δｙ：　Δｚ］ｂで示されるような 、宛先仮想プロセッサーを基準にとったときの、原始仮想プロセッサーに対する 符号付き仮想プロセッサー座標である０表示ｄｘｏ、ｄｙｅ、およびｄ　ｚ　Ｏ は、距ｆｉｄｘ、ｄｙ、およびｄｚを該当する領域次元Ｘ、、Ｙｔ、おまび２、 でそれぞれ除したときの残余をあられす。

図２のアドレス再配置回路１６２には再配置ベースジェネレーション回路が含ま れ、そしてこの再配置ベースジェネレーション回路は仮想ベースジェネレーショ ン回路と遠隔ベースジェネレーション回路からなる。図９の仮想ベースジェネＬ ／−シ＊ン回路２６０には３一つのモジューロコンバレー９−２６２，２６４お よび２６６が含まれる。第１のモジューロカウンター２６２へのインフレメン１ 〜人力２６８は、仮想プロセッサーのメモリーサイズＶを含むように前に定義し たＳＯレジスターの値である。各モジューロカウンターは、そのインクレメント 人力およびリミット入力が各物理プロセッサーセルの領域次元ｘ、、ｙ、および Ｚ、の関数として設定されるように、ステージされる。結果として得られる出力 Ｘ、ＹおよびＺ　（２７０〜２７４）は、アッダー２７６によって加算され仮想 へ一ス信号２７８が得られ、そしてそのあと、この仮想ベース信号は仮想アドレ スに加算されて、アレイの全てのプロセッサーセルに物理アドレスを生成させる 。

図１０の遠隔ベースジェネレーション回路２８０には３つのモジューロアッダ− ２８２，２８４および２８６が含まれ、そしてこれらが１つづつ、座標Ｘ。

ＹおよびＺに対応する。これらのモジューロアッダーはそれぞれ、総和出方とオ ーバフロー出力を生成させる。総和出力は次のいずれかに等しい、（ａ）ベース ＋インクレメント〈リミットならば、ヘース＋インクレメント　（ｂ）ベース＋ インクレメント≧リミットならば、ベース＋インクレメントーリミット、オーバ ーフロー信号は、ヘース＋インクレメント≧リミットならば正規出方に等ｊバ、 へ−ス＋インクレメント〈リミットならばこの久方信号の補数に等しい。

インタープロセッサー通信マクロ命令を寅現するマイクロコードは、データをＸ 、Ｙおよび２方向に移動させる物理プロセッサーの数をカウントするために、そ れぞれＦ、ＴおよびＵを使用する。各座標でデータを移動させなければならない 物理プロセッサーの数を記述するため、シリアライザーは、Ｆ、ＴおよびＵオペ ランドについてオペランドアドレスユニットを以下のように初期設定する。

ｆｌＯ＝　ｔｌｏ＝ｕｉＯ＝１ それぞれのオペランドアドレスレジスターの各々のハイアドレスカウンターは、 その座標のモジューロアッダーがオーバフローしないときはいつでも、対応する 座標の物理アレイを通してデータを移動させねばならない距離を記述するように 設定する。関係する座標のためのモジューロアツダーがオーバフローしないとき はいつでも、データは、もう１つの物理プロセッサーを通して移動する。データ を正座標の方向に移動させる場合には、それぞれのアドレスユニットのビット位 置アドレスカウンターは、ハイアドレスカウンターに初期設定し、そしてローア トレスカウンターにカウントダウンする。一方、データを負座標の方向に移動さ せる場合には、ビットアドレスカウンターは、ローアトレスカウンターに初期設 定し、そしてハイアドレスカウンターにカウントダウンする。出力信号Ｘ＋ｄｘ 、ｙ＋ｄｙ、およびｚ＋ｄｚ　（２８８〜２９２）は、アッダー２９４によって 加算され、遠隔ベース信号２０６を生ずる。

各仮想処理バスの開始点において、図２のマイクロプログラム・コントロールユ ニット１７８は、オーバフロービットｘＯ，ｙＯおよびＺＯを、それぞれ、Ｆ、 ＴおよびＵアドレスユニットのハイビット位置アドレスカウンター１８７（図４ ）に加算する。さらにまた、データを正の方向に移動させるべき各座標について 、対応するオーバフロービットｘＯ，ｙＯおよび２０は図４の対応する位置アド レスカウンター１８８にも加算される。このようにしで、　Ｆ、　ＴおよびＩ− ）アドレスユニットの各々は、それぞれの仮想処理バスのあいだの物理プロセッ サーセルの移動数をカウントするように、正しく初期設定される。

例として、領域次元４．１．１を有する物理プロセッサー３００〜３０６のため の、ａ＝［−１１，０，０］　ｂの形の、プロセッサー間通信演算を図１１Ａお よび図１１Ｂに示す、仮想処理を開始させた結果として、コントロールプロセッ サーは、各物理プロセッサーの領域次元を設定するため、以下に示すようにＳｏ 、ｙＯおよび２０をすでにロードしている。ただし、■は各仮想プロセッサーに 割り付けられたメモリービットの数である。

この例の場合には、Δｘ＝−ｉｉ、Δｙ：０．およびΔ２＝＝０である。

図ＩＢの表は、各仮想プロセッサーにおけるこの演算のための、キーレジスター と信号の値を示す。バスｌのあいだ、仮想ベースコンパレーター回路のＸレジス ターはクリアーされており、したがってＯの仮想ベースを生成する。遠隔ベース ジェネレーション回路のモジューロアッダー回路は、オーバフロー信号ｘＯを発 生し、したがってｆおよびｆｈのレジスターに１が加算され、これにより原始物 理プロセッサー（たとえば３００）が宛先物理プロセッサー（たとえば３０６ン から３プロセツサーだけ離れていることが示される。遠隔ベース（これは原始オ ペランドを再位置する）はＶである、一方、仮想ベース（これは宛先オペランド を再位置する）はＯである。これは、物理プロセッサー３００の領域内にある仮 想プロセッサー３０８から、物理プロセッサー３０６の領域内にある仮想プロセ ッサー３１０へのデータ移動に対応する。第２の仮想処理バスのあいだに、Ｘレ ジスターはＯからＶヘインクレメントされ、原始または遠隔ベースＯ１ならびに 宛先または仮想ベースＶをもたらす。第４のバスではオーバフロービットＸＯは ０になり、このためｆおよびｆｈのレジスターは、バスの開始点でインクレメン トされない。つぎにデータは、２つの物理プロセッサーのみを通って、物理プロ セッサー３０２から物理プロセッサー３０６へ、そしてまた物理プロセッサー３ ００から物理プロセッサー３０４へ移動する。

図２のナノ命令ジェネレーション回路１６６の詳細を図１２に示す、この回路は 、５つのビット位置カウンター３２０〜３２８、仮想ベース２７８、遠隔ベース ２９６、およびナノ命令メモリー１２４に記憶されたナノ命令の表の数値から、 ナノ命令を発生させる。マイクロプログラムの制御のもとで、マクロ命令レジス ター３３０にナノ命令インデックスビット３３２がロードされ、そしてこれらの ナノ命令インデックスビットが、ナノ命令メモリー１２４内の該当するナノ命令 テンプレートを指定する１つのナノ命令アドレス３３４を発生させる。マルチプ レクサ−３３６は、信号３３８の制御のもとに、０、遠隔ベース２９６または仮 想ベース２７８がアッダー３４２によって選択されたビットオペランドアドレス 信号３４０に加算されるへきか否かを指令する。この結果としてアッダー３４２ から得られる出力信号３４４は、オペランドデータの物理アドレスである。

この物理アドレスはアッダー３４６によってナノ命令に加算され、ナノ命令レジ スター３４８に記憶され、そして次のシリアライザーサイクルの開始時にプロセ ッサーアレイの各プロセッサーセルに流される。

通常の技術的な熟達をもってなしつる本発明に対する変更および置換は、本発明 ならびに以下添付する請求項の範囲内のものであると考える。

１豹 問題空間のノート数より少ない数のプロセッサーセルを有していても差し支えな い多次元プロセッサーアレイ（１０８）などの並列処理アレイにプロセッサー命 令を生成するための、仮想処理アドレス・命令ジェネレーター（１２０）を含む 並列処理システム（１００）、この並列処理システムは、各々の物理プロセッサ ーセルのメモリー（２３０）をいくつかの等しい部分に分割し、そしてこの分割 された部分のそれぞれに問題空間の１つのノートが対応する。つぎに命令ジェネ レーターは、与えられた問題空間のそれぞれのノードに対してｌ続きのプロセッ サーセル命令を生成し、そしてこの命令シーケンスのそれぞれについて、該当す るアドレス変更がアドレス再配置回路（１６６）によって与えられる。

国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．選択された１つの問題次元に含まれるノードの数より少ない数のプロセッサ ーセルを有するプロセッサーアレイのための、プロセッサーセル命令とそれに対 応するプロセッサーセル物理メモリーアドレスを生成することを目的とした、仮 想処理命令・アドレスジェネレーターを備えた、以下のものからなる並列処理シ ステム： 前もって決められた数の物理プロセッサーセルを有する１つのプロセッサーアレ イ； 解かれるべき１つの問題次元のサイズを構成する数の問題ノードを提供するため の手段： 問題ノード数を提供するための手段と前もって決められた数の物理プロセッサー セルに応答して、この前もって決められた数の物理プロセッサーセルの各々に伴 うべき仮想プロセッサーの数を確定するための手段：前記の前もって決められた 数の物理プロセッサーセルの各々に伴うべき仮想プロセッサーの数を確定するた めの手段に応答して、物理プロセッサーセルの各々に伴う各仮想プロセッサーの ベースメモリーアドレスに対応する１つの物理プロセッサーセルメモリーアドレ スを確定するための手段：１つまたは１つ以上のプロセッサーセル命令を提供す るための手段：各オペランドを前記のプロセッサーセルのアレイによって処理す るための、１つの仮想オペランドメモリーアドレスを提供するための手段：仮想 オペランドメモリーアドレスを提供するための前記の手段と前記の仮想プロセッ サーのベースメモリーアドレスに応答して、１つの対応する仮想プロセッサーベ ースメモリーアドレスで仮想オペランドメモリーアドレスを加算し、処理される べきオペランドの１つの物理プロセッサーセルメモリーアドレスを生成するため の手段：ならびに 処理されるべきオペランドの物理アドレスを発生させるための前記の手段および １つまたは１つ以上のプロセッサーセル命令を提供するための前記の手段に応答 して、プロセッサーアレイの各プロセッサーセルに流すべきアドレス再配置プロ セッサーセル命令を発生させるための対応する１つの物理プロセッサーセルメモ リーアドレスをもった１つのプロセッサーセル命令を生じさせるための手段２． 請求項１のシステムにおいて、プロセッサーセルアレイに、多次元アレイを構成 するように相互接続された複数のプロセッサーセルが含まれるもの３．請求項２ のシステムにおいて、多次元アレイに１つの３次元アレイが含まれるもの ４．請求項１のシステムにおいて、１つの問題次元のサイズを構成する問題ノー ド数を提供するための手段に、前置型プロセッサーが含まれるもの５．請求項１ のシステムにおいて、各仮想プロセッサーのベースメモリーアドレスに対応する １つの物理プロセッサーセルメモリーアドレスを確定するための手段が、オペラ ンドがそこから取られるべき原始仮想プロセッサーのベースメモリーアドレスと 、オペランドがそこに記憶されるべき宛先仮想プロセッサーのベースメモリーア ドレスを確定するもの ６．請求項１のシステムにおいて、プロセッサーセル命令の各々に、少なくとも １つのプロセッサーセルアドレスセグメントと１つのプロセッサーセルコントロ ールセグメントが含まれるもの ７．請求項１のシステムにおいて、対応する１つの物理プロセッサーセルメモリ ーアドレスをもった１つのプロセッサーセル命令を生じさせるための手段が、そ の物理プロセッサーセルメモリーアドレスを、１つの対応するプロセッサーセル 命令のアドレスセグメントの値に加算するもの８．選択された１つの問題次元に 含まれるノードの数より少ない数のプロセッサーセルを有する多次元プロセッサ ーアレイのための、プロセッサーセル命令とそれに対応するプロセッサーセル物 理メモリーアドレスを生成することを目的とした、仮想処理命令・アドレスジェ ネレーターを備えた、以下のものからなる多次元並列処理システム： 少なくとも１つの３次元アレイを形成するように相互接続された、前もって決め られた数の物理プロセッサーセルを有する１つのプロセッサーアレイ：解かれる べき１つの問題次元のサイズを構成する数の問題ノードを提供するための手段： 問題ノード数を提供するための手段と前もって決められた数の物理プロセッサー セルに応答して、この前もって決められた数の物理プロセッサーセルの各々に伴 うべき仮想プロセッサーの数を確定するための手段：前記の前もって決められた 数の物理プロセッサーセルの各々に伴うべき仮想プロセッサーの数を確定するた めの手段に応答して、物理プロセッサーセルの各々に伴う各仮想プロセッサーの ベースメモリーアドレスに対応する１つの物理プロセッサーセルメモリーアドレ スを確定するための手段：プロセッサーセル命令の各々に少なくとも１つのプロ セッサーセルアドレスセグメントと１つのプロセッサーセルコントロールセグメ ントが含まれるような状態で、１つまたは１つ以上のプロセッサーセル命令を提 供するための手段：各オペランドを前記のプロセッサーセルのアレイによって処 理するための、１つの仮想オペランドメモリーアドレスを提供するための手段： 仮想オペランドメモリーアドレスを提供するための前記の手段と前記の仮想プロ セッサーのベースメモリーアドレスに応答して、１つの対応する仮想プロセッサ ーベースメモリーアドレスで仮想オペランドメモリーアドレスを加算し、処理さ れるべきオペランドの１つの物理プロセッサーセルメモリーアドレスを生成する ための手段：ならびに 処理されるべきオペランドの物理アドレスを発生させるための前記の手段および １つまたは１つ以上のプロセッサーセル命令を提供するための前記の手段に応答 して、多次元プロセッサーアレイの各プロセッサーセルに流すべきアドレス再配 置プロセッサーセル命令を発生させるための対応する１つの物理プロセッサーセ ルメモリーアドレスをもった前記のプロセッサーセルアドレスセグメントを加算 するための手段。