JPH05327465A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
- Publication number
- JPH05327465A JPH05327465A JP4095118A JP9511892A JPH05327465A JP H05327465 A JPH05327465 A JP H05327465A JP 4095118 A JP4095118 A JP 4095118A JP 9511892 A JP9511892 A JP 9511892A JP H05327465 A JPH05327465 A JP H05327465A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- voltage
- output
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、外部の信号の振幅よりも小さい振幅の内部信号で
動作する半導体集積回路に関する。BACKGROUND OF THE INVENTION The present invention relates to a semiconductor integrated circuit,
In particular, the present invention relates to a semiconductor integrated circuit that operates with an internal signal having an amplitude smaller than that of an external signal.
【０００２】[0002]
【従来の技術】近年、半導体集積回路（以後、集積回路
と記す）においては、高速化、高密度化、低電力化のた
めの手段の一つとして、トランジスタをはじめとする素
子の微細化が高度にすすめられており、これに伴なっ
て、電源電圧が従来よりも低くされ、例えば、３Ｖ電源
で動作する集積回路が実現されている。この種の集積回
路に用いられる信号入力部の一例の回路図を図３（ａ）
に示す。図３（ａ）を参照すると、この信号入力部は、
バッファインバータ１と、信号入力端子２と接地線３と
の間に直列接続された２つの抵抗Ｒ１，Ｒ２とからなっ
ており、抵抗の直列接続点とバッファインバータ１の入
力端とが接続されている。そして、この集積回路の電源
電圧は、通常の集積回路に使用される電源電圧よりも低
く、例えば、３Ｖであり、バッファインバータ１から集
積回路の内部回路（図示せず）へ出力される内部信号Ｓ
Ｉのレベルは３Ｖである。一方、外部からの入力信号Ｖ
ＩＮの信号レベルは内部信号より高く、例えば、５Ｖで
ある。この集積回路では、信号入力端子１に外部から入
力される入力信号ＶＩＮの高い電圧が、バッファインバ
ータ１を構成するトランジスタのゲート電極に直接入力
されないようにするために、抵抗Ｒ１，Ｒ２の直列回路
で５Ｖから３Ｖにレベル変換している。2. Description of the Related Art In recent years, in semiconductor integrated circuits (hereinafter referred to as "integrated circuits"), miniaturization of elements such as transistors has become one of the means for increasing the speed, increasing the density and reducing the power consumption. It has been highly recommended, and accordingly, the power supply voltage has been made lower than in the past, and an integrated circuit which operates with a 3V power supply has been realized. FIG. 3A is a circuit diagram showing an example of a signal input section used in this type of integrated circuit.
Shown in. Referring to FIG. 3A, this signal input unit is
It is composed of a buffer inverter 1 and two resistors R1 and R2 connected in series between the signal input terminal 2 and the ground line 3, and the series connection point of the resistors and the input end of the buffer inverter 1 are connected. There is. The power supply voltage of this integrated circuit is lower than the power supply voltage used for a normal integrated circuit, for example, 3 V, and the internal signal output from the buffer inverter 1 to the internal circuit (not shown) of the integrated circuit. S
The level of I is 3V. On the other hand, the input signal V from the outside
The signal level of IN is higher than that of the internal signal and is, for example, 5V. In this integrated circuit, in order to prevent the high voltage of the input signal VIN externally input to the signal input terminal 1 from being directly input to the gate electrode of the transistor forming the buffer inverter 1, a series circuit of resistors R1 and R2 is provided. The level is converted from 5V to 3V.
【０００３】又、図３（ｂ）には、従来の半導体集積回
路に用いられる信号出力部の一例の回路図を示す。図３
（ｂ）を参照すると、この信号出力部は、バッファイン
バータ４と、出力端子５と接地線３との間に直列に接続
された２つの抵抗Ｒ３，Ｒ４とからなり、バッファイン
バータ４の出力端と抵抗回路の直列接続点とが接続され
ている。集積回路の内部回路（図示せず）からの信号Ｓ
Ｏは、バッファインバータ４で反転され抵抗の直列接続
点を介して、信号出力端子５に出力される。信号出力端
子は、例えば、外部のバスライン（図示せず）などに接
続され、このバスラインでは５Ｖの信号が扱われてい
る。この信号出力部では、内部信号のレベルよりも高い
外部信号の電圧がバッファインバータ４を構成するトラ
ンジスタに直接加わらないように、抵抗の直列回路でレ
ベル変換している。Further, FIG. 3B shows a circuit diagram of an example of a signal output section used in a conventional semiconductor integrated circuit. Figure 3
Referring to (b), this signal output section is composed of a buffer inverter 4 and two resistors R3 and R4 connected in series between the output terminal 5 and the ground line 3, and the output terminal of the buffer inverter 4 is shown. And the series connection point of the resistance circuit are connected. Signal S from an internal circuit (not shown) of the integrated circuit
O is inverted by the buffer inverter 4 and is output to the signal output terminal 5 via the series connection point of the resistors. The signal output terminal is connected to, for example, an external bus line (not shown) or the like, and this bus line handles a signal of 5V. In this signal output unit, the level conversion is performed by a series circuit of resistors so that the voltage of the external signal higher than the level of the internal signal is not directly applied to the transistor forming the buffer inverter 4.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来の集積回
路では、それぞれの信号入力端子あるいは信号出力端子
ごとに、抵抗分割によって入，出力信号のレベル変換を
行なっている。ところが、集積回路上で実用的に実現で
きる抵抗値の大きさには限度があることから、消費電力
が大きくなってしまうことは避けられない。又、信号伝
達経路に抵抗分が加わるために、信号の伝達遅延時間が
大きくなってしまう。このような問題は、集積回路の規
模が大きくなって入出力する信号数が増大するしたがっ
て顕著になり、電源電圧を低電圧化したことによる低消
費電力化、高速化の効果を損なうものである。In the conventional integrated circuit described above, the level of input and output signals is converted by resistance division for each signal input terminal or signal output terminal. However, since the resistance value that can be practically realized on an integrated circuit is limited, it is inevitable that the power consumption will increase. Further, since a resistance component is added to the signal transmission path, the signal transmission delay time becomes long. Such a problem becomes remarkable as the scale of the integrated circuit increases and the number of input / output signals increases, and the effect of lowering power consumption and speeding up by lowering the power supply voltage is impaired. ..
【０００５】本発明は上記のような従来の半導体集積回
路における問題点に鑑みてなされたものであって、消費
電力の増大や信号伝達遅延時間の増大を伴なうことなし
に、外部信号のレベルを変換することのできる低電源電
圧の半導体集積回路を提供することを目的とする。The present invention has been made in view of the problems in the conventional semiconductor integrated circuit as described above, and the external signal of the external signal can be transmitted without increasing the power consumption and the signal transmission delay time. An object of the present invention is to provide a low power supply voltage semiconductor integrated circuit capable of converting levels.
【０００６】[0006]
【課題を解決するための手段】本発明の半導体集積回路
は、外部からの信号が入力される信号入力端子と入力端
との間に双方向型レベル変換回路が設けられた入力回
路、外部への信号を出力する信号出力端子と出力端との
間に双方向型レベル変換回路が設けられた出力回路並び
に外部からおよび外部への信号を入出力する信号入出力
端子と入出力端との間に双方向型レベル変換回路が設け
られた入出力回路のいずれか一つ以上を含むことを特徴
としている。SUMMARY OF THE INVENTION A semiconductor integrated circuit according to the present invention is an input circuit provided with a bidirectional level conversion circuit between a signal input terminal to which a signal from the outside is input and an input terminal. An output circuit having a bidirectional level conversion circuit provided between the signal output terminal for outputting the signal and the output terminal, and between the signal input / output terminal for inputting / outputting the signal to / from the outside and the input / output terminal Is characterized by including at least one of the input / output circuits provided with the bidirectional level conversion circuit.
【０００７】[0007]
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１（ａ）は、本発明の第１の実
施例の信号入力部の回路図である。図１（ａ）を参照す
ると、本実施例では、バッファインバータ１はＰＭＯＳ
トランジスタＰ１とＮＭＯＳトランジスタＮ１の直列回
路からなっている。高位電源線６の電圧ＶDDは３Ｖであ
る。２つのＭＯＳトランジスタの共通のゲート電極と信
号入力端子２との間には、レベル変換用のトランスファ
ゲートのＮＭＯＳトランジスタＴＧが接続されており、
このトランジスタのゲート電極には、高位電源電圧ＶDD
が与えられている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, preferred embodiments of the present invention will be described with reference to the drawings. FIG. 1A is a circuit diagram of a signal input section according to the first embodiment of the present invention. Referring to FIG. 1A, in this embodiment, the buffer inverter 1 is a PMOS.
It is composed of a series circuit of a transistor P1 and an NMOS transistor N1. The voltage V DD of the high potential power supply line 6 is 3V. An NMOS transistor TG of a transfer gate for level conversion is connected between the common gate electrode of the two MOS transistors and the signal input terminal 2.
The gate electrode of this transistor has a high power supply voltage V DD
Is given.
【０００８】図１（ａ）において、信号入力端子２に外
部からの入力信号ＶＩＮが入力された場合、バッファイ
ンバータ１のＭＯＳトランジスタＰ１，Ｎ１のゲート電
極に印加されるゲート電圧ＶGIは、トランスファゲート
のＭＯＳトランジスタＴＧのゲート電圧をＶGG（＝
ＶDD）、しきい値電圧をＶT 、入力信号ＶＩＮの信号電
圧をＶINとすると、ＶGG−ＶT ＜ＶINの時、ＶGI＝ＶGG
−ＶT ＝ＶDD−ＶT である。又、ＶGG−ＶT ＞ＶINの
時、ＶGI＝ＶINとなる。In FIG. 1A, when an external input signal VIN is input to the signal input terminal 2, the gate voltage V GI applied to the gate electrodes of the MOS transistors P1 and N1 of the buffer inverter 1 is transferred by The gate voltage of the gate MOS transistor TG is V GG (=
V DD ), the threshold voltage is V T , and the signal voltage of the input signal VIN is V IN , when V GG -V T <V IN , V GI = V GG
−V T = V DD −V T. When V GG -V T > V IN , V GI = V IN .
【０００９】いま、仮りに、トランスファゲートのＮＭ
ＯＳトランジスタＴＧのゲート電圧ＶGGを３Ｖとし、し
きい値電圧ＶT を１．０Ｖとすると、この時のトランス
ファゲートの直流伝達特性は、図１（ｂ）に示すような
特性となる。図１（ｂ）によれば、入力電圧（外部から
の入力信号の信号電圧ＶIN）が２Ｖ以下の時は、出力電
圧（ＭＯＳトランジスタＰ１，Ｎ１のゲート電圧ＶGI）
が入力電圧に等しく、入力電圧が２Ｖ以上では、出力電
圧は２Ｖで一定の値となる。Now, temporarily, the transfer gate NM
When the gate voltage V GG of the OS transistor TG is 3 V and the threshold voltage V T is 1.0 V, the DC transfer characteristic of the transfer gate at this time is as shown in FIG. 1 (b). According to FIG. 1B, when the input voltage (signal voltage V IN of the input signal from the outside) is 2 V or less, the output voltage (gate voltage V GI of the MOS transistors P1 and N1)
Is equal to the input voltage, and when the input voltage is 2V or higher, the output voltage is 2V and has a constant value.
【００１０】ここで、図１（ｂ）において、出力電圧が
一定（＝２Ｖ）となる時の入力電圧の値（＝２Ｖ）は、
トランスファゲートのＮＭＯＳトランジスタＴＧのしき
い値電圧ＶT で決まる。従って、集積回路の製造工程中
で、トランスファゲートのＭＯＳトランジスタにはチャ
ンネルドープを行なわず、それ以外のＭＯＳトランジス
タにチャンネルドープを施すことによって、トランスフ
ァゲートのＮＭＯＳトランジスタＴＧのしきい値電圧Ｖ
T をほぼ０Ｖにし、それ以外のＭＯＳトランジスタのし
きい値電圧を、例えば１．０Ｖなどの所定の値に設定し
て、バッファインバータ１の入力信号の振幅を所望の値
にすることができる。ＮＭＯＳトランジスタＴＧのしき
い値電圧を０Ｖにした時のトランスファゲートの直流伝
達特性は図１（ｃ）に示すようになり、この場合には、
バッファインバータ１には０〜３Ｖの振幅の信号が入力
される。Here, in FIG. 1B, the value (= 2V) of the input voltage when the output voltage is constant (= 2V) is
It is determined by the threshold voltage V T of the transfer gate NMOS transistor TG. Therefore, in the manufacturing process of the integrated circuit, the MOS transistor of the transfer gate is not channel-doped, and the other MOS transistors are channel-doped, so that the threshold voltage V of the NMOS transistor TG of the transfer gate is increased.
T can be set to approximately 0 V, and the threshold voltage of the other MOS transistors can be set to a predetermined value such as 1.0 V to set the amplitude of the input signal of the buffer inverter 1 to a desired value. The DC transfer characteristic of the transfer gate when the threshold voltage of the NMOS transistor TG is set to 0V is as shown in FIG. 1C, and in this case,
A signal with an amplitude of 0 to 3 V is input to the buffer inverter 1.
【００１１】以上説明した第１の実施例では、本発明を
集積回路の信号入力部に適用した場合ついて述べたが、
本発明は、以下に述べる第２の実施例のように、信号出
力部にも適用することができる。図２（ａ）は、本発明
の第２の実施例の回路図である。同図を参照すると本実
施例では、ＰＭＯＳトランジスタとＮＭＯＳトランジス
タとからなるバッファインバータ４の出力端と信号出力
端子５との間に、トランスファゲートのＮＭＯＳトラン
ジスタＴＧが設けられている。ＮＭＯＳトランジスタＴ
Ｇのゲート電極は高位電源線６に接続されている。信号
出力端子５は、５Ｖ系の信号のバスライン（図示せず）
に接続されている。本実施例において、バスラインから
の信号を入力信号と見立てると、トランスファゲートと
しての入出力間の直流伝達特性は、図１（ａ），（ｂ）
と同様の特性となる。これにより出力信号（バッファイ
ンバータ４の出力端への信号）の上限が制限されるの
で、外部の５Ｖ系の信号の高い電圧がバッファインバー
タ４を構成するＭＯＳトランジスタのドレインに直接加
わることがない。In the first embodiment described above, the case where the present invention is applied to the signal input section of the integrated circuit has been described.
The present invention can also be applied to the signal output unit as in the second embodiment described below. FIG. 2A is a circuit diagram of the second embodiment of the present invention. Referring to the figure, in this embodiment, a transfer gate NMOS transistor TG is provided between an output terminal of a buffer inverter 4 including a PMOS transistor and an NMOS transistor and a signal output terminal 5. NMOS transistor T
The gate electrode of G is connected to the high potential power line 6. The signal output terminal 5 is a bus line for signals of 5V system (not shown).
It is connected to the. In this embodiment, assuming that the signal from the bus line is an input signal, the DC transfer characteristics between the input and output of the transfer gate are shown in FIGS. 1 (a) and 1 (b).
It has the same characteristics as. As a result, the upper limit of the output signal (the signal to the output end of the buffer inverter 4) is limited, so that the high voltage of the external 5V system signal is not directly applied to the drain of the MOS transistor forming the buffer inverter 4.
【００１２】本発明は、信号入力部あるいは信号出力部
にのみ用いられるものではなく、以下に述べる第３の実
施例のように、一つの信号入出力端子を介して、入力側
のバッファインバータと出力側のバッファインバータと
が信号を入，出力する構成の信号入出力部に用いること
もできる。図２（ｂ）は、本発明の第３の実施例の回路
図である。図２（ｂ）を参照すると、本実施例では、信
号入出力端子７にトランスファゲートのＮＭＯＳトラン
ジスタＴＧの一端が接続されている。このＮＭＯＳトラ
ンジスタＴＧの他端には、入力側のバッファインバータ
１の入力端と出力側バッファインバータ４の出力端とが
接続されている。尚、出力側バッファインバータ４を構
成するＭＯＳトランジスタに接続されている論理回路８
は、集積回路内部からのイネーブル信号ＥＮによって制
御され、出力側バッファインバータ４から内部信号ＳＯ
を出力するか、あるいは出力側バッファインバータ４の
出力端をハイインピーダンス状態にし、外部から信号入
出力端子７への信号を入力側バッファインバータ１を介
して信号ＳＩとして集積回路内部に伝達するかを制御す
るものである。本実施例においても、信号入出力端子に
は５Ｖ系の信号の電圧が加わるが、この高い電圧が入力
側バッファインバータ１または出力側バッファインバー
タ４に直接加わることはない。The present invention is not used only for a signal input section or a signal output section, but as in a third embodiment described below, a buffer inverter on the input side and a buffer inverter on the input side are provided through one signal input / output terminal. It can also be used in a signal input / output unit configured to input and output signals with a buffer inverter on the output side. FIG. 2B is a circuit diagram of the third embodiment of the present invention. Referring to FIG. 2B, in this embodiment, one end of a transfer gate NMOS transistor TG is connected to the signal input / output terminal 7. The other end of the NMOS transistor TG is connected to the input end of the input side buffer inverter 1 and the output end of the output side buffer inverter 4. The logic circuit 8 connected to the MOS transistor that constitutes the output side buffer inverter 4
Is controlled by the enable signal EN from the inside of the integrated circuit, and the internal signal SO
Is output, or the output end of the output side buffer inverter 4 is set to a high impedance state and a signal from the outside to the signal input / output terminal 7 is transmitted to the inside of the integrated circuit as the signal SI via the input side buffer inverter 1. To control. Also in this embodiment, the voltage of the 5V system signal is applied to the signal input / output terminal, but this high voltage is not directly applied to the input side buffer inverter 1 or the output side buffer inverter 4.
【００１３】以上の実施例においては、直流的な消費電
力はほぼ零である。又、信号の伝達遅延に関しては、ト
ランスファゲートのスイッチング時間が増加するだけで
あるので、従来の集積回路に比べて有利である。例え
ば、図３（ａ）に示す従来の半導体集積回路の信号入力
部において、抵抗Ｒ１を１０ｋΩ、寄生容量を１ｐＦと
した場合の信号伝達遅延時間が約７ｎｓであるのに対し
て、図１（ａ）に示す第１の実施例では、約０．５ｎｓ
と高速になっている。In the above embodiments, DC power consumption is almost zero. Further, regarding the signal transmission delay, it is advantageous as compared with the conventional integrated circuit because only the switching time of the transfer gate is increased. For example, in the signal input unit of the conventional semiconductor integrated circuit shown in FIG. 3A, when the resistance R1 is 10 kΩ and the parasitic capacitance is 1 pF, the signal transmission delay time is about 7 ns. In the first embodiment shown in a), about 0.5 ns.
And has become faster.
【００１４】[0014]
【発明の効果】以上説明したように、本発明の半導体集
積回路は、外部からの信号が入力される信号入力端子と
入力端との間に双方向型レベル変換回路が設けられた入
力回路、外部への信号を出力する信号出力端子と出力端
との間に双方向型レベル変換回路が設けられた出力回路
並びに外部からおよび外部への信号を入出力する信号入
出力端子と入出力端との間に双方向型レベル変換回路が
設けられた入出力回路のいずれか一つ以上を含んでい
る。As described above, the semiconductor integrated circuit of the present invention is an input circuit in which a bidirectional level conversion circuit is provided between a signal input terminal to which a signal from the outside is input and an input end, An output circuit in which a bidirectional level conversion circuit is provided between a signal output terminal for outputting a signal to the outside and an output terminal, and a signal input / output terminal and an input / output terminal for inputting / outputting a signal to / from the outside It includes any one or more of the input / output circuits provided with the bidirectional level conversion circuit between them.
【００１５】このことより本発明によれば、電源電圧が
低く信号振幅の小さい半導体集積回路において、外部信
号の高い電圧が入，出力のバッファインバータに直接加
わらないようにするためのレベル変換回路での消費電力
を減らすことができる。しかも、信号の伝達遅延時間を
小さくすることができる。Therefore, according to the present invention, in a semiconductor integrated circuit having a low power supply voltage and a small signal amplitude, a level conversion circuit for preventing a high voltage of an external signal from being directly applied to an input / output buffer inverter. Power consumption can be reduced. Moreover, the signal transmission delay time can be reduced.
【図１】分図（ａ）は、本発明の第１の実施例の回路図
である。分図（ｂ）は、本発明の第１の実施例における
トランスファゲートの入出力直流伝達特性の一例を表す
図である。分図（ｃ）は、本発明の第１の実施例におけ
るトランスファゲートの入出力直流伝達特性の他の例を
表す図である。FIG. 1A is a circuit diagram of a first embodiment of the present invention. FIG. 6B is a diagram showing an example of input / output DC transfer characteristics of the transfer gate according to the first embodiment of the present invention. FIG. 6C is a diagram showing another example of the input / output DC transfer characteristics of the transfer gate in the first embodiment of the present invention.
【図２】分図（ａ）は、本発明の第２の実施例の回路図
である。分図（ｂ）は、本発明の第３の実施例の回路図
である。FIG. 2A is a circuit diagram of a second embodiment of the present invention. FIG. 6B is a circuit diagram of the third embodiment of the present invention.
【図３】分図（ａ）は、従来の半導体集積回路における
信号入力部の一例の回路図である。分図（ｂ）は、従来
の半導体集積回路における信号出力部の一例の回路図で
ある。FIG. 3A is a circuit diagram of an example of a signal input unit in a conventional semiconductor integrated circuit. FIG. 1B is a circuit diagram of an example of a signal output unit in the conventional semiconductor integrated circuit.
【符号の説明】 １，４ バッファインバータ ２ 信号入力端子 ３ 接地線 ５ 信号出力端子 ６ 高位電源線 ７ 信号入出力端子 ８ 論理回路[Explanation of symbols] 1,4 Buffer inverter 2 Signal input terminal 3 Ground wire 5 Signal output terminal 6 High-level power supply line 7 Signal input / output terminal 8 Logic circuit
Claims (1)
子と入力端との間に双方向型レベル変換回路が設けられ
た入力回路、外部への信号を出力する信号出力端子と出
力端との間に双方向型レベル変換回路が設けられた出力
回路並びに外部からおよび外部への信号を入出力する信
号入出力端子と入出力端との間に双方向型レベル変換回
路が設けられた入出力回路のいずれか一つ以上を含むこ
とを特徴とする半導体集積回路。1. An input circuit provided with a bidirectional type level conversion circuit between a signal input terminal for inputting a signal from the outside and an input end, a signal output terminal for outputting a signal to the outside, and an output end. An output circuit provided with a bidirectional level conversion circuit between them and an input circuit provided with a bidirectional level conversion circuit between a signal input / output terminal for inputting / outputting signals to / from the outside and an input / output terminal. A semiconductor integrated circuit comprising any one or more of output circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095118A JPH05327465A (en) | 1992-04-15 | 1992-04-15 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4095118A JPH05327465A (en) | 1992-04-15 | 1992-04-15 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327465A true JPH05327465A (en) | 1993-12-10 |
Family
ID=14128927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4095118A Pending JPH05327465A (en) | 1992-04-15 | 1992-04-15 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327465A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799437A (en) * | 1993-09-27 | 1995-04-11 | Nec Corp | Input output circuit for semiconductor device |
| US7663354B2 (en) | 2004-01-21 | 2010-02-16 | Renesas Technology Corp. | Voltage clamp circuit, a switching power supply device, a semiconductor integrated circuit device, and a voltage level conversion circuit |
| US7696807B2 (en) | 2006-11-30 | 2010-04-13 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit with input buffer having high voltage protection |
| JP2013168874A (en) * | 2012-02-16 | 2013-08-29 | Toppan Printing Co Ltd | Semiconductor integrated circuit |
-
1992
- 1992-04-15 JP JP4095118A patent/JPH05327465A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799437A (en) * | 1993-09-27 | 1995-04-11 | Nec Corp | Input output circuit for semiconductor device |
| US7663354B2 (en) | 2004-01-21 | 2010-02-16 | Renesas Technology Corp. | Voltage clamp circuit, a switching power supply device, a semiconductor integrated circuit device, and a voltage level conversion circuit |
| US7898232B2 (en) | 2004-01-21 | 2011-03-01 | Renesas Electronics Corporation | Voltage clamp circuit, a switching power supply device, a semiconductor integrated circuit device, and a voltage level conversion circuit |
| US8373484B2 (en) | 2004-01-21 | 2013-02-12 | Renesas Electronics Corporation | Voltage clamp circuit, a switching power supply device, a semiconductor integrated circuit device, and a voltage level conversion circuit |
| US8638078B2 (en) | 2004-01-21 | 2014-01-28 | Renesas Electronics Corporation | Voltage clamp circuit, a switching power supply device, a semiconductor integrated circuit device, and a voltage level conversion circuit |
| US7696807B2 (en) | 2006-11-30 | 2010-04-13 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit with input buffer having high voltage protection |
| JP2013168874A (en) * | 2012-02-16 | 2013-08-29 | Toppan Printing Co Ltd | Semiconductor integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6459322B1 (en) | Level adjustment circuit and data output circuit thereof | |
| US7830177B2 (en) | Low power output driver | |
| JPH05243940A (en) | Output buffer device | |
| US5055713A (en) | Output circuit of semiconductor integrated circuit | |
| EP0606727B1 (en) | Automatic control of buffer speed | |
| US5239211A (en) | Output buffer circuit | |
| JPS61118023A (en) | Input gate circuit of mos semiconductor integrated circuit | |
| JPH04120817A (en) | Output buffer circuit for lsi circuit | |
| US6327190B1 (en) | Complementary differential input buffer for a semiconductor memory device | |
| JP2000183724A (en) | Voltage level transfer | |
| JP4063982B2 (en) | Level shifter circuit and semiconductor device using the same | |
| JPH0562491B2 (en) | ||
| JPH06177744A (en) | Level conversion circuit | |
| EP0651511B1 (en) | Semiconductor device having a combination of CMOS circuit and bipolar circuits | |
| JPH05327465A (en) | Semiconductor integrated circuit | |
| US5563542A (en) | Output circuit for gunning transceiver logic | |
| US5710516A (en) | Input logic signal buffer circuits | |
| JPH098637A (en) | Semiconductor device | |
| JP2001251176A (en) | Level shift circuit | |
| JPH0677804A (en) | Output circuit | |
| JP3165751B2 (en) | Semiconductor integrated circuit device | |
| JPH05284024A (en) | Semiconductor integrated circuit | |
| US5773992A (en) | Output buffer circuit capable of supressing ringing | |
| JPH0344692B2 (en) | ||
| JPH04242319A (en) | Cmos integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981027 |